KR20150091944A - 자기 메모리 소자 - Google Patents

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KR20150091944A KR1020140012796A KR20140012796A KR20150091944A KR 20150091944 A KR20150091944 A KR 20150091944A KR 1020140012796 A KR1020140012796 A KR 1020140012796A KR 20140012796 A KR20140012796 A KR 20140012796A KR 20150091944 A KR20150091944 A KR 20150091944A
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Abstract

본 발명의 기술적 사상은 고집적도를 유지하면서 저 전압으로 동작할 수 있는 메모리 셀 어레이 구조를 구비한 자기 메모리 소자를 제공한다. 그 메모리 소자는 기판 상에서, 제1 방향으로 연장하면서 상기 제1 방향에 직교하는 제2 방향으로 상호 평행하게 배치된 복수의 소스 라인; 상기 기판 상에서, 상기 제2 방향으로 연장하면서 상기 제1 방향으로 상호 평행하게 배치되는 복수의 워드 라인; 상기 기판 상에서, 상기 제1 방향으로 연장하면서 상기 제2 방향으로 상호 평행하게 배치되되, 상기 복수의 소스 라인과 번갈아 배치되는 복수의 비트 라인; 및 상기 제1 방향에 대하여 연장 방향이 빗각이 되도록 배치되고, 상기 복수의 워드 라인 중 어느 하나와 상기 복수의 소스 라인 또는 상기 복수의 비트 라인 중 어느 하나를 선택했을 때, 하나의 메모리 셀이 선택되도록 배치된 복수의 활성 영역;을 포함한다.

Description

자기 메모리 소자{Magnetic memory device}
본 발명의 기술적 사상은 자기 메모리 소자에 관한 것으로, 특히 비트 라인, 소스 라인 그리고 액세스 트랜지스터로 구성되는 메모리 셀 어레이 영역을 구비한 자기 메모리 소자에 관한 것이다.
반도체 제품이 소형화, 고집적화 및 다기능화됨에 따라 작은 면적에서 고용량의 데이터 처리가 요구되고 있으며, 이에 따라 반도체 제품에 사용되는 메모리 소자의 동작 속도를 높이면서 고집적화를 위한 패턴 미세화가 가능한 소자에 대한 연구가 요구되고 있다. 최근, 고집적화된 소자의 패턴 미세화를 위해서는 새로운 노광 기술 또는 고가의 공정 기술 등이 요구되어, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다. 예컨대, 자기 터널 접합(Magnetic Tunnel Junction: MTJ) 소자를 포함하는 자기 메모리 소자는 고속화, 저 소비전력화 및 고집적화 등의 요구를 충족시킬 수 있는 차세대 메모리로서 떠오르고 있다.
본 발명의 기술적 사상은 고집적도를 유지하면서 저 전압으로 동작할 수 있는 메모리 셀 어레이 구조를 구비한 자기 메모리 소자를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 소자 분리막에 의해 기판 상에 정의되고, 일 방향으로 연장되어 양 끝단에 제1 영역 및 제2 영역을 구비하며, 상기 일 방향이 제1 방향에 대해 빗각이 되도록 배치되며, 상기 제1 방향에 교차하는 제2 방향 및 상기 제1 방향을 따라 상호 평행하게 배치된 복수의 활성 영역; 상기 기판 상에서, 상기 제2 방향으로 연장하면서 상기 제1 방향으로 상호 평행하게 배치되고, 각각이 상기 제2 방향을 따라서 배치된 대응하는 복수의 활성 영역을 가로지르는 복수의 워드 라인; 상기 제1 방향으로 연장하면서 상기 제2 방향으로 상호 평행하게 배치되고, 각각이 상기 제1 방향을 따라서 배치된 대응하는 복수의 활성 영역 각각의 상기 제1 영역에 공통으로 전기적으로 연결된 복수의 소스 라인; 상기 복수의 활성 영역 각각에 대응하여 상기 제1 방향 및 제2 방향을 따라 배치되고, 각각이 대응하는 상기 복수의 활성 영역 각각의 상기 제2 영역에 전기적으로 연결된 복수의 가변 저항 구조체; 및 상기 제1 방향으로 연장하면서 상기 제2 방향으로 상호 평행하게 배치되되 상기 복수의 소스 라인과 번갈아 배치되며, 각각이 상기 제1 방향을 따라서 배치된 대응하는 복수의 가변 저항 구조체에 공통으로 전기적으로 연결된 복수의 비트 라인;를 포함하고, 상기 복수의 비트 라인 중 어느 하나인 제1 비트 라인에 상기 제2 방향 하방으로 인접하는 소스 라인을 하부 소스 라인이라 하고 상기 제2 방향 상방으로 인접하는 소스 라인을 상부 소스 라인이라 할 때, 상기 제1 방향을 따라서 상기 복수의 활성 영역은 상기 제1 비트 라인과 상기 하부 소스 라인 사이와 상기 제1 비트 라인과 상기 상부 소스 라인 사이를 번갈아 배치되는 자기 메모리 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 복수의 소스 라인 중 어느 하나인 제1 소스 라인에 상기 제2 방향 하방으로 인접하는 비트 라인을 하부 비트 라인이라 하고 상기 제2 방향 상방으로 인접하는 비트 라인을 상부 비트 라인이라 할 때, 상기 제1 방향을 따라서 상기 복수의 활성 영역이 상기 제1 소스 라인과 상기 하부 비트 라인 사이와 상기 제1 소스 라인과 상기 상부 비트 라인 사이를 번갈아 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 복수의 소스 라인 중 인접하는 2개의 소스 라인을 제1 및 제2 소스 라인이라고 하고, 상기 제1 및 제2 소스 라인 사이에 배치된 비트 라인을 제2 비트 라인이라 하며, 상기 제1 소스 라인과 제2 비트 라인 사이에 배치된 복수의 활성 영역을 제1 그룹 활성 영역이라 하며, 상기 제2 소스 라인과 제2 비트 라인 사이에 배치된 복수의 활성 영역을 제2 그룹 활성 영역이라 할 때, 상기 제1 그룹 활성 영역 각각의 상기 제1 영역은 상기 제1 소스 라인에 전기적으로 연결되고, 상기 제2 그룹 활성 영역 각각의 상기 제1 영역은 상기 제2 소스 라인에 전기적으로 연결되며, 상기 제1 그룹 활성 영역의 각각 및 상기 제2 그룹 활성 영역의 각각의 상기 제2 영역은 상기 제2 비트 라인에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 그룹 활성 영역과 상기 제2 그룹 활성 영역의 상기 복수의 활성 영역은 각각 서로 다른 워드 라인이 가로지르며, 상기 복수의 워드 라인 중 어느 하나인 제1 워드 라인 선택에 의해, 상기 제1 그룹 활성 영역과 상기 제2 그룹 활성 영역의 상기 복수의 활성 영역 중 하나의 활성 영역만 선택될 수 있다.
본 발명의 일 실시예에 있어서, 상기 복수의 비트 라인의 상기 제2 방향으로의 피치, 또는 상기 복수의 소스 라인의 상기 제2 방향으로의 피치는 4F이고, 상기 복수의 워드 라인의 상기 제1 방향으로의 피치는 2F이며, 상기 자기 메모리 소자의 단위 메모리 셀의 사이즈는 8F2를 가지며, 여기서, F는 최소 리소그라피 피쳐 사이즈 (minimum lithographic feature size)를 의미할 수 있다.
본 발명의 일 실시예에 있어서, 상기 복수의 활성 영역 중 어느 하나인 제1 활성 영역에 4개의 제2 활성 영역이 인접하도록 배치되고, 4개의 상기 제2 활성 영역의 연장 방향은 모두 동일 방향을 향하고, 상기 제1 활성 영역의 연장 방향은 상기 제2 활성 영역의 연장 방향과 교차되는 방향으로 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 자기 메모리 소자는 컬럼 소스 라인(Column Source Line: CSL)에 따라 블록 단위로 나뉘며, 상기 CSL에는 소정 개수의 소스 라인이 각각의 소스 라인 선택 트랜지스터를 통해 연결되되, 상기 블록 간의 경계에서 하나의 소스 라인에 2개의 소스 라인 선택 트랜지스터가 연결되고 상기 2개의 소스 라인 선택 트랜지스터는 각각 다른 블록의 상기 CSL로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 복수의 워드 라인은 상기 기판의 상면보다 낮은 레벨에 위치하는 매몰 워드 라인 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 복수의 가변 저항 구조체는 상기 활성 영역 상에 형성된 적어도 하나의 절연층 상에 배치되고, 상기 복수의 가변 저항 구조체 각각은 상기 적어도 하나의 절연층을 관통하는 콘택 플러그를 통해 대응하는 활성 영역에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 복수의 활성 영역 중 어느 하나인 제1 활성 영역의 상기 제2 영역은 대응하는 제1 가변 저항 구조체에만 전기적으로 연결되고, 상기 제1 활성 영역의 상기 제1 영역은 상기 복수의 소스 라인 중 어느 하나인 제1 소스 라인에 전기적으로 연결되며, 상기 제1 활성 영역에 인접하고 상기 제1 소스 라인에 상기 제1 영역이 전기적으로 연결된 제2 활성 영역은 상기 제1 활성 영역을 가로지르는 워드 라인과는 다른 워드 라인이 가로지를 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판 상에서, 제1 방향으로 연장하면서 상기 제1 방향에 직교하는 제2 방향으로 상호 평행하게 배치된 복수의 소스 라인; 상기 기판 상에서, 상기 제2 방향으로 연장하면서 상기 제1 방향으로 상호 평행하게 배치되는 복수의 워드 라인; 상기 기판 상에서, 상기 제1 방향으로 연장하면서 상기 제2 방향으로 상호 평행하게 배치되되, 상기 복수의 소스 라인과 번갈아 배치되는 복수의 비트 라인; 및 상기 제1 방향에 대하여 연장 방향이 빗각이 되도록 배치되고, 상기 복수의 워드 라인 중 어느 하나와 상기 복수의 소스 라인 또는 상기 복수의 비트 라인 중 어느 하나를 선택했을 때, 하나의 메모리 셀이 선택되도록 배치된 복수의 활성 영역;을 포함하는 자기 메모리 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 복수의 활성 영역 각각은 양 끝단에 제1 영역 및 제2 영역을 구비하며, 상기 복수의 워드 라인 중 어느 하나인 제1 워드 라인은 상기 제2 방향을 따라서 배치된 복수의 활성 영역을 가로지르며, 상기 복수의 소스 라인 중 어느 하나인 제1 소스 라인은 상기 제1 방향을 따라서 배치된 대응하는 복수의 활성 영역 각각의 상기 제1 영역과 공통으로 전기적으로 연결되고, 상기 복수의 비트 라인 중 어느 하나인 제1 비트 라인은 상기 제1 방향을 따라서 배치된 대응하는 복수의 활성 영역 각각의 상기 제2 영역과 공통으로 전기적으로 연결되며, 상기 제1 비트 라인의 양쪽으로 인접하는 2개의 소스 라인에 상기 제1 영역이 전기적으로 연결된 복수의 활성 영역은 상기 제1 비트 라인을 공유하며, 상기 제1 소스 라인의 양쪽으로 인접하는 2개의 비트 라인에 상기 제2 영역이 전기적으로 연결된 복수의 활성 영역은 상기 제1 소스 라인을 공유할 수 있다.
본 발명의 일 실시예에 있어서, 상기 복수의 비트 라인 중 어느 하나인 제1 비트 라인과 인접하는 제1 소스 라인 사이에 복수의 활성 영역이 배치되어 활성 영역 하나당 하나의 상기 메모리 셀을 구성할 때, 상기 복수의 워드 라인 중 어느 하나인 제1 워드 라인을 따라서, 어느 하나의 상기 메모리 셀에 인접하는, 상기 비트 라인과 소스 라인 사이 및 상기 제1 소스 라인과 비트 라인 사이에는 메모리 셀이 형성되지 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 복수의 비트 라인 중 어느 하나인 제1 비트 라인과 인접하는 제1 소스 라인 사이에 복수의 활성 영역이 배치되어 활성 영역 하나당 하나의 상기 메모리 셀을 구성할 때, 상기 제1 방향을 따라서 복수의 상기 메모리 셀은 지그재그(zigzag)로 배치되고, 상기 제2 방향을 따라서 복수의 상기 메모리 셀은 지그재그로 배치될 수 있다.
본 발명의 기술적 사상에 따른 자기 메모리 소자는 개별 소스 라인 방식을 적용하면서도 단위 메모리 셀의 사이즈를 최소화할 수 있는 메모리 셀 어레이 구조를 제공할 수 있다.
즉, 본 발명의 기술적 사상에 따른 자기 메모리 소자는, 기본적으로 하나의 비트 라인에 하나의 소스 라인이 배치되는 식으로 메모리 셀 어레이가 설계될 수 있다. 그에 따라, 기존 개별 소스 라인 방식의 경우와 같이 비트 라인과 소스 라인의 전압을 서로 변경하여 사용함으로써 동작 전압을 낮출 수 있다.
또한, 2개의 소스 라인이 하나의 비트 라인을 공유하는 식으로 메모리 셀들이 배치됨으로써, 워드 라인을 따라서, 그리고 소스 라인이나 비트 라인을 따라서 메모리 셀들이 지그재그로 배치될 수 있고, 그에 따라, 단위 메모리 셀의 사이즈를 최소화할 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 소자의 메모리 셀 어레이에 대한 회로도이다.
도 2a 및 도 2b는 도 1의 자기 메모리 소자에서 데이터 "0"과 "1" 기록하는 원리는 보여주는 개념도들이다.
도 3은 본 발명의 일 실시예들에 따른 자기 메모리 소자에 대한 레이아웃이다.
도 4a 내지 도 4c 각각은 도 3의 I-I' 부분, Ⅱ-Ⅱ' 부분 및 Ⅲ-Ⅲ' 부분을 절단하여 보여주는 단면도들이다.
도 5a 내지 도 5c 각각은 본 발명의 다른 실시예들에 따른 도 3의 I-I' 부분, Ⅱ-Ⅱ' 부분 및 Ⅲ-Ⅲ' 부분에 대응하는 부분들을 절단하여 보여주는 단면도들이다.
도 6은 도 3에 예시한 가변 저항 구조체의 예시적인 구조를 설명하기 위한 단면도이다.
도 7a 내지 도 14b는 도 3의 자기 메모리 소자에 대한 레이아웃에 포함된 활성 영역의 구조를 라인-앤-스페이스 공정을 통해 형성하는 방법을 보여주는 평면도들 및 단면도들이다.
도 15는 본 발명의 일 실시예들에 따른 자기 메모리 소자의 메모리 셀 어레이에 대한 회로도이다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자를 포함하는 전자 시스템의 블록도이다.
도 17은 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자를 포함하는 정보 처리 시스템의 블록도이다.
도 18은 본 발명의 기술적 사상에 의한 자기 메모리 소자를 포함하는 메모리 카드이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 소자의 메모리 셀 어레이에 대한 회로도이다.
도 1을 참조하면, 자기 메모리 소자(100)의 메모리 셀 어레이는 매트릭스 형태로 배열된 복수의 메모리 셀(C)을 포함할 수 있다. 복수의 메모리 셀(C) 각각은 액세스 트랜지스터(T)와 메모리(M)를 포함할 수 있다. 또한, 메모리 셀 어레이는 복수의 워드 라인(Word Line: WL, 120), 복수의 소스 라인(Source Line: SL, 130), 및 복수의 비트 라인(Bit Line: BL, 150)을 포함할 수 있다. 복수의 메모리 셀(C) 각각은 해당 워드 라인(120), 소스 라인(130), 및 비트 라인(150)에 전기적으로 연결될 수 있다.
도시된 바와 같이 복수의 워드 라인(120)은 제1 방향(x 방향)으로 상호 평행하게 배치되면서 각각 제2 방향(y 방향)으로 연장될 수 있다. 복수의 소스 라인(130)은 제1 방향으로 연장하면서 제2 방향으로 상호 평행하게 배치될 수 있다. 복수의 비트 라인(150)은 소스 라인(130)과 동일하게 제1 방향으로 연장하면서 제2 방향으로 상호 평행하게 배치될 수 있다. 그러나 복수의 소스 라인(130)과 복수의 비트 라인(150)은 제2 방향을 따라서 서로 번갈아 배치되는 식으로 배치될 수 있다.
이러한 메모리 셀 어레이 구조에서, 비트 라인(150)과 같은 방향으로 연장하는 소스 라인(130)은 인접한 비트 라인(150)과 아래 위로 교차하면서 메모리 셀(C)을 공유를 하게 된다. 특히, 어느 하나의 워드 라인(120)이 선택될 때 선택된 메모리 셀(C)의 주위에 다른 메모리 셀(C)이 없으므로 중복 선택되는 문제가 발생하지 않을 수 있다. 다시 말해서, 본 실시예의 메모리 셀 어레이 구조에서, 하나의 워드 라인(120)을 따라서 어느 하나의 메모리 셀(C)에 바로 인접하는 메모리 셀(C)은 없으며, 바로 인접하는 메모리 셀(C)은 상기 하나의 워드 라인(120)에 인접하는 다른 워드 라인(120)에 배치될 수 있다.
좀더 구체적으로, 메모리 셀(C)과 워드 라인(120), 소스 라인(130), 및 비트 라인(150)의 연결 관계를 설명하면,
복수의 워드 라인(120)은 복수의 메모리 셀(C)의 액세스 트랜지스터(T)의 게이트에 연결되되, 인접하는 2 개의 워드 라인(120) 각각은 제2 방향으로 다른 위치에 배치된 액세스 트랜지스터들(T)의 게이트에 연결될 수 있다. 예컨대, 제2 워드 라인(WL1)은 제1 비트 라인(BL0)과 제2 소스 라인(SL1) 사이, 제2 비트 라인(BL1)과 제3 소스 라인(SL2) 사이, 그리고 제3 비트 라인(BL2)과 제4 소스 라인(SL3) 사이에 배치된 액세스 트랜지스터들(T)의 게이트에 연결되고, 제3 워드 라인(WL2)은 제1 소스 라인(SL0)과 제1 비트 라인(BL0) 사이, 제2 소스 라인(SL1)과 제2 비트 라인(BL1) 사이, 그리고 제3 소스 라인(SL2)과 제3 비트 라인(BL2) 사이에 배치된 액세스 트랜지스터들(T)의 게이트에 연결될 수 있다.
복수의 소스 라인(130)은 복수의 메모리 셀(C)의 액세스 트랜지스터(T)의 소스 또는 드레인에 연결되되, 복수의 소스 라인(130) 각각은 제1 방향을 따라서 번갈아 가면서 다른 비트 라인(150)과 연결된 액세스 트랜지스터들(T)의 소스 또는 드레인에 연결될 수 있다. 예컨대, 제2 소스 라인(SL1)은 제1 방향을 따라서, 제1 비트 라인(BL0)으로 연결된 액세스 트랜지스터(T)와 제2 비트 라인(BL1)으로 연결된 액세스 트랜지스터(T)의 소스 또는 드레인으로 번갈아 연결될 수 있다.
복수의 비트 라인(150)은 복수의 메모리 셀(C)의 액세스 트랜지스터(T)의 드레인 또는 소스에 연결되되, 복수의 비트 라인(150) 각각은 제1 방향을 따라서 번갈아 가면서 다른 소스 라인(130)과 연결된 액세스 트랜지스터들(T)의 드레인 또는 소스에 연결될 수 있다. 예컨대, 제1 비트 라인(BL0)은 제1 방향을 따라서, 제1 소스 라인(SL0)으로 연결된 액세스 트랜지스터(T)와 제2 소스 라인(SL1)으로 연결된 액세스 트랜지스터(T)의 드레인 또는 소스로 번갈아 연결될 수 있다. 여기서, 비트 라인(150)은 해당 메모리(M)를 거쳐 해당 액세스 트랜지스터(T)의 드레인 또는 소스에 연결된다고 볼 수 있다.
이러한 연결 관계에 기초하여, 복수의 워드 라인(120) 중 어느 하나, 그리고 복수의 소스 라인(130) 또는 복수의 비트 라인(150) 중 어느 하나를 선택하게 되면 오직 하나의 메모리 셀(C)이 선택될 수 있다. 예컨대, 제3 워드 라인(WL2)과 제3 소스 라인(SL2) 또는 제3 비트 라인(BL2)을 선택한 경우에, 제2 워드 라인(WL1)과 제3 워드 라인(WL2) 사이 그리고 제3 소스 라인(SL2)과 제3 비트 라인(BL2) 사이에 배치된 메모리 셀(Cs)이 선택될 수 있다.
참고로, 자기 메모리 소자의 특성상, 어느 하나의 워드 라인과 어느 하나의 비트 라인이 선택되면, 대응하는 소스 라인이 자동으로 결정될 수 있다. 반대로 어느 하나의 워드 라인과 어느 하나의 소스 라인이 선택되면 대응하는 비트 라인이 자동으로 결정될 수 있다. 한편, 도 1에서 제1 내지 제7 워드 라인(WL0 ~ WL6), 제1 내지 4 소스 라인(SL0 ~ SL3), 및 제1 내지 제3 비트 라인(BL0 ~ BL2)만이 도시되고 있는데, 이는 단지 설명의 편의를 위해 예시적으로 도시한 것에 불과하다. 예컨대, 메모리 셀 어레이가 컬럼 소스 라인(Column Source Line: CSL)에 따라 블록 단위로 나뉘는 경우, 하나의 블록 내에 8개 워드 라인, 8개 소스 라인 및 8개의 비트 라인이 배치될 수 있다.
메모리 셀(C)을 구성하는 액세스 트랜지스터(T)는 워드 라인(120)의 전압에 따라 턴-온(Turn-On) 또는 턴-오프(Turn-Off) 되면서 메모리(M)로의 전류 공급을 제어할 수 있다. 예컨대, 액세스 트랜지스터(T)는 모스(MOS) 트랜지스터, 또는 바이폴라(bipolar) 트랜지스터일 수 있다. 또한, 메모리 셀(C)을 구성하는 메모리(M)는 자성체를 포함할 수 있다. 예컨대, 메모리(M)는 자기 터널 접합(MTJ) 소자를 포함할 수 있다. 메모리(M)는 입력되는 전류에 의하여 자성체의 자화 방향이 가변되는 STT(Spin Transfer Torque) 현상을 이용하여 메모리 기능을 수행할 수 있다.
참고로, 자기 메모리 소자, 예컨대 MRAM(Magnetic Random Access Memory)에 대해서 간단히 설명하면, 자기 메모리 소자에 포함되어 있는 기억 소자인 MTJ 소자에 "0" 과 "1" 상태를 저장하기 위해서는 MTJ 소자에 흐르는 전류가 양방향이어야 한다. 즉 데이터 "0" 을 기록할 때와 데이터 "1" 을 기록할 때의 MTJ 소자에 흐르는 전류는 방향이 서로 반대이어야 한다. 이렇게 반대 방향의 전류를 흐르게 하는 구조를 형성하기 위해 자기 메모리 소자에서는 비트 라인 외에 소스 라인이 존재한다. 이러한 비트 라인과 소스 라인은 메모리 셀의 MTJ 소자와 액세스 트랜지스터(또는 셀 트랜지스터)를 사이에 두고 각각의 전위차를 바꿔 줌으로써 각각의 메모리 셀의 MTJ 소자에 흐르는 전류의 방향을 선택할 수 있게 된다.
기존에 사용되고 있는 자기 메모리 소자의 소스 라인의 동작 방법은 공유 소스 라인을 이용하는 방식과 개별 소스 라인을 이용하는 방식으로 나누어진다. 공유 소스 라인 방식의 경우, 소스 라인을 모든 메모리 셀들이 공유하므로 면적 면에서 유리하나 기준 전압이 소스 라인에 인가되고, 데이터를 저장하기 위해 비트 라인에 기준 전압보다 낮은 전압과 높은 전압이 각각 인가되어야 하기 때문에 동작전압이 높아지는 단점이 있다. 반면, 개별 소스 라인 방식의 경우, 비트 라인과 소스 라인의 전압을 서로 바꿔가며 사용할 수 있으므로 동작전압을 낮출 수는 있지만 비트 라인들 각각에 대응하여 소스 라인을 모두 형성해야 하므로 면적, 즉 덴서티(density) 측면에서 불리하다.
그러나 본 발명의 기술적 사상에 따른 자기 메모리 소자는 개별 소스 라인 방식을 적용하면서도 단위 메모리 셀의 사이즈를 최소화할 수 있는 메모리 셀 어레이 구조를 가질 수 있다. 다시 말해서, 도 1에 도시된 바와 같이 하나의 비트 라인에 하나의 소스 라인이 배치되는 식으로 메모리 셀 어레이가 설계될 수 있다. 그에 따라, 기존 개별 소스 라인 방식의 경우와 같이 비트 라인과 소스 라인의 전압을 서로 변경하여 사용함으로써 동작 전압을 낮출 수 있다.
또한, 2개의 소스 라인이 하나의 비트 라인을 공유하는 식으로 메모리 셀들이 배치됨으로써, 워드 라인(120)을 따라서, 그리고 소스 라인(130)이나 비트 라인(150)을 따라서 메모리 셀들이 지그재그로 배치될 수 있고, 그에 따라, 단위 메모리 셀의 사이즈를 최소화할 수 있다.
예컨대, 본 발명의 기술적 사상에 따른 자기 메모리 소자는 점선의 직사각형으로 표시된 단위 메모리 셀(Cu)의 사이즈를 가질 수 있다. 구체적으로, 워드 라인들(120) 간의 피치가 2F이고, 소스 라인들(130) 또는 비트 라인들(150) 간의 피치가 4F인 경우, 단위 메모리 셀(Cu)의 사이즈는 8F2일 수 있다. 여기서, F는 최소 리소그라피 피쳐 사이즈 (minimum lithographic feature size)를 의미할 수 있다.
한편, 메모리 셀들이 워드 라인(120) 및 소스 라인(130) 또는 비트 라인(150)을 따라서 지그재그로 배치되고, 도시된 바와 같이 워드 라인(120), 소스 라인(130), 및 비트 라인(150)으로 연결됨으로써, 어느 하나의 워드 라인 및 어느 하나의 비트 라인(또는 어느 하나의 소스 라인)의 선택에 의해 오직 하나의 메모리 셀이 선택될 수 있다.
도 2a 및 도 2b는 도 1의 자기 메모리 소자에서 데이터 "0"과 "1" 기록하는 원리는 보여주는 개념도들이다.
도 2a를 참조하면, 점선의 직사각형으로 표시된 선택 메모리 셀(Cs)에 데이터 "0"을 기록하고자 하는 경우, 먼저, 제6 워드 라인(WL5)과 제2 비트 라인(BL1)(또는 제3 소스 라인(SL2))을 선택하게 되면 선택 메모리 셀(Cs)이 유일하게 결정될 수 있다. 그리고 제3 소스 라인(SL2)에 고전압이 인가되고 제2 비트 라인(BL1)에 저전압이 인가되며, 제6 워드 라인(WL5)에 적절한 턴-온 전압이 인가됨으로써, 화살표와 같은 전류 패스가 생성되고, 그에 따라 선택 메모리 셀(Cs)의 MTJ 소자에 데이터 "0"이 기록될 수 있다. 여기서, 제3 소스 라인(SL2)에 인가되는 고전압은 1.2V이고 제2 비트 라인(BL1)에 인가되는 저전압은 OV일 수 있다. 그러나 상기 고전압 및 저전압은 예시적인 수치로서, 소스 라인으로 인가되는 고전압 및 비트 라인으로 인가되는 저전압이 상기 수치들에 한정되는 것은 아니다.
도 2b를 참조하면, 선택 메모리 셀(Cs)에 데이터 "1"을 기록하고자 하는 경우, 동일한 방법으로 제6 워드 라인(WL5)과 제2 비트 라인(BL1)(또는 제3 소스 라인(SL2))을 선택함으로써, 선택 메모리 셀(Cs)을 선택할 수 있다. 그리고 제3 소스 라인(SL2)에 저전압이 인가되고 제2 비트 라인(BL1)에 고전압이 인가되며, 제6 워드 라인(WL5)에 적절한 턴-온 전압이 인가됨으로써, 화살표와 같은 전류 패스가 생성되고, 그에 따라 선택 메모리 셀(Cs)의 MTJ 소자에 데이터 "1"이 기록될 수 있다. 여기서, 제3 소스 라인(SL2)에 인가되는 저전압은 0V이고 제2 비트 라인(BL1)에 인가되는 고전압은 1.2V일 수 있다. 즉, 데이터 "0"을 기록할 때에 인가되었던 전압을 상호 변경함으로써, 데이터 "1"을 기록할 수 있다. 그에 따라, 본 실시예의 메모리 셀 어레이 구조에서는 1.2V 정도의 낮은 동작 전압을 가지고 MTJ 소자에 데이터를 기록할 수 있다. 물론, 데이터 "O"을 기록할 때 설명한 바와 같이, 상기 고전압 및 저전압은 예시적인 수치에 지나지 않으므로, 다른 수치의 고전압 및 저전압이 적용될 수 있다.
참고로, 도 2a 및 도 2b에서 굵은 선은 OV 보다 높은 전압이 인가되고 있음을 나타내고, 나머지 가는 선들은 0V 전압이 인가된 상태, 즉 전압이 인가되지 상태를 나타낸다. 그에 따라, 데이터 "0"을 기록할 때는 제3 소스 라인(SL2)으로 소정 전압이 인가되고, 데이터 "1"을 기록할 때는 제2 비트 라인(BL1)으로 소정 전압이 인가됨을 알 수 있다.
이와 같이 본 실시예의 메모리 셀 어레이 구조에서는 양 방향 모두 오직 하나의 메모리 셀만 선택할 수 있으므로, 메모리 셀의 중복 선택과 같은 문제가 발생하지 않아, 설계 코딩이 쉽게 이루어질 수 있다.
도 3은 본 발명의 일 실시예들에 따른 자기 메모리 소자에 대한 레이아웃으로서, 도 1의 자기 메모리 소자(100)의 메모리 셀 어레이에 대응할 수 있다.
도 3을 참조하면, 자기 메모리 소자(100)는 매트릭스 형태로 배열된 복수의 메모리 셀(도 1의 C)을 포함할 수 있다. 또한, 자기 메모리 소자(100)는 활성 영역(110), 워드 라인(120), 소스 라인(130), 가변 저항 구조체(140) 및 비트 라인(150)을 포함할 수 있다.
활성 영역(110)은 소자 분리막(미도시)에 의해 기판(미도시) 상에 정의될 수 있다. 예컨대, 활성 영역(110)은 양쪽 화살표로 표시된 바와 같이 연장 방향(E)으로 연장되며, 제1 방향(x 방향)에 대하여 빗각으로 배치될 수 있다. 예컨대, 활성 영역(110)은 제1 방향에 대하여 예각에 해당하는 제1 각도(θ)를 가지고 배치될 수 있다. 또한, 활성 영역(110)이 제1 방향에 대하여 빗각으로 배치됨에 따라, 활성 영역(110)은 제1 방향에 수직인 제2 방향(y 방향)에 대해서도 빗각으로 배치될 수 있다.
활성 영역(110)은 양 끝단으로 제1 영역(A1)과 제2 영역(A2)을 구비할 수 있다. 제1 영역(A1)은 소스 라인(130)과 연결되는 영역으로 소스 라인(130)과 일부가 겹쳐질 수 있다. 이러한 제1 영역(A1)은 트랜지스터 관점에서 소스 또는 드레인 영역일 수 있다. 제2 영역(A2)은 비트 라인(150)에 연결되는 영역으로 비트 라인(150)과 일부가 겹쳐질 수 있다. 이러한 제2 영역(A2)은 트랜지스터 관점에서 드레인 또는 소스 영역일 수 있다. 한편, 활성 영역(110)의 제2 영역(A2)은 가변 저항 구조체(140)를 거쳐 비트 라인(150)에 연결될 수 있다.
이러한 활성 영역(110)은 도시된 바와 같이 제1 방향 및 제2 방향을 따라 상호 평행하게 복수 개 배치될 수 있다. 또한, 제2 방향으로 어느 하나의 워드 라인(120)을 따라서 배치된 제1 라인 활성 영역들(110)은 인접하는 워드 라인(120)을 따라서 배치된 제2 라인 활성 영역들(110)과 연장 방향(E)이 서로 교차하도록 배치될 수 있다. 예컨대, 상기 제1 라인 활성 영역들(110)은 상기 제2 라인 활성 영역들(110)과 연장 방향(E)이 서로 직교하도록 배치될 수 있다.
비슷하게 제1 방향으로 따라서 배치되되, 어느 하나의 비트 라인(150)과 제2 방향 상부로 인접하는 소스 라인(130) 사이에 배치된 제1 그룹 활성 영역들(110)은 상기 어느 하나의 비트 라인(150)과 제2 방향 하부로 인접하는 소스 라인(130) 사이에 배치된 제2 그룹 활성 영역들(110)과 연장 방향(E)이 서로 교차하도록 배치될 수 있다. 예컨대, 상기 제1 그룹 활성 영역들(110)은 상기 제2 그룹 활성 영역들(110)과 연장 방향(E)이 서로 직교하도록 배치될 수 있다.
이러한 활성 영역(110)은 기판을 구성하는 반도체 물질층 또는 기판 상에 별도로 형성된 반도체 물질층으로 형성될 수 있다. 예컨대, 활성 영역(110)은 기판 상에 증착 또는 에피택셜 성장을 통해 형성된 실리콘층으로 형성될 수 있다. 실리콘층은 예컨대, 단결정 실리콘층 또는 폴리실리콘층일 수 있다.
워드 라인(120)은 제2 방향으로 연장하면서 제1 방향으로 상호 평행하게 복수 개 배치될 수 있다. 도시된 바와 같이 복수의 워드 라인(120) 각각은 제2 방향을 따라서 배치된 활성 영역들(110)을 가로질러 배치될 수 있다. 예컨대, 복수의 워드 라인(120) 각각은 제2 방향을 따라서 배치되는 대응하는 활성 영역들(110) 각각의 제1 영역(A1)과 제2 영역(A2) 사이의 중앙 부분을 가로질러 배치될 수 있다.
이러한 워드 라인(120)은 도핑된 반도체, 금속, 도전성 금속 질화물, 및 금속-반도체 화합물 중 적어도 하나의 물질을 포함할 수 있다. 한편, 제1 방향으로 워드 라인들(120) 간의 피치는 2F일 수 있다.
소스 라인(130)은 제1 방향으로 연장하면서 제2 방향으로 상호 평행하게 복수 개 배치될 수 있다. 복수의 소스 라인(130) 각각은 복수의 활성 영역(110) 각각의 제1 영역(A1)의 일부와 겹쳐서 배치될 수 있고, 또한 제1 영역(A1)에 전기적으로 연결될 수 있다. 예컨대, 복수의 소스 라인(130) 각각에는 제2 방향 하방으로 인접하는 비트 라인(150) 사이에 배치되는 제1 그룹 활성 영역(110)과 제2 방향 상방으로 인접하는 비트 라인(150) 사이에 배치되는 제2 그룹 활성 영역(110)이 배치될 수 있다. 상기 제1 그룹 활성 영역(110) 및 제2 그룹 활성 영역(110) 각각의 제1 영역(A1)은 하나의 소스 라인(130)에 공통으로 전기적으로 연결될 수 있다.
또한, 제1 방향을 따라서, 상기 제1 그룹 활성 영역(110) 및 제2 그룹 활성 영역(110) 각각은 모두 서로 다른 워드 라인(120)에 의해 가로질러질 수 있다. 그에 따라, 어느 하나의 워드 라인(120)의 선택에 의해 상기 제1 그룹 활성 영역(110) 및 제2 그룹 활성 영역(110)에 포함된 모든 활성 영역 중 단 하나의 활성 영역(110)이 선택될 수 있다.
이러한 소스 라인(130)은 금속, 도전성 금속 질화물, 금속-반도체 화합물, 및 도핑된 반도체 중 적어도 하나의 물질을 포함할 수 있다. 한편, 제2 방향으로 소스 라인들(130) 간의 피치는 4F일 수 있다.
가변 저항 구조체(140)는 복수의 활성 영역(110)에 대응하여 제1 방향 및 제2 방향을 따라 복수 개 배치될 수 있다. 가변 저항 구조체(140)는 비트 라인(150) 하부에 배치되어, 비트 라인(150)에 연결되는 활성 영역(110)의 제2 영역(A2)에 연결될 수 있다. 즉, 가변 저항 구조체(140)는 복수의 활성 영역(110) 각각에 대응하여 하나씩 배치되며, 복수의 활성 영역(110) 각각의 제2 영역(A2)에 전기적으로 연결될 수 있다.
이러한 가변 저항 구조체(140)의 구조 및 재질 등에 대해서는 도 6에 대한 설명 부분에서 좀더 상세히 기술한다.
비트 라인(150)은 소스 라인(130)과 유사하게 제1 방향으로 연장하면서 제2 방향으로 상호 평행하게 복수 개 배치될 수 있다. 이러한 복수의 비트 라인(150)은 제2 방향을 따라서 복수의 소스 라인(130)과 번갈아 배치될 수 있다. 복수의 비트 라인(150) 각각은 복수의 활성 영역(110) 각각의 제2 영역(A2)의 일부와 겹쳐서 배치될 수 있고, 또한 제2 영역(A2)에 전기적으로 연결될 수 있다. 복수의 비트 라인(150) 각각은 그 사이에 배치되는 가변 저항 구조체(140)를 거쳐 복수의 활성 영역(110) 각각의 제2 영역(A2)으로 전기적으로 연결될 수 있다.
복수의 비트 라인(150) 각각에는 제2 방향 하방으로 인접하는 소스 라인(130) 사이에 배치되는 제3 그룹 활성 영역(110)과 제2 방향 상방으로 인접하는 소스 라인(130) 사이에 배치되는 제4 그룹 활성 영역(110)이 배치될 수 있다. 상기 제3 그룹 활성 영역(110) 및 제4 그룹 활성 영역(110) 각각의 제2 영역(A2)은 해당 가변 저항 구조체(140)를 거쳐 하나의 비트 라인(150)에 공통으로 전기적으로 연결될 수 있다.
또한, 제1 방향을 따라서, 상기 제3 그룹 활성 영역(110) 및 제4 그룹 활성 영역(110) 각각은 모두 서로 다른 워드 라인(120)에 의해 가로질러질 수 있다. 그에 따라, 어느 하나의 워드 라인 선택에 의해 상기 제3 그룹 활성 영역(110) 및 제4 그룹 활성 영역(110)에 포함된 모든 활성 영역 중 단 하나의 활성 영역(110)이 선택될 수 있다. 참고로, 상기 제3 그룹 활성 영역(110)은 앞서 소스 라인(130)에서 설명한 제2 그룹 활성 영역(110) 대응하고, 상기 제4 그룹 활성 영역(110)은 앞서 소스 라인(130)에서 설명한 제1 그룹 활성 영역(110) 대응할 수 있다. 이는, 어느 하나의 소스 라인(130)을 기준으로 제2 방향 상방은, 인접하는 비트 라인(150)을 기준으로 제2 방향 하방에 해당하고, 비슷하게 어느 하나의 소스 라인(130)을 기준으로 제2 방향 하방은, 인접하는 비트 라인(150)을 기준으로 제2 방향 상방에 해당하기 때문이다.
이러한 비트 라인(150)은 금속, 도전성 금속 질화물, 금속-반도체 화합물, 및 도핑된 반도체 중 적어도 하나의 물질을 포함할 수 있다. 한편, 제2 방향으로 비트 라인들(150) 간의 피치는 4F일 수 있다.
한편, 점선의 직사각형은 단위 메모리 셀(Cu)을 의미할 수 있다. 이러한 단위 메모리 셀(Cu)은 8F2의 사이즈를 가질 수 있다. 참고로, 단위 메모리 셀(Cu)을 도 1에서와 마찬가지로 액세스 트랜지스터(도 1의 T) 및 가변 저항 구조체(140)를 하나씩 포함하는 개념으로 정의할 때, 본 실시예의 레이아웃에서 액세스 트랜지스터를 구성하는 하나의 활성 영역(110)을 온전히 포함하도록 단위 메모리 셀(Cu)을 정의하기가 매우 힘들고 또한 사이즈를 계산하기도 힘들 수 있다. 그에 따라, 도시된 바와 같이 단위 메모리 셀(Cu)을 정의하게 되면, 하나의 단위 메모리 셀(Cu)에 약 1/2의 활성 영역(110)이 2개가 포함되어 결국 하나의 활성 영역(110)이 포함된 것으로 취급될 수 있다. 그외 워드 라인, 소스 라인 및 비트 라인도 유사한 개념으로 단위 메모리 셀에 포함될 수 있다. 예컨대, 워드 라인의 경우 약 1/2씩 양쪽으로 2개 포함되어 단위 메모리 셀(Cu)에 포함될 수 있다.
도 4a 내지 도 4c 각각은 도 3의 I-I' 부분, Ⅱ-Ⅱ' 부분 및 Ⅲ-Ⅲ' 부분을 절단하여 보여주는 단면도들이다.
도 4a 내지 도 4c를 참조하면, 자기 메모리 소자(100)는 소자 분리막(103)이 형성된 기판(101)을 포함할 수 있다. 이러한 소자 분리막(103)에 의해 기판(101) 상에 제1 방향(x 방향)에 대해 빗각으로 상호 평행하게 연장되는 복수의 활성 영역(110)이 정의될 수 있다(도 3 참조). 소자 분리막(103)은 기판(101)에 형성된 소자분리 트렌치(T1) 내에 형성될 수 있다.
기판(101)은 반도체 물질로 형성될 수 있다. 일부 실시예들에서, 기판(101)은 실리콘(Si)을 포함할 수 있다. 다른 일부 실시예들에서, 기판(101)은 저마늄(Ge)과 같은 반도체 원소, 또는 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 및 인듐포스파이드(InP)와 같은 화합물 반도체 물질을 포함할 수 있다. 일부 실시예들에서, 기판(101)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 예를 들면, 기판(101)은 BOX층 (Buried Oxide Layer)을 포함할 수 있다. 일부 실시예들에서, 기판(101)은 도전 영역, 예컨대, 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
복수의 워드 라인(120)이 복수의 활성 영역(110) 상에서 제1 방향에 수직하는 제2 방향 (도 3에서 y 방향)을 따라 연장될 수 있다. 복수의 워드 라인(120)은 제1 방향(x 방향)을 따라서, 소정 간격, 예컨대 2F의 피치를 가지고 서로 평행하게 배치될 수 있다.
도시된 바와 같이 복수의 워드 라인(120)은 기판(101)의 상면(101T)보다 낮은 레벨의 상면을 가지도록 기판(101) 내에 매립된 매몰 워드 라인 구조를 가질 수 있다. 그러나 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예컨대, 워드 라인(120)은 기판(101) 상면(101T)보다 높은 레벨의 상면을 가지도록 형성될 수도 있다.
복수의 워드 라인(120)은 기판(101)에 형성된 게이트 트렌치(T2) 내에 형성될 수 있다. 상기 게이트 트렌치(T2) 내에는 기판(101)으로부터 복수의 워드 라인(120)을 절연시키는 게이트 유전막(122)이 형성될 수 있다. 또한, 게이트 트렌치(T2) 내에서 복수의 워드 라인(120) 상부에는 매몰 절연막(125)이 채워질 수 있다.
일부 실시예들에서, 워드 라인(120)은 전술한 바와 같이 도핑된 반도체, 금속, 도전성 금속 질화물, 및 금속-반도체 화합물 중 적어도 하나의 물질을 포함할 수 있다.
일부 실시예들에서, 게이트 유전막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(Oxide/Nitride/Oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나로 형성될 수 있다.
일부 실시예들에서, 상기 매몰 절연막(125)은 실리콘 질화막, 실리콘 산화막, 및 실리콘 산화질화물 중 적어도 하나의 물질을 포함할 수 있다.
기판(101)의 상면(101T) 및 소자 분리막(103) 상에는 복수의 소스 라인(130)이 형성될 수 있다. 이러한 복수의 소스 라인(130)은 활성 영역(110)의 제1 영역(도 3의 A1)에 콘택하여 활성 영역(110)의 제1 영역에 전기적으로 연결될 수 있다. 복수의 소스 라인(130)은 제1 방향(x 방향)으로 연장하면서 제2 방향(y 방향) 상호 평행하게 배치될 수 있다(도 3 참조).
한편, 복수의 소스 라인(130)과 활성 영역(110)과의 사이에는 금속 실리사이드막(미도시)이 형성될 수 있다. 상기 금속 실리사이드막은 활성 영역(110)에 형성되는 소스/드레인 영역, 예컨대 활성 영역(110)의 제1 영역(도 3의 A1)과 소스 라인(130) 사이의 접촉 저항을 감소시키는 역할을 할 수 있다. 그러나 상기 금속 실리사이드막은 생략될 수 있으며, 도시된 바와 같이 복수의 소스 라인(130)은 활성 영역(110)의 제1 영역에 직접 콘택할 수 있다.
일부 실시예들에서, 복수의 소스 라인(130)은 기판(101)의 상면(101T)보다 낮은 매몰 구조로 형성될 수 있다. 복수의 소스 라인(130)이 매몰 구조로 형성되는 경우에도, 워드 라인(120)과 교차되는 구조를 고려하여 복수의 소스 라인(130)은 워드 라인(120)의 상면보다는 높은 위치에 형성될 수 있다.
기판(101)의 상면(101T) 및 소자 분리막(103) 상에는 복수의 소스 라인(130)을 덮는 제1 절연층(161)이 형성될 수 있다. 제1 절연층(161)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 한편, 제1 절연층(161)이 단일층 구조로 도시되어 있지만, 이에 한하지 않고 제1 절연층(161)은 동일 또는 서로 다른 물질로 형성된 다중층 구조로 형성될 수도 있다.
또한, 기판(101)의 상면(101T) 및 소자 분리막(103) 상에는 제1 절연층(161)을 관통하여 복수의 활성 영역(110)의 제2 영역(도 3의 A2)에 콘택하는 복수의 콘택 플러그(170)가 형성될 수 있다. 이러한 복수의 콘택 플러그(170)는 원기둥 구조를 가질 수 있다. 그러나 콘택 플러그(170)의 구조가 원기둥 구조에 한정되는 것은 아니다. 예컨대, 콘택 플러그(170)는 사각기둥, 오각기둥 등 다양한 다각 기둥 또는 타원 기둥 형태로 형성될 수 있다. 또한, 콘택 플러그(170)는 하부로 갈수록 점점 가늘어져 상부의 지름이 하부의 지름보다 큰 구조를 가질 수도 있다.
복수의 콘택 플러그(170)와 복수의 활성 영역(110)의 제2 영역 사이에는 금속 실리사이드막(미도시)이 형성될 수 있다. 상기 금속 실리사이드막은 복수의 활성 영역(110)의 제2 영역, 예컨대 복수의 활성 영역(110)의 소스/드레인 영역과 복수의 콘택 플러그(170) 사이의 접촉 저항을 감소시키는 역할을 할 수 있다. 그러나, 그러나 상기 금속 실리사이드막은 생략될 수 있으며, 도시된 바와 같이 복수의 콘택 플러그(170)는 활성 영역(110)의 제2 영역에 직접 콘택할 수도 있다.
복수의 콘택 플러그(170) 상에는 복수의 가변 저항 구조체(140)가 배치될 수 있다. 복수의 가변 저항 구조체(140)는 제2 절연막(163)에 의해 전기적으로 상호 분리될 수 있다. 복수의 가변 저항 구조체(140)는 복수의 콘택 플러그(170)를 통해 복수의 활성 영역(110)의 제2 영역에 연결될 수 있다.
복수의 가변 저항 구조체(140)는 각각 비트 라인(150)과 콘택 플러그(170) 사이에서 그 저항 상태에 따라 데이터를 저장할 수 있다. 복수의 가변 저항 구조체(140)는 각각 자기 터널 접합 (MTJ) 구조를 포함할 수 있다.
예컨대, 복수의 가변 저항 구조체(140) 각각은 하부 전극(142)과 상부 전극(146), 그리고 하부 전극(142)과 상부 전극(146) 사이에 배치된 저항층(144)을 포함할 수 있다. 저항층(144)은 도 6에서 볼 수 있듯이 차례로 적층된 제1 자화층(144-1), 터널 배리어층(144-2), 및 제2 자화층(144-3)을 구비할 수 있다. 가변 저항 구조체(140)에 대한 좀더 상세한 설명은 도 6에 대한 설명 부분에서 기술한다.
복수의 가변 저항 구조체(140) 각각은 복수의 콘택 플러그(170) 중 대응하는 하나의 콘택 플러그(170)와 수직으로 오버랩되는 위치에 배치될 수 있다. 따라서, 복수의 가변 저항 구조체(140)와 복수의 콘택 플러그(170)는 복수의 활성 영역(110)의 제2 영역에 대응하여 비트 라인(150)의 하부로 제1 방향 및 제2 방향을 따라서 규칙적으로 배치될 수 있다. 즉, 복수의 콘택 플러그(170)는 도 3에 도시된 복수의 가변 저항 구조체(140)의 배치와 동일하게 복수의 활성 영역(110)의 제2 영역에 대응하여 제1 방향 및 제2 방향을 따라서 배치될 수 있다.
복수의 가변 저항 구조체(140)의 상부에는 복수의 비트 라인(150)이 형성되어 배치될 수 있다. 복수의 비트 라인(150)은 제1 방향 (x 방향)으로 연장하면서 제2 방향(y 방향)으로 상호 평행하게 배치될 수 있으며, 복수의 상부 콘택 플러그(155)를 통해 복수의 가변 저항 구조체(140)와 전기적으로 연결될 수 있다. 복수의 비트 라인(150)은 가변 저항 구조체(140), 및 콘택 플러그(170)를 통해 활성 영역(110)에 형성되는 소스/드레인 영역, 예컨대 제2 영역에 전기적으로 연결될 수 있다.
일부 실시예들에서, 복수의 비트 라인(150)은 금속, 도전성 금속 질화물, 금속-반도체 화합물, 및 도핑된 반도체 중 적어도 하나의 물질을 포함할 수 있다. 예를 들면, 복수의 비트 라인(150)은 Ta, Ti, TaN, TiN, 또는 이들의 조합으로 이루어지는 배리어막과, 상기 배리어막 위에 형성된 금속막, 예를 들면 Cu 막을 포함할 수 있다.
도 5a 내지 도 5c 각각은 본 발명의 다른 실시예들에 따른 도 3의 I-I' 부분, Ⅱ-Ⅱ' 부분 및 Ⅲ-Ⅲ' 부분에 대응하는 부분들을 절단하여 보여주는 단면도들로서, 도 4a 내지 도 4c에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 5a 내지 도 5c를 참조하면, 본 실시예의 자기 메모리 소자(100a)는 콘택 플러그(170)와 활성 영역(110)의 콘택 부분에서, 도 4a 내지 도 4c의 자기 메모리 소자(100)와 다른 구조를 가질 수 있다. 예컨대, 본 실시예의 자기 메모리 소자(100a)는 복수의 콘택 플러그(170)와 복수의 활성 영역(110) 사이에 형성된 복수의 콘택 패드(172)를 포함할 수 있다.
복수의 콘택 패드(172)는 기판(101)상에 적층된 제3 절연막(165)을 관통하여 활성 영역(110)의 제2 영역에 연결되는 구조를 가질 수 있다. 여기서, 제2 절연막(165)은 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 또한, 제2 절연막(165)은 단일층 구조에 한하지 않고 동일 또는 서로 다른 물질로 형성된 다중층 구조로 형성될 수 있다.
한편, 복수의 콘택 패드(172)와 복수의 활성 영역(110)과의 사이에는 금속 실리사이드막(미도시)이 형성될 수 있다. 상기 금속 실리사이드막은 복수의 활성 영역(110)의 제2 영역(도 3의 A2)과 복수의 콘택 패드(172)의 사이의 접촉 저항을 감소시키는 역할을 할 수 있다. 그러나, 상기 금속 실리사이드막은 생략될 수 있으며, 도시된 바와 같이 복수의 콘택 패드(172)는 활성 영역(110)의 제2 영역에 직접 콘택할 수 있다.
복수의 콘택 패드(172) 상부에는 복수의 콘택 플러그(170)가 형성되어 배치될 수 있다. 즉, 복수의 콘택 패드(172)는 복수의 활성 영역(110)의 제2 영역 상에 형성되고, 그러한 복수의 콘택 패드(172) 상에 복수의 콘택 플러그(170)가 형성됨으로써, 복수의 콘택 플러그(170)는 복수의 콘택 패드(172)를 통해 복수의 활성 영역(110)의 제2 영역에 전기적으로 연결될 수 있다.
본 실시예의 자기 메모리 소자(100a)에서, 콘택 플러그(170)와 활성 영역(110) 사이에 콘택 패드(172)가 배치됨으로써, 콘택 플러그(170)와 활성 영역(110) 사이의 콘택 저항의 감소에 기여할 수 있다. 예컨대, 콘택 패드(172)가 존재하지 않는 경우, 비트 라인(150)에 빗각으로 배치되는 활성 영역(110)의 구조 또는 위치상, 비트 라인(150)의 하부의 가변 저항 구조체(140)와 수직으로 오버랩되도록 배치되는 콘택 플러그(170)는 활성 영역(110)과의 콘택 면적이 좁을 수 있다. 또한, 경우에 따라 미접촉에 의한 콘택 불량을 야기할 수도 있다. 그러나 본 실시예의 자기 메모리 소자(100a)에서는 노출된 매우 활성 영역(110)에 대부분 콘택하도록 콘택 패드(172)가 넓게 형성되고, 그러한 콘택 패드(172)에 콘택 플러그(170)의 하면 전체가 콘택하도록 콘택 플러그(170)가 형성될 수 있다. 그에 따라, 콘택 플러그(170)와 활성 영역(110) 사이의 콘택 저항을 현저히 감소시킬 수 있다.
도 6은 도 3에 예시한 가변 저항 구조체의 예시적인 구조를 설명하기 위한 단면도이다.
도 6을 참조하면, 가변 저항 구조체(140)는 하부 전극(142)과 상부 전극(146), 그리고 하부 전극(142)과 상부 전극(146) 사이에 차례로 적층된 제1 자화층(144-1), 터널 배리어층(144-2), 및 제2 자화층(144-3)을 구비한 저항층(144)을 포함할 수 있다. 제1 자화층(144-1) 및 제2 자화층(144-3) 중 어느 하나는 고정층을 포함하고, 다른 하나는 자유층을 포함할 수 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예컨대, 제1 자화층(144-1) 또는 제2 자화층(144-3)은 적어도 하나의 고정층과, 적어도 하나의 자유층을 포함할 수 있다. 또한, 도 6에는 1 개의 터널 배리어층(144-2)을 포함하는 구성이 예시되었으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니며, 하부 전극(142)과 상부 전극(146)과의 사이에 복수의 터널 배리어층이 포함될 수 있다.
상기 고정층은 막 면에 대하여 수직 방향으로 자화 용이축(magnetization easy axis)을 가지고 자화 방향이 고정되어 있을 수 있다. 상기 자유층은 막 면에 대하여 수직 방향으로 자화 용이축을 가지고 자화 방향이 조건에 따라 가변적일 수 있다.
가변 저항 구조체(140)의 자기 터널 접합의 저항값은 제1 자화층(144-1) 및 제2 자화층(144-3) 각각의 자화 방향에 따라 달라질 수 있다. 예를 들면, 상기 제1 자화층(144-1) 및 제2 자화층(144-3)의 자화 방향이 서로 반평행 (antiparallel)일 때, 가변 저항 구조체(140)는 상대적으로 높은 저항값을 가지며, 데이터 '1'을 저장할 수 있다. 제1 자화층(144-1) 및 제2 자화층(144-3)의 자화 방향이 평행 (parallel)인 경우, 가변 저항 구조체(140)는 상대적으로 낮은 저항값을 가지며, 데이터 '0'을 저장할 수 있다. 이와 같은 저항값들의 차이를 이용하여 자기 메모리 소자(100)에서 데이터를 기록/판독할 수 있다.
일부 실시예들에서, 가변 저항 구조체(140)는 수직 자화 방식의 MTJ (magnetic tunnel junction) 소자를 구현하는 데 사용될 수 있다. 일부 실시예들에서, 가변 저항 구조체(140)의 자유층에서의 자화 방향은 스핀 전달 토크 (STT: spin transfer torque)에 의해 변할 수 있다.
다른 일부 실시예들에서, 가변 저항 구조체(140)는 전류의 이동 방향과 자화 용이축이 실질적으로 수직한 수평 MTJ 구조를 포함할 수 있다.
하부 전극(142) 및 상부 전극(146)은 반응성이 비교적 낮은 도전 물질을 포함할 수 있다. 일부 실시예들에서, 하부 전극(142) 및 상부 전극(146)은 도전성 금속 질화물을 포함할 수 있다. 예컨대, 하부 전극(142) 및 상부 전극(146)은 각각 Ti, Ta, Ru, TiN, TaN, 또는 W 중에서 선택되는 적어도 하나의 물질로 이루어지는 단일층, 또는 복수의 물질을 포함하는 다중층 구조를 가질 수 있다.
터널 배리어층(144-2)은 스핀 확산 길이(spin diffusion distance)보다 얇은 두께를 가질 수 있다. 터널 배리어층(144-2)은 비자성 물질을 포함할 수 있다. 일부 실시예들에서, 터널 배리어층(144-2)은 Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물로 이루어질 수 있다. 다른 일부 실시예들에서, 터널 배리어층(144-2)은 Ti 질화물 또는 V (vanadium) 질화물로 이루어질 수 있다.
일부 실시예들에서, 제1 자화층(144-1) 및 제2 자화층(144-3) 중 적어도 하나는 각각 Fe, Co, Ni, Pd, 및 Pt 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 제1 자화층(144-1) 및 제2 자화층(144-3) 중 적어도 하나는 Co-M1 합금 (여기서, M1은 Pt, Pd, 및 Ni 중에서 선택되는 적어도 하나의 금속), 또는 Fe-M2 합금 (여기서, M2는 Pt, Pd, 및 Ni 중에서 선택되는 적어도 하나의 금속)으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 자화층(144-1) 및 제2 자화층(144-3) 중 적어도 하나는 B, C, Cu, Ag, Au, Ru, Ta, 및 Cr 중에서 선택되는 적어도 하나의 물질을 더 포함할 수 있다.
일부 실시예들에서, 제1 자화층(144-1) 및 제2 자화층(144-3) 중 적어도 하나는 PMA (perpendicular magnetic anisotropy) 물질을 포함할 수 있다. 일부 실시예들에서, 제1 자화층(144-1) 및 제2 자화층(144-3) 중 적어도 하나는 SAF (synthetic anti-ferromagnet) 구조를 포함할 수 있다. SAF 구조는 강자성체 적층 구조 중에 Ru 중간층이 삽입된 구조이다. 예컨대, SAF 구조는 CoFeB/Ta/(Co/Pt)m/Ru/(Co/Pd)n (여기서, m 및 n은 자연수)의 다층 구조를 가질 수 있다. 본 발명의 기술적 사상에 의한 자기 메모리 소자에서 채용 가능한 SAF 구조는 상기 예시된 바에 한정되는 것은 아니며, 다양하게 변형된 구조를 채용할 수 있다.
도 7a 내지 도 14b는 도 3의 자기 메모리 소자에 대한 레이아웃에 포함된 활성 영역의 구조를 라인-앤-스페이스 공정을 통해 형성하는 방법을 보여주는 평면도들 및 단면도들이다. 여기서, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b 및 도 14b은 각각 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a 및 도 14a의 Ⅳ-Ⅳ' 부분을 절단하여 보여주는 단면도들이다.
도 7a 및 도 7b를 참조하면, 기판(101) 상에 절연층(103) 및 반도체층(110a)을 순차적으로 형성한다. 기판(101)은 도 4a 내지 4c 부분에서 설명한 바와 같다. 절연층(103)은 예컨대, 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 절연층(103)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 2 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수도 있다. 이러한 절연층(103)은 차후 소자 분리막의 일부를 구성할 수 있다.
반도체층(110a)은 예컨대 절연층(103) 상에 증착 또는 에피택셜 성장을 통해 형성한 실리콘층일 수 있다. 이러한 실리콘층은 단결정 실리콘층 또는 폴리실리콘층일 수 있다. 그러나 반도체층(110a)이 실리콘층에 한하는 것은 아니다. 예컨대, 반도체층(110a)은 활성 영역의 기능을 할 수 있는 다른 재질의 반도체 물질층으로 형성될 수 있다. 이러한 반도체층(110a)은 차후 활성 영역을 구성할 수 있다. 따라서, 반도체층(110a)은 요구되는 활성 영역의 두께를 고려하여 적절한 두께로 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 반도체층(110a)에 대해 포토리소그라피 공정을 진행하여, j 방향으로 연장하고 i 방향으로 상호 평행하게 배치되는 반도체 패턴층(110b)을 형성한다. 여기서, j 방향 또는 i 방향은 앞서 도 3에서의 제1 방향(x 방향) 또는 제2 방향(y 방향)에 대하여 예각을 가질 수 있다. 상기 예각은 예컨대 도 3에서 설명한 바와 같이 제1 각도(θ)일 수 있다. 참고로, 포토리소그라피 공정을 통해 물질층을 라인 및 스페이스를 갖는 형태로 패터닝을 하는 공정을 라인-앤-스페이스(line & space) 공정이라고 한다.
도시된 바와 같이 반도체 패턴층(110b)은 i 방향으로 폭이 1F이고 간격이 2F을 가지도록 형성될 수 있다. 즉, 반도체 패턴층(110b)은 i 방향으로 3F의 피치를 가지도록 형성될 수 있다.
도 9a 및 9b를 참조하면, 반도체 패턴층(110b)의 공간을 희생층(105)으로 채우고 상부에 트림(trim) 공정을 위한 마스크 패턴(107)을 형성한다. 마스크 패턴(107)은 반도체 패턴층(110b)에서 트림이 수행될 부분을 오픈하는 오픈부(Otrim)를 포함할 수 있다.
마스크 패턴(107)은 포토레지스트(PR)층으로 형성하거나 또한 PR층과 하드 마스크층으로 형성할 수 있다. 한편, 희생층(105)은 반도체 패턴층(110b)과 식각 선택비가 다른 물질막으로 형성될 수 있고, 트림 공정 후에 제거가 용이한 물질막으로 형성할 수 있다. 예컨대, 희생층(105)은 탄소 함량이 높은 SOH로 형성하거나ACL(Amorphous Carbon Layer)으로 형성할 수 있다.
도 10a 및 10b를 참조하면, 마스크 패턴(107)을 식각 마스크로 이용하여 포토리소그라피 공정을 통해 노출된 반도체 패턴층(110b) 부분을 제거하는 트림 공정을 수행한다. 트림 공정 후, 남은 제1 반도체 패턴층(110c) 사이에 있는 희생층(105)은 애싱(ashing) 및 스트립(strip) 공정을 통해 제거한다.
희생층(105) 제거 후, 제1 반도체 패턴층(110c)의 수평 단면은 한쪽 방향으로 길쭉한 직사각형 형태를 가질 수 있다. 그러나 제1 반도체 패턴층(110c)은 포토리소그래피 공정의 특성상 직사각형 형태보다는 도 3에서 예시된 활성 영역(110)과 비슷하게 길쭉한 타원 형태로 형성될 수 있다.
트림 공정 후, 제1 반도체 패턴층들(110c)의 i 방향으로의 간격은 5F일 수 있다. 또한, 제1 반도체 패턴층(110c)의 긴 변의 길이는 3F일 수 있고, j 방향으로 1 반도체 패턴층들(110c) 사이의 간격은 3F일 수 있다.
도 11a 및 11b를 참조하면, ALD(Atomic Layer Deposition) 공정 및 에치-백(etch-back) 공정을 통해 제1 반도체 패턴층(110c) 측벽에 스페이서(109)를 형성한다. 좀더 구체적으로 설명하면, 제1 반도체 패턴층(110c) 상에 균일한 두께, 예컨대, 1F 두께로 스페이서층(미도시)을 형성한다. 스페이서층은 MTO(Medium Temperature Oxide) 등과 같은 산화막층으로 형성될 수 있다.
스페이서층을 균일한 두께로 형성하기 위하여 ALD 공정이 이용될 수 있다. 스페이서층 형성 후, 제1 반도체 패턴층(110c)의 상면이 노출될 때까지 스페이서층을 에치-백(etch-back)하여 제1 반도체 패턴층(110c)의 측벽을 덮는 스페이서(109)를 형성한다. 스페이서(109) 형성 후, 인접하는 제1 반도체 패턴층들(110c)의 i 방향으로의 스페이서(109)의 간격은 3F일 수 있다. 또한, 인접하는 제1 반도체 패턴층들(110c)의 j 방향으로의 스페이서(109)의 간격은 1F일 수 있다.
도 12a 및 도 12b를 참조하면, 스페이서(109) 형성 후, 제1 반도체 패턴층들(110c) 사이의 공간을 제1 반도체 패턴층들(110c)과 동일한 재질의 반도체 물질층(110c')로 채운다. 예컨대, 증착이나 에피택셜 성장을 통해 제1 반도체 패턴층들(110c) 사이의 공간을 실리콘층으로 채운다.
제1 반도체 패턴층들(110c) 사이의 공간은 전술한 바와 같이 i 방향으로 3F이고, j방향으로 1F이므로 제1 반도체 패턴층들(110c) 사이의 공간을 채워 형성된 반도체 물질층(110c')의 사이즈는 i 방향으로 3F이고, j방향으로 1F일 수 있다. 즉, 반도체 물질층(110c')은 제1 반도체 패턴층(110c)과 동일한 수평 단면 사이즈를 가질 수 있다.
도 13a 및 도 13b를 참조하면, 반도체 물질층(110c') 형성 후, 스페이서(109)를 제거함으로써, 도 3에서의 형태와 같은 활성 영역(110)을 형성한다. 즉, 스페이서(109) 제거 후, 남은 제1 반도체 패턴층(110c)과 반도체 물질층(110c')은 활성 영역(110)을 구성할 수 있다. 제1 반도체 패턴층(110c)과 반도체 물질층(110c')은 전술한 바와 같이 동일한 물질로 형성되고 또한 동일한 수평 단면 사이즈를 가지므로 하나의 물질층으로 취급해도 별 문제가 없다. 또한, 도 13a에서 확인할 수 있듯이, 제1 반도체 패턴층(110c)과 반도체 물질층(110c')의 패턴 구조는 도 3a에서 예시된 활성 영역(110)의 패턴 구조와 동일함을 알 수 있다.
도 14a 및 도 14b를 참조하면, 활성 영역(110) 사이의 공간을 절연 물질층(103')으로 채운다. 절연 물질층(103')은 예컨대 절연층(103)과 동일한 물질층일 수 있다. 예컨대, 절연 물질층(103')은 예컨대, 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 이러한 절연 물질층(103') 및 절연층(103)은 도 4a 내지 도 4c에서 설명한 소자 분리막(103)으로서 기능할 수 있다.
이후, 활성 영역(110)과 절연 물질층(103')이 형성된 기판의 결과물에 대하여 워드 라인을 형성한 후, 도 4a 내지 도 4c에 도시한 바와 같이 일반적인 자기 메모리 소자 제조 공정을 통해 소스 라인(130), 콘택 플러그(170), 가변 저항 구조체(140) 및 비트 라인(150) 등을 형성함으로써, 자기 메모리 소자(100)를 구현할 수 있다.
지금까지, 라인-앤-스페이서 공정을 통해 도 3에 예시된 구조의 활성 영역(110)을 형성하는 방법을 설명하였다. 그러나 본 발명의 기술적 사상은 그러한 라인-앤-스페이서 공정에 한하지 않는다. 예컨대, 도 3에 예시된 구조의 활성 영역(110)을 형성할 수 있는 다른 방법 역시 본 발명의 기술적 사상에 속한다고 할 것이다.
도 15는 본 발명의 일 실시예들에 따른 자기 메모리 소자의 메모리 셀 어레이에 대한 회로도이다.
도 15를 참조하면, 일 실시예들에 따른 자기 메모리 소자(100)의 메모리 셀 어레이는 도시된 바와 같이 컬럼 소스 라인(CSL)에 따라 블록 단위로 나누어질 수 있다. 예컨대, 도 15에서는 제1 블록(CSL<0>), 제2 블록(CSL<1>), 및 제3 블록(CSL<2>)이 예시되고 있다.
각 블록당 소정 개수의 소스 라인(SL)이 컬럼 소스 라인(CSL)으로 소스 라인 선택 트랜지스터(ST)를 통해 연결될 수 있다. 도 15에서 각 블록당 4개의 소스 라인(SL0 ~ SL3)이 컬럼 소스 라인(CSL)으로 연결되는 것으로 도시되고 있지만 이는 설명을 편의를 위한 것이고, 보통은 더 많은 개수의 소스 라인(SL)이 컬럼 소스 라인(CSL)으로 연결될 수 있다. 예컨대, 각 블록당 8개의 소스 라인(SL)이 컬럼 소스 라인(CSL)으로 연결될 수 있다.
소스 라인과 유사하게 비트 라인(BL)도 각 블록당 소정 개수로 비트 라인 선택 트랜지스터(BT)를 통해 컬럼 비트 라인(CBL)에 연결될 수 있다. 전술한 바와 같이 소스 라인 개수와 비트 라인(BL)의 개수는 동일해야 하므로 하나의 블록당 소스 라(SL)인 개수와 비트 라인(BL)의 개수는 동일할 수 있다. 따라서, 각 블록당 8개의 소스 라인(SL)이 지나가는 경우에는 동일 블록으로 8개의 비트 라인(BL)이 지나갈 수 있다.
참고로, 도 15에서 오른쪽의 컬럼 비트 라인(CBL) 부분에도 컬럼 소스 라인(CSL) 부분과 동일한 블록의 개념이 적용된다는 의미에서, 제1 블록(CSL<0>), 제2 블록(CSL<1>), 및 제3 블록(CSL<2>)으로 표시하고 있다. 여기서, LSL은 Local Source Line을 의미하고, LIO는 Local Input/Output을 의미할 수 있다.
한편, 본 실시예의 자기 메모리 소자(100)의 메모리 셀 어레이 구조는 하나의 소스 라인을 인접하는 2개의 비트 라인이 공유한다는 점에서 다른 메모리 소자의 메모리 셀 어레이 구조와 다를 수 있다. 즉, 본 실시예의 자기 메모리 소자(100)의 메모리 셀 어레이 구조에서는 블록 경계에서 하나의 소스 라인이 2개의 소스 라인 선택 트랜지스터(ST)를 통해 각각 다른 블록의 컬럼 소스 라인(CSL)에 연결될 수 있다. 예컨대, 제1 블록(CSL<0>)과 제2 블록(CSL<1>)의 경계 부분(P)에서 제2 블록(CSL<1>)의 제1 소스 라인(SL0)은 제1 소스 라인 선택 트랜지스터(ST<0>)를 통해 제1 블록(CSL<0>)의 컬럼 소스 라인(CSL)으로 연결되고, 또한 제2 소스 라인 선택 트랜지스터(ST<1>)를 통해 제2 블록(CSL<1>)의 컬럼 소스 라인(CSL)으로 연결될 수 있다.
이러한 연결 관계는 본 실시예의 자기 메모리 소자(100)의 메모리 셀 어레이 구조에서 면적의 낭비를 최소화하는 데에 기여할 수 있다. 예컨대, 각 블록의 경계 부분의 소스 라인을 공유하지 않으면, 각각의 블록의 경계 부분의 비트 라인과 인접하는 블록의 경계 부분의 소스 라인 사이의 공간이 사용되지 못하고 낭비되는 결과를 초래할 수 있다. 그러나 도시된 바와 같이 블록 경계 부분의 소스 라인을 각 블록이 공유하게 되면, 블록의 경계 부분의 비트 라인과 인접하는 블록의 경계 부분의 소스 라인 사이의 공간을 메모리 셀 공간으로 이용할 수 있다.
한편, 지금까지 각 블록의 경계에서 소스 라인을 공유하는 방법을 가지고 설명하였으나, 소스 라인과 비트 라인의 연결 관계의 상대성에 기인하여 각 블록의 경계에서 비트 라인을 공유하는 식으로 메모리 셀 어레이가 설계될 수도 있음은 물론이다. 즉, 블록 경계에서 하나의 비트 라인이 2 개의 비트 라인 선택 트랜지스터(BT)를 통해 각각 다른 블록의 컬럼 비트 라인(CBL)에 연결되도록 구성될 수 있다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자를 포함하는 전자 시스템의 블록도이다.
도 16을 참조하면, 전자 시스템(200)은 입력 장치(210), 출력 장치(220), 프로세서(230), 및 메모리 장치(240)를 구비할 수 있다. 일부 실시예들에서, 메모리 장치(240)는 불휘발성 메모리 셀을 포함하는 셀 어레이와, 읽기/쓰기 등의 동작을 위한 주변 회로를 포함할 수 있다. 다른 일부 실시예들에서, 상기 메모리 장치(240)는 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함할 수 있다.
메모리 장치(240)에 포함되는 메모리(242)는 도 1 내지 도 5c 및 도 15를 참조하여 설명한 본 발명의 실시예들에 따른 자기 메모리 소자(100, 100a) 중 어느 하나를 포함할 수 있다.
프로세서(230)는 인터페이스를 통해 입력 장치(210), 출력 장치(220), 및 메모리 장치(240)에 각각 연결되어 전체적인 동작을 제어할 수 있다.
도 17은 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 메모리 소자를 포함하는 정보 처리 시스템의 블록도이다.
도 17을 참조하면, 정보 처리 시스템(300)은 버스(302)에 전기적으로 연결되는 불휘발성 메모리 시스템(310), 모뎀(320), 중앙 처리 장치(330), RAM(340), 및 유저 인터페이스(350)를 구비할 수 있다.
불휘발성 메모리 시스템(310)은 메모리(312)와, 메모리 컨트롤러(314)를 포함할 수 있다. 불휘발성 메모리 시스템(310)에는 중앙 처리 장치(330)에 의해 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.
불휘발성 메모리 시스템(310)은 MRAM, PRAM, RRAM, FRAM 등의 불휘발성 메모리를 포함할 수 있다. 메모리(312) 및 RAM(340) 중 적어도 하나는 도 1 내지 도 5c 및 도 15를 참조하여 설명한 본 발명의 실시예들에 따른 자기 메모리 소자(100, 100a) 중 어느 하나를 포함할 수 있다.
정보 처리 시스템(300)은 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player), 메모리 카드 (memory card), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 18은 본 발명의 기술적 사상에 의한 자기 메모리 소자를 포함하는 메모리 카드이다.
도 18을 참조하면, 메모리 카드(400)는 기억 장치(410) 및 메모리 제어기(420)를 포함할 수 있다. 기억 장치(410)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 기억 장치(410)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 불휘발성 특성을 가질 수 있다. 기억 장치(410)는 도 1 내지 도 5c 및 도 15를 참조하여 설명한 본 발명의 실시예들에 따른 자기 메모리 소자(100, 100a) 중 어느 하나를 포함할 수 있다.
메모리 제어기(420)는 호스트(500)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(410)에 저장된 데이터를 읽거나, 기억 장치(410)의 데이터를 저장할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a: 자기 메모리 소자, 101: 기판, 103: 소자 분리막 또는 절연층, 105: 희생층, 107: 마스크 패턴, 109: 스페이서, 110: 활성 영역, 120: 워드 라인, 122: 게이트 유전막, 125: 매몰 절연막, 130: 소스 라인, 140: 가변 저항 구조체, 142: 하부 전극, 144: 저항층, 144-1: 제1 자화층, 144-2: 터널 배리어층, 144-3: 제2 자화층, 146: 상부 전극, 161: 제1 절연층, 155: 상부 콘택 플러그, 150: 비트 라인, 163: 제2 절연층, 165: 제3 절연층, 170: 콘택 플러그, 172: 콘택 패드

Claims (10)

  1. 소자 분리막에 의해 기판 상에 정의되고, 일 방향으로 연장되어 양 끝단에 제1 영역 및 제2 영역을 구비하며, 상기 일 방향이 제1 방향에 대해 빗각이 되도록 배치되며, 상기 제1 방향에 교차하는 제2 방향 및 상기 제1 방향을 따라 상호 평행하게 배치된 복수의 활성 영역;
    상기 기판 상에서, 상기 제2 방향으로 연장하면서 상기 제1 방향으로 상호 평행하게 배치되고, 각각이 상기 제2 방향을 따라서 배치된 대응하는 복수의 활성 영역을 가로지르는 복수의 워드 라인;
    상기 제1 방향으로 연장하면서 상기 제2 방향으로 상호 평행하게 배치되고, 각각이 상기 제1 방향을 따라서 배치된 대응하는 복수의 활성 영역 각각의 상기 제1 영역에 공통으로 전기적으로 연결된 복수의 소스 라인;
    상기 복수의 활성 영역 각각에 대응하여 상기 제1 방향 및 제2 방향을 따라 배치되고, 각각이 대응하는 상기 복수의 활성 영역 각각의 상기 제2 영역에 전기적으로 연결된 복수의 가변 저항 구조체; 및
    상기 제1 방향으로 연장하면서 상기 제2 방향으로 상호 평행하게 배치되되 상기 복수의 소스 라인과 번갈아 배치되며, 각각이 상기 제1 방향을 따라서 배치된 대응하는 복수의 가변 저항 구조체에 공통으로 전기적으로 연결된 복수의 비트 라인;를 포함하고,
    상기 복수의 비트 라인 중 어느 하나인 제1 비트 라인에 상기 제2 방향 하방으로 인접하는 소스 라인을 하부 소스 라인이라 하고 상기 제2 방향 상방으로 인접하는 소스 라인을 상부 소스 라인이라 할 때, 상기 제1 방향을 따라서 상기 복수의 활성 영역은 상기 제1 비트 라인과 상기 하부 소스 라인 사이와 상기 제1 비트 라인과 상기 상부 소스 라인 사이를 번갈아 배치되는 자기 메모리 소자.
  2. 제1 항에 있어서,
    상기 복수의 소스 라인 중 인접하는 2개의 소스 라인을 제1 및 제2 소스 라인이라고 하고, 상기 제1 및 제2 소스 라인 사이에 배치된 비트 라인을 제2 비트 라인이라 하며, 상기 제1 소스 라인과 제2 비트 라인 사이에 배치된 복수의 활성 영역을 제1 그룹 활성 영역이라 하며, 상기 제2 소스 라인과 제2 비트 라인 사이에 배치된 복수의 활성 영역을 제2 그룹 활성 영역이라 할 때,
    상기 제1 그룹 활성 영역 각각의 상기 제1 영역은 상기 제1 소스 라인에 전기적으로 연결되고, 상기 제2 그룹 활성 영역 각각의 상기 제1 영역은 상기 제2 소스 라인에 전기적으로 연결되며, 상기 제1 그룹 활성 영역의 각각 및 상기 제2 그룹 활성 영역의 각각의 상기 제2 영역은 상기 제2 비트 라인에 전기적으로 연결되는 것을 특징으로 하는 자기 메모리 소자.
  3. 제2 항에 있어서,
    상기 제1 그룹 활성 영역과 상기 제2 그룹 활성 영역의 상기 복수의 활성 영역은 각각 서로 다른 워드 라인이 가로지르며,
    상기 복수의 워드 라인 중 어느 하나인 제1 워드 라인 선택에 의해, 상기 제1 그룹 활성 영역과 상기 제2 그룹 활성 영역의 상기 복수의 활성 영역 중 하나의 활성 영역만 선택되는 것을 특징으로 하는 자기 메모리 소자.
  4. 제1 항에 있어서,
    상기 복수의 비트 라인의 상기 제2 방향으로의 피치, 및 상기 복수의 소스 라인의 상기 제2 방향으로의 피치 중 적어도 하나는 4F이고,
    상기 복수의 워드 라인의 상기 제1 방향으로의 피치는 2F이며,
    상기 자기 메모리 소자의 단위 메모리 셀의 사이즈는 8F2를 가지며,
    여기서, F는 최소 리소그라피 피쳐 사이즈(minimum lithographic feature size)를 의미하는 것을 특징으로 하는 자기 메모리 소자.
  5. 제1 항에 있어서,
    상기 복수의 활성 영역 중 어느 하나인 제1 활성 영역에 4개의 제2 활성 영역이 인접하도록 배치되고,
    4개의 상기 제2 활성 영역의 연장 방향은 모두 동일 방향을 향하고, 상기 제1 활성 영역의 연장 방향은 상기 제2 활성 영역의 연장 방향과 교차되는 방향으로 배치되는 것을 특징으로 하는 자기 메모리 소자.
  6. 제1 항에 있어서,
    상기 자기 메모리 소자는 컬럼 소스 라인(Column Source Line: CSL)에 따라 블록 단위로 나뉘며,
    상기 CSL에는 소정 개수의 소스 라인이 각각의 소스 라인 선택 트랜지스터를 통해 연결되되, 상기 블록 간의 경계에서 하나의 소스 라인에 2개의 소스 라인 선택 트랜지스터가 연결되고 상기 2개의 소스 라인 선택 트랜지스터는 각각 다른 블록의 상기 CSL로 연결되는 것을 특징으로 하는 자기 메모리 소자.
  7. 기판 상에서, 제1 방향으로 연장하면서 상기 제1 방향에 직교하는 제2 방향으로 상호 평행하게 배치된 복수의 소스 라인;
    상기 기판 상에서, 상기 제2 방향으로 연장하면서 상기 제1 방향으로 상호 평행하게 배치되는 복수의 워드 라인;
    상기 기판 상에서, 상기 제1 방향으로 연장하면서 상기 제2 방향으로 상호 평행하게 배치되되, 상기 복수의 소스 라인과 번갈아 배치되는 복수의 비트 라인; 및
    상기 제1 방향에 대하여 연장 방향이 빗각이 되도록 배치되고, 상기 복수의 워드 라인 중 어느 하나와 상기 복수의 소스 라인 또는 상기 복수의 비트 라인 중 어느 하나를 선택했을 때, 하나의 메모리 셀이 선택되도록 배치된 복수의 활성 영역;을 포함하는 자기 메모리 소자.
  8. 제7 항에 있어서,
    상기 복수의 활성 영역 각각은 양 끝단에 제1 영역 및 제2 영역을 구비하며,
    상기 복수의 워드 라인 중 어느 하나인 제1 워드 라인은 상기 제2 방향을 따라서 배치된 복수의 활성 영역을 가로지르며,
    상기 복수의 소스 라인 중 어느 하나인 제1 소스 라인은 상기 제1 방향을 따라서 배치된 대응하는 복수의 활성 영역 각각의 상기 제1 영역과 공통으로 전기적으로 연결되고,
    상기 복수의 비트 라인 중 어느 하나인 제1 비트 라인은 상기 제1 방향을 따라서 배치된 대응하는 복수의 활성 영역 각각의 상기 제2 영역과 공통으로 전기적으로 연결되며,
    상기 제1 비트 라인의 양쪽으로 인접하는 2개의 소스 라인에 상기 제1 영역이 전기적으로 연결된 복수의 활성 영역은 상기 제1 비트 라인을 공유하며,
    상기 제1 소스 라인의 양쪽으로 인접하는 2개의 비트 라인에 상기 제2 영역이 전기적으로 연결된 복수의 활성 영역은 상기 제1 소스 라인을 공유하는 것을 특징으로 하는 자기 메모리 소자.
  9. 제7 항에 있어서,
    상기 복수의 비트 라인 중 어느 하나인 제1 비트 라인과 인접하는 제1 소스 라인 사이에 복수의 활성 영역이 배치되어 활성 영역 하나당 하나의 상기 메모리 셀을 구성할 때,
    상기 복수의 워드 라인 중 어느 하나인 제1 워드 라인을 따라서, 어느 하나의 상기 메모리 셀에 인접하는, 상기 제1 비트 라인과 소스 라인 사이 및 상기 제1 소스 라인과 비트 라인 사이에는 메모리 셀이 형성되지 않는 것을 특징으로 하는 자기 메모리 소자.
  10. 제7 항에 있어서,
    상기 복수의 비트 라인 중 어느 하나인 제1 비트 라인과 인접하는 제1 소스 라인 사이에 복수의 활성 영역이 배치되어 활성 영역 하나당 하나의 상기 메모리 셀을 구성할 때,
    상기 제1 방향을 따라서 복수의 상기 메모리 셀은 지그재그(zigzag)로 배치되고,
    상기 제2 방향을 따라서 복수의 상기 메모리 셀은 지그재그로 배치되는 것을 특징으로 하는 자기 메모리 소자.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190046222A (ko) * 2017-10-25 2019-05-07 삼성전자주식회사 가변 저항 메모리 소자
US10825830B2 (en) 2018-09-28 2020-11-03 Samsung Electronics Co., Ltd. Vertical semiconductor devices

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102116792B1 (ko) * 2013-12-04 2020-05-29 삼성전자 주식회사 자기 메모리 장치, 이의 동작 방법 및 이를 포함하는 반도체 시스템
US10510392B1 (en) * 2018-07-27 2019-12-17 GlobalFoundries, Inc. Integrated circuits having memory cells with shared bit lines and shared source lines
CN113555046A (zh) * 2020-04-24 2021-10-26 吴巍 磁性随机存储器及其读写方法
TWI775138B (zh) * 2020-09-03 2022-08-21 力晶積成電子製造股份有限公司 複合型記憶體結構

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4461804B2 (ja) * 2001-12-14 2010-05-12 株式会社日立製作所 半導体装置
KR20120054512A (ko) * 2010-11-19 2012-05-30 소니 주식회사 기억 장치

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6418046B1 (en) 2001-01-30 2002-07-09 Motorola, Inc. MRAM architecture and system
JP4731041B2 (ja) 2001-05-16 2011-07-20 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
EP1321944B1 (en) 2001-12-21 2008-07-30 Kabushiki Kaisha Toshiba Magnetic random access memory
EP1568039B1 (en) * 2002-11-28 2015-06-10 Crocus Technology Inc. Magnetic memory architecture with shared current line
WO2005043545A1 (en) 2003-10-31 2005-05-12 Agency For Science, Technology And Research Nano-contacted magnetic memory device
KR100527536B1 (ko) 2003-12-24 2005-11-09 주식회사 하이닉스반도체 마그네틱 램
US7902598B2 (en) * 2005-06-24 2011-03-08 Micron Technology, Inc. Two-sided surround access transistor for a 4.5F2 DRAM cell
US7286395B2 (en) 2005-10-27 2007-10-23 Grandis, Inc. Current driven switched magnetic storage cells having improved read and write margins and magnetic memories using such cells
KR100735748B1 (ko) 2005-11-09 2007-07-06 삼성전자주식회사 가변성 저항체들을 데이터 저장요소들로 채택하는 메모리셀들을 갖는 반도체 소자들, 이를 채택하는 시스템들 및 그구동방법들
US7606055B2 (en) 2006-05-18 2009-10-20 Micron Technology, Inc. Memory architecture and cell design employing two access transistors
JP2007317948A (ja) 2006-05-26 2007-12-06 Renesas Technology Corp 不揮発性記憶装置
JP5093234B2 (ja) 2007-05-29 2012-12-12 日本電気株式会社 磁気ランダムアクセスメモリ
JP5023395B2 (ja) 2007-12-18 2012-09-12 株式会社東芝 磁気ランダムアクセスメモリ及びその書き込み方法
JP2009218318A (ja) 2008-03-10 2009-09-24 Fujitsu Ltd 半導体記憶装置及びその製造方法
US8159870B2 (en) 2008-04-04 2012-04-17 Qualcomm Incorporated Array structural design of magnetoresistive random access memory (MRAM) bit cells
US8310861B2 (en) 2008-09-30 2012-11-13 Micron Technology, Inc. STT-MRAM cell structure incorporating piezoelectric stress material
US8432727B2 (en) 2010-04-29 2013-04-30 Qualcomm Incorporated Invalid write prevention for STT-MRAM array
US8437181B2 (en) 2010-06-29 2013-05-07 Magic Technologies, Inc. Shared bit line SMT MRAM array with shunting transistors between the bit lines
US9013911B2 (en) 2011-06-23 2015-04-21 Crossbar, Inc. Memory array architecture with two-terminal memory cells
JP2012195038A (ja) 2011-03-17 2012-10-11 Renesas Electronics Corp 半導体記憶装置
KR20130017647A (ko) * 2011-08-11 2013-02-20 삼성전자주식회사 가변 저항 메모리 장치의 제조 방법
KR101952272B1 (ko) 2012-11-06 2019-02-26 삼성전자주식회사 반도체 기억 소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4461804B2 (ja) * 2001-12-14 2010-05-12 株式会社日立製作所 半導体装置
KR20120054512A (ko) * 2010-11-19 2012-05-30 소니 주식회사 기억 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190046222A (ko) * 2017-10-25 2019-05-07 삼성전자주식회사 가변 저항 메모리 소자
US10825830B2 (en) 2018-09-28 2020-11-03 Samsung Electronics Co., Ltd. Vertical semiconductor devices

Also Published As

Publication number Publication date
US9281344B2 (en) 2016-03-08
US20150221699A1 (en) 2015-08-06
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