KR101654693B1 - 더미를 포함하는 반도체 소자 - Google Patents
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Abstract
본 발명은 콘택 플러그가 전기적으로 연결되는 라인 패턴의 옆에 더미부를 포함하는 다른 라인 패턴을 형성하여 높은 집적도를 가지면서도 충분한 공정 마진을 확보할 수 있고 신뢰성있는 연결을 제공할 수 있는 반도체 소자 및 메모리 소자를 제공한다. 본 발명의 일 측면에 따른 반도체 소자는, 제 1 방향으로 연장된 제 1 라인 패턴, 상기 제 1 라인 패턴에 이격하여 상기 제 1 방향으로 연장되며, 서로 전기적으로 절연되고 동일한 폭을 갖는 더미부와 연결부를 포함하는 제 2 라인 패턴, 상기 제 2 라인 패턴의 상기 더미부에 인접하여 형성되며, 적어도 상기 제 1 라인 패턴과는 전기적으로 연결되는 제 1 콘택 플러그, 상기 제 2 라인 패턴의 상기 연결부와 전기적으로 연결되는 제 2 콘택 플러그 및 상기 제 1 라인 패턴을 중심으로 상기 제 2 라인 패턴의 반대쪽에서 상기 제 1 라인 패턴에 인접하여 상기 제 1 방향으로 연장되며, 서로 전기적으로 절연되고 동일한 폭을 갖는 더미부와 연결부를 포함하는 제 3 라인 패턴을 포함하고, 상기 제 3 라인 패턴의 상기 더미부는 상기 제 1 라인 패턴을 중심으로 상기 제 2 라인 패턴의 상기 더미부의 맞은 편에 형성되는 것을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로서, 더욱 구체적으로는 라인 패턴들과 콘택 플러그들 사이의 원하지 않는 전기적 단락에 의해 한 반도체 소자의 불량을 개선할 수 있도록 더미를 포함하는 반도체 소자에 관한 것이다.
반도체 장치의 집적도가 증가하고 디자인 룰(design rule)이 급격히 감소함에 따라, 충분한 공정 마진(process margin)을 확보하는 것이 중요하게 인식되고 있다. 특히, 디자인 룰이 40nm 이하로 발전함에 따라, 포토 리소그래피 능력의 한계로 인해, 싱글 포토/식각 패터닝(single photo/etch patterning) 방법을 이용하여 40nm 이하의 패턴을 구현하는 것은 어려움에 직면하고 있다. 그러나, 최근 측벽 스페이서(side wall spacer)를 이용한 더블 패터닝 기술(double patterning technology)를 이용하여 40nm 이하의 배턴, 특히 라인/스페이스 배선 패턴을 상대적으로 적은 비용으로 구현할 수 있게 되었다.
40nm 이하의 선폭을 갖는 패턴을 구현할 수 있게 되면서, 콘택 홀(contact hall) 크기 역시 40nm 이하일 것을 요구하고 있다. 그러나 40nm 이하의 콘택 홀은 싱글 포토/식각 패터닝 방법뿐만 아니라 더블 패터닝 기술을 이용하여 구현할 수 없으며, 반드시 고성능의 포토 리소그래피를 통해서만 가능하다. 그렇다고 하여, 예컨대 30nm의 선폭을 갖는 패턴에 상기 선폭보다 큰 직경, 예컨대 80nm의 직경을 갖는 콘택 플러그를 연결하는 것은 충분한 공정 마진을 확보할 수 없다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 콘택 플러그가 전기적으로 연결되는 라인 패턴의 옆에 더미부를 형성한 라인 패턴들을 통해 높은 집적도를 가지면서도 충분한 공정 마진을 확보할 수 있고 신뢰성 있는 연결을 제공할 수 있는 반도체 소자 및 메모리 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자는, 제 1 방향으로 연장된 제 1 라인 패턴, 상기 제 1 라인 패턴에 이격하여 상기 제 1 방향으로 연장되며, 서로 전기적으로 절연되고 동일한 폭을 갖는 더미부와 연결부를 포함하는 제 2 라인 패턴, 상기 제 2 라인 패턴의 상기 더미부에 인접하여 형성되며, 적어도 상기 제 1 라인 패턴과는 전기적으로 연결되는 제 1 콘택 플러그, 상기 제 2 라인 패턴의 상기 연결부와 전기적으로 연결되는 제 2 콘택 플러그 및 상기 제 1 라인 패턴을 중심으로 상기 제 2 라인 패턴의 반대쪽에서 상기 제 1 라인 패턴에 인접하여 상기 제 1 방향으로 연장되며, 서로 전기적으로 절연되고 동일한 폭을 갖는 더미부와 연결부를 포함하는 제 3 라인 패턴을 포함하고, 상기 제 3 라인 패턴의 상기 더미부는 상기 제 1 라인 패턴을 중심으로 상기 제 2 라인 패턴의 상기 더미부의 맞은 편에 형성되는 것을 특징으로 한다.
상기 반도체 소자의 일부 예에 따라서, 상기 제 1 콘택 플러그는 상기 제 2 라인 패턴의 상기 더미부와도 전기적으로 연결될 수 있다.
상기 반도체 소자의 다른 예에 따라서, 상기 제 1 콘택 플러그의 중심 축은 상기 제 1 라인 패턴으로부터 상기 제 2 라인 패턴 방향으로 이동하여 형성될 수 있다.
상기 반도체 소자의 또 다른 예에 따라서, 상기 제 1 및 제 2 콘택 플러그는 상기 제 1 및 제 2 라인 패턴의 상부 또는 하부에 형성될 수 있다.
상기 반도체 소자의 또 다른 예에 따라서, 상기 제 1 및 제 2 콘택 플러그의 직경은 각각 상기 제 1 및 제 2 라인 패턴의 폭보다 클 수 있다. 또한, 상기 제 1 라인 패턴의 폭, 상기 제 2 라인 패턴의 폭, 및 상기 제 1 라인 패턴과 상기 제 2 라인 패턴의 이격 거리는 모두 40nm 이하일 수 있다.
상기 반도체 소자의 또 다른 예에 따라서, 상기 제 1 및 제 2 라인 패턴은 상기 제 1 방향을 따라 동일한 폭을 가지며, 상기 제 1 라인 패턴의 폭과 상기 제 2 라인 패턴의 폭은 동일할 수 있다.
상기 반도체 소자의 또 다른 예에 따라서, 상기 제 1 및 제 2 라인 패턴은 활성 영역들(active regions), 비트 라인들, 또는 층간 배선들일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따른 메모리 소자는, 반도체 기판 상에서 제 1 방향으로 연장되는 다수의 활성 영역들 및 다수의 소자분리 영역들이 교대로 형성된 하부층; 및 상기 하부층 상에 형성되며, 다수의 콘택 플러그들이 관통하도록 형성된 절연층을 포함하는데, 여기서, 상기 다수의 활성 영역들은, 제 1 활성 영역, 및 상기 제 1 활성 영역에 이격하여 위치하며 서로 전기적으로 절연되고 동일한 폭을 갖는 더미부와 연결부를 포함하는 제 2 활성 영역을 포함하고, 상기 다수의 콘택 플러그들은, 상기 제 2 활성 영역의 상기 더미부에 인접하여 형성되며 적어도 상기 제 1 활성 영역과는 전기적으로 연결되는 제 1 콘택 플러그, 및 상기 제 2 활성영역의 상기 연결부와 전기적으로 연결되는 제 2 콘택 플러그를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따른 메모리 소자는, 다수의 메모리 트랜지스터들이 형성된 반도체 기판; 상기 반도체 기판 상에 형성되며, 다수의 콘택 플러그들이 관통하도록 형성된 절연층; 및 상기 절연층 상에 형성되며, 제 1 방향으로 연장되는 다수의 라인 패턴들 및 다수의 절연 패턴들이 교대로 형성된 배선층을 포함하는데, 여기서, 상기 다수의 라인 패턴들은, 제 1 라인 패턴, 및 상기 제 1 라인 패턴에 이격하여 위치하며 서로 전기적으로 절연되고 동일한 폭을 갖는 더미부와 연결부를 포함하는 제 2 라인 패턴을 포함하며, 상기 다수의 콘택 플러그들은, 상기 제 2 라인 패턴의 상기 더미부에 인접하여 형성되며 적어도 상기 제 1 라인 패턴과는 전기적으로 연결되는 제 1 콘택 플러그, 및 상기 제 2 라인 패턴의 상기 연결부와 전기적으로 연결되는 제 2 콘택 플러그를 포함할 수 있다.
본 발명은 콘택 플러그와 전기적으로 연결되는 라인 패턴의 옆에 더미부를 포함하는 다른 라인 패턴을 갖는 라인 패턴 셋을 구현함으로써, 높은 집적도를 가지면서도 충분한 공정 마진을 확보할 수 있고 상대적으로 적은 비용으로도 신뢰성 있는 연결을 제공할 수 있는 반도체 소자 및 메모리 소자를 제공한다.
도 1a 내지 도 1e는 라인 패턴 상에 형성된 콘택 플러그의 수평 단면을 개념적으로 도시한다.
도 2a는 본 발명의 일부 실시예들에 따라서 더미부를 가지는 라인 패턴들 상에 형성된 콘택 플러그의 수평 단면을 개념적으로 도시한다.
도 2b는 도 2a의 "C"부분에 대한 확대도이다.
도 3a 및 도 3b는 도 2a의 A-A' 및 B-B'의 절취선을 따르는 단면을 개념적으로 도시한다.
도 4a 내지 도 4k는 본 발명의 일부 실시예들에 따라서 더미를 갖는 라인 패턴들을 포함하는 반도체 소자를 형성하기 위한 예시적인 과정을 공정 순서에 따라 도시한 단면도들 및 평면도이다.
도 5는 본 발명의 일 실시예에 따른 라인 패턴들과 콘택 플러그들의 연결 구성을 포함하는 비휘발성 메모리의 블록도이다.
도 6 및 도 7은 비휘발성 메모리의 메모리 셀 어레이의 일부를 예시적으로 나타낸 레이아웃도로서, 도 6은 메모리 셀들이 형성되는 활성 영역과 이에 연결된 비트라인 콘택 플러그의 연결 구성을 예시적으로 도시하며, 도 7은 메모리 셀 스트링의 비트라인 콘택 플러그와 이에 연결된 비트 라인의 연결 구성을 예시적으로 도시한다.
도 8, 도 9 및 도 10은 도 6 및 도 7의 I-I', II-II' 및 III-III'을 따라 절취된 단면도들이다.
도 11 및 도 12는 비휘발성 메모리의 메모리 셀 어레이의 일부를 예시적으로 나타낸 다른 레이아웃도이다.
도 13은 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이다.
도 14는 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
도 2a는 본 발명의 일부 실시예들에 따라서 더미부를 가지는 라인 패턴들 상에 형성된 콘택 플러그의 수평 단면을 개념적으로 도시한다.
도 2b는 도 2a의 "C"부분에 대한 확대도이다.
도 3a 및 도 3b는 도 2a의 A-A' 및 B-B'의 절취선을 따르는 단면을 개념적으로 도시한다.
도 4a 내지 도 4k는 본 발명의 일부 실시예들에 따라서 더미를 갖는 라인 패턴들을 포함하는 반도체 소자를 형성하기 위한 예시적인 과정을 공정 순서에 따라 도시한 단면도들 및 평면도이다.
도 5는 본 발명의 일 실시예에 따른 라인 패턴들과 콘택 플러그들의 연결 구성을 포함하는 비휘발성 메모리의 블록도이다.
도 6 및 도 7은 비휘발성 메모리의 메모리 셀 어레이의 일부를 예시적으로 나타낸 레이아웃도로서, 도 6은 메모리 셀들이 형성되는 활성 영역과 이에 연결된 비트라인 콘택 플러그의 연결 구성을 예시적으로 도시하며, 도 7은 메모리 셀 스트링의 비트라인 콘택 플러그와 이에 연결된 비트 라인의 연결 구성을 예시적으로 도시한다.
도 8, 도 9 및 도 10은 도 6 및 도 7의 I-I', II-II' 및 III-III'을 따라 절취된 단면도들이다.
도 11 및 도 12는 비휘발성 메모리의 메모리 셀 어레이의 일부를 예시적으로 나타낸 다른 레이아웃도이다.
도 13은 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이다.
도 14는 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면, 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
이하에서, 용어 '실질적으로(substantially)'의 의미는 허용되는 공차를 포함하는 것을 나타내며, 용어 '전기적으로 연결됨(electrically connecting)'의 의미는 연결되는 구성 요소들이 서로 전기 전도성을 가지는 것으로서 직접적인 접촉에 의하여 연결되는 경우 또는 그 사이에 개재물을 포함하더라고 전기적으로 연결되는 경우를 모두 포함한다.
도 1a 내지 도 1e는 다수의 라인 패턴들 상에 형성된 콘택 플러그의 수평 단면을 개념적으로 도시한다.
도 1a를 참조하면, 라인 패턴들(13a-15a) 상에 형성된 콘택 플러그(12a)가 도시된다. 상기 라인 패턴들(13a-15a)은 통상적으로 사용되는 싱글 포토/식각 패터닝 방법을 이용하여 구현할 수 있으며, 상대적으로 큰 폭(dL)과 큰 이격 거리(dI)를 갖는다. 상기 콘택 플러그(12a)는 라인 패턴들(13a-15a)의 폭(dL)과 실질적으로 같거나 이보다 작은 직경(dC)을 갖는 콘택 홀(11a)에 매립된 도전성 물질이다. 상기 콘택 홀(11a)의 직경(dC)은 도 1a에 도시된 바와 같이 상대적으로 크기 때문에, 상기 콘택 홀(11a)은 상기 라인 패턴들(13a-15a)과 마찬가지로 싱글 포토/식각 패터닝 방법을 이용하여 형성할 수 있다. 그러나, 이와 같이 상대적으로 큰 폭(dL)과 직경(dC)을 갖는 라인 패턴들(13a-15a)과 콘택 플러그(12a)는 차지하는 면적이 넓기 때문에, 높은 집적도를 갖는 반도체 소자를 제조하기 어렵다.
도 1b를 참조하면, 라인 패턴들(13b-17b) 상에 형성된 콘택 플러그(12b)가 도시된다. 상기 라인 패턴들(13b-17b)은 도 1a의 라인 패턴들(11a)보다 작은 폭(dl)을 가지며, 통상적으로 사용되는 싱글 포토/식각 패터닝 방법을 이용하여 구현하기는 어렵다. 이러한 라인 패턴들(13b-17b)는 측벽 스페이서를 이용한 더블 패터닝 기술을 이용하여 형성할 수 있으며, 이에 대해서는 아래에서 자세히 후술한다. 도 1a의 콘택 홀(11a)와 같이 싱글 포토/식각 패터닝 방법을 이용하여 구현될 수 있는 큰 직경(dC)의 콘택 홀(11b)을 형성한 후에 도전성 물질을 상기 콘택 홀(11b)에 매립함으로써 상기 콘택 플러그(12b)를 형성할 수 있다. 도 1b에 도시된 바와 같이, 상대적으로 작은 폭(dl)을 갖는 라인 패턴들(13b-17b)에 비해 큰 직경(dC)을 갖는 콘택 플러그(12b)는 전기적으로 연결되어야 하는 라인 패턴(15b)에 인접한 라인 패턴들(14b 및 16b)로 인하여 충분한 공정 마진을 확보하기 어렵다. 라인 패턴들(13b-17b) 상에 절연층(미 도시)을 형성하기 때문에 라인 패턴(11b)의 위치를 정확히 알 수 없는 상황에서 콘택 홀(13b)을 형성해야 할 경우가 많다. 그에 따라, 도 1c에 도시된 바와 같이, 콘택 플러그(12b)가 목적하는 라인 패턴(15b) 외에 인접한 라인 패턴(예컨대, 16b)과도 전기적으로 단락되어 반도체 소자의 불량을 야기할 수 있다.
도 1d를 참조하면, 콘택 플러그(12d)가 인접한 라인 패턴들(14d 및 16d)과 충분한 공정 마진을 확보할 수 있도록, 인접한 라인 패턴들(14d 및 16d)과 라인 패턴(15d) 간의 이격 거리(dI)를 넓힌 라인 패턴들(13d-17d)가 도시된다. 도 1d에 도시된 바와 같이, 콘택 플러그(12d)는 인접한 라인 패턴들(14d 및 16d)과 충분한 공정 마진을 확보할 수 있다. 하지만, 예컨대 메모리 셀의 비트 라인이나 활성 영역들 간의 이격 거리를 임의로 조절하면 메모리 셀 어레이를 구성할 수 없게 될 수 있다.
도 1e를 참조하면, 작은 폭(dl)을 갖는 라인 패턴들(13e-17e) 상에 형성된 콘택 플러그(12e)가 도시된다. 상기 콘택 플러그(12e)의 직경(dc)은 상기 라인 패턴(11e)의 라인들(13e-17e)의 폭(dl)과 실질적으로 같거나 이보다 작다. 도 1e에 도시된 바와 같이, 이러한 배치는 인접한 라인(14e)과 상당한 공정 마진을 확보할 수 있으며, 높은 집적도를 갖는 반도체 소자를 제조할 수 있다는 장점을 갖는다. 그러나, 작은 직경(dc)를 갖는 콘택 홀(11e)은, 도 1b 내지 1d의 상대적으로 좁은 폭(dl)을 갖는 라인들(15b, 15c, 15d)을 형성하는데 사용되는 더블 패터닝 기술을 이용하여 형성하기 어렵고, 많은 비용이 필요한 고성능의 포토 리소그래피 기술을 이용하여 형성해야만 한다.
도 2a는 본 발명의 일부 실시예들에 따라서 더미부와 연결부를 포함하는 라인 패턴들 상에 형성된 콘택 플러그의 수평 단면을 개념적으로 도시한다. 도 2b는 도 2a의 "C"부분에 대한 확대도이다.
도 2a를 참조하면, 반도체 기판(41) 상에 배치되며 제 1 방향으로 연장된 다수의 라인 패턴들(22 내지 26)을 포함하는 라인 패턴 셋(21)이 도시된다.
반도체 기판(41)은 예를 들면, 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨-비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등으로 이루어질 수 있다. 반도체 기판(41)에는 예를 들면, 다양한 종류의 능동 소자 또는 수동 소자와 같은 반도체 소자 형성에 필요한 단위 소자들(미 도시)이 형성되어 있을 수 있다. 또한 상기 단위 소자들을 분리하기 위한 소자 분리막(미 도시)들이 형성되어 있을 수 있다. 예를 들면, 상기 소자 분리막들은 실리콘 부분 산화(LOCOS, local oxidation of siliocn) 공정 또는 쉘로우 트렌치 소자 분리(STI, shallow trench isolation : STI) 공정에 의하여 형성될 수 있다. 상기 단위 소자들을 덮고 있는 층간절연막(미 도시)이 반도체 기판(41)에 형성되어 있을 수 있다. 또한, 반도체 기판(41)에는 상기 층간절연막을 통해 상기 단위 소자들에 전기적으로 연결 가능한 도전 영역들(미도시)이 형성되어 있을 수 있다. 또한 상기 단위 소자들 또는 상기 도전 영역들을 연결하는 도전 라인들(미 도시)이 형성되어 있을 수 있다.
다수의 라인 패턴들(22 내지 26)은 dl의 폭을 가지고, 서로 di의 이격 거리로 이격되어 제 1 방향을 따라서 평행하게 연장될 수 있다. 여기서, 다수의 라인 패턴들(22 내지 26)은 실질적으로 동일한 폭(dl)을 가질 수 있으며, 실질적으로 동일한 이격 거리(di)로 이격될 수도 있다. 또한, 다수의 라인 패턴들(22 내지 26)의 각각은 상기 제 1 방향 따라 전체적으로 균일한 폭을 가질 수 있다. 상기 다수의 라인 패턴들(22 내지 26) 사이의 반도체 기판(41) 영역은 절연 물질로 이루어져 상기 다수의 라인 패턴들(22 내지 26)을 전기적으로 절연시킬 수 있다.
다수의 라인 패턴들(22 내지 26)은, 예컨대 반도체 소자 내에 형성되는 층간 배선층일 수 있으며, 더욱 구체적으로 비트라인일 수도 있다. 또한, 예를 들어, 다수의 라인 패턴들(22 내지 26)은 소자분리 영역(미 도시)에 의해 한정되는 활성 영역(active region)들일 수도 있다. 이러한 다양한 실시예에 대해서는 아래에서 자세히 설명한다.
상기 다수의 라인 패턴들(22 내지 26)은 적어도 하나의 더미부(31 내지 34)와 연결부(35 내지 37)를 포함할 수 있다. 본 명세서에서, 더미부들(31 내지 34)은 콘택 플러그들(27 내지 29)과만 직접 전기적으로 연결될 수 있으며, 콘택 플러그(27 내지 29)를 제외한 다른 요소들과는 전기적으로 절연된 부분을 지칭한다. 그러나, 더미부들(31 내지 34)이 콘택 플러그들(27 내지 29)과 반드시 전기적으로 연결되어야 하는 것은 아니다. 연결부(35 내지 37)는 상기 콘택 플러그(27 내지 29)와 전기적으로 연결되어야 하는 부분을 지칭한다. 라인 패턴들(22 및 24)의 일부(예컨대, 38 및 39)는 도 2a에 도시되지 않은 다른 콘택 플러그(미 도시)와 전기적으로 연결되어 있을 수도 있다. 이 경우, 상기 일부(38 및 39)는 연결부일 수 있다. 또한, 상기 일부(38 및 39)는 도 2a에 도시되지 않은 다른 콘택 플러그(미 도시)와의 전기적 연결을 돕기 위한 더미부일 수도 있다.
상기 더미부들(31 내지 34), 상기 연결부들(35 내지 37), 및 상기 일부들(38 및 39) 사이의 반도체 기판(41) 영역은 절연 물질로 만들어져 이들(31 내지 39)을 서로 전기적으로 절연시킬 수 있다.
상기 더미부들(31 내지 34), 상기 연결부들(35 내지 37), 및 상기 일부(38 및 39)는 서로 별개의 요소인 것으로 도시되어 있지만, 더블 패터닝 기술에 의해 상기 라인 패턴 셋(21)이 형성된 경우, 예컨대 더미부(34)와 연결부(36)는 하나의 라인 패턴(25)이 형성되는 과정에서 구분된 것이므로 라인 패턴(25)의 일부로서 인식되어야 할 것이다. 따라서, 라인 패턴(25)은 연결부(36)와 더미부(34) 모두를 포함하여 지칭한다. 라인 패턴들의 구체적인 제조 방법은 아래에서 도 4를 참조로 후술된다.
이하에서는, 라인 패턴 셋(21)과 콘택 플러그(27 내지 29)들이 충분한 공정 마진을 확보하면서 신뢰성 있게 전기적으로 연결되는 연결 구성에 대하여 예를 들어 상세히 설명한다.
우선, 콘택 플러그(29)와 전기적으로 연결되는 라인 패턴(26)에 대해 설명하자면, 라인 패턴(26)과 콘택 플러그(29)가 전기적으로 연결되는 영역에 인접하게 라인 패턴(25)의 일부로서 더미부(34)가 형성될 수 있다. 도 2a에 도시된 바와 같이, 콘택 플러그(29)는 라인 패턴(26)과 더미부(34) 사이에 위치하여 라인 패턴(26)과 더미부(34) 모두와 전기적으로 연결되어 있다. 이 경우, 라인 패턴(24)의 더미부(32)와 콘택 플러그(29)는 충분히 이격될 수 있으므로, 여유 있는 공정 마진을 확보할 수 있다. 또한, 도 2a에 도시되지는 않았지만, 배선 패턴(26)의 우측 옆에 가상의 라인 패턴(미 도시)이 형성되어 있더라도, 상기 가상의 라인 패턴(미 도시)와 충분한 공정 마진을 확보할 수 있을 것이다.
콘택 플러그(29)의 중심 축은 라인 패턴(26)의 폭의 중심으로부터 더미부(34) 방향으로 이동될 수 있다. 또한, 상기 콘택 플러그(28)의 중심 축은 라인 패턴(26)과 더미부(34) 사이에 위치할 수 있다. 또한, 콘택 플러그(29)와 라인 패턴(26) 간의 전기 전도도를 고려하여, 도 2a에 도시된 바와 같이, 콘택 플러그(29)의 최우측이 라인(26)의 우측 변에 위치할 수도 있다. 또한, 콘택 플러그(29)는 더미부(34)와는 전기적으로 연결되지 않을 수도 있다. 또한, 도 2a에 도시된 것은 아니지만, 라인 패턴(26)은 연결부(37)의 상단 또는 하단에 형성된 더미부를 더 포함할 수도 있다.
도 2a에 도시된 바와 같이, 라인 패턴(25)의 연결부(36)는 콘택 플러그(27)과 전기적으로 연결될 수 있다. 또한, 라인 패턴(25)과 콘택 플러그(27)가 전기적으로 연결되는 부분에 인접하여, 라인 패턴(24)의 일부로서 더미부(33)가 형성될 수 있다. 콘택 플러그(27)는 라인 패턴들(24 및 25) 사이에 위치하여 라인 패턴(24)의 더미부(33)와도 전기적으로 연결될 수 있다.
도 2a의 콘택 플러그(27)와 라인 패턴(25)이 연결되는 부분인 영역(C)에 대한 확대도인 도 2b를 함께 참조하면, 라인 패턴(23)의 연결부(35), 라인 패턴(24)의 더미부(33), 라인 패턴(25)의 연결부(36) 및 라인(26)의 연결부(37)가 도시된다. 상기 라인 패턴들(23 내지 26)은 모두 dl의 폭을 갖고, di의 이격 거리로 이격되어 있는 것으로 도시된다. 폭(dl)과 이격 거리(di)는 모두 같을 수 있으며, 40nm 이하일 수 있다. 여기서 40nm는 현재의 싱글 포토/식각 패터닝 기술로는 구현할 수 없는 크기를 예시적으로 나타낸 것으로, 기술의 발전에 따라 달라질 수도 있음에 주의해야 한다.
더미부(33)와 연결부(36) 사이에 콘택 플러그(27)가 형성된 것으로 도시된다. 콘택 플러그(27)는 dC의 직경을 가질 수 있다. 직경(dC)은 라인 패턴들(24 및 25)의 폭(dl)보다 큰 것으로 도시되지만, 상기 폭(dl)보다 작거나 이와 비슷한 경우에도 본 실시예들이 적용될 수 있다. 도 2a에서, 콘택 플러그(27)의 중심 축은 라인 패턴(25)의 연결부(36)의 폭의 중심으로부터 거리(dd)만큼 더미부(33) 방향으로 이동하여 이격하여 위치하고 있다. 상기 콘택 플러그(27)의 중심 축은 예컨대 라인 패턴들(24 및 25) 사이의 정 가운데에 위치할 수 있다. 예를 들어, 라인 패턴들(23 내지 26)이 30nm의 폭(dd)을 갖고 30nm만큼 이격되어 있으며, 콘택 플러그(27)는 80nm의 직경(dC)을 갖는 경우, 콘택 플러그(27)의 중심 축이 라인들(24 및 25) 사이의 정 가운데에 위치한다면, 콘택 플러그(27)는 좌측 연결부(35)와 우측 연결부(37) 모두에 대해 35nm의 공정 마진을 가질 수 있다. 위의 예와 동일한 수치를 도 1b와 같은 연결 구성에서 적용한다면, 공정 마진은 5nm에 불과하여, 인접 라인 패턴과 원하지 않는 전기적 단락이 형성될 가능성이 매우 높다. 상술한 배치를 이용하여 충분한 공정 마진을 확보할 수 있으며, 신뢰성 있는 반도체 소자를 제조할 수 있다. 또한, 80nm의 직경(dC)을 갖는 콘택 플러그(27)는 싱글 포토/식각 패터닝 기술을 통해 통상적인 방법으로 형성할 수 있으므로 과도한 비용 증가가 발생하지 않을 것이다.
다시 도 2a를 참조하여 콘택 플러그(28)에 대해 살펴보면, 콘택 플러그(28)는 라인 패턴(23)의 연결부(35)와 전기적으로 연결되어 있다. 그리고 상기 연결부(35)와 상기 콘택 플러그(28)가 전기적으로 연결되는 부분의 양 옆으로 더미부들(31 및 32)이 형성되어 있다. 도 2a에는 콘택 플러그(28)가 더미부들(31 및 32)과 전기적으로 연결되지 않은 것으로 도시되지만, 상기 더미부들(31 및 32) 중 적어도 하나와 전기적으로 연결될 수도 있다. 이와 같이 양 쪽에 더미부들(31 및 32)을 형성함으로써, 더욱 큰 공정 마진을 제공할 수 있다. 상기 예와 동일한 수치를 갖는다면, 콘택 플러그(28)는 양쪽으로 무려 65nm의 공정 마진을 확보할 수 있다.
도 3a 및 도 3b는 도 2a의 A-A' 및 B-B'의 절취선을 따르는 단면을 개념적으로 도시한다. 여기서, 도 3a는 라인 패턴들의 상부에 콘택 플러그들이 형성되어 상부층과 연결되는 예를 도시하며, 도 3b는 라인 패턴들의 하부에 콘택 플러그들이 형성되어 하부층과 연결되는 예를 도시한다. 아래에서 중복되는 설명은 생략하기로 한다.
도 2a와 함께 도 3a를 참조하면, 반도체 기판(41), 반도체 기판(41) 상에서 라인 패턴들(22 내지 26)과 절연 패턴들(42)이 교대로 형성된 하부층(47), 상기 하부층(47) 상에 형성되며 콘택 플러그들(27 내지 29)이 관통하도록 형성된 절연층(43), 및 상기 절연층(43) 상에 형성된 상부층(44)이 도시된다.
하부층(47)은 소정 간격으로 이격된 라인 패턴들(22 내지 26) 및 상기 라인 패턴들(22 내지 26) 사이에 형성되는 절연 패턴들(42)을 포함할 수 있다. 상기 하부층(47)은 소자분리 영역들에 의해 한정되는 활성 영역들을 포함할 수 있으며, 여기서, 상기 활성 영역은 라인 패터들(22 내지 26)에 대응하고 상기 소자분리 영역들은 절연 패턴(42)에 대응할 수 있다. 또한, 상기 하부층(47)은 층간에 형성되는 배선층 일 수 있으며, 여기서 라인 패턴들(22 내지 26)은 도전 물질로 이루어진 배선들, 또는 더욱 구체적으로 비트라인에 대응할 수 있다.
절연층(43)은 산화물, 질화물, 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 절연층(43)은 열산화법, RTO(rapid thermal oxidation), 화학기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 고밀도 플라즈마 CVD(high density plasma CVD, HDP-CVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등과 같은 다양한 방법에 의하여 형성될 수 있다. 절연층(43)에는 게이트 구조물(미 도시)이 형성되어 있을 수도 있다.
콘택 플러그(27 내지 29)는 싱글 포토/식각 패터닝 기술을 이용하여 상기 절연층(43)에 콘택 홀들을 형성한 후, 상기 콘택 홀들 내에 도전성 물질을 매립함으로써 형성될 수 있다. 절연층(43) 상에 포토레지스트층을 형성한 후, 상기 콘택 홀들에 대응하는 개구들을 갖도록 상기 포토레지스트층을 패터닝할 수 있다. 그 후, 패터닝된 포토레지스트층을 식각 마스크로 하여 절연층(43)을 식각함으로써 절연층(43)을 관통하는 콘택 홀들을 형성할 수 있다. 그 후, 콘택 홀들 내를 콘택 플러그 물질로 매립한 후, 연마를 통해 상기 절연층(43)을 평탄화함으로써, 콘택 플러그(27 내지 29)를 절연층(43) 내에 형성할 수 있다. 다만, 절연층(43)의 식각 공정 후에 수행될 수 있는 세정 공정에 의해 타원 형태의 콘택 홀이 형성될 수 있다. 하지만, 본 발명은 콘택 플러그(27 내지 29)의 단면 모양을 원형, 타원형 또는 다각형 등으로 특별히 한정하지 않는다.
콘택 플러그(27 내지 29)는 도전성을 가지는 물질, 예컨대 폴리 실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 및 지르코늄(Zr) 중의 어느 하나, 또는 이들의 조합을 포함할 수 있다. 상기 폴리 실리콘은 n-형 불순물 또는 p-형 불순물로 도핑될 수 있다. 또한, 콘택 플러그(27 내지 29)는 실리사이드 또는 질화물을 포함할 수 있고, 예를 들어 질화티타늄(TiN), 질화텅스텐(WN), 질화탄탈륨(TaN), 질화티타늄실리콘(TiSiN), 질화탄탈륨실리콘(TaSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나, 또는 이들의 조합을 포함할 수 있다. 또한, 콘택 플러그(27 내지 29)는, 예컨대 티타늄/질화티타늄(Ti/TiN), 텅스텐/질화텅스텐(W/WN), 또는 탄탈륨/질화탄탈륨(Ta/TaN)과 같은 복합층으로 구성될 수 있다. 그러나, 콘택 플러그(27 내지 29)에 포함될 수 있는 상술한 물질들 및 구조는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 또한, 콘택 플러그(27 내지 29)과 라인 패턴들(22 내지 26)은 동일한 물질로 이루어질 수 있으며, 또는 서로 다른 물질로 이루어질 수도 있다.
콘택 플러그(27 내지 29)는 도 3a에 도시된 바와 같이, 콘택 플러그(27)은 더미부(33) 및 연결부(36)와 전기적으로 연결될 수 있다. 또한, 콘택 플러그(28)는 연결부(35)와 전기적으로 연결될 수 있으며, 더미부들(31 및 32) 중 적어도 하나와도 전기적으로 연결될 수도 있다. 또한, 콘택 플러그(29)도 적어도 연결부(37)와 전기적으로 연결될 수 있다. 또한, 콘택 플러그들(27 내지 29)은 절연층(43) 상에 형성된 상부층(44)과 전기적으로 연결될 수 있다. 상부층(44)은 층간 배선층, 주변 회로 또는 반도체 소자에 포함될 수 있는 다른 요소들일 수 있다.
도 2a와 함께 도 3b를 참조하면, 반도체 기판(41), 반도체 기판(41) 상에 형성된 하부층(45), 상기 하부층(45) 상에 형성되며 콘택 플러그들(27 내지 29)이 관통하도록 형성된 절연층(43), 상기 절연층(43) 상에서 라인 패턴들(22 내지 26)과 절연 패턴들(46)이 교대로 형성된 상부층(48)이 도시된다. 중복되는 설명은 생략한다.
도 3b는 상기 상부층(48)이 콘택 플러그(27 내지 29)의 상부에 위치하고 도 3a의 상부층(44) 대신에 하부층(45)이 절연층(43) 아래에 위치한다는 점을 제외하고는 도 3a와 유사하다.
하부층(45)은 반도체 소자 형성에 필요한 단위 소자들(미 도시, 예컨대 반도체 기판(41) 상에 형성될 수 있는 다양한 종류의 능동 소자 또는 수동 소자), 상기 단위 소자들을 분리하기 위한 소자분리막(미 도시)들, 상기 단위 소자들에 전기적으로 연결 가능한 도전 영역들(미도시), 및 도전 라인들(미 도시) 중 하나 또는 이들의 조합일 수 있다. 상기 단위 소자는 DRAM 메모리 소자의 트랜지스터, SRAM 메모리 소자의 트랜지스터, 또는 비휘발성 메모리 소자의 트랜지스터일 수 있다.
콘택 플러그(27 내지 29)들은 각각 상기 하부층(45)의 특정 영역들과 전기적으로 연결될 수 있다. 예컨대, 하부층(45)이 비휘발성 메모리 소자의 트랜지스터들을 포함하는 경우, 콘택 플러그(27 내지 29)는 상기 트랜지스터들의 소스/드레인 영역에 연결될 수 있는 비트 라인 콘택 플러그일 수 있다.
상부층(48)은 상기 절연층(43) 상에 형성되어, 상기 콘택 플러그들(27 내지 29)들과 전기적으로 연결될 수 있다. 각 라인 패턴들(22 내지 26)은 절연 패턴들(46)에 의해 서로 전기적으로 절연된다. 도 3b에 도시된 바와 같이, 콘택 플러그(27 내지 29)는 제조 공정 상 하부가 좁고 상부가 넓은 형태를 가질 수 있기 때문에, 공정 마진이 더욱 중요할 수 있다. 따라서, 본 발명의 일부 실시예들에 따라 더미부들(예컨대, 31-34)을 형성함으로써, 원하지 않는 다른 라인 패턴들과의 전기적 단락 가능성을 줄일 수 있다.
이하에서는, 도 3a에 도시된 바와 같은, 더미부를 포함하는 라인 패턴들을 포함하는 하부층, 상기 하부층 상에 형성된 절연층으로서, 상기 라인 패턴들에 전기적으로 연결되는 콘택 플러그들이 관통하는 절연층, 및 상기 절연층 상에 형성된 상부층을 포함하는 반도체 소자를 형성하는 방법을 설명한다.
도 4a 내지 도 4k는 본 발명의 일부 실시예들에 따라서 도 3a에 도시된 바와같은 반도체 소자를 형성하기 위한 예시적인 과정을 공정 순서에 따라 도시한 단면도들 및 평면도이다. 다만, 실시예를 다양하게 제공하기 위해서, 라인 패턴들의 배치 및 콘택 플러그들의 위치는 다르게 도시한다.
도 4a를 참조하면, 반도체 기판(41) 상에 제 1 마스크층(53)을 형성한다. 상기 제 1 마스크층(53)은 통상적인 포토레지스트층, 또는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물과 같은 물질을 포함하는 하드 마스크층일 수 있으며, 예를 들어 SOH(spin-on-hardmask)층일 수 있다.
상기 제 1 마스크층(53)을 형성하는 단계를 수행하기 전에, 상기 반도체 기판(50) 상에 라인 패턴들을 형성할 물질층(21')을 형성하는 단계를 더 포함할 수 있다. 상기 물질층(21')은 금속 배선을 위한 도전성 물질층일 수 있다. 또한 상기 물질층(21')은 실리콘 산화층, 실리콘 질화층, 금속층, 또는 이들의 조합을 포함하는 게이트 구조층일 수 있다. 또한, 상기 게이트 구조층은 터널링 절연층, 전하 저장층, 블록킹 절연층, 및 게이트 전극층의 적어도 하나를 포함할 수 있다. 그러나, 반도체 기판(41) 상에 정의되는 활성 영역과 소자분리 영역에 대응하는 라인 패턴들과 소자분리 패턴들을 형성하기 위해서, 물질층(21')을 형성하는 단계를 생략하고 직접 반도체 기판(41)에 대해 패터닝 공정을 수행할 수 있다.
또한, 상기 제 1 마스크층(53)을 형성하는 단계를 수행하기 전에, 상기 기판 상에 제 2 마스크층(52)을 형성하는 단계를 더 포함할 수 있다. 상기 제 2 마스크층(52)은 통상적인 포토레지스트층, 또는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물과 같은 물질을 포함하는 하드 마스크층일 수 있다.
도 4b를 참조하면, 상기 제 1 마스크층(53)을 패터닝한다. 이러한 패터닝을 통하여, 제 1 폭(W1)을 가지는 제 1 마스크 패턴(53a)을 형성한다.
도 4c를 참조하면, 상기 제 1 마스크 패턴(53a)의 측면에 스페이서(54)를 형성한다. 스페이서(54)는 스페이서 물질을 상기 제 1 마스크 패턴(53a) 상에 형성한 후, 이방성 식각을 통해 상기 스페이서 물질의 일부를 제거함으로써 형성될 수 있다. 여기에서, 서로 인접한 상기 스페이서들(53) 사이의 제 3 폭(W3)은 상기 제 1 폭(W1)의 크기와 동일할 수 있다. 또한, 상기 제 1 폭(W1) 및/또는 상기 제 3 폭(W3)과 상기 스페이서들(53)의 제 2 폭(W2)이 동일할 수 있다. 상기 스페이서(54)는 상기 제 1 마스크층(53)에 비하여 높은 식각 저항을 가지는 물질로 형성하며, 예를 들어 원자층 증착법(atomic layer deposition, ALD)를 이용하여 형성할 수 있다.
도 4d를 참조하면, 상기 제 1 마스크 패턴(53a)을 제거한다. 상술한 바와 같이, 상기 스페이서(54)는 상기 제 1 마스크 패턴(53a)에 비하여 높은 식각 저항을 가지므로, 상기 스페이서들(14)이 일정한 이격 거리를 갖도록, 상기 스페이서들(14)의 사이의 공간이 비워진다.
도 4e를 참조하면, 상기 스페이서(54)를 식각 마스크로 이용하여 상기 제 2 마스크층(52)의 노출된 일부를 제거한다. 이에 따라 제 2 마스크 패턴(52a)이 스페이서(54) 아래에 형성된다. 이후의 공정에서 스페이서(54)가 제거된다.
도 4f를 참조하면, 상기 제 2 마스크 패턴(52a)를 식각 마스크로 이용하여 상기 물질층(21')의 노출된 일부를 제거한다. 그 후, 상기 제 2 마스크 패턴(52a)가 제거된다. 이에 따라 물질층 패턴(21a')이 형성된다.
도 4f에 도시된 단면을 갖는 반도체 기판(41)의 평면을 개략적으로 도시하는 도 4g를 참조하면, 한 쌍의 라인 패턴들이 상단과 하단에서 연결된 물질층 패턴(21a')이 반도체 기판(41) 상에 형성된다. 이는 제 1 마스크 패턴(53a)의 좌우 측면뿐만 아니라 상하 측면에도 스페이서(54)가 형성되며, 상기 스페이서(54)를 식각 마스크로 이용하여 패터닝을 진행하기 때문이다.
도 4h를 참조하면, 반도체 기판(50) 상에 최종 라인 패턴 셋(21)이 형성된다. 상기 물질층 패턴(21a')이 각각 전기적으로 절연된 일부로 분할되기 위해서, 제 3 마스크층(미 도시)을 이용하여 한 쌍의 라인 패턴들을 연결하는 상단부와 하단부를 제거할 수 있다. 이 때, 콘택 플러그(미 도시)가 상부에 형성되거나 하부에 이미 형성된 영역(27', 점선으로 표시)에 인접하게 위치하는 더미부들을 함께 형성할 수 있다. 이를 위해 패터닝된 제 3 마스크층을 이용할 수 있다. 최종적으로 형성된 예시적인 라인 패턴 셋(21)이 도 4h에 도시된다.
도 4i는 도 4h의 C-C' 절취선을 따르는 단면을 개략적으로 도시한다. 도 4i에 도시된 바와 같이, 반도체 기판(41) 상에 형성된 라인 패턴 셋(21) 사이에 절연물질(42)이 형성된다. 이를 위해, 라인 패턴 셋(21)이 형성된 반도체 기판(41) 상에 절연 물질(42)을 형성한 후, 라인 패턴 셋(21)이 외부에 노출될 때까지 연마하여 절연 물질(42)과 라인 패턴 셋(21)이 형성된 층의 표면을 평탄화할 수 있다.
도 4j는 상기 반도체 기판(41) 상에 형성되며 콘택 홀(27a')이 관통하도록 형성된 절연층(43)을 도시한다. 상기 반도체 기판(41) 상에 절연층(43)을 형성한다. 그 후, 라인 패턴 셋(21)이 외부에 노출될 때까지 제 4 마스크 패턴(미 도시)을 이용하여 절연층(43)을 식각함으로써, 상기 절연층(43)을 관통하는 콘택 홀들(27a')을 형성할 수 있다. 이 때, 반도체 기판(41)의 상부에서는 라인 패턴 셋(21)이 형성된 정확한 위치를 직접 알 수 없기 때문에, 충분한 공정 마진이 중요하다는 것을 당업자는 이해할 것이다. 또한, 포토 리소그래피 공정을 한 번만 이용하기 때문에, 더블 패터닝 기술(DPT)을 이용하여 형성된 라인 패턴 셋(21)의 라인 패턴들의 폭에 비해 큰 직경을 갖는 콘택 홀들(27a')이 형성될 수 있다.
도 4k를 참조하면, 상기 콘택 홀들(27a')을 도전성 물질로 매립하여 콘택 플러그들(27)을 형성한 후, 상부층(44)을 형성할 수 있다. 상부층(44)은 상기 콘택 플러그들(27)을 외부 회로와 연결하기 위한 층간 배선층을 포함할 수 있다.
도 4a 내지 4k를 참조로 상술한 반도체 소자 형성 방법은 예시적이며, 본 발명이 위와 같은 방법으로 한정되는 것은 아님에 주의해야 한다. 예컨대, 라인 패턴의 선폭의 크기에 따라서, 최종 라인 패턴 셋(21)에 상응하는 마스크층을 이용하여 한번에 최종 라인 패턴 셋(21)을 형성할 수도 있다.
이제, 도 2a 내지 3b에 도시된 본 발명의 일부 실시예들에 따라 라인 패턴들과 콘택 플러그들이 전기적으로 연결되는 구성을 포함하는 예시적인 메모리 소자에 대해 설명한다.
도 5는 본 발명의 일 실시예에 따른 라인 패턴들과 콘택 플러그들의 연결 구성을 포함하는 비휘발성 메모리의 블록도이다.
도 5를 참조하면, 비휘발성 메모리는 메모리 셀 어레이(Memory Cell Array, 61), 페이지 버퍼(page buffer, 62), Y-게이팅 회로(Y-Gating Circuitry, 63), 제어 및 디코더 회로(Control/Decoder Circuitry, 64)를 구비할 수 있다.
상기 메모리 셀 어레이(61)는 다수개의 메모리 블록들(memory blocks)을 포함할 수 있고, 상기 각 메모리 블록은 다수개의 비휘발성 메모리 셀들을 포함할 수 있다. 상기 비휘발성 메모리 셀들은 플래쉬 메모리 셀들일 수 있고, 나아가 NAND 플래쉬 메모리 셀들 또는 전하 트랩 플래쉬 메모리 셀들일 수 있다. 상기 페이지 버퍼(62)는 상기 메모리 셀 어레이(61)에 기록될 데이터, 또는 상기 메모리 셀 어레이(61)로부터 독출된 데이터를 임시적으로 저장할 수 있다. 상기 Y-게이팅 회로(63)는 상기 페이지 버퍼(62)에 저장된 데이터를 전송할 수 있다. 상기 제어 및 디코더 회로(64)는 외부로부터 커맨드(command, CMD) 및 어드레스를 입력 받아, 상기 메모리 셀 어레이(61)에 데이터를 기입 또는 상기 메모리 셀 어레이(61)로부터 데이터를 독출하기 위한 제어신호를 출력하고, 어드레스(address)를 디코딩(decoding)할 수 있다. 상기 제어 및 디코더 회로(64)는 상기 페이지 버퍼(62)에 데이터 입출력을 위한 제어신호를 출력할 수 있고, 상기 Y-게이팅 회로(63)에 어드레스 정보를 제공할 수 있다.
도 6 및 도 7은 비휘발성 메모리의 메모리 셀 어레이의 일부를 예시적으로 나타낸 레이아웃도로서, 도 5을 참조하여 설명한 메모리 셀 어레이(61)의 일부를 나타낼 수 있다. 도 6은 메모리 셀들이 형성되는 활성 영역들과 이들에 연결된 비트라인 콘택 플러그들의 연결 구성을 예시적으로 도시하며, 도 7은 메모리 셀 스트링의 비트라인 콘택 플러그와 이에 연결된 비트 라인의 연결 구성을 예시적으로 도시한다. 도 6에 도시된 실시예와 도 7에 도시된 실시예는 각각 독립적일 수 있으며, 또는 서로 조합될 수 있다. 도 8, 도 9 및 도 10은 도 6의 실시예와 도 7의 실시예가 조합된 실시예에 대한 예시적인 단면도로서, 각각 I-I', II-II' 및 III-III'을 따라 절취된 것이다.
도 6 내지 도 10을 참조하면, 메모리 셀 어레이(61)는 반도체 층(100) 내에 형성된 소자분리영역(102)에 의해 정의된 선형의 다수의 활성영역들(Act1 내지 Actn)을 구비할 수 있다. 상기 활성영역들(Act1 내지 Actn)은 비트라인 콘택 플러그들(BC1 내지 BCn)과 각각 전기적으로 연결되며, 상기 활성영역들(Act1 내지 Actn)과 상기 비트라인 콘택 플러그들(BC1 내지 BCn)이 각각 전기적으로 연결되는 영역에 인접한 위치에, 활성 영역들(Act2 내지 Actn +1)의 더미부들이 형성된다. 상기 비트라인 콘택 플러그들(BC1 내지 BCn)은 상기 활성 영역들(Act2 내지 Actn +1)의 더미부들과도 전기적으로 연결될 수 있다.
상기 활성영역들(Act1 내지 Actn) 상에 상기 활성영역들(Act1 내지 Actn)의 상부를 가로지르는 스트링 선택 라인(String Selection Line, SSL) 및 접지 선택 라인(Ground Selection Line, GSL)이 위치할 수 있다. 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)의 사이에 상기 활성영역들(Act1 내지 Actn)의 상부를 가로지르는 다수의 워드라인들(WL1 내지 WLn)이 배치될 수 있다. 상기 스트링 선택 라인(SSL), 상기 접지 선택 라인(GSL) 및 상기 워드라인들(WL1 내지 WLn)은 서로 평행할 수 있다. 상기 워드라인들(WL1 내지 WLn), 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)의 양측에 인접한 활성영역들(Act1 내지 Actn)에 불순물 영역들(104)이 각각 형성될 수 있다. 그 결과, 직렬로 연결된 스트링 선택 트랜지스터, 셀 트렌지스터들 및 접지 선택 트랜지스터가 형성된다. 상기 스트링 선택 트랜지스터, 상기 접지 선택 트랜지스터 및 그들 사이에 위치하는 셀 트랜지스터들은 하나의 단위 메모리 블록을 구성할 수 있다. 상기 스트링 선택 라인(SSL)에 인접하고 상기 접지 선택 라인(GSL)의 반대편에 위치한 불순물 영역들(104)은 각 스트링 선택 트랜지스터의 드레인 영역으로 정의될 수 있다. 또한, 상기 접지 선택 라인(GSL)에 인접하고 상기 스트링 선택 라인(SSL)의 반대편에 위치한 불순물 영역들(104)은 접지 선택 트랜지스터의 소오스 영역으로 정의될 수 있다.
워드라인(WL1 내지 WLn) 각각은 반도체 층(100) 상에 차례로 적층된 터널링 절연층(tunneling insulating layer, 111), 전하 저장층(charge storage layer, 112), 블로킹 절연층(blocking insulating layer, 113), 및 셀 게이트 전극(114)을 포함할 수 있다. 또한, 도시되지는 않았지만, 워드라인(WL1 내지 WLn) 각각은 셀 게이트 전극(114) 상에 셀 장벽 도전막(barrier conductive layer) 및/또는 워드라인 도전막을 더 구비할 수 있다.
터널링 절연층(111) 및 전하 저장층(112)은 워드라인(WL1 내지 WLn)의 방향으로 인접하는 셀 트랜지스터들 별로 분리될 수 있다. 이 경우, 소자분리영역(110)의 상부면과 전하 저장층(112)의 상부면은 실질적으로 동일한 레벨을 가질 수 있다. 터널링 절연층(111)은 실리콘 산화막일 수 있다. 전하 저장층(112)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 한편, 블로킹 절연층(113)은 워드라인(WL1 내지 WLn)의 방향으로 인접하는 셀 트랜지스터들에 공유될 수 있다. 터널링 절연층(111) 및 전하 저장층(112), 블로킹 절연층(113), 및 셀 게이트 전극(114)의 측벽들 상에 셀 스페이서(116)가 배치될 수 있다. 셀 스페이서(116)는 다중층으로 구성될 수 있다.
스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 상술한 바와 같이 워드라인(WL1 내지 WLn)과 동일한 적층 구조를 가질 수 있다. 통상적으로 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 폭은 워드라인(WL1 내지 WLn)의 폭에 비하여 클 수 있다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
워드라인들(WL1 내지 WLn), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 덮는 제 1 층간 절연막(160)이 제공된다. 제 1 층간 절연막(160)을 관통하여 접지 선택 라인(GSL)의 소오스 영역에 접속하는 공통 소스 라인(Common Source Line, CSL)이 제공된다. 공통 소스 라인(CSL)은 접지 선택 라인(GSL)과 평행하게 형성될 수 있다. 제 1 층간 절연막(160) 상에 제 2 층간 절연막(170)이 제공될 수 있다. 제 2 층간 절연막(170) 및 제 1 층간 절연막(160)을 관통하여 형성되는 비트라인 콘택 플러그(BC1 내지 BCn)는 각각 스트링 선택 라인(SSL)의 드레인 영역에 접속하며, 구체적으로 활성영역들(Act1 내지 Actn)과 전기적으로 연결되며, 활성영역들(Act2 내지 Actn +1)의 더미부와도 전기적으로 연결될 수 있다.
제 2 층간 절연막(170) 상에 비트라인 콘택 플러그(BC1 내지 BCn)에 접속하면서 워드라인들(WL1 내지 WLn)의 상부를 가로지르는 비트라인들(BL1 내지 BLn)이 배치될 수 있다.
상기 비트라인들(BL1 내지 BLn)은 비트라인 콘택 플러그들(BC1 내지 BCn)과 각각 전기적으로 연결되며, 상기 비트라인들(BL1 내지 BLn)과 상기 비트라인 콘택 플러그들(BC1 내지 BCn)이 각각 전기적으로 연결되는 영역의 인접한 위치에, 비트라인들(BL2 내지 BLn +1)의 일부로서 더미부들이 형성된다. 상기 비트라인 콘택 플러그들(BC1 내지 BCn)은 상기 비트라인들(BL2 내지 BLn+1)의 더미부들과도 전기적으로 연결될 수 있다. 상기 비트라인들(BL2 내지 BLn +1)을 전기적으로 절연시키기 위해 상기 비트라인들(BL2 내지 BLn +1) 사이의 공간에 절연막(180)이 형성될 수 있다.
도 6 및 도 7에 도시된 바와 같이, 상기 비트라인들(BL1 내지 BLn)은 활성영역들(Act1 내지 Actn)과 평행하게 배치될 수 있다. 하지만 반드시 상기 비트라인들(BL1 내지 BLn)과 활성영역들(Act1 내지 Actn)이 평행하게 배치되어야만 하는 것은 아니다.
도 6 내지 도 10을 참조로 설명한 상기 실시예는 본 발명을 용이하게 이해시키기 위한 목적으로 예시적으로 제시되며, 이러한 실시예로 본 발명이 한정되는 것은 아니다. 특히, 활성 영역과 비트라인 콘택 플러그 간의 연결 구성을 나타낸 도 6의 실시예와 비트 라인과 비트라인 콘택 플러그 간의 연결 구성을 나타낸 도 7의 실시예는 각각 독립적인 실시예이며, 상술한 바와 같이, 이 두 실시예들이 반드시 조합하여 구현되어야 하는 것은 아니다.
도 11 및 도 12는 비휘발성 메모리의 메모리 셀 어레이의 일부를 예시적으로 나타낸 다른 레이아웃도로서, 도 5을 참조하여 설명한 메모리 셀 어레이(61)의 일부를 나타낼 수 있다. 도 11은 활성 영역들 또는 비트라인들 및 이에 연결된 비트라인 콘택 플러그의 다른 연결 구성을 예시적으로 도시하며, 도 12는 활성 영역들 또는 비트라인들 및 이에 연결된 비트라인 콘택 플러그의 또 다른 연결 구성을 예시적으로 도시한다.
도 11을 참조하면, 활성영역(Actn) 또는 비트라인(BLn)과 비트라인 콘택 플러그(BCn)이 접속되는 영역에 인접한 양 측부에, 활성영역(Actn -1) 또는 비트라인(BL n-1) 및 활성영역(Act n+1) 또는 비트라인(BLn+1)의 일부로서, 더미부들이 제공될 수 있다. 또한, 활성영역들(Act1 내지 Actn -1) 또는 비트라인들(BL1 내지 BLn-1)은, 이의 좌측에, 활성영역들(Act0 내지 Actn -2) 또는 비트라인들(BL0 내지 BLn-2)의 일부인, 더미부들이 제공되어 비트라인 콘택 플러그들(BC1 내지 BCn -1)과 충분한 공정마진을 가지고 신뢰성 있게 접속할 수 있다. 또한, 활성영역들(Actn +1 내지 Act2n -1) 또는 비트라인들(BLn+1 내지 BL2n -1)은, 이의 좌측에, 활성영역들(Actn +2 내지 Act2n) 또는 비트라인들(BLn+2 내지 BL2n)의 일부인, 더미부들이 제공되어 비트라인 콘택 플러그들(BCn+1 내지 BC2n-1)과 충분한 공정마진을 가지고 신뢰성있게 접속할 수 있다.
도 12를 참조하면, 활성영역(Actn) 또는 비트라인(BLn)을 가로지르는 스트링 선택 라인(SSL), 워드라인들(WL1 내지 WLn), 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)은 비트라인 콘택 플러그들(BC1 내지 BCn)이 형성된 방향과 대략 평행하게 형성될 수 있다. 즉, 활성영역(Actn) 또는 비트라인(BLn)과 스트링 선택 라인(SSL), 워드라인들(WL1 내지 WLn), 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)은 임의의 각도로 형성될 수 있으며, 이들이 직교할 때보다 더욱 높은 집적도로 메모리 소자를 제조할 수 있다.
도 11 및 도 12에 개시된 연결 구성의 예는 본 발명을 한정하지 않으며, 오로지 예시적인 목적으로 개시된 것이다.
도 13은 본 발명의 일 실시예에 따른 카드(5000)를 보여주는 개략도이다.
도 13을 참조하면, 제어기(510)와 메모리(520)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(510)에서 명령을 내리면, 메모리(520)는 데이터를 전송할 수 있다. 메모리(520)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리 소자를 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 소자들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응하여 "NAND" 및 "NOR" 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(520)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(5000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC)와 같은 메모리 장치에 이용될 수 있다.
도 14은 본 발명의 일 실시예에 따른 시스템(6000)을 보여주는 개략도이다.
도 14을 참조하면, 시스템(6000)은 제어기(610), 입/출력 장치(620), 메모리(630) 및 인터페이스(640)을 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(610)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(610)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(620)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(620)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(630)는 제어기(610)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(610)에서 처리된 데이터를 저장할 수 있다. 메모리(630)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리를 포함할 수 있다. 인터페이스(640)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(610), 입/출력 장치(620), 메모리(630) 및 인터페이스(640)는 버스(650)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk, SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (9)
- 제 1 방향으로 연장된 제 1 라인 패턴;
상기 제 1 라인 패턴에 이격하여 상기 제 1 방향으로 연장되며, 서로 전기적으로 절연되고 동일한 폭을 갖는 더미부와 연결부를 포함하는 제 2 라인 패턴;
상기 제 2 라인 패턴의 상기 더미부에 인접하여 형성되며, 적어도 상기 제 1 라인 패턴과는 전기적으로 연결되는 제 1 콘택 플러그;
상기 제 2 라인 패턴의 상기 연결부와 전기적으로 연결되는 제 2 콘택 플러그; 및
상기 제 1 라인 패턴을 중심으로 상기 제 2 라인 패턴의 반대쪽에서 상기 제 1 라인 패턴에 인접하여 상기 제 1 방향으로 연장되며, 서로 전기적으로 절연되고 동일한 폭을 갖는 더미부와 연결부를 포함하는 제 3 라인 패턴을 포함하고,
상기 제 3 라인 패턴의 상기 더미부는 상기 제 1 라인 패턴을 중심으로 상기 제 2 라인 패턴의 상기 더미부의 맞은 편에 형성되는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 제 1 콘택 플러그는 상기 제 2 라인 패턴의 상기 더미부와도 전기적으로 연결되는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 제 1 콘택 플러그의 중심 축은 상기 제 1 라인 패턴으로부터 상기 제 2 라인 패턴 방향으로 이동하여 형성되는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 제 1 및 제 2 콘택 플러그는 상기 제 1 및 제 2 라인 패턴의 상부 또는 하부에 형성되는 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 제 1 및 제 2 콘택 플러그의 직경은 각각 상기 제 1 및 제 2 라인 패턴의 폭보다 큰 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 제 1 라인 패턴의 폭과 상기 제 2 라인 패턴의 폭은 동일한 것을 특징으로 하는 반도체 소자. - 제 1 항에 있어서,
상기 제 1 및 제 2 라인 패턴은 활성 영역들(active regions), 비트 라인들, 또는 층간 배선들인 것을 특징으로 하는 반도체 소자. - 반도체 기판 상에서 제 1 방향으로 연장되는 다수의 활성 영역들 및 다수의 소자분리 영역들이 교대로 형성된 하부층; 및
상기 하부층 상에 형성되며, 다수의 콘택 플러그들이 관통하도록 형성된 절연층을 포함하며,
상기 다수의 활성 영역들은, 제 1 활성 영역, 및 상기 제 1 활성 영역에 이격하여 위치하며 서로 전기적으로 절연되고 동일한 폭을 갖는 더미부와 연결부를 포함하는 제 2 활성 영역을 포함하며,
상기 다수의 콘택 플러그들은, 상기 제 2 활성 영역의 상기 더미부에 인접하여 형성되며 적어도 상기 제 1 활성 영역과는 전기적으로 연결되는 제 1 콘택 플러그, 및 상기 제 2 활성영역의 상기 연결부와 전기적으로 연결되는 제 2 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자. - 다수의 메모리 트랜지스터들이 형성된 반도체 기판;
상기 반도체 기판 상에 형성되며, 다수의 콘택 플러그들이 관통하도록 형성된 절연층; 및
상기 절연층 상에 형성되며, 제 1 방향으로 연장되는 다수의 라인 패턴들 및 다수의 절연 패턴들이 교대로 형성된 배선층을 포함하며,
상기 다수의 라인 패턴들은, 제 1 라인 패턴, 및 상기 제 1 라인 패턴에 이격하여 위치하며 서로 전기적으로 절연되고 동일한 폭을 갖는 더미부와 연결부를 포함하는 제 2 라인 패턴을 포함하며,
상기 다수의 콘택 플러그들은, 상기 제 2 라인 패턴의 상기 더미부에 인접하여 형성되며 적어도 상기 제 1 라인 패턴과는 전기적으로 연결되는 제 1 콘택 플러그, 및 상기 제 2 라인 패턴의 상기 연결부와 전기적으로 연결되는 제 2 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자.
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