KR102342853B1 - 수직형 메모리 소자를 구비한 집적회로 소자 - Google Patents
수직형 메모리 소자를 구비한 집적회로 소자 Download PDFInfo
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- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000000926 separation method Methods 0.000 claims description 59
- 238000000034 method Methods 0.000 claims description 23
- 101000904787 Homo sapiens Serine/threonine-protein kinase ATR Proteins 0.000 description 47
- 102100023921 Serine/threonine-protein kinase ATR Human genes 0.000 description 47
- 101100355601 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RAD53 gene Proteins 0.000 description 42
- 239000011295 pitch Substances 0.000 description 27
- 239000010408 film Substances 0.000 description 22
- 230000008569 process Effects 0.000 description 20
- 101001101476 Bacillus subtilis (strain 168) 50S ribosomal protein L21 Proteins 0.000 description 16
- 230000000903 blocking effect Effects 0.000 description 14
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 125000006850 spacer group Chemical group 0.000 description 12
- 101001070329 Geobacillus stearothermophilus 50S ribosomal protein L18 Proteins 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 239000012535 impurity Substances 0.000 description 10
- 101710135913 50S ribosomal protein L27 Proteins 0.000 description 9
- 101000575029 Bacillus subtilis (strain 168) 50S ribosomal protein L11 Proteins 0.000 description 9
- 102100035793 CD83 antigen Human genes 0.000 description 9
- 101000946856 Homo sapiens CD83 antigen Proteins 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 229910021332 silicide Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 230000005641 tunneling Effects 0.000 description 7
- 229910017052 cobalt Inorganic materials 0.000 description 6
- 239000010941 cobalt Substances 0.000 description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000012782 phase change material Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910001928 zirconium oxide Inorganic materials 0.000 description 3
- 229910052582 BN Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- DQBAOWPVHRWLJC-UHFFFAOYSA-N barium(2+);dioxido(oxo)zirconium Chemical compound [Ba+2].[O-][Zr]([O-])=O DQBAOWPVHRWLJC-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 239000011669 selenium Substances 0.000 description 2
- VTMHSJONDPRVMJ-UHFFFAOYSA-N strontium barium(2+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Sr++].[Zr+4].[Ba++] VTMHSJONDPRVMJ-UHFFFAOYSA-N 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910006107 GeBiTe Inorganic materials 0.000 description 1
- 229910005872 GeSb Inorganic materials 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- -1 Si 3 N 4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- CFOAUMXQOCBWNJ-UHFFFAOYSA-N [B].[Si] Chemical compound [B].[Si] CFOAUMXQOCBWNJ-UHFFFAOYSA-N 0.000 description 1
- XHCLAFWTIXFWPH-UHFFFAOYSA-N [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] XHCLAFWTIXFWPH-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000002885 antiferromagnetic material Substances 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000003302 ferromagnetic material Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910000480 nickel oxide Inorganic materials 0.000 description 1
- 229910000484 niobium oxide Inorganic materials 0.000 description 1
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 1
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 229910014031 strontium zirconium oxide Inorganic materials 0.000 description 1
- CZXRMHUWVGPWRM-UHFFFAOYSA-N strontium;barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Sr+2].[Ba+2] CZXRMHUWVGPWRM-UHFFFAOYSA-N 0.000 description 1
- FCCTVDGKMTZSPU-UHFFFAOYSA-N strontium;dioxido(oxo)zirconium Chemical compound [Sr+2].[O-][Zr]([O-])=O FCCTVDGKMTZSPU-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
- 229910001935 vanadium oxide Inorganic materials 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
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- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
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Abstract
집적회로 소자는 기판 상에 상호 중첩되어 있는 복수의 워드 라인과, 상기 기판의 국부 영역 상에서 상기 복수의 워드 라인을 관통하여 수직 방향으로 연장되는 복수의 채널 구조물과, 상기 복수의 채널 구조물에 연결된 복수의 비트 라인을 포함하고, 상기 복수의 비트 라인은 상기 국부 영역의 센터 영역에서 일정한 피치로 상호 평행하게 연장되는 복수의 제1 비트 라인과, 상기 국부 영역의 에지 영역에서 가변적인 피치로 연장되는 복수의 제2 비트 라인을 포함한다.
Description
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 불휘발성 수직형 메모리 소자를 구비한 집적회로 소자에 관한 것이다.
정보 통신 장치의 다기능화에 따라 메모리 소자를 포함하는 집적회로 소자의 대용량화 및 고집적화가 요구되고 있다. 고집적화를 위한 메모리 셀 크기의 축소에 따라, 메모리 소자의 동작 및 전기적 연결을 위해 메모리 소자에 포함되는 동작 회로들 및 배선 구조들도 복잡해지고 있다. 이에 따라, 집적도를 향상시키면서 전기적 특성이 우수한 구조의 메모리 소자를 포함하는 집적회로 소자가 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 수직형 메모리 소자의 메모리 셀 영역에서 워드 라인의 적층 수가 증가하는 경우에도 메모리 셀 영역 내에서 더미 채널의 개수를 최소화하면서 메모리 셀 영역을 지나는 비트 라인의 개수를 최대화함으로써 칩 사이즈가 원하지 않게 증가하는 것을 억제할 수 있고 집적도를 높일 수 있는 구조를 가지는 수직형 메모리 소자를 구비한 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 수직 방향에서 상호 중첩되어 있는 복수의 워드 라인과, 상기 기판의 국부 영역 상에서 상기 복수의 워드 라인을 관통하여 상기 수직 방향으로 연장되는 복수의 채널 구조물과, 상기 복수의 채널 구조물의 위에 형성된 복수의 비트 라인 콘택 패드와, 상기 국부 영역 상에서 상기 복수의 비트 라인 콘택 패드를 통해 상기 복수의 채널 구조물에 연결된 복수의 비트 라인을 포함하고, 상기 복수의 비트 라인은 상기 국부 영역의 센터 영역에서 일정한 피치로 상호 평행하게 연장되는 복수의 제1 비트 라인과, 상기 국부 영역의 에지 영역에서 가변적인 피치로 연장되는 복수의 제2 비트 라인을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 제1 수평 방향을 따라 차례로 배치된 메모리 셀 영역 및 연결 영역을 가지는 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 상기 주면에 수직인 수직 방향에서 상호 중첩되어 있는 복수의 워드 라인과, 상기 제1 수평 방향으로 연장되고 상기 제1 수평 방향에 수직인 제2 수평 방향에서 상기 복수의 워드 라인의 폭을 한정하는 복수의 워드 라인 컷 영역과, 상기 메모리 셀 영역에서 상기 복수의 워드 라인을 관통하여 상기 수직 방향으로 연장되는 복수의 채널 구조물과, 상기 메모리 셀 영역에서 상기 복수의 채널 구조물 위에 배치된 복수의 비트 라인을 포함하고, 상기 복수의 채널 구조물은 상기 메모리 셀 영역에서 상기 수직 방향을 따라 비선형으로 연장되는 복수의 비선형 채널 구조물을 포함하고, 상기 복수의 비트 라인은 상기 메모리 셀 영역에서 상기 제1 수평 방향을 따라 가변적인 피치로 나란히 배치되고 상기 복수의 비선형 채널 구조물의 위에서 상기 제2 수평 방향으로 연장되는 복수의 비선형 비트 라인을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 상기 주면에 수직인 수직 방향에서 상호 중첩되어 있는 복수의 워드 라인과, 상기 복수의 워드 라인의 일측에서 상기 기판 상에 제1 수평 방향으로 연장되는 공통 소스 라인과, 상기 복수의 워드 라인을 관통하여 상기 수직 방향으로 연장되는 복수의 채널 구조물과, 상기 복수의 채널 구조물의 위에 형성된 복수의 비트 라인 콘택 패드와, 상기 복수의 비트 라인 콘택 패드를 통해 상기 복수의 채널 구조물에 연결된 복수의 비트 라인을 포함하고, 상기 복수의 채널 구조물은 상기 수직 방향을 따라 선형으로 연장되는 복수의 제1 채널 구조물과 상기 수직 방향을 따라 비선형으로 연장되는 복수의 제2 채널 구조물을 포함하고, 상기 복수의 비트 라인은 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 선형으로 연장되는 복수의 제1 비트 라인과, 상기 제2 수평 방향을 따라 비선형으로 연장되는 복수의 제2 비트 라인을 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자에서는 수직형 메모리 소자의 메모리 셀 영역에서 워드 라인의 적층 수가 증가함에 따라 물리적 스트레스로 인해 기판상의 구조물들의 휨(warpage) 현상이 나타나거나 기판 상에서 수직으로 연장되는 채널들의 간격이 메모리 셀 영역의 위치에 따라 일정하지 않게 되는 경우에도 메모리 셀 영역 내에서 실제 소자의 작동에 기여하지 않는 더미 채널의 개수를 최소화하면서 메모리 셀 영역을 지나는 비트 라인의 개수를 최대화함으로써 더미 채널로 인해 칩 사이즈가 원하지 않게 증가하는 것을 억제할 수 있으며, 이에 따라 수직형 메모리 소자의 집적도를 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자의 주요 구성 요소들을 보여주는 평면도이다.
도 2a는 도 1에서 "C1"으로 표시한 영역을 확대하여 도시한 평면도이고, 도 2b는 도 2a의 B1 - B1' 선 단면도이다.
도 3a는 도 1에서 "C2"로 표시한 영역을 확대하여 도시한 평면도이고, 도 3b는 도 3a의 B2 - B2' 선 단면도이다.
도 4는 도 1의 X - X' 선 단면 구성을 확대하여 도시한 단면도이다.
도 5는 도 1에 예시한 집적회로 소자 중 일부 영역에 포함된 복수의 비트 라인의 평면도이다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 메모리 셀 영역에 포함되는 메모리 셀 어레이의 등가회로도이다.
도 7a 내지 도 7d는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자에 포함되는 게이트 유전막의 다양한 구성을 설명하기 위한 단면도이다.
도 8 내지 도 12는 각각 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자에 포함된 복수의 비트 라인의 다양한 구성을 설명하기 위한 평면도이다.
도 13a 내지 도 13e는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 14는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a는 도 1에서 "C1"으로 표시한 영역을 확대하여 도시한 평면도이고, 도 2b는 도 2a의 B1 - B1' 선 단면도이다.
도 3a는 도 1에서 "C2"로 표시한 영역을 확대하여 도시한 평면도이고, 도 3b는 도 3a의 B2 - B2' 선 단면도이다.
도 4는 도 1의 X - X' 선 단면 구성을 확대하여 도시한 단면도이다.
도 5는 도 1에 예시한 집적회로 소자 중 일부 영역에 포함된 복수의 비트 라인의 평면도이다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 메모리 셀 영역에 포함되는 메모리 셀 어레이의 등가회로도이다.
도 7a 내지 도 7d는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자에 포함되는 게이트 유전막의 다양한 구성을 설명하기 위한 단면도이다.
도 8 내지 도 12는 각각 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자에 포함된 복수의 비트 라인의 다양한 구성을 설명하기 위한 평면도이다.
도 13a 내지 도 13e는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 14는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1 내지 도 5는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들이다. 특히, 도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 집적회로 소자(100)의 주요 구성 요소들을 보여주는 평면도이다. 도 2a는 도 1에서 "C1"으로 표시한 영역을 확대하여 도시한 평면도이고, 도 2b는 도 2a의 B1 - B1' 선 단면도이다. 도 3a는 도 1에서 "C2"로 표시한 영역을 확대하여 도시한 평면도이고, 도 3b는 도 3a의 B2 - B2' 선 단면도이다. 도 4는 도 1의 X - X' 선 단면 구성을 확대하여 도시한 단면도이다. 도 5는 도 1에 예시한 집적회로 소자(100) 중 일부 영역에 포함된 복수의 비트 라인(BL)의 평면도이다.
도 1 내지 도 5를 참조하면, 집적회로 소자(100)는 메모리 셀 영역(MEC) 및 연결 영역(CON)을 포함할 수 있다. 메모리 셀 영역(MEC)에서, 기판(102)의 활성 영역(AC) 상에 메모리 셀 어레이(MCA)가 형성될 수 있다. 메모리 셀 어레이(MCA)는 도 6을 참조하여 후술하는 바와 같은 회로 구성을 가질 수 있다.
메모리 셀 영역(MEC)은 센터 영역(MEC1) 및 에지 영역(MEC2)을 포함한다. 센터 영역(MEC1)은 에지 영역(MEC2)을 사이에 두고 연결 영역(CON)과 이격될 수 있다. 연결 영역(CON)은 메모리 셀 영역(MEC)의 에지측에 배치될 수 있다. 연결 영역(CON)은 메모리 셀 영역(MEC)의 수직형 메모리 셀 각각의 워드 라인(WL) 또는 선택 라인들로부터 연결되는 배선들이 배치되는 영역일 수 있다. 도 1에는 메모리 셀 영역(MEC)의 일측에 배치된 연결 영역(CON)만 도시되어 있으나, 메모리 셀 영역(MEC)을 중심으로 하여 그 양측에 각각 연결 영역(CON)이 배치될 수 있다.
집적회로 소자(100)의 기판(102)은 X 방향 및 Y 방향으로 연장되는 주면(main surface)(102M)을 가질 수 있다. 일부 실시예들에서, 기판(102)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 다른 일부 실시예들에서, 기판(102)은 SOI (silicon-on-insulator) 기판, 또는 GeOI (germanium-on-insulator) 기판을 포함할 수 있다.
도 6은 도 1 내지 도 5에 예시한 집적회로 소자(100)의 메모리 셀 영역(MEC)에 포함되는 메모리 셀 어레이(MCA)의 등가회로도이다. 도 6에는 수직 채널 구조를 갖는 수직 구조의 낸드(NAND) 플래시 메모리 소자의 등가 회로도가 예시되어 있다.
도 6을 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트 라인(BL: BL1, BL2, …, BLm), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다. 복수의 비트 라인(BL: BL1, BL2, …, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(MS)이 형성될 수 있다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL: BL1, BL2, …, BLm)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 각각 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)에 연결될 수 있다.
다시 도 1 내지 도 5를 참조하면, 도 6에 예시한 구성을 가지는 메모리 셀 어레이(MCA)에서 메모리 셀 스트링(MS)을 구성하는 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 기판(102)의 주면(102M)에 수직 방향 (Z 방향)을 따라 직렬 연결된 구조를 가질 수 있다. 이에 따라, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 구성하는 복수의 채널 구조물(180)이 기판(102)의 주면(102M)에 대하여 수직 방향으로 연장되도록 형성될 수 있다.
메모리 셀 영역(MEC)에서, 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)은 기판(102) 상에서 주면(102M)에 평행한 수평 방향으로 X-Y 평면을 따라 연장되고, 기판(102)의 주면(102M)에 수직인 수직 방향 (Z 방향)으로 서로 이격되어 상호 중첩되도록 배치될 수 있다.
복수의 워드 라인 컷 영역(WLC)이 기판(102)의 주면(102M)에 평행한 제1 수평 방향 (X 방향)으로 연장될 수 있다. 복수의 워드 라인 컷 영역(WLC)은 제1 수평 방향에 수직인 제2 수평 방향 (Y 방향)을 따르는 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)의 폭을 한정할 수 있다. 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)은 복수의 워드 라인 컷 영역(WLC)에 의해 일정 간격으로 상호 이격되어 반복적으로 배치될 수 있다.
기판(102)에는 복수의 공통 소스 영역(172)이 제1 수평 방향 (X 방향)을 따라 연장될 수 있다. 일부 실시예들에서, 복수의 공통 소스 영역(172)은 n 형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 복수의 공통 소스 영역(172)은 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로서 기능할 수 있다. 복수의 공통 소스 라인(CSL)은 복수의 공통 소스 영역(172) 상에서 제1 수평 방향 (X 방향)을 따라 연장될 수 있다. 복수의 공통 소스 라인(CSL)은 한 쌍의 접지 선택 라인(GSL), 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 한 쌍의 스트링 선택 라인(SSL)의 일 측에서 워드 라인 컷 영역(WLC)의 일부를 채우도록 형성될 수 있다.
이웃하는 2 개의 워드 라인 컷 영역(WLC) 사이에는 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)이 차례로 적층될 수 있다. 도 1 내지 도 4에서는 기판(102) 상에 1 개의 접지 선택 라인(GSL), 5 개의 워드 라인(WL), 및 2 개의 스트링 선택 라인(SSL)이 수직 방향을 따라 차례로 적층된 경우를 예시하였으나, 이는 설명 및 도시의 편의를 위한 것으로서, 본 발명의 기술적 사상이 첨부 도면에 예시된 바에 한정되는 것은 아니다. 제2 수평 방향 (Y 방향)에서 이웃하는 2 개의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷 영역(SSLC)을 사이에 두고 상호 이격되어 있다. 스트링 선택 라인 컷 영역(SSLC)은 절연막(174)으로 채워질 수 있다. 절연막(172)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 스트링 선택 라인 컷 영역(SSLC)의 적어도 일부는 에어갭(air gap)으로 채워질 수도 있다.
적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)은 각각 금속, 금속 실리사이드, 불순물이 도핑된 반도체, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)은 각각 텅스텐, 니켈, 코발트, 탄탈륨 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 불순물이 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
기판(102)과 적어도 하나의 접지 선택 라인(GSL)과의 사이와, 상기 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL) 각각의 사이에는 절연막(176)이 개재되어 있다. 절연막(176)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 이루어질 수 있다.
복수의 채널 구조물(180)은 메모리 셀 영역(MEC)에서 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 및 복수의 절연막(176)을 관통하여 수직 방향 (Z 방향)으로 연장될 수 있다. 복수의 채널 구조물(180)은 X 방향 및 Y 방향을 따라 소정 간격을 사이에 두고 상호 이격되어 배열될 수 있다.
복수의 채널 구조물(180)은 메모리 셀 영역(MEC)의 센터 영역(MEC1)에서 수직 방향 (Z 방향)을 따라 선형으로 연장되는 복수의 제1 채널 구조물(180A)과, 메모리 셀 영역(MEC)의 에지 영역(MEC2)에서 수직 방향 (Z 방향)을 따라 비선형으로 연장되는 복수의 제2 채널 구조물(180B)을 포함할 수 있다.
복수의 제1 채널 구조물(180A) 및 복수의 제2 채널 구조물(180B)은 대체로 동일한 구성을 가질 수 있다. 즉, 복수의 제1 채널 구조물(180A) 및 복수의 제2 채널 구조물(180B)은 각각 게이트 유전막(182), 채널 영역(184), 매립 절연막(186), 및 드레인 영역(188)을 포함할 수 있다. 일부 실시예들에서, 게이트 유전막(182)과 그라운드 선택 라인(GSL)과의 사이, 게이트 유전막(182)과 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)과의 사이, 및 게이트 유전막(182)과 스트링 선택 라인(SSL)과의 사이에는 각각 배리어 금속막(도시 생략)이 형성될 수도 있다.
채널 영역(184)은 도핑된 폴리실리콘 및/또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 채널 영역(184)은 실린더 형상을 가질 수 있다. 채널 영역(184)의 내부 공간은 매립 절연막(186)으로 채워질 수 있다.
매립 절연막(186)은 절연 물질로 이루어질 수 있다. 예를 들면, 매립 절연막(186)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서 매립 절연막(186)은 생략 가능하며, 이 경우 채널 영역(184)은 내부 공간이 없는 필라(pillar) 구조를 가질 수 있다.
복수의 제1 채널 구조물(180A) 및 복수의 제2 채널 구조물(180B) 각각에 포함되는 드레인 영역(188)은 불순물이 도핑된 폴리실리콘막으로 이루어질 수 있다. 복수의 드레인 영역(188)은 절연막(187)에 의해 상호 절연될 수 있다. 절연막(187)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제1 채널 구조물(180A)은 도 2a, 도 2b, 및 도 4에서 볼 수 있는 바와 같이 워드 라인 컷 영역(WLC)의 연장 방향 (X 방향) 및 비트 라인(BL)의 연장 방향 (Y 방향)에서 각각 수직 방향 (Z 방향)을 따라 선형으로 연장되는 형상을 가지며, X 방향 및 Y 방향을 따라 상호 일정한 간격을 유지하도록 배치될 수 있다. 반면, 복수의 제2 채널 구조물(180B)은 적어도 하나의 수평 방향에서 그 형상이 비선형일 수 있다. 예를 들면, 복수의 제2 채널 구조물(180B)은 도 4에서 볼 수 있는 바와 같이 워드 라인 컷 영역(WLC)의 연장 방향 (X 방향)에서 수직 방향 (Z 방향)을 따라 비선형으로 연장되는 형상을 질 수 있다. 복수의 제2 채널 구조물(180B)은 도 3b에서 볼 수 있는 바와 같이 비트 라인(BL)의 연장 방향 (Y 방향)에서는 수직 방향 (Z 방향)을 따라 선형으로 연장되는 형상을 가질 수 있다. 다른 일부 실시예에서, 복수의 제2 채널 구조물(180B)은 도 3b에 예시한 바와 달리 비트 라인(BL)의 연장 방향 (Y 방향)에서도 수직 방향 (Z 방향)을 따라 비선형으로 연장되는 형상을 가질 수도 있다.
복수의 제2 채널 구조물(180B)이 수직 방향 (Z 방향)을 따라 비선형으로 연장되는 형상을 가지는 것은 집적회로 소자(100)의 메모리 셀 영역(MEC) 중 센터 영역(MEC1)에서 복수의 채널 구조물(180)에 미치는 물리적 영향과, 에지 영역(MEC2)에서 복수의 채널 구조물(180)에 미치는 물리적 영향과의 차이에 기인할 수 있다. 집적회로 소자(100)의 제조 과정 중에 발생되는 스트레스의 종류 및 크기와, 열적 부담(thermal budget)으로 인해, 메모리 셀 영역(MEC) 중 센터 영역(MEC1)에 배치되는 복수의 제1 채널 구조물(180A)은 수직 방향 (Z 방향)을 따라 선형으로 연장되는 형상을 가지는 반면, 메모리 셀 영역(MEC)의 에지 영역(MEC2)에 배치되는 복수의 제2 채널 구조물(180B)은 수직 방향 (Z 방향)을 따라 비선형으로 연장되는 형상을 가질 수 있다.
메모리 셀 영역(MEC)의 에지 영역(MEC2)은 연결 영역(CON)에 인접한 부분에 배치되는 더미 채널 영역(DM)을 포함할 수 있다. 에지 영역(MEC2) 중 더미 채널 영역(DM)에는 복수의 더미 채널 구조물(D180)이 배치될 수 있다. 복수의 더미 채널 구조물(D180)은 복수의 제1 채널 구조물(180A) 및 복수의 제2 채널 구조물(180B)과 대체로 동일한 구성을 가질 수 있다. 즉, 복수의 더미 채널 구조물(D180)은 각각 게이트 유전막(182), 채널 영역(184), 매립 절연막(186), 및 드레인 영역(188)을 포함할 수 있다. 도 4에서 볼 수 있는 바와 같이, 복수의 더미 채널 구조물(D180)은 복수의 제2 채널 구조물(180B)과 유사하게 수직 방향 (Z 방향)을 따라 비선형으로 연장되는 형상을 가질 수 있다.
메모리 셀 영역(MEC)의 에지 영역(MEC2)에 배치된 비선형 채널 구조물인 복수의 제2 채널 구조물(180B) 및 복수의 더미 채널 구조물(D180)은 대체로 동일한 구성을 가질 수 있다. 단, 복수의 제2 채널 구조물(180B)은 각각 복수의 비트 라인(BL) 중 어느 하나의 비트 라인(BL)에 연결되어 메모리 셀 스트링(MS)을 구성할 수 있는 정상 채널 구조물일 수 있다. 반면, 복수의 더미 채널 구조물(D180)은 복수의 비트 라인(BL) 중 어디에도 연결되지 않으며, 따라서 메모리 셀 스트링(MS)을 구성하는 데 기여하지 않고 실제 소자의 작동에 기여하지 않는 더미 채널 구조물일 수 있다.
워드 라인 컷 영역(WLC)의 연장 방향 (X 방향)에서, 센터 영역(MEC1)에 배치되는 복수의 제1 채널 구조물(180A) 중 이웃하는 2 개의 제1 채널 구조물(180A) 각각의 상면 사이의 제1 이격 거리(LC1)보다 에지 영역(MEC2)에 배치되는 복수의 제2 채널 구조물(180B) 중 이웃하는 2 개의 제2 채널 구조물(180B) 각각의 상면 사이의 제2 이격 거리(LC2)가 더 클 수 있다. 복수의 더미 채널 구조물(D180) 중 이웃하는 2 개의 더미 채널 구조물(D180) 각각의 상면 사이의 제3 이격 거리(LC3)는 제2 이격 거리(LC2)와 동일하거나 더 클 수 있다. 일부 실시예들에서, 센터 영역(MEC1)에서는 워드 라인 컷 영역(WLC)의 연장 방향 (X 방향)에서의 제1 이격 거리(LC1)가 위치에 따라 실질적으로 동일할 수 있다. 반면, 에지 영역(MEC2)에서는 제2 이격 거리(LC2) 및 제3 이격 거리(LC3)가 센터 영역(MEC1)으로부터 멀어질수록 더 커질 수 있다.
도 2a 내지 도 4에서, 복수의 채널 구조물(180) 및 복수의 더미 채널 구조물(D180)이 게이트 유전막(182)을 포함하고, 게이트 유전막(182)은 채널 영역(184)을 따라 수직 방향 (Z 방향)으로 길게 연장되는 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상이 이에 한정되지 않는다.
도 7a는 도 2a 내지 도 4에 예시한 게이트 유전막(182)을 보다 상세히 설명하기 위한 단면도로서, 도 4에서 "CX"로 표시한 영역을 확대하여 도시한 것이다.
도 7a를 참조하면, 게이트 유전막(182)은 채널 영역(184)으로부터 순차적으로 형성된 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)을 포함하는 구조를 가질 수 있다. 게이트 유전막(182)을 이루는 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)의 상대적인 두께는 도 7a에 예시한 바에 한정되지 않으며 다양하게 변형될 수 있다.
터널링 유전막(TD)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(CS)은 채널 영역(184)으로부터 터널링 유전막(TD)을 통과한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 유전막(BD)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
도 7b 내지 도 7d는 도 7a에 예시한 게이트 유전막(182) 대신 채용 가능한 게이트 유전막(182A, 182B, 182C)의 예시적인 구조를 보여주는 단면도들이다.
일부 실시예들에서, 집적회로 소자(100)는 게이트 유전막(182) 대신 도 7b에 예시한 게이트 유전막(182A)을 포함할 수 있다. 게이트 유전막(182A)은 도 7a에 예시한 게이트 유전막(182)과 대체로 동일한 구성을 가질 수 있다. 단, 게이트 유전막(182A)은 블로킹 유전막(BD) 대신 제1 블로킹 유전막(BD1) 및 제2 블로킹 유전막(BD2)을 포함한다. 제1 블로킹 유전막(BD1)은 터널링 유전막(TD) 및 전하 저장막(CS)과 함께 채널 영역(184)과 나란히 연장되고, 제2 블로킹 유전막(BD2)은 워드 라인(WL)을 포위하도록 배치될 수 있다. 제1 블로킹 유전막(BD1) 및 제2 블로킹 유전막(BD2)은 각각 실리콘 산화물, 실리콘 질화물, 또는 금속 산화물로 이루어질 수 있다. 예를 들면, 제1 블로킹 유전막(BD1)은 실리콘 산화막으로 이루어지고, 제2 블로킹 유전막(BD2)은 실리콘 산화막보다 유전율이 더 큰 금속 산화막으로 이루어질 수 있다.
다른 일부 실시예들에서, 집적회로 소자(100)는 게이트 유전막(182) 대신 도 7c에 예시한 게이트 유전막(182B)을 포함할 수 있다. 게이트 유전막(182B)은 워드 라인(WL) 중 채널 영역(184)에 대면하는 표면과 절연막(176)에 대면하는 표면들을 가지며 워드 라인(WL)의 저면, 상면, 및 측벽을 덮도록 형성될 수 있다. 게이트 유전막(182B)은 채널 영역(184)으로부터 순차적으로 형성된 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)을 포함할 수 있다.
또 다른 일부 실시예들에서, 집적회로 소자(100)는 게이트 유전막(182) 대신 도 7d에 예시한 게이트 유전막(182C)을 포함할 수 있다. 게이트 유전막(182C)은 워드 라인(WL)과 채널 영역(184)과의 사이에만 개재되어 워드 라인(WL)의 저면 및 상면은 덮지 않고 워드 라인(WL)의 측벽만 덮도록 형성될 수 있다. 게이트 유전막(182C)은 채널 영역(184)으로부터 순차적으로 형성된 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)을 포함할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자에 포함될 수 있는 게이트 유전막의 구성 및 형상은 도 7a 내지 도 7d에 예시한 게이트 유전막(182, 182A, 182B, 182C)에만 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다. 일부 실시예들에서, 게이트 유전막(182, 182A, 182B, 182C)은 이들에 인접한 전극을 통과하는 전류에 의해 발생하는 열에 의해 전기적 저항이 변화될 수 있는 물질, 예를 들면 상변화 물질을 포함할 수 있다. 상기 상변화 물질은 안티몬(Sb), 텔루륨(Te), 및 셀레늄(Se) 중 적어도 하나를 포함할 수 있다. 상기 상변화 물질은 N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy 및 La 중에서 선택되는 적어도 하나의 불순물을 더 포함할 수 있다. 예를 들면, 게이트 유전막(182, 182A, 182B, 182C)은 GeBiTe, InSb, GeSb, 또는 GaSb를 포함할 수 있다. 다른 일부 실시예들에서, 게이트 유전막(182, 182A, 182B, 182C)은 전류에 의한 스핀 전달 과정을 이용하여 전기적 저항이 변화될 수 있는 박막 구조를 가질 수 있다. 예를 들면, 게이트 유전막(182, 182A, 182B, 182C)은 강자성 물질 또는 반강자성 물질들을 포함할 수 있다. 또 다른 일부 실시예들에서, 게이트 유전막(182, 182A, 182B, 182C)은 페로브스카이트(perovskite) 화합물 또는 전이금속 산화물을 포함할 수 있다. 예를 들면, 게이트 유전막(182, 182A, 182B, 182C)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide)을 포함할 수 있다.
다시 도 1 내지 도 4를 참조하면, 연결 영역(CON)에서, 기판(102) 상에 차례로 적층된 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)은 기판(102)으로부터 멀어짐에 따라 점차 감소되는 폭을 가질 수 있다.
연결 영역(CON)에서, 복수의 더미 채널 구조물(S180)이 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL) 중 적어도 하나의 라인을 관통하여 수직 방향 (Z 방향)으로 연장될 수 있다. 수평 방향에서 메모리 셀 영역(MEC)에 있는 복수의 채널 구조물(180) 및 복수의 더미 채널 구조물(D180) 각각의 폭보다 연결 영역(CON)에 있는 복수의 더미 채널 구조물(S180) 각각의 폭이 더 클 수 있다. 예를 들면, 도 1에 예시한 바와 같이, Y 방향에서 메모리 셀 영역(MEC)에 있는 복수의 채널 구조물(180) 및 복수의 더미 채널 구조물(D180) 각각의 폭(CW1)보다 연결 영역(CON)에 있는 복수의 더미 채널 구조물(S180) 각각의 폭(CW2)이 더 클 수 있으며, 이는 X 방향에서도 마찬가지일 수 있다.
그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 수평 방향에서 연결 영역(CON)에 있는 복수의 더미 채널 구조물(S180) 각각의 폭은 메모리 셀 영역(MEC)에 있는 복수의 채널 구조물(180) 및 복수의 더미 채널 구조물(D180) 각각의 폭과 동일하거나 더 작을 수도 있다.
연결 영역(CON)에서, 복수의 더미 채널 구조물(S180)은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL) 중 적어도 하나의 일단에 인접하도록 배치될 수 있다. 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)의 개수가 증가함에 따라 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn) 중 메모리 셀 영역(MEC)으로부터 멀리 이격된 연결 영역(CON)에 있는 부분들은 채널 구조물(180) 또는 더미 채널 구조물(D180)로 지지되지 못하여 휘어지거나 부러지는 등 원하지 않는 구조적 변형이 초래되는 문제가 발생할 수 있다. 그러나, 집적회로 소자(100)에서는 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)의 에지 부분들이 배치되는 연결 영역(CON)에 복수의 더미 채널 구조물(S180)이 배치되어 상기 에지 부분들을 지지할 수 있다. 따라서, 복수의 더미 채널 구조물(S180)에 의해 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)의 에지 부분들에서 원하지 않는 구조적 변형이 발생되는 문제를 방지할 수 있다.
연결 영역(CON)에 있는 복수의 더미 채널 구조물(S180)은 메모리 셀 영역(MEC)에 있는 채널 구조물(180) 및 더미 채널 구조물(D180)과 대체로 동일한 구성을 가질 수 있다. 즉, 복수의 더미 채널 구조물(S180)은 각각 게이트 유전막(182), 채널 영역(184), 매립 절연막(186), 및 드레인 영역(188)을 포함할 수 있다. 일부 실시예들에서, 연결 영역(CON)에 있는 복수의 더미 채널 구조물(S180)은 메모리 셀 영역(MEC)의 센터 영역(MEC1)에 있는 복수의 제1 채널 구조물(180A)과 유사하게, 수직 방향 (Z 방향)을 따라 선형으로 연장될 수 있다. 다른 일부 실시예들에서, 연결 영역(CON)에 있는 복수의 더미 채널 구조물(S180)은 메모리 셀 영역(MEC)의 에지 영역(MEC2)에 있는 복수의 제2 채널 구조물(180B) 및 복수의 더미 채널 구조물(D180)과 유사하게, 수직 방향 (Z 방향)을 따라 비선형으로 연장될 수 있다. 복수의 더미 채널 구조물(S180)은 복수의 비트 라인(BL) 중 어디에도 연결되지 않는다.
메모리 셀 영역(MEC)에서, 복수의 채널 구조물(180)과 복수의 비트 라인(BL)과의 사이에는 복수의 비트 라인 콘택 패드(194)가 개재되어 있다. 복수의 제1 채널 구조물(180A) 및 복수의 제2 채널 구조물(180B) 각각의 드레인 영역(188)은 비트 라인 콘택 패드(194)를 통해 복수의 비트 라인(BL) 중 대응하는 하나의 비트 라인(BL)에 연결될 수 있다. 복수의 비트 라인 콘택 패드(194)는 절연막(193)에 의해 상호 절연될 수 있다. 복수의 비트 라인(BL)은 절연막(195)에 의해 상호 절연될 수 있다. 절연막(193) 및 절연막(195)은 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 5는 집적회로 소자(100)에 포함된 복수의 비트 라인(BL) 중 일부 비트 라인(BL)의 예시적인 구조를 보여주는 평면도이다.
복수의 비트 라인(BL)은 제2 수평 방향 (Y 방향)을 따라 길게 연장되는 복수의 선형 라인으로 이루어질 수 있다. 복수의 비트 라인(BL)은 메모리 셀 영역(MEC)의 센터 영역(MEC1)에서 제1 수평 방향 (X 방향)을 따라 일정한 제1 피치(P1)로 상호 평행하게 나란히 배치되는 복수의 제1 비트 라인(BL11)과, 메모리 셀 영역(MEC)의 에지 영역(MEC2)에서 제1 수평 방향 (X 방향)을 따라 가변적인 피치로 나란히 배치되고 제2 수평 방향 (Y 방향)을 따라 길게 연장되는 복수의 제2 비트 라인(BL12)을 포함할 수 있다. 복수의 제1 비트 라인(BL11) 및 복수의 제2 비트 라인(BL12)은 각각의 길이 방향 (Y 방향)을 따라 선형으로 연장될 수 있다.
에지 영역(MEC2)에서, 복수의 제2 비트 라인(BL12) 각각의 사이의 이격 거리(G1, G2, G3, G4, G5)는 센터 영역(MEC1)으로부터 멀어짐에 따라 점차 더 커질 수 있다. 제1 수평 방향 (X 방향)에서 복수의 제1 비트 라인(BL11) 중 이웃하는 2 개의 제1 비트 라인(BL11) 사이의 이격 거리(LB1)보다 복수의 제2 비트 라인(BL12) 중 이웃하는 2 개의 제2 비트 라인(BL12) 사이의 이격 거리(G1, G2, G3, G4, G5)가 더 클 수 있다.
메모리 셀 영역(MEC)의 센터 영역(MEC1)에 있는 복수의 제1 채널 구조물(180A)은 각각 도 5에 예시한 복수의 제1 비트 라인(BL11) 중 어느 하나에 연결되고, 메모리 셀 영역(MEC)의 에지 영역(MEC2)에 있는 복수의 제2 채널 구조물(180B)은 각각 도 5에 예시한 복수의 제2 비트 라인(BL12) 중 어느 하나에 연결될 수 있다.
도 2a 내지 도 4를 참조하면, 복수의 비트 라인 콘택 패드(194)는 메모리 셀 영역(MEC)의 센터 영역(MEC1)에 배치되는 복수의 제1 비트 라인 콘택 패드(194A)와, 메모리 셀 영역(MEC)의 에지 영역(MEC2)에 배치되는 복수의 제2 비트 라인 콘택 패드(194B)를 포함할 수 있다. 복수의 제1 비트 라인 콘택 패드(194A)는 일정한 피치로 배치되고 각각 도 5에 예시한 복수의 제1 비트 라인(BL11) 중 어느 하나의 제1 비트 라인(BL11)에 연결될 수 있다. 복수의 제2 비트 라인 콘택 패드(194B)는 가변적인 피치로 배치되고 각각 도 5에 예시한 복수의 제2 비트 라인(BL12) 중 어느 하나의 제2 비트 라인(BL12)에 연결될 수 있다. 에지 영역(MEC2)에서, 복수의 제2 비트 라인 콘택 패드(194B)는 복수의 제2 채널 구조물(180B)을 각각 복수의 제2 비트 라인(BL12) 중 어느 하나에 연결시키도록 복수의 제2 채널 구조물(180B)과 복수의 제2 비트 라인(BL12)과의 사이에 배치될 수 있다. 복수의 제2 비트 라인 콘택 패드(194B)는 제1 수평 방향 (X 방향)을 따라 가변적인 피치로 배치될 수 있다.
도 8은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면도이다. 도 8에는 집적회로 소자(200)에 포함된 복수의 비트 라인(BL20) 중 일부 비트 라인(BL20)의 평면 구조가 예시되어 있다.
집적회로 소자(200)는 도 1 내지 도 5를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 집적회로 소자(200)에 포함된 복수의 비트 라인(BL20)은 제2 수평 방향 (Y 방향)을 따라 길게 연장되는 복수의 선형 라인으로 이루어질 수 있다. 복수의 비트 라인(BL20)은 메모리 셀 영역(MEC)의 센터 영역(MEC1)에서 제1 수평 방향 (X 방향)을 따라 일정한 제1 피치(P1)로 상호 평행하게 배치되는 복수의 제1 비트 라인(BL21)과, 메모리 셀 영역(MEC)의 에지 영역(MEC2)에서 제1 수평 방향 (X 방향)을 따라 가변적인 피치로 상호 평행하게 배치되는 복수의 제2 비트 라인(BL22)을 포함할 수 있다. 복수의 제1 비트 라인(BL21) 및 복수의 제2 비트 라인(BL22)은 각각의 길이 방향 (Y 방향)을 따라 선형으로 연장될 수 있다. 제1 수평 방향 (X 방향)에서 복수의 제1 비트 라인(BL21) 중 이웃하는 2 개의 제1 비트 라인(BL21) 사이의 거리(LB1)보다 복수의 제2 비트 라인(BL22) 중 이웃하는 2 개의 제2 비트 라인(BL22) 사이의 이격 거리(F1, F2, F3, F4)가 더 클 수 있다.
단, 집적회로 소자(200)에 포함된 복수의 비트 라인(BL20)에서, 에지 영역(MEC2)에 있는 복수의 제2 비트 라인(BL22) 각각의 사이의 복수의 이격 거리(F1, F2, F3, F4)는 일정하게 고정된 복수의 제1 이격 거리(F1)와, 센터 영역(MEC1)으로부터 멀어짐에 따라 점차 더 커지는 복수의 제2 이격 거리(F2, F3, F4)를 포함할 수 있다. 복수의 제2 이격 거리(F2, F3, F4)는 각각 제1 이격 거리(F1)보다 더 클 수 있다. 복수의 제1 이격 거리(F1)는 복수의 제2 이격 거리(F1, F2, F3, F4) 각각의 사이마다 하나씩 배치될 수 있다. 또한, 복수의 제1 이격 거리(F1) 각각의 사이마다 센터 영역(MEC1)으로부터 멀어짐에 따라 점차 더 커지는 복수의 제2 이격 거리(F2, F3, F4)가 하나씩 배치될 수 있다.
도 8에서는 에지 영역(MEC2)에 있는 복수의 제2 비트 라인(BL22)이 센터 영역(MEC1)으로부터의 거리에 상관없이 일정한 복수의 제1 이격 거리(F1)와 센터 영역(MEC1)으로부터 멀어짐에 따라 점차 더 커지는 복수의 제2 이격 거리(F2, F3, F4) 중 어느 하나의 이격 거리를 사이에 두고 가변적인 피치로 배치된 구성을 예시하였다. 그러나, 도 8에 예시한 바와 달리, 에지 영역(MEC2)에서 복수의 제2 비트 라인(BL22) 각각의 사이의 이격 거리들 중 복수의 제2 이격 거리(F2, F3, F4)가 센터 영역(MEC1)으로부터의 거리와 상관없이 서로 동일할 수도 있다. 이와 같이, 복수의 제2 이격 거리(F2, F3, F4)가 서로 동일한 경우에도, 복수의 제2 이격 거리(F2, F3, F4) 각각은 제1 이격 거리(F1)보다 더 클 수 있다.
도 8에 예시한 복수의 비트 라인(BL20)에 대한 보다 상세한 구성은 도 1 내지 도 5를 참조하여 복수의 비트 라인(BL)에 대하여 설명한 바와 대체로 동일하다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면도이다. 도 9에는 집적회로 소자(300)에 포함된 복수의 비트 라인(BL30) 중 일부 비트 라인(BL30)의 평면 구조가 예시되어 있다.
집적회로 소자(300)는 도 1 내지 도 5를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 집적회로 소자(300)에 포함된 복수의 비트 라인(BL30)은 메모리 셀 영역(MEC)의 센터 영역(MEC1)에서 제1 수평 방향 (X 방향)을 따라 일정한 제1 피치(P1)로 반복 배치되고 제2 수평 방향 (Y 방향)을 따라 상호 평행하게 연장되는 복수의 제1 비트 라인(BL31)과, 메모리 셀 영역(MEC)의 에지 영역(MEC2)에서 제1 수평 방향 (X 방향)을 따라 가변적인 피치로 나란히 배치되고 제2 수평 방향 (Y 방향)을 따라 연장되는 복수의 제2 비트 라인(BL32)을 포함할 수 있다. 복수의 제2 비트 라인(BL32) 각각의 사이의 이격 거리(G1, G2, G3, G4, G5)는 센터 영역(MEC1)으로부터 멀어짐에 따라 점차 더 커질 수 있다. 제1 수평 방향 (X 방향)에서 복수의 제1 비트 라인(BL31) 중 이웃하는 2 개의 제1 비트 라인(BL31) 사이의 이격 거리(LB1)보다 복수의 제2 비트 라인(BL32) 중 이웃하는 2 개의 제2 비트 라인(BL32) 사이의 이격 거리(G1, G2, G3, G4, G5)가 더 클 수 있다.
단, 센터 영역(MEC1)에 있는 복수의 제1 비트 라인(BL31)은 각각의 길이 방향 (Y 방향)을 따라 선형으로 연장되지만, 에지 영역(MEC2)에 있는 복수의 제2 비트 라인(BL32)은 각각의 길이 방향을 따라 비선형으로 연장될 수 있다. 복수의 제2 비트 라인(BL32)은 센터 영역(MEC1)으로부터 멀어지는 방향, 즉 연결 영역(CON)(도 1 참조)을 향하는 방향으로 볼록한 만곡부(CV31, CV32, CV33, CV34, CV35, CV36)를 포함할 수 있다. 만곡부(CV31, CV32, CV33, CV34, CV35, CV36)의 곡률 반경은 센터 영역(MEC1)으로부터 멀어짐에 따라 더 작아질 수 있다.
일부 실시예들에서, 복수의 제2 비트 라인(BL32) 각각의 사이의 이격 거리(G1, G2, G3, G4, G5)는 한 쌍의 워드 라인 컷 영역(WLC)(도 1 참조) 사이에 있는 메모리 셀 영역(MEC)의 제2 수평 방향 (Y 방향) 중심으로부터 한 쌍의 워드 라인 컷 영역(WLC)에 가까워질수록 점차 작아질 수 있다. 다른 일부 실시예들에서, 복수의 제2 비트 라인(BL32) 각각의 사이의 이격 거리(G1, G2, G3, G4, G5)는 제2 수평 방향 (Y 방향)을 따라 한 쌍의 워드 라인 컷 영역(WLC)으로부터의 거리와 무관하게 일정할 수 있다.
도 9에 예시한 복수의 비트 라인(BL30)에 대한 보다 상세한 구성은 도 1 내지 도 5를 참조하여 복수의 비트 라인(BL)에 대하여 설명한 바와 대체로 동일하다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면도이다. 도 10에는 집적회로 소자(400)에 포함된 복수의 비트 라인(BL40) 중 일부 비트 라인(BL40)의 평면 구조가 예시되어 있다.
집적회로 소자(400)는 도 8을 참조하여 설명한 집적회로 소자(200)와 대체로 동일한 구성을 가질 수 있다. 집적회로 소자(400)에 포함된 복수의 비트 라인(BL40)은 메모리 셀 영역(MEC)의 센터 영역(MEC1)에서 제1 수평 방향 (X 방향)을 따라 일정한 제1 피치(P1)로 반복 배치되고 제2 수평 방향 (Y 방향)을 따라 상호 평행하게 연장되는 복수의 제1 비트 라인(BL41)과, 메모리 셀 영역(MEC)의 에지 영역(MEC2)에서 제1 수평 방향 (X 방향)을 따라 가변적인 피치로 나란히 배치되고 제2 수평 방향 (Y 방향)을 따라 연장되는 복수의 제2 비트 라인(BL42)을 포함할 수 있다. 에지 영역(MEC2)에 있는 복수의 제2 비트 라인(BL42) 각각의 사이의 복수의 이격 거리(F1, F2, F3, F4)는 일정하게 고정된 복수의 제1 이격 거리(F1)와, 센터 영역(MEC1)으로부터 멀어짐에 따라 점차 더 커지는 복수의 제2 이격 거리(F2, F3, F4)를 포함할 수 있다.
단, 복수의 비트 라인(BL40) 중 센터 영역(MEC1)에 있는 복수의 제1 비트 라인(BL41)은 각각의 길이 방향 (Y 방향)을 따라 선형으로 연장되지만, 에지 영역(MEC2)에 있는 복수의 제2 비트 라인(BL42)은 각각의 길이 방향을 따라 비선형으로 연장될 수 있다. 복수의 제2 비트 라인(BL42)은 센터 영역(MEC1)으로부터 멀어지는 방향, 즉 연결 영역(CON)(도 1 참조)을 향하는 방향으로 볼록한 만곡부(CV41, CV42, CV43, CV44, CV45, CV46)를 포함할 수 있다. 만곡부(CV41, CV42, CV43, CV44, CV45, CV46)의 곡률 반경은 센터 영역(MEC1)으로부터 멀어짐에 따라 더 작아질 수 있다.
일부 실시예들에서, 복수의 제2 비트 라인(BL42) 각각의 사이의 이격 거리(F1, F2, F3, F4)는 한 쌍의 워드 라인 컷 영역(WLC)(도 1 참조) 사이의 메모리 셀 영역(MEC)에서 제2 수평 방향 (Y 방향) 중심으로부터 한 쌍의 워드 라인 컷 영역(WLC)에 가까워질수록 점차 작아질 수 있다. 다른 일부 실시예들에서, 복수의 제2 비트 라인(BL42) 각각의 사이의 이격 거리(F1, F2, F3, F4)는 제2 수평 방향 (Y 방향)을 따라 한 쌍의 워드 라인 컷 영역(WLC)으로부터의 거리와 무관하게 일정할 수 있다.
도 10에서는 에지 영역(MEC2)에 있는 복수의 제2 비트 라인(BL42)이 센터 영역(MEC1)으로부터의 거리에 상관없이 일정한 복수의 제1 이격 거리(F1)와 센터 영역(MEC1)으로부터 멀어짐에 따라 점차 더 커지는 복수의 제2 이격 거리(F2, F3, F4) 중 어느 하나의 이격 거리를 사이에 두고 가변적인 피치로 배치된 구성을 예시하였다. 그러나, 도 10에 예시한 바와 달리, 에지 영역(MEC2)에서 복수의 제2 비트 라인(BL42) 사이의 복수의 제2 이격 거리(F2, F3, F4)는 센터 영역(MEC1)으로부터의 거리와 상관없이 서로 동일할 수도 있다. 이와 같이, 복수의 제2 이격 거리(F2, F3, F4)가 서로 동일한 크기를 가지는 경우에도, 복수의 제2 이격 거리(F2, F3, F4) 각각은 제1 이격 거리(F1)보다 더 클 수 있다.
도 10에 예시한 복수의 비트 라인(BL40)에 대한 보다 상세한 구성은 도 1 내지 도 5를 참조하여 복수의 비트 라인(BL)에 대하여 설명한 바와 대체로 동일하다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면도이다. 도 11에는 집적회로 소자(500)에 포함된 복수의 비트 라인(BL50) 중 일부 비트 라인(BL50)의 평면 구조가 예시되어 있다.
집적회로 소자(500)는 도 9를 참조하여 설명한 집적회로 소자(300)와 대체로 동일한 구성을 가질 수 있다. 집적회로 소자(500)에 포함된 복수의 비트 라인(BL50)은 메모리 셀 영역(MEC)의 센터 영역(MEC1)에서 제1 수평 방향 (X 방향)을 따라 일정한 제1 피치(P1)로 상호 평행하게 배치되고 제2 수평 방향 (Y 방향)을 따라 연장되는 복수의 제1 비트 라인(BL51)과, 메모리 셀 영역(MEC)의 에지 영역(MEC2)에서 제1 수평 방향 (X 방향)을 따라 가변적인 피치로 나란히 배치되고 제2 수평 방향 (Y 방향)을 따라 연장되는 복수의 제2 비트 라인(BL52)을 포함할 수 있다.
단, 에지 영역(MEC2)에 있는 복수의 제2 비트 라인(BL52)은 센터 영역(MEC1)을 향하는 방향, 즉 연결 영역(CON)(도 1 참조)으로부터 멀어지는 방향으로 볼록한 만곡부(CV51, CV52, CV53, CV54, CV55, CV56)를 포함할 수 있다. 만곡부(CV51, CV52, CV53, CV54, CV55, CV56)의 곡률 반경은 센터 영역(MEC1)으로부터 멀어짐에 따라 더 작아질 수 있다.
도 11에 예시한 복수의 비트 라인(BL50)에 대한 보다 상세한 구성은 도 1 내지 도 5를 참조하여 복수의 비트 라인(BL)에 대하여 설명한 바와 대체로 동일하다.
도 12는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면도이다. 도 12에는 집적회로 소자(600)에 포함된 복수의 비트 라인(BL60) 중 일부 비트 라인(BL60)의 평면 구조가 예시되어 있다.
집적회로 소자(600)는 도 10을 참조하여 설명한 집적회로 소자(400)와 대체로 동일한 구성을 가질 수 있다. 집적회로 소자(600)에 포함된 복수의 비트 라인(BL60)은 메모리 셀 영역(MEC)의 센터 영역(MEC1)에서 제1 수평 방향 (X 방향)을 따라 일정한 제1 피치(P1)로 상호 평행하게 배치되고 제2 수평 방향 (Y 방향)을 따라 연장되는 복수의 제1 비트 라인(BL61)과, 메모리 셀 영역(MEC)의 에지 영역(MEC2)에서 제1 수평 방향 (X 방향)을 따라 가변적인 피치로 나란히 배치되고 제2 수평 방향 (Y 방향)을 따라 연장되는 복수의 제2 비트 라인(BL62)을 포함할 수 있다. 에지 영역(MEC2)에 있는 복수의 제2 비트 라인(BL62) 각각의 사이의 복수의 이격 거리(F1, F2, F3, F4)는 일정하게 고정된 복수의 제1 이격 거리(F1)와, 센터 영역(MEC1)으로부터 멀어짐에 따라 점차 더 커지는 복수의 제2 이격 거리(F2, F3, F4)를 포함할 수 있다.
단, 복수의 비트 라인(BL60) 중 에지 영역(MEC2)에 있는 복수의 제2 비트 라인(BL62)은 센터 영역(MEC1)을 향하는 방향, 즉 연결 영역(CON)(도 1 참조)으로부터 멀어지는 방향으로 볼록한 만곡부(CV61, CV62, CV63, CV64, CV65, CV66)를 포함할 수 있다. 만곡부(CV61, CV62, CV63, CV64, CV65, CV66)의 곡률 반경은 센터 영역(MEC1)으로부터 멀어짐에 따라 더 작아질 수 있다.
도 12에 예시한 복수의 비트 라인(BL60)에 대한 보다 상세한 구성은 도 1 내지 도 5를 참조하여 복수의 비트 라인(BL)에 대하여 설명한 바와 대체로 동일하다.
도 1 내지 도 12를 참조하여 설명한 본 발명의 기술적 사상에 의한 집적회로 소자(100, 200, 300, 400, 500, 600)에 포함된 복수의 비트 라인(BL, BL20, BL30, BL40, BL50, BL60)은 메모리 셀 영역(MEC)의 센터 영역(MEC1)에서 일정한 피치로 상호 평행하게 연장되는 복수의 제1 비트 라인(BL11, BL21, BL31, BL41, BL51, BL61)과, 메모리 셀 영역(MEC)의 에지 영역(MEC2)에서 가변적인 피치로 연장되는 복수의 제2 비트 라인(BL12, BL22, BL32, BL42, BL52, BL62)를 포함한다. 따라서, 메모리 셀 영역(MEC)에서 워드 라인의 적층 수가 증가함에 따라 물리적 스트레스로 인해 기판(102)상의 구조물들의 휨 현상이 나타나거나 기판(102) 상에서 수직으로 연장되는 채널들의 간격이 메모리 셀 영역의 위치에 따라 일정하지 않게 되는 경우에도 메모리 셀 영역(MEC) 내에서 실제 소자의 작동에 기여하지 않는 더미 채널의 개수를 최소화하면서 메모리 셀 영역(MEC)을 지나는 비트 라인(BL, BL20, BL30, BL40, BL50, BL60)의 개수를 최대화함으로써 더미 채널로 인해 칩 사이즈가 원하지 않게 증가하는 것을 억제할 수 있으며, 이에 따라 수직형 메모리 소자의 집적도를 향상시킬 수 있다.
도 13a 내지 도 13e는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 1 내지 도 5에 예시한 집적회로 소자(100)의 제조 방법을 예로 들어 설명한다. 도 13a 내지 도 13e에는 집적회로 소자(100)의 제조 공정에 따라 도 1의 X - X' 선 단면에 대응하는 영역에서의 주요 구성들이 개략적으로 나타나 있다.
도 13a를 참조하면, 기판(102)에 활성 영역(AC)을 정의하기 위한 소자분리막(도시 생략)을 형성한 후, 기판(102) 상에 복수의 절연막(176) 및 복수의 희생막(PL)을 교대로 하나의 층씩 적층한다.
복수의 절연막(176)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 이루어질 수 있다. 복수의 희생막(PL)은 실리콘 질화물, 실리콘 카바이드, 또는 폴리실리콘으로 이루어질 수 있다. 복수의 희생막(PL)은 각각 후속 공정에서 적어도 하나의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)을 형성하기 위한 공간을 확보하는 역할을 할 수 있다.
도 13b를 참조하면, 복수의 절연막(176) 및 복수의 희생막(PL)을 관통하며 수직 방향 (Z 방향)으로 연장되는 복수의 채널 홀(180H)을 형성한 후, 복수의 채널 홀(180H) 각각의 내부에 게이트 유전막(182), 채널 영역(184), 및 매립 절연막(186)을 형성한다. 이어서, 게이트 유전막(182), 채널 영역(184), 및 매립 절연막(186) 각각의 상면을 덮는 절연막(187)을 형성하고, 절연막(187)에 채널 영역(184) 및 매립 절연막(186)의 상면을 노출시키는 복수의 콘택홀(187H)을 형성한 후, 복수의 콘택홀(187H) 내에 복수의 드레인 영역(188)을 형성한다. 그 결과, 메모리 셀 영역(MEC)의 센터 영역(MEC1)에 배치되는 복수의 제1 채널 구조물(180A)과, 메모리 셀 영역(MEC)의 에지 영역(MEC2)에 배치되는 복수의 제2 채널 구조물(180B)과, 에지 영역(MEC2) 중 더미 채널 영역(DM)에 배치되는 복수의 더미 채널 구조물(D180)과, 연결 영역(CON)에 배치되는 복수의 더미 채널 구조물(S180)(도 1 참조)이 동시에 형성될 수 있다.
복수의 제1 채널 구조물(180A), 복수의 제2 채널 구조물(180B), 복수의 더미 채널 구조물(D180), 및 복수의 더미 채널 구조물(S180)(도 1 참조)을 형성하는 동안, 패턴 밀도가 비교적 큰 메모리 셀 영역(MEC)에 형성되는 복수의 채널 구조물(180)에 선택적으로 비교적 큰 스트레스 및 열적 부담이 가해짐으로써, 메모리 셀 영역(MEC)의 에지 영역(MEC2)에 배치되는 복수의 제2 채널 구조물(180B)이 수직 방향 (Z 방향)을 따라 비선형으로 연장되는 구조가 얻어질 수 있다. 그 결과, 제1 수평 방향 (X 방향)에서, 센터 영역(MEC1)에 배치되는 복수의 제1 채널 구조물(180A) 중 이웃하는 2 개의 제1 채널 구조물(180A) 각각의 상면 사이의 제1 이격 거리(LC1)보다 에지 영역(MEC2)에 배치되는 복수의 제2 채널 구조물(180B) 중 이웃하는 2 개의 제2 채널 구조물(180B) 각각의 상면 사이의 제2 이격 거리(LC2)가 더 커질 수 있다.
게이트 유전막(182)은 복수의 채널 홀(180H) 각각의 내부 측벽을 덮도록 형성될 수 있다.
채널 영역(184)의 외부 측벽은 게이트 유전막(182)과 접촉할 수 있다. 채널 영역(184)은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 채널 영역(184)은 CVD (chemical vapor deposition) 공정, LPCVD (low pressure CVD) 공정, 또는 ALD (atomic layer deposition) 공정에 의해 형성될 수 있다. 일부 실시예들에서, 도 13b에 예시한 바와 같이 채널 영역(184)은 채널 홀(180H) 바닥부에 노출되는 기판(102)과 접촉하도록 형성될 수 있다. 다른 일부 실시예들에서, 채널 홀(180H) 바닥부에 노출되는 기판(102) 위에 선택적 에피택셜 성장 공정에 의해 형성된 반도체층(도시 생략)이 형성되고, 채널 영역(184)은 상기 반도체층 위에 형성될 수도 있다.
매립 절연막(186)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 사용하여 CVD 공정, LPCVD 공정, 또는 ALD 공정에 의해 형성될 수 있다.
절연막(187)은 메모리 셀 영역(MEC) 및 연결 영역(CON)에 걸쳐서 평탄화된 상면을 가지도록 형성될 수 있다. 복수의 드레인 영역(188)은 불순물이 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 복수의 드레인 영역(188)을 구성할 수 있는 금속의 예로서 텅스텐, 니켈, 코발트, 탄탈륨 등을 들 수 있다.
도 13c를 참조하면, 복수의 절연막(176) 및 복수의 희생막(PL)(도 13b 참조)을 관통하며 기판(102)을 노출시키는 복수의 워드 라인 컷 영역(WLC)(도 1 참조)을 형성한 후, 복수의 워드 라인 컷 영역(WLC)을 통해 기판(102)에 불순물 이온을 주입하여 복수의 공통 소스 영역(172)을 형성하고, 복수의 희생막(PL)(도 13b 참조)을 적어도 하나의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)으로 치환한다.
일부 실시예들에서, 복수의 희생막(PL)이 폴리실리콘으로 이루어지는 경우, 복수의 희생막(PL)(도 13b 참조)을 적어도 하나의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)으로 치환하기 위하여, 복수의 희생막(PL)에 대하여 실리사이드화 공정을 수행할 수 있다. 이 경우, 적어도 하나의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)은 각각 텅스텐 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 또는 니켈 실리사이드로 이루어질 수 있다.
다른 일부 실시예들에서, 복수의 워드 라인 컷 영역(WLC)을 통해 노출되는 복수의 희생막(PL)(도 13b 참조)을 선택적으로 제거하여 복수의 절연막(176) 각각의 사이에 빈 공간을 마련한 후, 상기 빈 공간에 도전 물질을 매립하여 적어도 하나의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)을 형성할 수 있다. 이 경우, 적어도 하나의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)은 텅스텐, 탄탈륨, 코발트, 니켈 등의 금속 물질을 사용하여 형성될 수 있다.
그 후, 복수의 워드 라인 컷 영역(WLC)(도 1 참조) 각각의 내부에 절연 스페이서(192) 및 공통 소스 라인(CSL)을 형성할 수 있다. 절연 스페이서(192)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전 물질로 이루어질 수 있다. 예를 들면, 절연 스페이서(192)는 SiO2, Si3N4, SiON, SiOCN, SiCN, 또는 이들의 조합으로 이루어질 수 있다. 공통 소스 라인(CSL)은 텅스텐, 구리, 또는 알루미늄 등과 같은 금속; 질화티타늄, 질화탄탈륨 등과 같은 도전성 금속질화물; 티타늄, 탄탈륨 등과 같은 전이 금속; 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 복수의 워드 라인 컷 영역(WLC) 각각의 내부에 절연 스페이서(192)를 형성하기 위하여, 먼저 복수의 워드 라인 컷 영역(WLC)의 내벽을 덮는 절연막을 형성할 수 있다. 그 후, 복수의 워드 라인 컷 영역(WLC)의 저면에서 기판(102)이 노출되도록 상기 절연막을 에치백하여 복수의 워드 라인 컷 영역(WLC)의 내부 측벽에 남아 있는 절연막의 일부로 이루어지는 절연 스페이서(192)를 형성할 수 있다. 복수의 워드 라인 컷 영역(WLC) 각각의 내부에 공통 소스 라인(CSL)을 형성하기 위하여, 복수의 워드 라인 컷 영역(WLC) 내에서 절연 스페이서(192)로 한정되는 공간을 도전 물질로 채워 복수의 워드 라인 컷 영역(WLC)의 내부 및 절연막(187) 상부에 도전층을 형성할 수 있다. 그 후, 절연막(187)의 상면이 노출되도록 상기 도전층 중 복수의 워드 라인 컷 영역(WLC)의 외부에 있는 부분들을 CMP (chemical mechanical polishing) 또는 에치백에 의해 제거하여, 상기 도전층이 복수의 워드 라인 컷 영역(WLC)의 내부에만 남도록 할 수 있다. 일부 실시예들에서, 공통 소스 영역(172)과 공통 소스 라인(CSL)과의 사이에는 접촉 저항을 낮추기 위한 금속 실리사이드막(도시 생략)이 개재될 수 있다. 예를 들면, 상기 금속 실리사이드막은 코발트 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
연결 영역(CON)(도 1 참조)에서, 절연막(187) 및 적어도 하나의 절연막(176)을 수직 방향으로 관통하여 적어도 하나의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)에 각각 연결되는 복수의 도전성 콘택 플러그(도시 생략)를 형성할 수 있다. 상기 복수의 도전성 콘택 플러그를 이용하여 적어도 하나의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)을 후속 공정에서 형성되는 상부 배선층(도시 생략)에 연결시킬 수 있다.
도 13d를 참조하면, 복수의 공통 소스 라인(CSL), 복수의 제1 채널 구조물(180A), 복수의 제2 채널 구조물(180B), 복수의 더미 채널 구조물(D180), 및 복수의 더미 채널 구조물(S180)(도 1 참조)을 덮는 절연막(193)을 형성한 후, 절연막(193, 187, 176)의 일부와 스트링 선택 라인(SSL)의 일부를 제거하여 스트링 선택 라인 컷 영역(SSLC)(도 1, 도 2b, 및 도 3b 참조)을 형성하고, 스트링 선택 라인 컷 영역(SSLC)을 절연막(174)으로 채운다.
절연막(193)의 일부 영역들을 관통하는 복수의 비트라인 콘택홀(193H)을 형성하고, 복수의 비트라인 콘택홀(193H) 내에 도전 물질을 매립하여 복수의 제1 비트 라인 콘택 패드(194A) 및 복수의 제2 비트 라인 콘택 패드(194B)를 형성한다.
도 13e를 참조하면, 절연막(193)의 상면과, 복수의 제1 비트 라인 콘택 패드(194A) 및 복수의 제2 비트 라인 콘택 패드(194B) 각각의 상면을 덮는 절연막(195)을 형성한 후, 절연막(195)을 관통하여 복수의 제1 비트 라인 콘택 패드(194A) 및 복수의 제2 비트 라인 콘택 패드(194B)에 연결되는 복수의 비트 라인(BL)을 형성한다.
복수의 비트 라인(BL)을 형성하기 위하여 포토리소그래피 공정을 이용할 수 있다. 예를 들면, 수 십 nm 오더 또는 그보다 더 작은 치수의 미세한 선폭을 가지는 복수의 비트 라인(BL)을 형성하기 위하여, 이중 패터닝 기술 (double pattering technology, DPT), 삼중 패터닝 기술 (tripple pattering technology, TPT), 또는 사중 패터닝 기술 (quadruple patterning technology, QPT)과 같은 미세 패턴 형성 기술을 이용할 수 있다. 일부 실시예들에서, 도 5에 예시한 바와 같이 에지 영역(MEC2)에서, 복수의 제2 비트 라인(BL12) 각각의 사이의 제1 수평 방향 (X 방향)을 따르는 이격 거리(G1, G2, G3, G4, G5)가 센터 영역(MEC1)으로부터 멀어짐에 따라 점차 더 커지도록 하기 위하여, 절연막(195) 중 이격 거리(G1, G2, G3, G4, G5)에 대응하는 부분들을 덮는 식각 마스크 패턴(도시 생략)을 이용하여 절연막(195)을 식각하여 절연막(195)에 복수의 홀(195H)을 형성한 후, 상기 복수의 홀(195H) 내에 도전 물질을 채워 복수의 비트 라인(BL)을 형성할 수 있다. 상기 식각 마스크 패턴을 형성하기 위하여, 단일 식각 마스크층, 또는 식각 선택비가 서로 다른 물질들로 이루어지는 다중 식각 마스크층을 이용할 수 있다. 상기 식각 마스크 패턴을 형성하기 위하여 DPT, TPT, QPT 등을 이용하는 포토리소그래피 공정을 이용할 수 있다. 상기 포토리소그래피 공정에서는 광원으로서 KrF 엑시머 레이저 (248 nm), ArF 엑시머 레이저 (193 nm), F2 엑시머 레이저 (157 nm), 또는 EUV (13.5 nm)를 이용할 수 있다.
이상, 도 13a 내지 도 13e를 참조하여 도 1 내지 도 5에 예시한 집적회로 소자(100)의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 상기 설명한 바로부터 다양한 변형 및 변경을 가하여, 도 8 내지 도 12에 예시한 복수의 비트 라인(BL20, BL30, BL40, BL50, BL60)을 포함하는 집적회로 소자(200, 300, 400, 500, 600)와, 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가해진 다양한 구조들을 가지는 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
특히, 도 8에 예시한 집적회로 소자(200)에 포함된 복수의 비트 라인(BL20)을 형성하기 위한 일 예에서는 DPT를 이용하여, 메모리 셀 영역(MEC)의 센터 영역(MEC1)에서는 제1 수평 방향 (X 방향)을 따라 일정한 제1 피치(P1)로 반복 배치되는 복수의 제1 비트 라인(BL21)을 형성하고, 메모리 셀 영역(MEC)의 에지 영역(MEC2)에서는 제1 수평 방향 (X 방향)을 따라 가변적인 피치로 반복 배치되는 복수의 제2 비트 라인(BL22)을 형성하고, 여기서 에지 영역(MEC2)에 있는 복수의 제2 비트 라인(BL22)은 이들 각각의 사이에 일정하게 고정된 복수의 제1 이격 거리(F1)와, 센터 영역(MEC1)으로부터 멀어짐에 따라 점차 더 커지는 복수의 제2 이격 거리(F2, F3, F4)를 가지도록 형성할 수 있다.
보다 상세히 설명하면, 도 13d의 결과물 상에 절연막(195)을 형성한 후, 도 14에 개략적으로 도시한 바와 같이 포토리소그래피 공정을 이용하여 절연막(195) 상에 도전층(210)을 형성하고, 도전층(210) 위에 제1 이격 거리(F1)와 실질적으로 동일한 크기인 제1 폭(W1)을 가지는 복수의 희생막 패턴(220)을 형성할 수 있다. 제1 폭(W1)은 복수의 제1 비트 라인(BL21) 중 이웃하는 2 개의 제1 비트 라인(BL21) 사이의 거리(LB1)와 동일할 수 있다. 복수의 희생막 패턴(220)은 메모리 셀 영역(MEC)의 센터 영역(MEC1)에서는 제1 수평 방향 (X 방향)을 따라 제1 피치(P1)(도 8 참조)의 2 배인 제2 피치(P2)로 나란히 배치되고, 에지 영역(MEC2)에서는 제1 수평 방향 (X 방향)을 따라 가변적인 피치로 배치될 수 있다.
그 후, 도전층(210) 상에서 복수의 희생막 패턴(220) 각각의 양 측벽을 덮는 복수의 스페이서 희생 패턴(230)을 형성할 수 있다. 제1 수평 방향 (X 방향)에서 복수의 스페이서 희생 패턴(230)의 제2 폭(W2)은 복수의 비트 라인(BL20) 각각의 폭과 동일할 수 있다. 메모리 셀 영역(MEC)의 센터 영역(MEC1)에서는 복수의 스페이서 희생 패턴(230)이 제1 수평 방향 (X 방향)을 따라 일정한 제1 피치(P1)로 반복 배치되는 구조를 가질 수 있다. 반면, 메모리 셀 영역(MEC)의 에지 영역(MEC2)에서는 복수의 스페이서 희생 패턴(230)이 제1 수평 방향 (X 방향)을 따라 가변적인 피치로 반복 배치되며, 복수의 스페이서 희생 패턴(230) 각각의 사이에 하나씩 제공되는 복수의 이격 거리는 일정하게 고정된 복수의 제1 이격 거리(F1)와, 센터 영역(MEC1)으로부터 멀어짐에 따라 점차 더 커지는 복수의 제2 이격 거리(F2, F3, F4)를 포함할 수 있다.
그 후, 복수의 희생막 패턴(220)을 제거하고, 복수의 스페이서 희생 패턴(230)을 식각 마스크로 이용하여 도전층(210)을 식각하여 도 8에 예시한 복수의 비트 라인(BL20)의 평면 형상에 대응하는 평면 형상을 가지는 도전 패턴(도시 생략)을 형성하고, 상기 도전 패턴으로부터 복수의 비트 라인(BL20)을 얻을 수 있다.
도 14를 참조하여 도 8에 예시한 복수의 비트 라인(BL20)을 형성하는 일 예를 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 이로부터 다양하게 변형 및 변경된 방법을 이용하여 도 8에 예시한 복수의 비트 라인(BL20)을 형성할 수도 있다.
도 9 내지 도 12에 예시한 바와 같이 만곡부를 가지는 복수의 제2 비트 라인 패턴(BL32, BL42, BL52, BL62)을 포함하는 복수의 비트 라인(BL30, BL40, BL50, BL60)을 형성하기 위하여, 예를 들면 도 14에 예시한 복수의 희생막 패턴(220) 대신 복수의 제2 비트 라인 패턴(BL32, BL42, BL52, BL62)에 포함된 만곡부에 대응하는 형상의 만곡부를 가지는 복수의 희생막 패턴(도시 생략)을 형성한 후, 상기 만곡부를 가지는 복수의 희생막 패턴을 이용하여 도 14를 참조하여 설명한 바와 유사한 공정 또는 이로부터 변형 및 변경된 다양한 공정들을 수행할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
180: 채널 구조물, 180A: 제1 채널 구조물, 180B: 제2 채널 구조물, D180: 더미 채널 구조물, S180: 더미 채널 구조물, 184: 채널 영역, 188: 드레인 영역, 194: 비트 라인 콘택 패드, 194A: 제1 비트 라인 콘택 패드, 194B: 제2 비트 라인 콘택 패드, BL, BL20, BL30, BL40, BL50, BL60: 비트 라인, BL11, BL21, BL31, BL41, BL51, BL61: 제1 비트 라인, BL12, BL22, BL32, BL42, BL52, BL62: 제2 비트 라인.
Claims (10)
- 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 수직 방향에서 상호 중첩되어 있는 복수의 워드 라인과,
상기 기판의 국부 영역 상에서 상기 복수의 워드 라인을 관통하여 상기 수직 방향으로 연장되는 복수의 채널 구조물과,
상기 복수의 채널 구조물의 위에 형성된 복수의 비트 라인 콘택 패드와,
상기 국부 영역 상에서 상기 복수의 비트 라인 콘택 패드를 통해 상기 복수의 채널 구조물에 연결된 복수의 비트 라인을 포함하고,
상기 복수의 비트 라인은
상기 국부 영역의 센터 영역에서 제1 수평 방향을 따라 일정한 피치로 상호 평행하게 배치되고 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 길게 연장되는 복수의 제1 비트 라인과,
상기 국부 영역의 에지 영역에서 상기 제1 수평 방향을 따라 가변적인 피치로 배치되고 상기 제2 수평 방향을 따라 길게 연장되는 복수의 제2 비트 라인을 포함하는 집적회로 소자. - 제1항에 있어서,
상기 복수의 제1 비트 라인 및 상기 복수의 제2 비트 라인은 각각의 길이 방향을 따라 선형인 집적회로 소자. - 제1항에 있어서,
상기 복수의 제2 비트 라인 각각의 사이의 복수의 이격 거리 중 적어도 일부 이격 거리들은 상기 국부 영역의 센터 영역으로부터 멀어짐에 따라 더 커지는 집적회로 소자. - 제1항에 있어서,
상기 복수의 제2 비트 라인 각각의 사이의 복수의 이격 거리는 상기 국부 영역의 센터 영역으로부터의 거리에 상관없이 일정한 제1 이격 거리와, 상기 국부 영역의 센터 영역으로부터 멀어짐에 따라 점차 더 커지는 복수의 제2 이격 거리를 포함하는 집적회로 소자. - 제1항에 있어서,
상기 복수의 채널 구조물은 상기 국부 영역의 에지 영역에 배치되고 상기 수직 방향을 따라 비선형으로 연장되는 적어도 하나의 비선형 채널 구조물을 포함하는 집적회로 소자. - 제1항에 있어서,
상기 복수의 제1 비트 라인은 상기 복수의 제1 비트 라인의 길이 방향을 따라 선형이고,
상기 복수의 제2 비트 라인은 상기 복수의 제2 비트 라인의 길이 방향을 따라 비선형인 집적회로 소자. - 제1 수평 방향을 따라 차례로 배치된 메모리 셀 영역 및 연결 영역을 가지는 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 상기 주면에 수직인 수직 방향에서 상호 중첩되어 있는 복수의 워드 라인과,
상기 제1 수평 방향으로 연장되고 상기 제1 수평 방향에 수직인 제2 수평 방향에서 상기 복수의 워드 라인의 폭을 한정하는 복수의 워드 라인 컷 영역과,
상기 메모리 셀 영역에서 상기 복수의 워드 라인을 관통하여 상기 수직 방향으로 연장되는 복수의 채널 구조물과,
상기 메모리 셀 영역에서 상기 복수의 채널 구조물 위에 배치된 복수의 비트 라인을 포함하고,
상기 복수의 채널 구조물은 상기 메모리 셀 영역에서 상기 수직 방향을 따라 비선형으로 연장되는 복수의 비선형 채널 구조물을 포함하고,
상기 복수의 비트 라인은 상기 메모리 셀 영역에서 상기 제1 수평 방향을 따라 가변적인 피치로 나란히 배치되고 상기 복수의 비선형 채널 구조물의 위에서 상기 제2 수평 방향으로 연장되는 복수의 비선형 비트 라인을 포함하는 집적회로 소자. - 제7항에 있어서,
상기 복수의 비선형 비트 라인은 상기 연결 영역을 향하는 방향으로 볼록한 만곡부를 포함하는 집적회로 소자. - 제7항에 있어서,
상기 복수의 비선형 채널 구조물을 각각 상기 복수의 비선형 비트 라인 중 어느 하나에 연결시키도록 상기 복수의 비선형 채널 구조물과 상기 복수의 비선형 비트 라인과의 사이에 배치된 복수의 비트 라인 콘택 패드를 더 포함하고,
상기 복수의 비트 라인 콘택 패드는 상기 제1 수평 방향을 따라 가변적인 피치로 배치된 집적회로 소자. - 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 상기 주면에 수직인 수직 방향에서 상호 중첩되어 있는 복수의 워드 라인과,
상기 복수의 워드 라인의 일측에서 상기 기판 상에 제1 수평 방향으로 연장되는 공통 소스 라인과,
상기 복수의 워드 라인을 관통하여 상기 수직 방향으로 연장되는 복수의 채널 구조물과,
상기 복수의 채널 구조물의 위에 형성된 복수의 비트 라인 콘택 패드와,
상기 복수의 비트 라인 콘택 패드를 통해 상기 복수의 채널 구조물에 연결된 복수의 비트 라인을 포함하고,
상기 복수의 채널 구조물은 상기 수직 방향을 따라 선형으로 연장되는 복수의 제1 채널 구조물과 상기 수직 방향을 따라 비선형으로 연장되는 복수의 제2 채널 구조물을 포함하고,
상기 복수의 비트 라인은 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 선형으로 연장되는 복수의 제1 비트 라인과, 상기 제2 수평 방향을 따라 비선형으로 연장되는 복수의 제2 비트 라인을 포함하는 집적회로 소자.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170092733A KR102342853B1 (ko) | 2017-07-21 | 2017-07-21 | 수직형 메모리 소자를 구비한 집적회로 소자 |
| US15/923,737 US10312191B2 (en) | 2017-07-21 | 2018-03-16 | Integrated circuit devices including a vertical memory device |
| CN201810515712.5A CN109285839B (zh) | 2017-07-21 | 2018-05-25 | 包括垂直存储器件的集成电路器件 |
| US16/410,266 US10586766B2 (en) | 2017-07-21 | 2019-05-13 | Integrated circuit devices including a vertical memory device |
| US16/784,900 US10811356B2 (en) | 2017-07-21 | 2020-02-07 | Integrated circuit devices including a vertical memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170092733A KR102342853B1 (ko) | 2017-07-21 | 2017-07-21 | 수직형 메모리 소자를 구비한 집적회로 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190010230A KR20190010230A (ko) | 2019-01-30 |
| KR102342853B1 true KR102342853B1 (ko) | 2021-12-23 |
Family
ID=65023183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170092733A KR102342853B1 (ko) | 2017-07-21 | 2017-07-21 | 수직형 메모리 소자를 구비한 집적회로 소자 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US10312191B2 (ko) |
| KR (1) | KR102342853B1 (ko) |
| CN (1) | CN109285839B (ko) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102373818B1 (ko) * | 2017-07-18 | 2022-03-14 | 삼성전자주식회사 | 반도체 장치 |
| KR102342853B1 (ko) * | 2017-07-21 | 2021-12-23 | 삼성전자주식회사 | 수직형 메모리 소자를 구비한 집적회로 소자 |
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| US10507153B2 (en) | 2018-03-26 | 2019-12-17 | Augustine Biomedical + Design, LLC | Relocation modules and methods for surgical field |
| US11219570B2 (en) | 2018-03-26 | 2022-01-11 | Augustine Biomedical + Design, LLC | Relocation module and methods for surgical equipment |
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| KR20160018921A (ko) | 2014-08-07 | 2016-02-18 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
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- 2017-07-21 KR KR1020170092733A patent/KR102342853B1/ko active IP Right Grant
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- 2018-03-16 US US15/923,737 patent/US10312191B2/en active Active
- 2018-05-25 CN CN201810515712.5A patent/CN109285839B/zh active Active
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2019
- 2019-05-13 US US16/410,266 patent/US10586766B2/en active Active
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| CN106910746A (zh) | 2017-03-08 | 2017-06-30 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法、封装方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20190010230A (ko) | 2019-01-30 |
| US10312191B2 (en) | 2019-06-04 |
| CN109285839A (zh) | 2019-01-29 |
| CN109285839B (zh) | 2024-05-07 |
| US20190267321A1 (en) | 2019-08-29 |
| US20200176375A1 (en) | 2020-06-04 |
| US10586766B2 (en) | 2020-03-10 |
| US20190027434A1 (en) | 2019-01-24 |
| US10811356B2 (en) | 2020-10-20 |
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