CN110767657A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

半导体装置及半导体装置的制造方法。该半导体装置包括：被第一穿透部穿透的源极结构；设置在源极结构上并被与第一穿透部交叠的第二穿透部穿透的第一层叠结构。

Description

半导体装置及半导体装置的制造方法
技术领域
本公开的各种实施方式涉及半导体装置及其制造方法，更具体地，涉及三维半导体装置及其制造方法。
背景技术
半导体装置可以包括能够存储数据的存储器装置。已经提出了三维半导体装置来提高存储器单元的集成密度。
三维半导体装置可以包括以三维布置的存储器单元。以三维布置的存储器单元可以限定在层叠在基板上以彼此间隔开的导电图案与穿过导电图案的沟道柱之间的交叉点处。
已经开发了各种技术来简化上述三维半导体装置的制造工艺。
发明内容
根据实施方式，半导体装置可以包括：源极结构，其被第一穿透部穿透；第一层叠结构，其设置在源极结构上并被与第一穿透部交叠的第二穿透部穿透；第二层叠结构，其设置在第一层叠结构上并延伸以与第一穿透部和第二穿透部交叠；以及沟道柱，其穿过第二层叠结构和第一层叠结构。
根据实施方式，半导体装置可以包括：源极结构，其被第一穿透部穿透；第一层叠结构，其设置在源极结构上，并通过第一狭缝划分为存储块；以及第二穿透部，其穿过各存储块的第一层叠结构并与第一穿透部交叠。源极结构可以包括突出部，该突出部在水平方向上比第一层叠结构的由第二穿透部限定的边缘更朝向第二穿透部的中部区域突出。
根据实施方式，一种制造半导体装置的方法可以包括以下步骤：通过在源极层叠结构上交替层叠第一材料层和第二材料层来形成第一层叠结构；形成穿过第一层叠结构和源极层叠结构的第一穿透部；以及通过从第一穿透部的侧部蚀刻第一层叠结构来形成露出源极层叠结构的顶表面的第二穿透部。
根据实施方式，半导体装置可以包括：源极结构，其包括蚀刻停止层并被第一穿透部穿透；以及第一层叠结构，其设置在源极结构上并被与第一穿透部交叠的第二穿透部穿透。第二穿透部可以比第一穿透部宽。
附图说明
图1是示意性地例示根据实施方式的半导体装置的框图。
图2A和图2B是例示根据实施方式的存储块的结构的图。
图3是例示源极结构的突出部、第二穿透部和第二狭缝的布置的截面图。
图4A和图4B分别是例示第一层叠结构的布局和第二层叠结构的布局的图。
图5A和图5B分别是例示沟道柱的纵截面和横截面的图。
图6和图7是例示支撑结构的变型的示例的图。
图8A至图8K是例示根据实施方式的制造半导体装置的方法的截面图。
图9是例示根据实施方式的存储器系统的配置的框图。
图10是例示根据实施方式的计算系统的配置的框图。
具体实施方式
本公开的技术精神可以包括可以应用各种修改和变型并且包括各种形式的实施方式的示例。在下文中，将描述本公开的实施方式的示例，以便本公开所属领域的技术人员能够容易地实现本公开的技术精神。
虽然诸如“第一”和“第二”之类的术语可以用于描述各种组件，但是这些组件不应被理解为限于上述术语。以上术语用于将一个组件与另一组件区分开，例如，在不脱离根据本公开的概念的范围的情况下，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件。
应当理解，当一元件被称为“连接”或“联接”到另一元件时，它能够直接连接或联接到另一元件，或者也可以存在中间元件。相反，当一元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。此外，可以类似地解释描述组件之间关系的其他表述，诸如“在……之间”、“紧接在……之间”或者“与……相邻”和“与……直接相邻”。
本申请中使用的术语仅用于描述特定实施方式，而非旨在限制本公开。除非上下文另有明确说明，否则本公开中的单数形式也旨在包括复数形式。在本说明书中，应该理解，术语“包括”或“具有”表示存在说明书中描述的特征、数量、步骤、操作、组件、部件或其组合，但是不排除预先存在或添加一个或更多个其他特征、数量、步骤、操作、组件、部件或其组合的可能性。
本公开的实施方式提供了能够简化三维半导体装置的制造工艺的半导体装置及其制造方法。
图1是示意性地例示根据实施方式的半导体装置的框图。
参照图1，根据各种实施方式的半导体装置可以包括设置在基板SUB上的外围电路结构PC和存储块BLK1至BLKn。存储块BLK1至BLKn可以与外围电路结构PC交叠。
基板SUB可以是单晶半导体层。例如，基板SUB可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅-锗基板，或通过选择性外延生长法形成的外延薄膜等。
外围电路结构PC可以包括行解码器、列解码器、页缓冲器和控制电路。外围电路结构PC可以包括电联接到存储块BLK1到BLKn的NMOS和PMOS晶体管、电阻器和电容器。外围电路结构PC可以设置在基板SUB和存储块BLK1至BLKn之间。
存储块BLK1至BLKn中的每个存储块可以包括杂质掺杂区、位线、电联接到杂质掺杂区和位线的单元串、电联接到单元串的字线、以及电联接到单元串的选择线。每个单元串可以包括通过沟道层串联联接的存储器单元和选择晶体管。每条选择线可以用作相应选择晶体管的栅电极，而每条字线可以用作相应存储器单元的栅电极。
当外围电路结构PC如上所述地布置在基板SUB和存储块BLK1至BLKn之间时，联接到外围电路结构PC并延伸到存储块BLK1至BLKn所设置于的水平的外围接触插塞可以设置在存储块BLK1至BLKn所设置于的单元阵列区域中。
图2A和图2B是例示根据各种实施方式的存储块的结构的图。例如，图2A例示了彼此相邻的第一存储块和第二存储块的布局，而图2B是沿图2中的线I-I'提取的截面。
参照图2A，存储块BLK1和BLK2中的每一个可以包括图2B中所示的层叠在源极结构STS上的第二层叠结构ST2和图2B中所示的第一层叠结构ST1。第一层叠结构ST1和第二层叠结构ST2中的每一个可以通过第一狭缝SI1被划分为存储块BLK1和BLK2。
存储块BLK1和BLK2中的每一个可以被沟道柱CPL、第二狭缝SI2、第一穿透部OP1和第二穿透部OP2穿透。第一穿透部OP1可以被第二层叠结构ST2交叠并且穿过图2B中所示的设置在第二层叠结构ST2下方的源极结构STS。第二穿透部OP2可以与第二层叠结构ST2交叠并且穿过设置在图2B所示的源极结构STS和第二层叠结构ST2之间的、图2B中所示的第一层叠结构ST1。换句话说，第二穿透部OP2可以穿过存储块BLK1和BLK2中的每一个的第一层叠结构ST1，如图2B所示。
参照图2A，第二穿透部OP2可以与第一穿透部OP1交叠。第二穿透部OP2可以比第一穿透部OP1宽。例如，第二穿透部OP2可以被划分为与第一穿透部OP1交叠的中部区域和在水平方向上从中部区域延伸并且不与第一穿透部OP1交叠的边缘区域。第二穿透部OP2的边缘区域可以与图2B中所示的源极结构STS交叠。根据上述结构，由第一穿透部OP1限定的源极结构的边缘STS_EG可以比由第二穿透部OP2限定的第一层叠结构的边缘ST1_EG在如虚线箭头所指示的水平方向上更朝向第二穿透部OP2的中心CR突出。
第二狭缝SI2可以设置在彼此相邻的第一狭缝SI1之间。第二狭缝SI2可以横穿穿过存储块BLK1和BLK2中的每一个的沟道柱CPL之间的空间，以穿过第一层叠结构的与第二层叠结构ST2交叠的部分和第二层叠结构ST2。第二狭缝SI2可以与第二穿透部OP2的一侧相交。因此，第二狭缝SI2和第二穿透部OP2可以联接。存储块BLK1和BLK2中的每一个的第一层叠结构可以通过第二狭缝SI2和第二穿透部OP2的连接结构与子层叠结构分离。
第二狭缝SI2的面向第一穿透部OP1的端部EP可以不联接到第一穿透部OP1，而是可以与第一穿透部OP1间隔开。因此，第二狭缝SI2可以不与第一穿透部OP1交叠，而在平面图中，源极结构STS可以在第二狭缝SI2和第一穿透部OP1之间延伸。第二狭缝SI2的面向第一穿透部OP1的端部EP可以与源极结构的突出部PP交叠。源极结构的突出部PP可以在如虚线箭头所示的水平方向上比第一层叠结构的边缘ST1_EG更朝向第二穿透部OP2的中心CR突出。根据第二狭缝SI2的上述布局，当形成第二狭缝SI2时，设置在源极结构的突出部PP下方的图案可以被源极结构的突出部PP保护。换句话说，当形成第二狭缝SI2时，源极结构的突出部PP可以用作蚀刻停止层。
设置在第二穿透部OP2和第一穿透部OP1交叠的区域处的第二层叠结构ST2可以被外围接触插塞CTP穿透。外围接触插塞CTP可以穿过第二层叠结构ST2以延伸到第二穿透部OP2和第一穿透部OP1中。通过在第一穿透部OP1和第二穿透部OP2所位于的区域处设置外围接触插塞CTP，可以简化并稳定地执行用于形成外围接触插塞CTP的工艺。
沟道柱CPL可以设置在每个第一狭缝SI1和与其相邻的第二狭缝SI2之间。沟道柱CPL可以穿过第二层叠结构ST2和第一层叠结构中与第二层叠结构ST2交叠的部分。沟道柱CPL可以延伸到源极结构中与第二层叠结构ST2交叠的部分中。
为了提高半导体装置的制造工艺的稳定性，可以在第二穿透部OP2周围进一步形成支撑结构。支撑结构可以具有各种结构。例如，支撑结构可以包括绝缘柱、绝缘条和虚拟沟道柱中的至少一个。图2A例示了包括绝缘柱IP和绝缘条IB的支撑结构。
绝缘柱IP和绝缘条IB可以设置为与第二穿透部OP2相邻并且延伸以穿过第一层叠结构中与第二层叠结构ST2交叠的部分和第二层叠结构ST2。每个绝缘条IB可以与第二穿透部OP2的面向第一狭缝SI1的侧部交叠。绝缘柱IP可以设置在每个绝缘条IB和第一狭缝SI1之间以及设置在第二穿透部OP2和沟道柱CPL之间。每个绝缘条IB可以在水平方向上具有比每个绝缘柱IP更大的长度。设置在每个第一狭缝SI1和第二穿透部OP2之间的绝缘柱IP和绝缘条IB可以防止蚀刻材料在半导体装置的制造工艺期间朝向外围接触插塞CTP所设置于的区域流入。
参照图2B，参照图1描述的外围电路结构PC可以设置在源极结构STS和外围接触插塞CTP下方。换句话说，外围电路结构PC可以设置在基板SUB和源极结构STS之间。基板SUB可以包括掺杂有n型或p型杂质的阱区，并且基板SUB的各个阱区可以包括由隔离层ISO划分的有源区。隔离层ISO可以包括绝缘材料。
外围电路结构PC可以包括外围栅电极PG、栅极绝缘层GI、结Jn、外围电路布线PCL、下接触插塞PCP和下绝缘层LIL。外围栅电极PG可以分别用作外围电路结构PC的NMOS晶体管和PMOS晶体管的栅电极。栅极绝缘层GI可以设置在每个外围栅电极PG和基板SUB之间。结Jn可以是通过将n型或p型杂质注入到与每个外围栅电极PG交叠的有源区中而限定的区域。结Jn可以设置在每个外围栅电极PG的两侧。设置在外围栅电极PG的两侧的结Jn中的一个可以用作源结，并且设置在外围栅电极PG的两侧的结Jn中的另一个可以用作漏结。外围电路布线PCL可以通过下接触插塞PCP电联接到外围电路结构PC的电路。外围电路结构PC的电路可以包括NMOS晶体管、PMOS晶体管、电阻器和电容器，如参照图1所述。例如，NMOS晶体管可以通过下接触插塞PCP联接到外围电路布线PCL。
下绝缘层LIL可以覆盖外围电路结构PC的电路、外围电路布线PCL和下接触插塞PCP。下绝缘层LIL可以包括层叠成多个层的绝缘层。
外围接触插塞CTP可以穿过下绝缘层LIL以联接到外围电路布线PCL中的一个。例如，外围接触插塞CTP可以穿过第二层叠结构ST2、穿过第二穿透部OP2和第一穿透部OP1的内部并且延伸到下绝缘层LIL中。根据示例的外围接触插塞CTP可以联接到设置在第一穿透部OP1下方的外围电路布线PCL。设置在第一穿透部OP1下方的外围电路布线PCL可以电联接到构成块选择晶体管的NMOS晶体管。
源极结构STS可以包括设置在下绝缘层LIL上的掺杂半导体结构DS。掺杂半导体结构DS可以包括至少一个掺杂半导体层。例如，掺杂半导体结构DS可以包括掺杂有n型杂质的n型掺杂半导体层。另选地，掺杂半导体结构DS可以具有掺杂有p型杂质的p型掺杂半导体层和掺杂有n型杂质的n型掺杂半导体层的层叠结构。n型掺杂半导体层可以用作存储串的源极区，并且p型掺杂半导体层可以用作阱结构。
源极结构STS还可以包括形成在掺杂半导体结构DS上的绝缘层MIL和形成在绝缘层MIL上的蚀刻停止层ES。源极结构STS的掺杂半导体结构DS、绝缘层MIL和蚀刻停止层ES可以被第一穿透部OP1完全穿透。
绝缘层MIL可以包括氧化物层，而蚀刻停止层ES可以包括当蚀刻层间绝缘层ILD和牺牲绝缘层SC时具有高抗蚀刻性的材料。例如，蚀刻停止层ES可以包括诸如多晶硅层之类的硅层等。
尽管例示了源极结构STS包括掺杂半导体结构DS、绝缘层MIL和蚀刻停止层ES的示例，但是实施方式不限于此。例如，源极结构STS可以仅包括掺杂半导体结构DS。换句话说，可以省略绝缘层MIL和蚀刻停止层ES。根据该示例，第一层叠结构ST1可以直接接触掺杂半导体结构DS以设置在掺杂半导体结构DS上。
第一层叠结构ST1可以设置在源极结构STS上。穿过第一层叠结构ST1的第二穿透部OP2可以与第一穿透部OP1交叠。如上面参照图2A所描述的，源极结构STS可以包括在水平方向上比第一层叠结构ST1更朝向第二穿透部OP2的中部区域突出的突出部。
第一穿透部OP1和第二穿透部OP2可以被绝缘图案FI掩埋。绝缘图案FI可以包括诸如氧化物层之类的绝缘材料。第二穿透部OP2的边缘可以比第一穿透部OP1的边缘更靠近第一狭缝，使得源极结构STS的突出部通过第二穿透部OP2露出。因此，绝缘图案FI的截面结构可以是T形。
第二层叠结构ST2可以设置在第一层叠结构ST1上并且延伸以覆盖绝缘图案FI。第二层叠结构ST2可以包括栅极层叠结构GST和虚拟层叠结构DM。栅极层叠结构GST可以与第一层叠结构ST1交叠。虚拟层叠结构DM可以从栅极层叠结构GST延伸并且与第一穿透部OP1、第二穿透部OP2和绝缘图案FI交叠。
每个绝缘条IB可以设置在栅极层叠结构GST和虚拟层叠结构DM之间的边界处。绝缘条IB可以穿过第二层叠结构ST2和第一层叠结构ST1。绝缘柱IP可以在第一层叠结构ST1和第二层叠结构ST2的栅极层叠结构GST交叠的区域处延伸以穿过第一层叠结构ST1和栅极层叠结构GST。
栅极层叠结构GST和第一层叠结构ST1中的每一个可以包括交替层叠的层间绝缘层ILD和导电图案CP。栅极层叠结构GST的层间绝缘层ILD可以在水平方向上延伸，以与第一穿透部OP1、第二穿透部OP2和绝缘图案FI交叠。层间绝缘层ILD中延伸以与第一穿透部OP1、第二穿透部OP2和绝缘图案FI交叠的部分可以被定义为虚拟层间绝缘层DIL。虚拟层叠结构DM可以包括虚拟层间绝缘层DIL和设置在虚拟层间绝缘层DIL之间的牺牲绝缘层SC。换句话说，虚拟层叠结构DM可以包括彼此交替层叠的虚拟层间绝缘层DIL和牺牲绝缘层SC。
外围接触插塞CTP可以穿过虚拟层叠结构DM的虚拟层间绝缘层DIL和牺牲绝缘层SC。另外，外围接触插塞CTP可以穿过绝缘图案FI并延伸到下绝缘层LIL中以联接到设置在绝缘图案FI下方的外围电路布线PCL。
导电图案CP各自可以包括各种导电材料，诸如掺杂硅层、金属层、金属硅化物层和阻挡层，并且包括两种或更多种类型的导电材料。例如，每个导电图案CP可以包括钨和围绕钨的表面的钛氮化物(TiN)层。钨是低电阻金属并且可以降低各个导电图案CP的电阻。钛氮化物(TiN)层是阻挡层并且可以防止钨与层间绝缘层ILD之间的直接接触。层间绝缘层ILD可以包括诸如氧化物层之类的绝缘材料。牺牲绝缘层SC可以包括与层间绝缘层ILD不同的材料。例如，牺牲绝缘层SC可以包括具有与层间绝缘层ILD显著不同的蚀刻速率的材料，以最小化对层间绝缘层ILD的损坏并且选择性地蚀刻牺牲绝缘层SC。例如，牺牲绝缘层SC可以包括氮化物层。
导电图案CP可以用作源极选择线SSL1和SSL2、字线WL和漏极选择线DSL。源极选择线SSL1和SSL2可以用作源极选择晶体管的栅电极，字线WL可以用作存储器单元的栅电极，而漏极选择线DSL可以用作漏极选择晶体管的栅电极。
在栅极层叠结构GST的导电图案CP当中，最上导电图案和在最上导电图案下方接连设置的一些导电图案可以用作漏极选择线DSL。图2B例示了栅极层叠结构GST的最上导电图案和接连设置在最上导电图案下方的两个导电图案的示例。然而，实施方式不限于此。例如，仅栅极层叠结构GST的最上导电图案可以用作漏极选择线，或者最上导电图案和紧接在最上导电图案下方的单层各自可以用作漏极选择线。栅极层叠结构GST的设置在用作漏极选择线DSL的导电图案下方的其余导电图案可以用作字线WL。
第一层叠结构ST1的导电图案CP可以用作第一源极选择线SSL1和第二源极选择线SSL2。第一源极选择线SSL1可以通过图2A中所示的第二穿透部OP2和第二狭缝SI2的连接结构与第二源极选择线SSL2分离。图2B例示了包括三层的第一源极选择线SSL1和三层的第二源极选择线SSL2的第一层叠结构ST1。然而，实施方式不限于此。例如，第一层叠结构ST1可以包括分成第一源极选择线和第二源极选择线的单层导电图案，或者分成第一源极选择线和第二源极选择线的两层或更多层导电图案。
每个第一狭缝SI1可以填充有侧壁绝缘层SWI和源极接触结构SCT。侧壁绝缘层SWI可以沿着通过每个第一狭缝SI1的侧壁露出的第一层叠结构ST1的侧壁和第二层叠结构ST2的侧壁延伸。源极接触结构SCT可以通过侧壁绝缘层SWI而与导电图案CP绝缘。源极接触结构SCT可以延伸到源极结构STS中并接触掺杂半导体结构DS。源极接触结构SCT可以包括各种导电材料，诸如掺杂硅层、金属层、金属硅化物层和阻挡层。源极接触结构SCT可以包括两种或更多种类型的导电材料。例如，源极接触结构SCT可以包括与掺杂半导体结构DS接触的掺杂硅层和在掺杂硅层上形成的金属层的层叠结构。掺杂硅层可以包括n型掺杂剂，而金属层可以包括诸如钨之类的低电阻金属以降低电阻。
图3是例示源极结构的突出部、第二穿透部和第二狭缝的布置的截面图。例如，图3是沿图2中的线II-II'提取的截面图。
参照图3，如参照图2A所描述的，源极结构STS的突出部PP可以在水平方向上比第一层叠结构ST1的由第二穿透部OP2限定的边缘更朝向第二穿透部OP2的中心突出。
第二狭缝SI2可以不与图2中所示的第一穿透部OP1交叠，但是可以延伸以与延伸得比第一穿透部OP1宽的第二穿透部OP2的边缘区域的一侧相交。因此，第二狭缝SI2的一部分可以与源极结构STS的未被图2A所示的第一穿透部OP1穿透的突出部PP交叠。第二狭缝SI2可以穿过设置在源极结构STS的突出部PP上的绝缘图案FI。
第二层叠结构ST2的栅极层叠结构GST可以从第二狭缝SI2朝向第一狭缝SI1延伸并且与第一层叠结构ST1交叠。
第二狭缝SI2的内部可以具有与各个第一狭缝SI1的内部相同的结构。例如，第二狭缝SI2可以填充有上面参照图2B描述的侧壁绝缘层SWI和源极接触结构SCT。侧壁绝缘层SWI可以沿着沿第二狭缝SI2的侧壁露出的绝缘图案FI的侧壁和第二层叠结构ST2的侧壁延伸。源极接触结构SCT可以穿过源极结构STS的蚀刻停止层ES和绝缘层MIL并且接触掺杂半导体结构DS。
图4A和图4B分别是例示第一层叠结构的布局和第二层叠结构的布局的图。
参照图4A，第一层叠结构ST1可以分为第一区域A1和第二区域A2。第一层叠结构ST1的第一区域A1可以被沟道柱CPL穿透。第一层叠结构ST1的第二区域A2可以从第一区域A1延伸并且通过第二穿透部OP2彼此分开。换句话说，第一层叠结构ST1的第二区域A2可以从第一区域A1延伸以设置在第二穿透部OP2的相对两侧。第二穿透部OP2的相对两侧可以面向第一狭缝SI1。
第一区域A1可以通过延伸以与第二穿透部OP2的一侧相交的第二狭缝SI2划分成子区域。子区域可以分别联接到第二区域A2。
第一区域A1和第二区域A2可以被绝缘柱IP穿透。穿透第一区域A1的绝缘柱IP可以设置在沟道柱CPL和第二穿透部OP2之间。穿透各个第二区域A2的绝缘柱IP可以设置在第二穿透部OP2和第一狭缝SI1之间。
绝缘条IB可以延伸以与第二穿透部OP2的与第一狭缝SI1对齐的各侧部交叠。
参照图4B，如参照图2B所描述的，第二层叠结构可以包括栅极层叠结构GST和虚拟层叠结构DM。为了便于识别，栅极层叠结构GST的边缘以粗线示出。
导电材料沿水平方向从第一狭缝SI1和第二狭缝SI2流入，从而可以形成栅极层叠结构GST。每个第一狭缝SI1和第二狭缝SI2之间的第一宽度D1可以用导电材料完全填充。导电材料可以沿水平方向从第一狭缝SI1和第二狭缝SI2流入多达第二宽度D2。第一宽度D1可以等于或小于第二宽度D2的两倍。
在平面图中，导电材料可以不流入彼此相邻的第一狭缝SI1之间的、与第二狭缝SI2间隔开等于或大于第二宽度D2的距离的区域中。可以在导电材料没有流入的区域限定虚拟层叠结构DM。栅极层叠结构GST可以在绝缘条IB和第一狭缝SI1之间具有小于第二宽度D2的第三宽度D3。第三宽度D3不限于小于第二宽度D2，并且可以等于第二宽度D2。
虚拟层叠结构DM可以与第二穿透部OP2交叠，如图4A所示。栅极层叠结构GST可以从虚拟层叠结构DM延伸，以与图4A所示的第一层叠结构ST1的第一区域A1和第二区域A2交叠。
图5A和图5B分别是例示沟道柱的纵截面和横截面的图。例如，图5A是沿图2A中的线III-III'提取的纵向图，而图5B是沿横向在图2B中所示的字线WL之一的水平提取的截面图。
参照图5A，每个沟道柱CPL可以包括穿过第一层叠结构ST1和栅极层叠结构GST的沟道层CH以及围绕沟道层CH的第一多层图案MLa和第二多层图案MLb。沟道层CH可以用作单元串CSR的沟道。沟道层CH可以包括半导体层。例如，沟道层CH可以包括硅层。沟道层CH可以直接接触掺杂半导体结构DS。
每个沟道柱CPL还可以包括芯绝缘层CO和填充芯区域的覆盖导电图案CAP。芯绝缘层CO可以被沟道层CH围绕，而覆盖导电图案CAP可以设置在芯绝缘层CO上。覆盖导电图案CAP可以包括掺杂半导体层。例如，覆盖导电图案CAP可以包括n型掺杂硅层。覆盖导电图案CAP可以用作单元串CSR的漏结。
每个沟道柱CPL可以延伸到源极结构STS中。例如，每个沟道柱CPL可以穿过蚀刻停止层ES和绝缘层MIL以延伸到掺杂半导体结构DS中。沟道层CH可以具有延伸到掺杂半导体结构DS中并且直接接触掺杂半导体结构DS的侧壁。
第一多层图案MLa和第二多层图案MLb可以通过与沟道层CH的侧壁接触的掺杂半导体结构DS彼此分离。第一多层图案MLa和第二多层图案MLb中的每一个可以沿着沟道层CH的外壁延伸。例如，第一多层图案MLa可以在沟道层CH和第一层叠结构ST1之间以及在沟道层CH和第二层叠结构ST2的栅极层叠结构GST之间延伸。第二多层图案MLb可以在掺杂半导体结构DS的设置在沟道层CH和掺杂半导体结构DS的接触表面下方的部分和沟道层CH之间延伸。
参照图5B，设置在沟道层CH和导电图案CP之间的第一多层图案MLa可以包括围绕沟道层CH的隧道绝缘层TI、围绕隧道绝缘层TI的数据存储层DL、以及围绕数据存储层DL的阻挡绝缘层BI。数据存储层DL可以存储数据，数据通过使用由图2B的字线WL和沟道层CH之间的电压差引起的福勒-诺德海姆(Fowler-Nordheim)隧穿来进行改变。对于该操作，数据存储层DL可以包括各种材料，例如，能够俘获电荷的氮化物层。实施方式可以不限于此，数据存储层DL可以包括硅、相变材料、纳米点等。阻挡绝缘层BI可以包括能够阻挡电荷的氧化物层。隧道绝缘层TI可以包括其中可以进行电荷隧穿的硅氧化物层。
沟道层CH可以具有限定芯区域COA的环形。芯区域COA可以用沟道层CH完全填充，或者填充有图5A中所示的芯绝缘层CO和覆盖导电图案CAP中的至少一个。
参照图5A，源极选择晶体管SST可以形成在第一层叠结构ST1的导电图案和每个沟道层CH的交叉处。存储器单元MC可以形成在栅极层叠结构GST的导电图案当中的字线和每个沟道层CH的交叉处，而漏极选择晶体管DST可以形成在栅极层叠结构GST的导电图案当中的漏极选择线和每个沟道层CH的交叉处。通过沟道层CH串联联接的源极选择晶体管SST、存储器单元MC和漏极选择晶体管DST可以形成三维单元串CSR。
第二多层图案MLb可以包括图5B中所示的隧道绝缘层TI、数据存储层DL和阻挡绝缘层BI。
图6和图7是例示支撑结构的变型的示例的图。
分别在图6和图7中示出的第一狭缝SI1、第二狭缝SI2、第一层叠结构ST1、第二层叠结构ST2、源极结构STS、第一穿透部OP1、第二穿透部OP2、外围接触插塞CTP和沟道柱CPL的结构可以与参考图2A描述的结构相同。
参照图6，支撑结构可以仅包括绝缘柱IP1和IP2。绝缘柱IP1和IP2可以包括第一绝缘柱IP1和第二绝缘柱IP2。第一绝缘柱IP1可以沿着第一狭缝SI1延伸的方向在行方向上共线地排列。第二绝缘柱IP2可以在行方向上共线地排列。由第一绝缘柱IP1构成的第一行和由第二绝缘柱IP2构成的第二行可以在与行方向垂直交叉的方向上交替设置。第一绝缘柱IP1和第二绝缘柱IP2可以形成Z字形图案。
当执行制造半导体装置的工艺时，第一绝缘柱IP1和第二绝缘柱IP2可以抑制用于导电图案的导电材料或蚀刻材料朝向外围接触插塞CTP所设置于的区域流入。
参照图7，支撑结构可仅包括虚拟沟道柱DP1和DP2。虚拟沟道柱DP1和DP2可以包括第一虚拟沟道柱DP1和第二虚拟沟道柱DP2。第一虚拟沟道柱DP1可以沿着第一狭缝SI1延伸的方向在行方向上共线地排列。第二虚拟沟道柱DP2可以在行方向上共线地排列。由第一虚拟沟道柱DP1构成的第一行和由第二虚拟沟道柱DP2构成的第二行可以在与行方向垂直交叉的方向上交替设置。第一虚拟沟道柱DP1和第二虚拟沟道柱DP2可以形成Z字形图案。
当执行制造半导体装置的工艺时，第一虚拟沟道柱DP1和第二虚拟沟道柱DP2可以抑制用于导电图案的导电材料或蚀刻材料朝向外围接触插塞CTP所设置于的区域流入。第一虚拟沟道柱DP1和第二虚拟沟道柱DP2分别可以具有与图5A中所示的沟道柱CPL相同的结构。
图8A至图8K是例示根据实施方式的制造半导体装置的方法的截面图。例如，图8A至图8K是沿图2A中的线I-I'和IV-IV'提取的截面图并且例示了分阶段的制造过程。
参照图8A，限定了基板SUB的有源区的隔离层ISO可以形成在基板SUB中。此后，可以形成构成参照图2B描述的外围电路结构PC的栅极绝缘层GI、外围栅电极PG、结Jn、外围电路布线PCL、下接触插塞PCP和下绝缘层LIL。
随后，可以在下绝缘层LIL上形成源极层叠结构PSTS。源极层叠结构PSTS可以包括至少一个掺杂半导体层。例如，源极层叠结构PSTS可以包括顺序层叠的第一掺杂半导体层101、源极牺牲层105和第二掺杂半导体层109。源极层叠结构PSTS还可以包括设置在第一掺杂半导体层101和源极牺牲层105之间的第一保护层103和设置在源极牺牲层105和第二掺杂半导体层109之间的第二保护层107。选择性地，源极层叠结构PSTS还可以包括顺序层叠在第二掺杂半导体层109上的绝缘层111和蚀刻停止层113。
第一掺杂半导体层101、第二掺杂半导体层109和蚀刻停止层113可以包括掺杂硅层。第一掺杂半导体层101、第二掺杂半导体层109和蚀刻停止层113可以包括n型掺杂剂。第一保护层103、第二保护层107和绝缘层111可以包括氧化物层。源极牺牲层105可以包括未掺杂的半导体层，例如，未掺杂的硅层。
随后，可以在源极层叠结构PSTS上形成包括至少一对第一材料层121和第二材料层123的第一层叠结构PST1。要交替层叠的第一材料层121和第二材料层123的数量可以根据可以形成的待层叠源极选择线的数量而变化。例如，第一层叠结构PST1可以包括两个或更多个第一材料层121和两个或更多个第二材料层123。
每个第一材料层121可以包括用于层间绝缘层的绝缘材料，并且每个第二材料层123可以包括用于牺牲绝缘层的绝缘材料。第二材料层123可以包括与第一材料层121的材料不同的材料。例如，第二材料层123可以包括在选择性地蚀刻第二材料层123的工艺期间可以被蚀刻并且使得对第一材料层121的蚀刻最小化的材料。换句话说，第二材料层123可以包括具有与第一材料层121显著不同的蚀刻速率的材料。例如，第一材料层121可以包括诸如硅氧化物(SiO2)层之类的氧化物层，而第二材料层123可以包括诸如硅氮化物(SiN)层之类的氮化物层。
参照图8B，可以在包括交替层叠的第一材料层121和第二材料层123的第一层叠结构PST1上形成掩模图案131。可以使用光刻工艺来图案化掩模图案131。
随后，可以使用掩模图案131作为蚀刻阻挡物通过蚀刻工艺来蚀刻第一层叠结构PST1和源极层叠结构PSTS。由此，可以形成完全穿过第一层叠结构PST1和源极层叠结构PSTS的第一穿透部OP1。第一穿透部OP1可以露出下绝缘层LIL。可以在形成第二层叠结构之前形成第一穿透部OP1。根据实施方式，因为第一穿透部OP1可以不穿过后面要形成的第二层叠结构，而是穿过第一层叠结构PST1和源极层叠结构PSTS，所以可以容易地控制第一穿透部OP1的深度。另外，在执行用于形成第一穿透部OP1的蚀刻工艺时，源极层叠结构PSTS中的蚀刻停止层113、第二掺杂半导体层109、源极牺牲层105和第一掺杂半导体层101中的每一个可以用作蚀刻停止层。因此，在用于形成第一穿透部OP1的蚀刻工艺期间，可以防止由下绝缘层LIL保护的外围电路结构PC的导电图案(例如，外围电路布线PCL)被损坏的现象。
在形成第一穿透部OP1之后，可以去除掩模图案131。
参照图8C，可以选择性地蚀刻由第一穿透部OP1的侧部露出的第二材料层123。可以通过湿法蚀刻工艺选择性地蚀刻第二材料层123。例如，可以使用磷酸选择性地蚀刻第二材料层123。通过选择性地蚀刻第二材料层123，第一材料层121可以以比第二材料层123更朝向第一穿透部OP1突出的形式保留。由此，在第一层叠结构PST1的由第一穿透部OP1限定的侧壁上可以形成第一沟槽GV1。
参照8D，可以选择性地蚀刻通过第一穿透部OP1的侧部露出的第一材料层121。可以通过干法蚀刻工艺选择性地蚀刻第一材料层121。通过选择性地蚀刻第一材料层121，可以去除图8C中所示的第一沟槽GV1。
当选择性地蚀刻第一材料层121时，可以从第一穿透部OP1的侧部蚀刻包括氧化物层的第一保护层103、第二保护层107和绝缘层111中的每一个的一部分。因此，蚀刻停止层113、第二掺杂半导体层109、源极牺牲层105和第一掺杂半导体层101可以以比第一保护层103、第二保护层107和绝缘层111更朝向第一穿透部OP1突出的形式保留。因此，在源极层叠结构PSTS的由第一穿透部OP1限定的侧壁上可以形成第二沟槽GV2。
如参照图8C和图8D所描述的，可以通过从第一穿透部OP1的侧部蚀刻第一层叠结构PST1的第一材料层121和第二材料层123，来形成露出源极层叠结构PSTS的顶表面的第二穿透部OP2。第二穿透部OP2可以通过第二材料层123的选择性蚀刻工艺和第一材料层121的选择性蚀刻工艺被图案化为自动地与第一穿透部OP1对齐，而无需单独形成掩模图案。因此，可以简化根据本公开的实施方式的半导体装置的制造工艺。
参照图8E，可以形成填充第一穿透部OP1和第二穿透部OP2的绝缘图案135。绝缘图案135可以包括氧化物层。可以平坦化绝缘图案135的表面以露出第一层叠结构PST1的顶表面。化学机械抛光(CMP)可用于平坦化绝缘图案135。
可以通过图8D所示的第二沟槽GV2在第一保护层103、第二保护层107和绝缘层111中的每一个与绝缘图案135之间形成间隙133。另选地，可以用绝缘图案135填充图8D所示的第二沟槽GV2。
参照图8F，可以通过在绝缘图案135和第一层叠结构PST1上交替层叠第三材料层141和第四材料层143来形成第二层叠结构PST2。
第三材料层141可以包括与参考图8A描述的第一材料层121相同的材料，而第四材料层143可以包括与参照图8A描述的第二材料层123相同的材料。例如，第三材料层141可以包括诸如硅氧化物(SiO2)层之类的氧化物层，而第四材料层143可以包括诸如硅氮化物(SiN)层之类的氮化物层。
参照图8G，可以形成穿过第二层叠结构PST2和第一层叠结构PST1的支撑结构161P和161B。另外，可以形成穿过第二层叠结构PST2和第一层叠结构PST1的沟道柱CPL。沟道柱CPL可以进一步穿过蚀刻停止层113、绝缘层111、第二掺杂半导体层109、第二保护层107、源极牺牲层105和第一保护层103以延伸到第一掺杂半导体层101中。
如参照图2A所描述的，支撑结构161P和161B可以穿过与第二穿透部OP2相邻的第一层叠结构PST1，并且可以延伸以穿过第二层叠结构PST2。支撑结构161P和161B可以包括如参照图2A所描述的绝缘柱161P和绝缘条161B。在其他示例中，支撑结构可以包括如参照图6所描述的第一绝缘柱和第二绝缘柱。在其他示例中，支撑结构可以包括如参考图7所描述的虚拟沟道柱。当支撑结构由虚拟沟道柱构成时，虚拟沟道柱可以与沟道柱CPL同时形成。
每个沟道柱CPL可以形成在穿过第一层叠结构PST1和第二层叠结构PST2的沟道孔151中。沟道孔151可以进一步穿过蚀刻停止层113、绝缘层111、第二掺杂半导体层109、第二保护层107、源极牺牲层105和第一保护层103以延伸到第一掺杂半导体层101中。形成沟道柱CPL可以包括用于形成沟道孔151的蚀刻，在沟道孔151的表面上形成多层153，以及在多层153上形成沟道层155。
多层153可以包括如以上参照图5B所描述的阻挡绝缘层、数据存储层和隧道绝缘层。沟道层155可以包括半导体层。沟道层155可以完全填充沟道孔151的中部区域。另选地，沟道层155可以共形地形成在多层153上，并且沟道孔151的中部区域可以不被沟道层155完全填充。填充沟道孔151的中部区域的芯绝缘层157和覆盖导电图案159可以形成在沟道层155上。覆盖导电图案159可以在芯绝缘层157上填充沟道孔151的中部区域。
参照图8H，可以形成穿过如图8G所示的第一层叠结构PST1和第二层叠结构PST2的第一狭缝SI1和第二狭缝SI2。第一狭缝SI1和第二狭缝SI2的布局可以与参照图2A描述的相同。
如参照图2A所描述的，由于第二狭缝SI2联接到第二穿透部OP2，所以图8G中所示的第一层叠结构PST1可以通过第二狭缝SI2和第二穿透部OP2的连接结构划分为子层叠结构。根据实施方式，通过使用在源极层叠结构PSTS中形成第一穿透部的单掩模工艺和用于形成第一狭缝SI1和第二狭缝SI2的单掩模工艺，可以将第一层叠结构PST1划分为子层叠结构。因此，根据实施方式，由于第一层叠结构PST1可以划分为比第二层叠结构PST2的图案更多的图案而无需添加单独的掩模工艺，所以可以简化半导体装置的制造工艺。
如参照图2A所描述的，第一狭缝SI1和第二狭缝SI2可以不与第一穿透部OP1交叠。因此，由于第一狭缝SI1和第二狭缝SI2中的每一个的整体与源极层叠结构PSTS交叠，所以当执行用于形成第一狭缝SI1和第二狭缝SI2的蚀刻工艺时，源极层叠结构PSTS可以用作蚀刻停止层。具体地，源极层叠结构PSTS的蚀刻停止层113或第二掺杂半导体层109可以用作蚀刻停止层。因此，可以防止由于深度大的第一狭缝SI1和第二狭缝SI2的蚀刻工艺的影响而损坏包括外围电路布线PCL的外围电路结构PC的现象。
随后，通过第一狭缝SI1和第二狭缝SI2可以选择性地去除图8G中所示的第一层叠结构PST1的第二材料层123和第二层叠结构PST2的第四材料层143。去除了第二材料层和第四材料层的区域可以被定义为栅极区GA。栅极区GA可以露出沟道柱CPL。
可以控制用于形成栅极区GA的蚀刻工艺，使得第二层叠结构PST2的与第一穿透部OP1交叠的第四材料层143保留为虚拟层。作为虚拟层而保留的第四材料层143可以构成参照图2B描述的虚拟层叠结构DM。
即使当栅极区GA被开口时，支撑结构161P和161B可以支撑第一材料层121和第三材料层141以保持而不倒塌。在用于开口栅极区GA的蚀刻工艺期间，支撑结构161P和161B可以阻挡从第一狭缝SI1流入的蚀刻材料朝向与第一穿透部OP1交叠的区域流入。
上述支撑结构161P和161B可以具有如图2A、图6和图7所示的各种形式，并且支撑第一材料层121和第三材料层141。另外，支撑结构161P和161B可以阻挡蚀刻材料朝向与第一穿透部OP1交叠的区域流入。
参照图8I，图8H中所示的栅极区GA可以用导电图案CP填充。由此，如参照图2B所描述的，可以形成包括导电图案CP的第一层叠结构ST1和包括栅极层叠结构GST和虚拟层叠结构DM的第二层叠结构ST2。
形成导电图案CP可以包括形成导电材料以填充栅极区GA并去除导电材料在第一狭缝SI1和第二狭缝SI2中的部分，以将导电材料划分为导电图案CP。
每个导电图案CP可以包括掺杂硅层、金属硅化物层和金属层中的至少一种。诸如钨之类的低电阻金属可以用于每个导电图案CP的低电阻布线。每个导电图案CP还可以包括诸如钛氮化物层、钨氮化物层和钽氮化层之类的阻挡层。
随后，侧壁绝缘层165可以形成在第一狭缝SI1和第二狭缝SI2中的每一个的侧壁上。此后，可以通过蚀刻通过第一狭缝SI1和第二狭缝SI2露出的蚀刻停止层113、绝缘层111和第二掺杂半导体层109，来露出源极牺牲层。此后，可以去除露出的源极牺牲层。去除了源极牺牲层的区域可以被定义为源极区SA。
随后，可以蚀刻通过源极区SA露出的多层，以将其划分为第一多层图案153a和第二多层图案153b。在第一多层图案153a和第二多层图案153b之间可以露出沟道层155的侧壁的一部分。可以在用于形成源极区SA的工艺和用于蚀刻多层的工艺期间去除第一保护层和第二保护层。由此，可以露出的面向源极区SA的第二掺杂半导体层109的底表面和第一掺杂半导体层101的顶表面。
参照图8J，可以在图8I所示的源极区SA中形成第三掺杂半导体层171。第三掺杂半导体层171可以接触沟道层155、第一掺杂半导体层101和第二掺杂半导体层109。第三掺杂半导体层171可以通过化学气相沉积方法或使用沟道层155、第一掺杂半导体层101和第二掺杂半导体层109作为种子层的生长方法来形成。第一掺杂半导体层101、第二掺杂半导体层109和第三掺杂半导体层171可以形成如参考图2B所描述的掺杂半导体结构DS。
参考图8K，可以形成填充第一狭缝SI1和第二狭缝SI2中的每一个的源极接触结构181。源极接触结构181可以形成在侧壁绝缘层165上并与掺杂半导体结构DS接触。
此后，可以形成联接到外围电路结构PC的外围电路布线PCL的外围接触插塞185。外围接触插塞185可以延伸以穿过在绝缘图案135上的虚拟层叠结构DM和绝缘图案135并且联接到外围电路布线PCL。虚拟层叠结构DM可以是第二层叠结构的一部分，并且具有层间绝缘层和牺牲绝缘层的层叠结构。因此，可以在不阻挡导电材料或半导体层的情况下，针对绝缘层执行用于限定外围接触插塞185所设置于的区域的蚀刻工艺。
根据实施方式，第二穿透部所穿透的第一层叠结构可以设置在第一穿透部所穿透的源极结构上，而通过使第二穿透部交叠第一穿透部，可以使用形成第一穿透部的工艺来形成第二穿透部。因此，可以简化根据本公开的实施方式的半导体装置的制造工艺。
图9是例示根据实施方式的存储器系统1100的配置的框图。
参照图9，根据实施方式的存储器系统1100可以包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是由多个闪存芯片形成的多芯片封装。
存储器控制器1110可以被配置为控制存储器装置1120并且包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)1114和存储器接口1115。SRAM1111可以用作CPU 1112的工作存储器，CPU 1112可以执行用于存储器控制器1110的数据交换的总体控制操作，而主机接口1113可以包括用于与存储器系统1100连接的主机的数据交换协议。此外，ECC 1114可以检测并校正从存储器装置1120读取的数据中包括的错误，并且存储器接口1115可以执行与存储器装置1120的接口连接。此外，存储器控制器1110还可以包括用于存储与主机接口连接的代码数据的只读存储器(ROM)。
上述存储器系统1100可以是配备有存储器装置1120和存储器控制器1110的存储卡或固态驱动(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过包括以下的各种接口协议之一与外部装置(例如，主机)进行通信：通用串行总线(USB)、多媒体卡(MMC)、快速外围组件互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强型小磁盘接口(ESDI)和集成驱动电子设备(IDE)。
图10是例示根据实施方式的计算系统1200的配置的框图。
参照图10，根据实施方式的计算系统1200可以包括电联接到系统总线1260的CPU1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。此外，当计算系统1200是移动装置时，可以进一步包括用于向计算系统1200提供工作电压的电池，并且可以进一步包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。
存储器系统1210可以包括存储器装置1212和存储器控制器1211。
以上讨论的实施方式旨在帮助本领域普通技术人员更清楚地理解本公开，而不是旨在限制本公开的范围。应当理解，本文描述的基本概念的许多变型和修改仍将落入如所附权利要求及其等同物中限定的本公开的精神和范围内。
只要未被不同地定义，本文使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。只要本申请中没有明确定义，术语不应以理想化的或过于正式的方式来理解。
相关申请的交叉引用
本申请要求2018年7月25日提交的韩国专利申请第10-2018-0086842号的优先权，其全部公开内容通过引用整体并入本文中。

Claims (37)

1.一种半导体装置，该半导体装置包括：
源极结构，所述源极结构被第一穿透部穿透；
第一层叠结构，所述第一层叠结构设置在所述源极结构上并被与所述第一穿透部交叠的第二穿透部穿透；
第二层叠结构，所述第二层叠结构设置在所述第一层叠结构上并延伸以与所述第一穿透部和所述第二穿透部交叠；以及
沟道柱，所述沟道柱穿过所述第二层叠结构和所述第一层叠结构。
2.根据权利要求1所述的半导体装置，其中，所述第二穿透部比所述第一穿透部宽。
3.根据权利要求1所述的半导体装置，其中，所述第二穿透部包括与所述第一穿透部交叠的中部区域和从所述中部区域延伸并与所述源极结构交叠的边缘区域。
4.根据权利要求1所述的半导体装置，该半导体装置还包括绝缘图案，所述绝缘图案填充所述第一穿透部和所述第二穿透部并且具有T形截面结构。
5.根据权利要求1所述的半导体装置，该半导体装置还包括狭缝，所述狭缝横穿所述沟道柱之间的空间以穿过所述第一层叠结构和所述第二层叠结构，并且所述狭缝延伸以与所述第二穿透部的一侧相交。
6.根据权利要求5所述的半导体装置，其中，所述狭缝包括面向所述第一穿透部的端部，
其中，所述源极结构的由所述第一穿透部限定的边缘在水平方向上比所述第一层叠结构的由所述第二穿透部限定的边缘更朝向所述第二穿透部的中部突出，并且
其中，所述狭缝的所述端部与所述源极结构的比所述第一层叠结构更突出的部分交叠。
7.根据权利要求1所述的半导体装置，其中，所述源极结构包括被所述第一穿透部完全穿透的至少一个掺杂半导体层。
8.根据权利要求7所述的半导体装置，其中，所述源极结构还包括形成在所述至少一个掺杂半导体层上的绝缘层和形成在所述绝缘层上的蚀刻停止层。
9.根据权利要求8所述的半导体装置，其中，所述蚀刻停止层包括硅层。
10.根据权利要求1所述的半导体装置，其中，所述第一层叠结构包括被所述沟道柱穿透的第一区域和从所述第一区域延伸以设置在所述第二穿透部的相对两侧的第二区域，并且
其中，所述第二层叠结构包括与所述第二穿透部交叠的虚拟层叠结构以及延伸以与所述第一区域和所述第二区域交叠的栅极层叠结构。
11.根据权利要求10所述的半导体装置，其中，所述第一层叠结构和所述栅极层叠结构中的每一个包括交替层叠的层间绝缘层和导电图案，并且
其中，所述虚拟层叠结构包括在水平方向上从所述栅极层叠结构的层间绝缘层延伸的虚拟层间绝缘层和设置在所述虚拟层间绝缘层之间的牺牲绝缘层。
12.根据权利要求10所述的半导体装置，该半导体装置还包括：
接触插塞，所述接触插塞穿过所述虚拟层叠结构以延伸到所述第二穿透部和所述第一穿透部中；以及
外围电路结构，所述外围电路结构设置在所述源极结构和所述接触插塞下方并且联接到所述接触插塞。
13.根据权利要求1所述的半导体装置，该半导体装置还包括支撑结构，所述支撑结构穿过所述第一层叠结构的与所述第二穿透部相邻的部分并且延伸以穿过所述第二层叠结构，
其中，所述支撑结构包括绝缘柱、在水平方向上比每个所述绝缘柱延伸得更远的绝缘条、以及具有与所述沟道柱相同的结构的虚拟沟道柱中的至少一者。
14.一种半导体装置，该半导体装置包括：
源极结构，所述源极结构被第一穿透部穿透；
第一层叠结构，所述第一层叠结构设置在所述源极结构上并通过多个第一狭缝划分为多个存储块；以及
第二穿透部，所述第二穿透部穿过所述多个存储块的每一个的第一层叠结构并与所述第一穿透部交叠，
其中，所述源极结构包括突出部，所述突出部在水平方向上比所述第一层叠结构的由所述第二穿透部限定的边缘更朝向所述第二穿透部的中部区域突出。
15.根据权利要求14所述的半导体装置，该半导体装置还包括：
第二层叠结构，所述第二层叠结构设置在所述第一层叠结构上并延伸以与所述第一穿透部交叠；以及
沟道柱，所述沟道柱穿过所述第二层叠结构和所述第一层叠结构。
16.根据权利要求15所述的半导体装置，该半导体装置还包括第二狭缝，所述第二狭缝在彼此相邻的所述多个第一狭缝之间横穿所述沟道柱之间的空间以穿过所述第一层叠结构和所述第二层叠结构，并且与所述第二穿透部的一侧相交，
其中，所述第二狭缝与所述第一穿透部不交叠。
17.根据权利要求16所述的半导体装置，其中，所述第二狭缝包括面向所述第一穿透部的端部，并且
其中，所述第二狭缝的所述端部与所述源极结构的所述突出部交叠。
18.根据权利要求16所述的半导体装置，其中，所述第二层叠结构包括：栅极层叠结构，所述栅极层叠结构从所述第二狭缝朝向所述多个第一狭缝延伸以与所述第一层叠结构交叠；以及虚拟层叠结构，所述虚拟层叠结构从所述栅极层叠结构延伸以与所述第一穿透部交叠，
其中，所述栅极层叠结构和第一层叠结构包括交替层叠的层间绝缘层和导电图案，并且
其中，所述虚拟层叠结构包括从所述栅极层叠结构的层间绝缘层延伸以与所述第一穿透部交叠的虚拟层间绝缘层以及设置在所述虚拟层间绝缘层之间的牺牲绝缘层。
19.根据权利要求15所述的半导体装置，该半导体装置还包括：
绝缘图案，所述绝缘图案填充所述第一穿透部和所述第二穿透部；
接触插塞，所述接触插塞穿过所述绝缘图案和所述绝缘图案上的所述第二层叠结构；以及
外围电路结构，所述外围电路结构设置在所述源极结构和所述接触插塞下方并且联接到所述接触插塞。
20.根据权利要求15所述的半导体装置，该半导体装置还包括支撑结构，所述支撑结构穿过所述第一层叠结构的与所述第二穿透部相邻的部分并且延伸以穿过所述第二层叠结构，
其中，所述支撑结构包括绝缘柱、在水平方向上比每个所述绝缘柱延伸得更长的绝缘条、以及具有与所述沟道柱相同的结构的虚拟沟道柱中的至少一者。
21.根据权利要求14所述的半导体装置，其中，所述源极结构包括被所述第一穿透部完全穿透的至少一个掺杂半导体层。
22.一种半导体装置，该半导体装置包括：
源极结构，所述源极结构包括蚀刻停止层并被第一穿透部穿透；以及
第一层叠结构，所述第一层叠结构设置在所述源极结构上并被与所述第一穿透部交叠的第二穿透部穿透，
其中，所述第二穿透部比所述第一穿透部宽。
23.一种制造半导体装置的方法，该方法包括以下步骤：
通过在源极层叠结构上交替层叠第一材料层和第二材料层来形成第一层叠结构；
形成穿过所述第一层叠结构和所述源极层叠结构的第一穿透部；以及
通过从所述第一穿透部的侧部蚀刻所述第一层叠结构来形成露出所述源极层叠结构的顶表面的第二穿透部。
24.根据权利要求23所述的方法，其中，形成所述第二穿透部的步骤包括以下步骤：
通过选择性地蚀刻通过所述第一穿透部的侧部露出的所述第二材料层来形成第一沟槽；以及
通过选择性地蚀刻通过所述第一穿透部的侧部露出的所述第一材料层来去除第一沟槽。
25.根据权利要求23所述的方法，该方法还包括以下步骤：
形成填充所述第一穿透部和所述第二穿透部的绝缘图案；以及
通过在所述绝缘图案和所述第一层叠结构上交替层叠第三材料层和第四材料层来形成第二层叠结构。
26.根据权利要求25所述的方法，该方法还包括以下步骤：形成穿过与所述第二穿透部相邻的所述第一层叠结构并且延伸以穿过所述第二层叠结构的支撑结构。
27.根据权利要求25所述的方法，该方法还包括以下步骤：形成穿过所述第一层叠结构和所述第二层叠结构且延伸到所述源极层叠结构中的沟道柱。
28.根据权利要求27所述的方法，该方法还包括以下步骤：形成横穿所述沟道柱之间的空间以穿过所述第一层叠结构和所述第二层叠结构并且与所述第二穿透部的一侧相交的狭缝。
29.根据权利要求28所述的方法，其中，所述狭缝与所述第一穿透部不交叠。
30.根据权利要求28所述的方法，其中，所述狭缝的面向所述第一穿透部的端部与通过所述第二穿透部露出的所述源极层叠结构交叠。
31.根据权利要求27所述的方法，该方法还包括以下步骤：形成穿过所述第一层叠结构和所述第二层叠结构的多个第一狭缝和穿过所述第一层叠结构和所述第二层叠结构的第二狭缝，
其中，所述多个第一狭缝将所述第一层叠结构和所述第二层叠结构中的每一个划分为多个存储块，并且
其中，所述第二狭缝横穿所述沟道柱之间的空间以穿过所述多个存储块中的每一个并与所述第二穿透部的一部分相交。
32.根据权利要求31所述的方法，该方法还包括以下步骤：
通过经由所述多个第一狭缝和所述第二狭缝去除所述第一层叠结构的所述第二材料层和所述第二层叠结构的所述第四材料层来形成露出所述沟道柱的栅极区；以及
用导电图案填充所述栅极区。
33.根据权利要求32所述的方法，其中，形成所述栅极区的步骤被控制为使得与所述第一穿透部交叠的所述第四材料层作为虚拟层保留。
34.根据权利要求25所述的方法，其中，所述第一材料层和所述第三材料层中的每一个包括硅氧化物层，并且
其中，所述第二材料层和所述第四材料层中的每一个包括硅氮化物层。
35.根据权利要求25所述的方法，该方法还包括以下步骤：形成穿过所述绝缘图案和所述绝缘图案上的所述第二层叠结构的接触插塞。
36.根据权利要求35所述的方法，其中，所述接触插塞联接到在所述源极层叠结构下方设置的外围电路结构。
37.根据权利要求23所述的方法，其中，所述源极层叠结构包括至少一个掺杂半导体层。
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