JP2021048304A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents

半導体記憶装置および半導体記憶装置の製造方法 Download PDF

Info

Publication number
JP2021048304A
JP2021048304A JP2019170525A JP2019170525A JP2021048304A JP 2021048304 A JP2021048304 A JP 2021048304A JP 2019170525 A JP2019170525 A JP 2019170525A JP 2019170525 A JP2019170525 A JP 2019170525A JP 2021048304 A JP2021048304 A JP 2021048304A
Authority
JP
Japan
Prior art keywords
insulating layer
storage device
semiconductor storage
layer
laminated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019170525A
Other languages
English (en)
Inventor
耕生 野田
Kosei Noda
耕生 野田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2019170525A priority Critical patent/JP2021048304A/ja
Priority to TW111146504A priority patent/TWI834412B/zh
Priority to TW109125727A priority patent/TWI837406B/zh
Priority to CN202010842231.2A priority patent/CN112530960B/zh
Priority to US17/009,588 priority patent/US11289496B2/en
Publication of JP2021048304A publication Critical patent/JP2021048304A/ja
Priority to US17/678,429 priority patent/US11832453B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】積層体の上下方向を貫くようにコンタクトを設ける領域においてより簡便に絶縁層の導電層への置き換えを阻害する。【解決手段】実施形態の半導体記憶装置は、基板と、基板の上方に積層された積層体と、を備え、積層体は、第１絶縁層及び第２絶縁層が交互に積層された第１積層部と、導電層及び第１絶縁層が交互に積層された第２積層部とを有し、第２積層部内を第２積層部の積層方向に延び、複数の導電層の少なくとも一部の導電層との交差部にメモリセルが形成されたピラーを有し、第２絶縁層は、第１絶縁材料を含む内側部分と、第２絶縁材料を含む端面側部分とを含む。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
３次元ＮＡＮＤメモリ等の３次元不揮発性メモリの製造工程では、例えば複数の絶縁層を導電層に置き換えて、導電層の積層体を形成する。
そして、積層体の上下方向に貫くように配置され、電気的に接続するコンタクトを通すため、当該コンタクトを設ける領域において積層体の一部を導電層に置き換えることなく絶縁層のまま維持することがある。
この場合においては、当該領域において、より簡便に導電層への置き換えを阻害することが望まれる。
このための手法として、置換対象の絶縁層として窒化シリコン（ＳｉＮ）膜を形成し、コンタクトを通すための領域に隣接して形成したスリットの内側壁面においてこの窒化シリコン膜を酸化して酸化シリコン膜を形成する方法が提案されている。
しかしながら、当該方法においては、厚膜化が困難であり、絶縁層が導電層に置き換えられてしまう虞があった。
特開２０１８−１６０６３４号公報 特開２０１９−０８７７４８号公報 米国特許出願公開第２０１９／０１３９９８３号明細書
そこで、本発明の実施形態は、積層体の上下方向を貫くようにコンタクトを設ける領域においてより簡便に絶縁層の導電層への置き換えを阻害することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的としている。
実施形態の半導体記憶装置は、基板と、基板の上方に積層された積層体と、を備え、積層体は、第１絶縁層及び第２絶縁層が交互に積層された第１積層部と、導電層及び第１絶縁層が交互に積層された第２積層部とを有し、第２積層部内を第２積層部の積層方向に延び、複数の導電層の少なくとも一部の導電層との交差部にメモリセルが形成されたピラーを有し、第２絶縁層は、第１絶縁材料を含む内側部分と、第２絶縁材料を含む端面側部分とを含む。
図１は、実施形態にかかる半導体記憶装置の構成例を示す上方から見た場合の概略構成断面図である。 図２は、図１のＡ−Ａ断面矢視図である。 図３は、図１のＢ−Ｂ断面矢視図である。 図４は、半導体記憶装置の製造方法の第１の説明図である。 図５は、半導体記憶装置の製造方法の第２の説明図である。 図６は、半導体記憶装置の製造方法の第３の説明図である。 図７は、半導体記憶装置の製造方法の第４の説明図である。 図８は、半導体記憶装置の製造方法の第５の説明図である。
次に図面を参照して、好適な実施形態について詳細に説明する。
図１は、実施形態にかかる半導体記憶装置の構成例を示す上方から見た場合の概略構成断面図である。
半導体記憶装置１０は、２本の第１スリットＳＴ１と、２本の第１スリットＳＴ１に挟まれたメモリ部ＭＥＭと、２本の第２スリットＳＴ２に挟まれたオキシバス領域ＯＸＢと、ゲート分離部ＳＨＥと、を備えている。
ここで、オキシバス領域ＯＸＢは、上下方向に貫くように配置され、電気的に接続するコンタクトを通すための領域として用いることができる。
第１スリットＳＴ１は、半導体記憶装置１０の製造時に、後述する犠牲層ＳＮを熱リン酸等により除去する場合に熱リン酸等を導入するために用いる。
メモリ部ＭＥＭには、メモリセルＭＣが３次元に配置される。メモリ部ＭＥＭは、複数の円柱状のピラーＰＬを備えている。
このピラーＰＬはそれぞれ、ピラーＰＬの外周側から順に、メモリ層、チャネル層及びコア層を有している。メモリ層は、例えばＳｉＯ２層／ＳｉＮ層／ＳｉＯ２層が積層されている。また、チャネル層は、例えば、アモルファスシリコン層またはポリシリコン層等を用いる。また、コア層は例えばＳｉＯ２層等を用いる。
またメモリ部ＭＥＭ内の中央部には、オキシバス領域ＯＸＢが配置されている。オキシバス領域ＯＸＢは、犠牲層ＳＮを有する。犠牲層ＳＮは、後述する製造工程においてワード線ＷＬ（タングステン等の導電層）に置換される層である。しかし、オキシバス領域ＯＸＢには、犠牲層ＳＮの一部が、ワード線ＷＬに置換されずに残っている。犠牲層ＳＮには、例えば窒化シリコン（ＳｉＮ）を用いる。
オキシバス領域ＯＸＢには、メモリ部ＭＥＭ下方に設けられた後述する周辺回路と、メモリ部ＭＥＭ上方の上層配線等とを接続するコンタクトＣ３が複数（図では、６個）配置されている。
ゲート分離部ＳＨＥは、同一のビットライン（図示せず）および同一のワード線ＷＬに接続されている複数のメモリセルを個別に選択するために設けられている。
図２は、図１のＡ−Ａ断面矢視図である。
図２に示すように、半導体記憶装置１０は、基板ＳＢ、周辺回路形成部ＣＵＡ及びメモリ部ＭＥＭを備える。
基板ＳＢは、例えばシリコン基板等の半導体基板である。
基板ＳＢ上にはトランジスタＴＲ及び配線等を含む周辺回路形成部ＣＵＡが配置されている。
周辺回路形成部ＣＵＡは、メモリ部ＭＥＭの下方に設けられている。周辺回路形成部ＣＵＡに形成されている周辺回路は、メモリセルアレイ或いはメモリセルの動作に寄与する回路である。周辺回路は絶縁層１５で覆われている。
絶縁層１５上には導電層ＢＳＬが配置されている。
導電層ＢＳＬの上方には、導電層ＳＣを介して導電層ＤＳＣが配置されている。
さらに導電層ＤＳＣの上方には、絶縁層ＳＯ及びワード線ＷＬが交互に積層され、さらに上方には、選択ゲート線ＳＧが設けられている。導電層ＢＳＬと、導電層ＤＳＣは、導電層ＳＣを介して電気的に接続される。
メモリ部ＭＥＭには、ワード線ＷＬを積層方向に貫通する複数のピラーＰＬ及び柱状部ＨＲが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルＭＣが形成される。
ワード線ＷＬから所定の電圧が印加され、メモリセルＭＣに電荷が蓄積されること等によりメモリセルＭＣにデータが書き込まれる。また、ワード線ＷＬから所定の電圧が印加されることにより、メモリセルＭＣに書き込まれたデータが読み出される。
このように、半導体記憶装置１０は、例えばメモリセルＭＣが３次元に配置された３次元不揮発性メモリとして構成される。
複数のワード線ＷＬの端部は、図２に示すように、階段状に構成される。個々のワード線ＷＬの端部には、ワード線ＷＬと上層配線等とを接続するコンタクトＣＣが配置されている。これにより、多層に積層されるワード線ＷＬを個々に半導体記憶装置１０の上方に引き出すことができる。
オキシバス領域ＯＸＢにおいては、絶縁層としての犠牲層ＳＮがタングステン等の導体層に置き換えられたワード線ＷＬは、存在せず、犠牲層ＳＮがそのまま残されている。
この結果、オキシバス領域ＯＸＢに設けられたコンタクトＣ３は、周囲を絶縁層ＳＯ及び犠牲層ＳＮで囲まれて絶縁状態で形成され、周辺回路形成部ＣＵＡに配置された周辺回路と、メモリ部ＭＥＭ上方の図示しない上層配線等と、を接続して導通状態としている。
図３は、図１のＢ−Ｂ断面矢視図である。
第２スリットＳＴ２の側壁面であって、ワード線ＷＬに置換される前の犠牲層ＳＮの端面部分には、絶縁層ＳＯ１が形成されている。
この結果、一対の第２スリットＳＴ２に挟まれたオキシバス領域ＯＸＢ内の犠牲層ＳＮは、そのまま残っており、コンタクトＣ３の周囲を絶縁層で囲うことができる。
この場合において、第２スリットＳＴ２の内壁面から犠牲層ＳＮの端面までの距離、あるいは、第２スリットＳＴ２の内壁面からワード線ＷＬの端面までの距離は、およそ１５ｎｍとなっている。
すなわち、絶縁層ＳＯ１の水平方向の厚さがおよそ１５ｎｍとなっているということである。さらに後工程におけるエッチング耐性、あるいは、さらに加えて、製品としての絶縁性能向上の観点から２０ｎｍ以上あるいは２５ｎｍ以上とすることも可能である。
次に図面を参照して実施形態の半導体記憶装置の製造方法について説明する。
まず、基板ＳＢ上に、通常の半導体製造方法により周辺回路及び配線を形成してＣＭＯＳ回路等を含む周辺回路形成部ＣＵＡを作成する。
続いて、シリコン酸化膜を堆積して絶縁層１５を形成する。絶縁層１５上に、導電層ＢＳＬと、図示しない犠牲層、導電層ＤＳＣを形成する。
さらに、例えばシリコン酸化膜で形成された絶縁層ＳＯと、例えばシリコン窒化膜で形成され、絶縁層ＳＯよりも絶縁層ＳＮをエッチングするためのエッチャント（例えばリン酸）に対するエッチングレートが高い絶縁層として機能する犠牲層ＳＮとを交互に複数回堆積して積層構造を形成して積層体とする。
ついで、積層体上の全面にレジストを塗布し、フォトリソグラフィ技術を用いて、ピラーＰＬの形成位置が開口したパターンを有する図示しないレジストパターンを形成する。
その後、ＲＩＥ（Reactive Ion Etching）法などの異方性エッチング法を用いて、レジストパターンをマスクとして、ピラーＰＬの形成位置にメモリホールを形成する。メモリホールは、積層体を厚さ方向に貫通し、導電層ＢＳＬに到るように設けられる。
次にメモリホールの内面にメモリ層、チャネル層およびコア層を形成する。すなわち、このメモリ層は、上述したようにブロック絶縁膜、電荷蓄積膜およびトンネル絶縁膜、を順に積層させたものである。
ついで、図示しないマスク材とレジストを用いてピラーＰＬの上面を覆い、フォトリソグラフィ技術を用いて柱状部ＨＲの形成位置が開口したパターンを有する図示しないレジストパターンを形成する。
その後、ＲＩＥ法などの違方性エッチング法を用いてレジストパターンをマスクとして、柱状部ＨＲの形成位置にホールを形成する。ホールは、積層体を厚さ方向に貫通し、導電層ＢＳＬに到るように設けられる。
次に、ホールの内面に、絶縁膜および導電膜を形成する。
続いて、等方性エッチング法を用いて、図示しない犠牲層を除去する。
さらに、犠牲層を除去した空間に、例えばリンなどの不純物がドープされたポリシリコンなどを用いて、導電層を形成する。この結果、最終的にピラーＰＬのメモリホールのワード線ＷＬと交差する部分は、メモリセルとして機能する。
一方、柱状部ＨＲは、犠牲層ＳＮをタングステン等の導電層に置き換える際に、構造を支持する支柱として機能することとなる。
その後、ピラーＰＬ及び柱状部ＨＲが形成された積層体上に、図示しないレジストを塗布し、リソグラフィ技術と現像技術とを用いて、絶縁層置換用の第１スリットＳＴ１及び保護膜形成用の第２スリットＳＴ２を形成するための開口を有するレジストパターンを形成する。
レジストパターンにおけるスリット形成用の開口は、図１に示した位置及び形状（図１の左右方向に延在した形状）を有して形成される。ついで、図示しないレジストパターンをマスクとして積層体をＲＩＥ法などの異方性エッチングによってエッチングし、第１スリットＳＴ１及び第２スリットＳＴ２を形成する。第１スリットＳＴ１及び第２スリットＳＴ２は、導電層ＢＳＬに到達する。
図４は、半導体記憶装置の製造方法の第１の説明図である。
図４においては、理解の容易のため、第１スリットＳＴ１、第２スリットＳＴ２、積層体を構成している絶縁層ＳＯ、犠牲層ＳＮ及び基板ＳＢを図示し、他（例えば、メモリホール、コンタクト、周辺回路形成部ＣＵＡ等）の構成の一部を省略している。
図４に示すように、半導体記憶装置１０には、複数の絶縁層ＳＯ、犠牲層ＳＮを貫通し、導電層ＢＳＬに到達するようにおおよそ同程度の深さで、第１スリットＳＴ１及び第２スリットＳＴ２が形成されている。
図５は、半導体記憶装置の製造方法の第２の説明図である。
次に、図５に示すように、半導体記憶装置１０のオキシバス領域ＯＢＸとなる部分及び第２スリットＳＴ２の周囲を開口とするレジストパターンＰＲによりマスクする。また、ＳＴ２周囲のみ開口するパターンとしてもよい。
図６は、半導体記憶装置の製造方法の第３の説明図である。
次に、図６に示すように、犠牲層ＳＮの第２スリットＳＴ２の内壁面側の端面を、例えば、ＣＤＥ（Chemical Dry Etching）によりエッチングし、リセス部（くぼみ）を形成する。
この場合において、リセス部の第２スリットＳＴ２の内壁面からの深さ（図６の例の場合、左右方向の深さ）は、その後の犠牲層ＳＮの熱リン酸（熱Ｈ３ＰＯ４）のエッチングレート及びオキシバス領域ＯＸＢを構成する部分の犠牲層ＳＮの端面に形成されるＳｉＯ２保護膜のエッチング量を考慮して８０ｎｍ程度が好ましいと考えられる。しかしながら、実際の工程の温度等を考慮して、オキシバス領域ＯＸＢ内に残っている犠牲層ＳＮを熱リン酸により露出させないのに十分な深さとすればよい。
図７は、半導体記憶装置の製造方法の第４の説明図である。
続いて、図７に示すように、レジストパターンを除去した後、プラズマ原子堆積法（ＰＥＡＬＤ：Plasma Enhanced Atomic Layer Deposition）等によりＳｉＯ２層である絶縁層ＳＯ１を形成する。
この場合において、熱リン酸に対するエッチング耐性を向上させるために、絶縁層ＳＯ１であるＳｉＯ２層の高密度化工程を設けることが好ましい。
図８は、半導体記憶装置の製造方法の第５の説明図である。
続いて、図８に示すように、第２スリットＳＴ２の内壁面の犠牲層ＳＮの表面に形成された絶縁層ＳＯ１が残るようにエッチングにより絶縁層ＳＯ１を除去する。
この結果、オキシバス領域ＯＢＸ内の犠牲層ＳＮは、第２スリットＳＴ２の内壁面側に形成された絶縁層ＳＯ１に保護された状態となっている。後に犠牲層ＳＮを熱リン酸等によりエッチングし、タングステン等の導電材料に置換する際、オキシバス領域ＯＢＸ内の犠牲層ＳＮは導電性材料に置き換えられることなく、絶縁層として機能する。
したがって、オキシバス領域ＯＢＸ内に形成されたコンタクトＣ３の周面を絶縁状態とすることができる。その後、第１スリットＳＴ１及び第２スリットＳＴ２は、例えば酸化シリコン等の絶縁材料を用いて埋められる。
以上の説明のように、本実施形態によれば、オキシバス領域ＯＢＸを形成する際に形成する側壁保護膜の厚さを犠牲層ＳＮをタングステン等の導電層に置き換える際のリン酸耐性を十分に確保することができる。
また、犠牲層ＳＮを構成している窒化シリコン（ＳｉＮ）よりも絶縁性の高い酸化シリコン（ＳｉＯ）で保護膜を構成しているので、オキシバス領域ＯＢＸにおいて、より高い絶縁耐性を確保することが可能となる。
さらには、従来の犠牲層ＳＮ（ＳｉＮ層）の酸化によるオキシバス領域ＯＢＸの側壁保護膜形成処理と比較して、処理工程数を低減でき、製造コストの低減も図れる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上述の実施形態においては、半導体記憶装置が一段（１Ｔｉｅｒ）に構成された積層体を備える場合について説明したが、積層体を複数備えるようにすることも可能である。
１０ 半導体記憶装置
１５ 絶縁層
ＢＳＬ 導電層
Ｃ３ コンタクト
ＣＣ コンタクト
ＣＵＡ 周辺回路形成部
ＤＳＣ 導電層
ＨＲ 柱状部
ＭＣ メモリセル
ＭＥＭ メモリ部
ＯＸＢ オキシバス領域
ＰＬ ピラー
ＰＲ レジストパターン
ＳＢ 基板
ＳＣ 導電層
ＳＮ 犠牲層
ＳＯ 絶縁層
ＳＯ１ 絶縁層
ＳＴ１ 第１スリット
ＳＴ２ 第２スリット

Claims (7)

  1. 基板と、
    前記基板の上方に積層された積層体と、
    を備え、
    前記積層体は、第１絶縁層及び第２絶縁層が交互に積層された第１積層部と、導電層及び前記第１絶縁層が交互に積層された第２積層部とを有し、
    前記第２積層部内を前記第２積層部の積層方向に延び、複数の前記導電層の少なくとも一部の導電層との交差部にメモリセルが形成されたピラーを有し、
    前記第２絶縁層は、第１絶縁材料を含む内側部分と、第２絶縁材料を含む端面側部分とを含む、
    半導体記憶装置。
  2. 前記第１積層部には、前記第１積層部の積層方向に沿って形成されたコンタクトが設けられている、
    請求項１記載の半導体記憶装置。
  3. 前記第１絶縁層と前記第２絶縁材料は、酸化シリコンを含む、
    請求項１又は請求項２記載の半導体記憶装置。
  4. 前記端面側部分の前記積層方向と交差する方向の厚さは、１５ｎｍ以上とされている、
    請求項１乃至請求項３のいずれか一項記載の半導体記憶装置。
  5. 前記第１積層部と前記第２積層部との間の一部に、前記積層体を貫通するスリット状の絶縁体をさらに備える、
    請求項１乃至請求項４のいずれか一項記載の半導体記憶装置。
  6. 導電層が形成された基板に、第１絶縁層及び第２絶縁層を交互に積層して積層体を形成し、
    前記積層体に前記積層体を貫通するピラー及び柱状部を形成し、
    前記積層体に絶縁層置換用の第１スリット及び保護膜形成用の複数の第２スリットを前記積層体を貫通するように形成し、
    前記第１スリットの開口を塞ぎ、かつ、前記第２スリットの開口を保持するようにレジストパターンを形成し、
    エッチングを行い、前記第２絶縁層の端面が第１絶縁層の端面より奥まった位置に配置された溝部を形成し、
    前記レジストパターンを除去し、
    前記溝部に保護膜を形成し、
    少なくとも前記ピラーと接している前記第２絶縁層の一部を導電層に置換する、
    半導体記憶装置の製造方法。
  7. １の前記第２スリットと、他の１の前記第２スリットとの間に、前記第１絶縁層及び前記第２絶縁層の他の一部を貫通するコンタクトを、さらに形成する、
    請求項６記載の半導体記憶装置の製造方法。
JP2019170525A 2019-09-19 2019-09-19 半導体記憶装置および半導体記憶装置の製造方法 Pending JP2021048304A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2019170525A JP2021048304A (ja) 2019-09-19 2019-09-19 半導体記憶装置および半導体記憶装置の製造方法
TW111146504A TWI834412B (zh) 2019-09-19 2020-07-30 半導體記憶裝置之製造方法
TW109125727A TWI837406B (zh) 2019-09-19 2020-07-30 半導體記憶裝置
CN202010842231.2A CN112530960B (zh) 2019-09-19 2020-08-20 半导体存储装置以及半导体存储装置的制造方法
US17/009,588 US11289496B2 (en) 2019-09-19 2020-09-01 Semiconductor storage device and method for producing semiconductor storage device
US17/678,429 US11832453B2 (en) 2019-09-19 2022-02-23 Semiconductor storage device and method for producing semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019170525A JP2021048304A (ja) 2019-09-19 2019-09-19 半導体記憶装置および半導体記憶装置の製造方法

Publications (1)

Publication Number Publication Date
JP2021048304A true JP2021048304A (ja) 2021-03-25

Family

ID=74878757

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019170525A Pending JP2021048304A (ja) 2019-09-19 2019-09-19 半導体記憶装置および半導体記憶装置の製造方法

Country Status (4)

Country Link
US (2) US11289496B2 (ja)
JP (1) JP2021048304A (ja)
CN (1) CN112530960B (ja)
TW (2) TWI834412B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11646314B2 (en) * 2021-04-16 2023-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacture thereof
US20230380151A1 (en) * 2022-05-18 2023-11-23 Sandisk Technologies Llc Three-dimensional memory device containing word line contacts which extend through drain-select-level isolation structures and methods of making the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5825609A (en) * 1996-04-23 1998-10-20 International Business Machines Corporation Compound electrode stack capacitor
JP2013069841A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 半導体記憶装置及びその製造方法
US9230973B2 (en) * 2013-09-17 2016-01-05 Sandisk Technologies Inc. Methods of fabricating a three-dimensional non-volatile memory device
US9553100B2 (en) * 2014-12-04 2017-01-24 Sandisk Techologies Llc Selective floating gate semiconductor material deposition in a three-dimensional memory structure
JP2017107938A (ja) * 2015-12-08 2017-06-15 株式会社東芝 半導体装置およびその製造方法
US9673213B1 (en) 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
US9761605B1 (en) * 2016-03-08 2017-09-12 Kabushiki Kaisha Toshiba Semiconductor memory device
US9806092B1 (en) * 2016-09-12 2017-10-31 Toshiba Memory Corporation Semiconductor memory device and methods for manufacturing the same
US10483277B2 (en) * 2016-09-13 2019-11-19 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
CN106920796B (zh) * 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
JP2018160634A (ja) 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
JP2019009382A (ja) * 2017-06-28 2019-01-17 東芝メモリ株式会社 半導体装置
CN107658317B (zh) * 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
KR102505240B1 (ko) 2017-11-09 2023-03-06 삼성전자주식회사 3차원 반도체 메모리 장치
US10290648B1 (en) * 2017-12-07 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing air gap rails and method of making thereof
US10892267B2 (en) * 2018-02-15 2021-01-12 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures and method of making the same
TWI651837B (zh) * 2018-02-21 2019-02-21 Powerchip Technology Corporation 積體電路結構及其製造方法
KR102618309B1 (ko) * 2018-07-25 2023-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Also Published As

Publication number Publication date
TW202114074A (zh) 2021-04-01
TW202315089A (zh) 2023-04-01
TWI834412B (zh) 2024-03-01
US11289496B2 (en) 2022-03-29
US20210091092A1 (en) 2021-03-25
US11832453B2 (en) 2023-11-28
CN112530960A (zh) 2021-03-19
TWI837406B (zh) 2024-04-01
CN112530960B (zh) 2024-04-19
US20220181333A1 (en) 2022-06-09

Similar Documents

Publication Publication Date Title
KR102457732B1 (ko) 초미세 피치를 갖는 3차원 nor 메모리 어레이: 장치 및 방법
CN107204337B (zh) 半导体存储装置及其制造方法
US8692312B2 (en) Semiconductor memory device and method of manufacturing the same
JP5279403B2 (ja) 不揮発性半導体記憶装置及びその製造方法
WO2018055692A1 (ja) 半導体装置とその製造方法
JP2017195275A (ja) 半導体記憶装置およびその製造方法
JP2018157103A (ja) 記憶措置
TWI704683B (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
JP2013038186A (ja) 不揮発性半導体記憶装置の製造方法
KR20140018540A (ko) 비휘발성 메모리 장치 및 그 제조 방법
US11832453B2 (en) Semiconductor storage device and method for producing semiconductor storage device
US9960046B2 (en) Methods of manufacturing semiconductor device having a blocking insulation layer
US9064969B2 (en) Nonvolatile semiconductor memory device and method of fabricating the same
TWI636496B (zh) Semiconductor device and method of manufacturing same
JP2019009382A (ja) 半導体装置
JP2018050016A (ja) 半導体装置とその製造方法
TWI654747B (zh) Semiconductor memory device
JP6250506B2 (ja) 集積回路装置及びその製造方法
KR20170091833A (ko) 반도체 소자 및 이의 제조 방법
TWI591771B (zh) Non-volatile semiconductor memory device
JP2019079853A (ja) 半導体記憶装置及びその製造方法
CN111341780B (zh) 一种3d nand存储器及其制造方法
TW201635608A (zh) 記憶體裝置及其製造方法
JP2018157169A (ja) 半導体記憶装置及びその製造方法
TWI789295B (zh) 記憶裝置