WO2018055692A1 - 半導体装置とその製造方法 - Google Patents

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WO2018055692A1
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semiconductor device
insulator
high dielectric
hole
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開渡 白井
秀人 武木田
達雄 泉
怜子 社本
貴永 金村
重雄 近藤
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東芝メモリ株式会社
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    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
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    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Definitions

  • Embodiments of the present invention relate to a semiconductor device and a method of manufacturing the same.
  • a semiconductor memory device of a three-dimensional structure in which memory cells are three-dimensionally arranged has been proposed.
  • holes are formed in a stack including a plurality of conductive layers. As the number of stacked layers increases, it is difficult to form holes all at once.
  • a method has been proposed in which holes can be easily formed even in a laminate having a large number of laminates. In the semiconductor memory device manufactured by this method, the cell current may be reduced.
  • the embodiment provides a semiconductor device capable of suppressing a decrease in cell current.
  • a semiconductor device includes a stacked body and a columnar portion.
  • the stacked body includes a first stacked portion including a plurality of electrode layers stacked in a first direction via an insulator, and a plurality of electrode layers stacked in the first direction via an insulator.
  • a connecting portion including a high dielectric layer having a dielectric constant.
  • the columnar portion is provided in the first stacked portion, and a first portion extending in a first direction of the stacked body, and a second portion provided in the second stacked portion and extending in the first direction, and the connection And a middle part provided in the part and connected to the first part and the second part.
  • FIG. 1 is a schematic perspective view showing the semiconductor device of the first embodiment.
  • FIG. 2 is a schematic cross-sectional view of the semiconductor device of the first embodiment.
  • FIG. 3A to FIG. 3C are schematic cross-sectional views showing the columnar part of the semiconductor device of the first embodiment.
  • FIG. 4 is a flow chart showing an example of a method of manufacturing the semiconductor device of the first embodiment.
  • FIG. 5A and FIG. 5B are schematic cross-sectional views showing a method of manufacturing the semiconductor device of the first embodiment.
  • 6A and 6B are schematic cross-sectional views showing the method of manufacturing the semiconductor device of the first embodiment.
  • FIGS. 7A and 7B are schematic cross-sectional views showing a method of manufacturing the semiconductor device of the first embodiment.
  • FIG. 8B are schematic cross-sectional views showing the method of manufacturing the semiconductor device of the first embodiment.
  • FIG. 9 is a schematic cross-sectional view of the semiconductor device of the second embodiment.
  • FIG. 10 is a schematic cross-sectional view of the semiconductor device of the third embodiment.
  • FIG. 11A and FIG. 11B are schematic cross-sectional views showing the semiconductor device of the third embodiment.
  • FIG. 12A and FIG. 12B are schematic cross-sectional views showing the semiconductor device of the third embodiment.
  • FIG. 13A and FIG. 13B are schematic cross-sectional views showing the semiconductor device of the third embodiment.
  • FIG. 14 is a schematic cross-sectional view showing the semiconductor device of the third embodiment.
  • FIG. 15 is a schematic cross-sectional view of the semiconductor device of the fourth embodiment.
  • the semiconductor device of the embodiment is a semiconductor memory device having a memory cell array.
  • FIG. 1 is a schematic perspective view of a memory cell array 1 of the semiconductor device of the first embodiment.
  • two directions parallel to the major surface 10a of the substrate 10 and orthogonal to each other are taken as an X direction (first direction) and a Y direction (second direction).
  • the direction orthogonal to both is taken as the Z direction (the stacking direction of the stacked body 100).
  • the semiconductor device of the first embodiment includes a memory cell array 1.
  • the memory cell array 1 is provided, for example, on the major surface 10 a of the substrate 10.
  • the substrate 10 is, for example, a semiconductor substrate.
  • the semiconductor substrate contains, for example, silicon.
  • the conductivity type of the substrate 10 is, for example, p-type.
  • Memory cell array 1 includes a stacked body 100, a source line SL, an upper layer wire 80, a plurality of columnar portions CL, and a plurality of bit lines BL.
  • the stacked body 100 is provided on the major surface 10 a of the substrate 10.
  • the stacked body 100 includes a plurality of electrode layers 41 and a plurality of insulators 40.
  • the electrode layer 41 is stacked via the insulator 40.
  • the electrode layer 41 contains a conductive material.
  • the conductive material contains, for example, tungsten.
  • the insulator 40 may be an insulator such as a silicon oxide film, and may include an air gap.
  • the number of stacked layers of the electrode layer 41 is arbitrary.
  • the plurality of electrode layers 41 include at least one source side select gate SGS, a plurality of word lines WL, and at least one drain side select gate SGD.
  • the source side select gate SGS is a gate electrode of the source side select transistor STS.
  • the source side select transistor STS is provided, for example, in the lowermost layer of the stacked body 100.
  • the drain side select gate SGD is a gate electrode of the drain side select transistor STD.
  • the drain side select transistor STD is provided, for example, in the top layer of the stacked body 100.
  • a plurality of memory cells MC are connected in series between the drain side select transistor STD and the source side select transistor STS.
  • Word line WL is a gate electrode of memory cell MC. The number of stacked layers of the electrode layer 41 is arbitrary.
  • Source line SL is provided in stack 100.
  • Source line SL extends in the Z direction and the X direction.
  • the source line SL separates the stacked body 100 into a plurality of pieces in the Y direction. Each area separated by the source line SL is called a "block".
  • Source line SL includes a conductive material.
  • the conductive material includes, for example, at least one of tungsten and titanium. Source line SL is electrically connected to substrate 10.
  • Upper layer interconnection 80 is provided on source line SL.
  • the upper layer wire 80 extends in the Y direction.
  • Upper layer wire 80 is electrically connected to a plurality of source lines SL arranged along the Y direction.
  • Upper layer wire 80 is electrically connected to a peripheral circuit (not shown).
  • the columnar portion CL is provided in the stacked body 100 separated by the source line SL.
  • the columnar portion CL extends in the Z direction.
  • the columnar portion CL is formed, for example, in a cylindrical shape or an elliptic cylindrical shape.
  • the columnar portions CL are arranged in a block, for example, in a zigzag or square lattice shape.
  • the drain side select transistor STD, the source side select transistor STS, and the memory cell MC are disposed in the columnar part CL.
  • the bit line BL is provided on the columnar portion CL. Bit line BL extends in the Y direction. The upper end portion of the columnar portion CL is electrically connected to one of the bit lines BL via the first contact portion Cb and the second contact portion V1. Each bit line BL is electrically connected to a columnar portion CL selected one by one from each block. The lower end portion of the columnar portion CL is electrically connected to the source line SL via the substrate 10.
  • FIG. 2 is a schematic cross-sectional view of the semiconductor device of the first embodiment.
  • FIG. 3A to FIG. 3C are schematic cross-sectional views showing the columnar part of the semiconductor device of the first embodiment.
  • FIG. 3A is a schematic cross-sectional view showing a cross section taken along line A1-A2 shown in FIG.
  • FIG. 3B is a schematic cross-sectional view showing a cross section taken along line B1-B2 shown in FIG.
  • FIG. 3C is a schematic cross-sectional view showing a cross section taken along line C1-C2 shown in FIG.
  • the stacked body 100 includes a first stacked portion 100a, a connecting portion 45, and a second stacked portion 100b.
  • the first stacked unit 100 a is provided on the substrate 10.
  • the connecting portion 45 is provided on the first stacked portion 100 a.
  • the second stacked unit 100 b is provided on the connection unit 45.
  • the number of laminations of each lamination part 100a, 100b is arbitrary.
  • the thickness of the connecting portion 45 is, for example, thicker than the thickness of one layer of the insulator 40.
  • Coupling portion 45 includes high dielectric layer 75.
  • a high dielectric constant material is used as the high dielectric layer 75.
  • the high dielectric layer 75 includes one or more selected from the group consisting of silicon carbonitride, hafnium oxide, zirconium oxide, and aluminum oxide.
  • a carbon-containing silicon nitride layer, a hafnium silicate layer, an aluminum silicate layer, a zirconium silicate layer or the like may be used as the high dielectric layer 75.
  • the dielectric constant of the high dielectric layer 75 is higher than the dielectric constant of the insulator 40. In the first embodiment, the high dielectric layer 75 is provided on the entire connecting portion 45.
  • the first stacked unit 100a and the second stacked unit 100b may include an electrode layer 41 functioning as a dummy word line WLD.
  • the electrode layer 41 closest to the connection unit 45 functions as the dummy word line WLD.
  • the electrode layer 41 closest to the connecting unit 45 functions as the dummy word line WLD.
  • the columnar portion CL includes a first portion CLa, an intermediate portion CLm, and a second portion CLb.
  • the first portion is provided in the first stacked unit 100a.
  • the middle portion CLm is provided in the connection portion 45.
  • the second portion CLb is provided in the second stacked unit 100b.
  • the middle part CLm connects the first part CLa and the second part CLb.
  • the maximum diameter Rm of the middle portion CLm is larger than the diameter Ra of the upper end of the first portion CLa.
  • the maximum diameter Rm of the middle portion CLm is larger than the diameter Rb of the lower end of the second portion CLb.
  • the shortest distance D1 between the middle portions CLm is shorter than the distance D2 between the lower ends of the second portions CLb.
  • the columnar portion CL includes the memory film 30, the semiconductor body 20, and the core layer 50.
  • the memory film 30, the semiconductor body 20 and the core layer 50 extend in the Z direction.
  • the shape of the memory film 30 is, for example, cylindrical.
  • the semiconductor body 20 is provided on the memory film 30.
  • the core layer 50 is surrounded by the semiconductor body 20.
  • the memory film 30 includes a block insulating film 31, a charge storage unit 32, and a tunnel insulating film 33.
  • the block insulating film 31 is provided between the semiconductor body 20 and the stacked body 100.
  • the charge storage unit 32 is provided between the semiconductor body 20 and the block insulating film 31.
  • the tunnel insulating film 33 is provided between the semiconductor body 20 and the charge storage unit 32.
  • the block insulating film 31 contains, for example, silicon oxide.
  • the block insulating film 31 suppresses back tunneling of charge from the electrode layer 41 to the charge storage portion 32 in the erase operation, for example.
  • the charge storage unit 32 includes, for example, silicon nitride.
  • the charge storage portion 32 may contain hafnium oxide in addition to silicon nitride.
  • the charge storage unit 32 includes trap sites for trapping charges in the film. Charge is trapped at the trap site.
  • the threshold value of memory cell MC changes depending on the presence or absence or amount of charge trapped in charge storage portion 32. Thereby, the memory cell MC holds the information.
  • the tunnel insulating film 33 contains, for example, silicon oxide.
  • the tunnel insulating film 33 is a potential barrier between the charge storage portion 32 and the semiconductor body 20.
  • the tunnel insulating film 33 tunnels charges when injecting charges from the semiconductor body 20 to the charge storage portion 32 (writing operation) and when releasing charges from the charge storage portion 32 to the semiconductor body 20 (erasing operation).
  • the semiconductor body 20 is electrically connected to the substrate 10.
  • the semiconductor body 20 comprises, for example, silicon.
  • Silicon is, for example, polysilicon obtained by crystallizing amorphous silicon.
  • the core layer 50 is provided on the semiconductor body 20.
  • the core layer 50 contains, for example, silicon oxide.
  • the columnar portion CL is provided in a hole formed in the stacked body 100.
  • the formation of holes becomes difficult.
  • the holes formed in the stacked portions 100 a and 100 b communicate with each other in the connecting portion 45.
  • the connecting portion 45 the diameter of the formed hole is enlarged. This facilitates connection of each hole.
  • the film thickness of the connecting portion 45 is thicker than that of the insulator 40 in order to secure the processing margin of the hole formed on the connecting portion 45.
  • the strength of the fringe electric field applied from the electrode layer 41 to the semiconductor body 20 depends on the film thickness of the insulator 40 and the connecting portion 45.
  • the connecting portion 45 is made of the same material as the insulator 40 (for example, silicon oxide).
  • the strength of the fringe electric field applied to the semiconductor body 20 in the connecting portion 45 is weaker than the strength of the fringe electrolysis applied to the semiconductor body 20 surrounded by the insulator 40.
  • the resistance of the semiconductor body 20 in the connecting portion 45 is higher than the resistance of the semiconductor body 20 of each stacked portion 100a, 100b, which may cause a decrease in cell current.
  • the semiconductor body 20 in the connection 45 has a corner 20p. In the corner 20p, the fringe electric field applied from the electrode layer 41 tends to be concentrated as compared with the periphery of the corner 20p.
  • a channel (inversion layer) is less likely to be induced as compared with the semiconductor body 20 in each of the stacked portions 100a and 100b.
  • a channel is induced around the corner 20p, there is a need to apply a high voltage to the electrode layer 41.
  • the high dielectric layer 75 is used as the connecting portion 45.
  • the strength of the fringe electric field applied to the semiconductor body 20 in the connecting portion 45 can be increased.
  • the resistance of the semiconductor body 20 in the connecting portion 45 is lower than that in the case of using the same material as the insulator 40 as the connecting portion 45. As a result, a decrease in cell current can be suppressed.
  • the periphery of the corner 20p is surrounded by the high dielectric layer 75. For this reason, compared to the case where the high dielectric layer 75 does not surround the corner 20p, a channel is easily induced. As a result, it is not necessary to apply a high voltage to the electrode layer 41, and the channel can be easily induced in the semiconductor body 20.
  • FIG. 4 is a flow chart showing an example of a method of manufacturing the semiconductor device of the first embodiment.
  • FIG. 5A to FIG. 8B are schematic cross-sectional views showing a method of manufacturing the semiconductor device of the first embodiment.
  • the first stacked unit 100af is formed on the substrate 10 (step S110).
  • the first stacked unit 100 af is formed by alternately stacking the replacement member 41 f and the insulator 40.
  • the replacement member 41 f and the insulator 40 are alternately stacked along the Z direction.
  • the replacement member 41 f is a member to be replaced by the electrode layer 41 later.
  • the material of the replacement member 41 f is selected from materials which can have an etching selectivity with the insulator 40. For example, when silicon oxide is selected as the insulator 40, silicon nitride is selected as the replacement member 41f.
  • the connecting portion 45 is formed on the first stacked portion 100af (step S120).
  • the high dielectric layer 75 is formed as the connecting portion 45.
  • a high dielectric having a relative dielectric constant higher than that of the insulator 40 is selected as the high dielectric layer 75.
  • the high dielectric layer 75 is formed using a material including one or more selected from the group consisting of silicon carbonitride, hafnium oxide, zirconium oxide, and aluminum oxide.
  • the thickness of the high dielectric layer 75 in the Z direction is larger than the thickness of the insulator 40 in the Z direction.
  • the first holes MHa are formed (step S130).
  • the first holes MHa extend in the Z direction in the connecting portion 45 and the first stacked portion 100af.
  • the first holes MHa pass through the connection portion 45 and the first stacked portion 100 af to reach the substrate 10.
  • the first holes MHa are formed by anisotropic etching such as RIE (reactive ion etching).
  • the first sacrificial film 61 is formed in the first holes MHa (step S140).
  • the first sacrificial film 61 is formed from the upper surface of the substrate 10 to the middle of the connection portion 45.
  • amorphous silicon is selected as the first sacrificial film 61.
  • recessed portion 45r ⁇ Formation of recessed portion 45r> As shown in FIG. 6B, the side of the connecting portion 45 exposed to the first hole MHa is retracted. Thereby, the recess 45r is formed in the connecting portion 45 (step S150).
  • the recess 45 r is formed, for example, by performing isotropic etching on the side surface of the connecting portion 45 exposed to the first hole MHa.
  • the second sacrificial film 62 is formed in the recess 45r (step S160).
  • the recess portion 45 r is embedded by the second sacrificial film 62.
  • the upper surface of the second sacrificial film 62 is flush with the upper surface of the connection portion 45.
  • amorphous silicon is selected as the second sacrificial film 62.
  • the second stacked unit 100bf is formed on the coupling unit 45 and the sacrificial film 61 (step S170). Similarly to the first stacked unit 100af, the second stacked unit 100bf is in a state in which the replacement member 41f and the insulator 40 are alternately stacked. Thus, a stacked body 100f including the first stacked portion 100af, the connecting portion 45, and the second stacked portion 100bf is formed.
  • the second holes MHb are formed in the second stacked unit 100b (step S180).
  • the second hole MHb penetrates the second stacked unit 100 b and reaches the second sacrificial film 62.
  • the maximum diameter of the second sacrificial film 62 is larger than the diameter of the lower end of the second hole MHb.
  • permissible_range with respect to the positional offset of 2nd hole MHb can be expanded.
  • the second holes MHb are formed by anisotropic etching such as RIE (reactive ion etching).
  • first sacrificial film 61 and second sacrificial film 62 are removed via the second holes MHb (step S190).
  • the second holes MHb are connected to the first holes MHa via the recess 45r.
  • the first holes MHa, the recess 45r, and the second holes MHb become holes MH.
  • the columnar part CL shown in FIG. 3 is formed in the hole MH (step S200).
  • the columnar portion CL is formed through the process of forming the memory film 30, the process of forming the semiconductor body 20, and the process of forming the core layer 50.
  • the semiconductor body 20 contacts the substrate 10.
  • the replacement member 41 f in the laminate 100 is removed.
  • the electrode layer 41 is formed in the space from which the replacement member 41f is removed (step S210).
  • the slit ST which divides the laminated body 100 is formed.
  • the slit ST extends in, for example, the X direction and the Z direction.
  • the replacement member 41f is removed.
  • the electrode layer 41 is provided in the space from which the replacement member 41 f is removed via the slit ST.
  • the first stacked unit 100af becomes the first stacked unit 100a.
  • the second stacked unit 100bf becomes the second stacked unit 100b.
  • the laminate 100 f is a laminate 100.
  • an insulating film (not shown) is formed on the side wall of the slit ST.
  • Source lines SL are formed in the slits ST.
  • Source line SL is electrically connected to semiconductor body 20 through substrate 10.
  • the upper layer wire 80, the bit line BL, and the like are formed on the stacked body 100, and the semiconductor device of the first embodiment is formed.
  • the above-described manufacturing method can also be performed when a metal member (for example, tungsten) is selected instead of the replacement member 41 f. Thereby, the process of removing the replacement member 41 f and the process of forming the electrode layer 41 can be reduced. Also in the embodiment described later, a metal member may be selected instead of the replacement member 41f.
  • a metal member for example, tungsten
  • the formation of the laminate (laminated portion) and the formation of the holes are performed twice, which facilitates the formation of the holes.
  • the high dielectric layer 75 is formed as the connecting portion 45. Thereby, the decrease in cell current can also be suppressed.
  • a high dielectric layer 75 is formed around the corner 20p. Thereby, the channel can be easily induced in the semiconductor body 20.
  • FIG. 9 is a schematic cross-sectional view of the semiconductor device of the second embodiment.
  • three or more stacked portions for example, the first stacked portion 100a, the second stacked portion 100b, the third stacked portion 100c, the fourth stacked portion 100d, etc.
  • the stacked units for example, the first to fourth stacked units 100a to 100d
  • the stacked units are stacked on the substrate 10 along the Z direction.
  • high dielectric layers first to third high dielectric layers 75a to 75c
  • connecting portions 45 for example, first to third connecting portions 45a to 45c.
  • high dielectric layers (first to third high dielectric layers 75a to 75c) are used as the connection (for example, the first to third connections 45a to 45c). For this reason, even when a plurality of connection parts are provided, it is possible to suppress a decrease in cell current.
  • a high dielectric layer 75 is provided around the corner 20p. Therefore, the channel can be easily induced in the semiconductor body 20.
  • the semiconductor device of the second embodiment can be formed by repeating the formation of the stacked portion and the formation of the holes a plurality of times.
  • the formation of the stack (stacked portion) and the formation of the holes are performed a plurality of times to facilitate the formation of the holes.
  • the high dielectric layer 75 (first to third high dielectric layers 75a to 75c) is formed as the connecting portion (for example, the first to third connecting portions 45a to 45c). Ru. Thereby, the decrease in cell current can also be suppressed.
  • FIG. 10 is a schematic cross-sectional view of the semiconductor device of the third embodiment.
  • the semiconductor device of the third embodiment is different from the semiconductor device of the first embodiment in that the connecting portion 46 includes insulating layers 76 and 77, and the high dielectric layer 75 is, And the protrusion 75p.
  • the insulating layer 76 is provided between the first stacked unit 100 a and the second stacked unit 100 b.
  • the insulating layer 77 is provided between the insulating layer 76 and the second stacked unit 100 b.
  • the high dielectric layer 75 is provided between the insulating layer 76 and the insulating layer 77.
  • the protrusion 75p is substantially circular.
  • the protrusion 75p surrounds a part of the middle portion CLm. For example, a portion of the protrusion 75 p contacts the semiconductor body 20.
  • the maximum diameter R1 of the middle portion CLm surrounded by the protrusion 75p is smaller than the maximum diameter R2 of the middle portion CLm surrounded by the insulating layer 77.
  • the maximum diameter R1 of the middle portion CLm surrounded by the protrusion 75p is smaller than the diameter R3 of the lower end of the first portion CLa.
  • the shortest distance D3 of the middle part CLm surrounded by the high dielectric layer 75 is longer than the distance D4 of the upper end of the first part CLa.
  • the protrusion 75p overlaps the memory film 30 in the first stacked unit 100a.
  • connection portion 46 includes the high dielectric layer 75.
  • the connection portion 46 includes the high dielectric layer 75.
  • the decrease in cell current can be suppressed.
  • a high dielectric layer 75 is provided around the corner 20p. Therefore, the channel can be easily induced in the semiconductor body 20.
  • FIG. 11A to FIG. 14 are schematic cross-sectional views showing the semiconductor device of the third embodiment.
  • the processes up to the step of forming the first holes MHa are performed (steps S110 to S130), and the structure shown in FIG. 11A is obtained.
  • the step of forming the insulating layer 76 on the first stacked portion 100af, the step of forming the high dielectric layer 75, and the step of forming the insulating layer 77 on the high dielectric layer 75 It is formed through the process.
  • the same material as the insulator 40 is selected as the insulating layer 76 and the insulating layer 77.
  • silicon oxide is selected as the insulating layer 76 and the insulating layer 77.
  • ⁇ Formation of sacrificial film 61> For example, according to the manufacturing method described with reference to FIGS. 5B and 6A, the processes up to the step of forming the first sacrificial film 61 are performed (step S140), and the structure shown in FIG. obtain. The recess 46r is formed by retracting the insulating layer 77.
  • the exposed surfaces of the first stacked unit 100af, the second stacked unit 100bf, the insulating layer 76, and the insulating layer 77 in the hole MH are retracted.
  • the side surface of the hole MH is etched.
  • the exposed surfaces of the first stacked unit 100af, the second stacked unit 100bf, the insulating layer 76, and the insulating layer 77 in the hole MH are retracted.
  • a protrusion 75p protruding into the hole MH is formed in the high dielectric layer 75.
  • the etching at this time may be performed, for example, in multiple times by changing the etchant.
  • the replacement member 41 f is silicon nitride and the insulator 40, the insulating layer 76 and the insulating layer 77 are silicon oxide, an oxidant may be supplied into the holes MH. Thereby, the exposed surface of the replacement member 41 f in the hole MH is oxidized. Thereafter, the exposed surfaces of the first stacked portion 100 af, the second stacked portion 100 b f, the insulating layer 76, and the insulating layer 77 may be recessed by performing etching. Thereby, it is possible to suppress the formation of the unevenness in the holes MH while processing the holes MH at one time.
  • the memory film 30 is formed on the inner wall of the hole MH.
  • the block insulating film 31 is formed on the inner wall of the hole MH.
  • the charge storage portion 32 is formed on the block insulating film 31.
  • a tunnel insulating film 33 is formed on the charge storage portion 32. Thereby, the memory film 30 is formed.
  • the first semiconductor film 20a is formed on the memory film 30. Thereafter, the memory film 30 and the first semiconductor film 20a formed at the bottom of the hole MH are removed by anisotropic etching such as RIE. At this time, the memory film 30 and the first semiconductor film 20 a on the side walls of the holes MH are left. Thereby, the upper surface of the substrate 10 is exposed at the bottom of the hole MH.
  • the central axis of the first hole MHa may be offset from the central axis of the second hole MHb. In this case, part of the memory film 30 formed on the side wall of the hole MH is also removed.
  • a recess 30r from which part of the memory film 30 is removed is formed on the side wall of the hole MH.
  • the recess 30 r is formed on a part of the side wall of the protrusion 75 p. For example, by forming the recess 30r, a part of the protrusion 75p is exposed in the hole MH.
  • the second semiconductor film 20b is formed on the memory film 30 and in the recess 30r.
  • a semiconductor body 20 is formed of the first semiconductor film 20a and the second semiconductor film 20b.
  • a core layer 50 is formed on the semiconductor body 20.
  • the columnar part CL is formed (step S200).
  • a configuration in which the high dielectric layer 75 having the protrusion 75p is not provided is conceivable.
  • the memory film 30 formed on the side wall of the first hole MHa may be removed simultaneously with the memory film 30 formed on the bottom of the hole MH.
  • the semiconductor body 20 there is a possibility that a short circuit with the electrode layer 70 may occur.
  • the high dielectric layer 75 has a protrusion 75p.
  • the protrusion 75p is formed on the memory film 30 formed on the sidewall of the first hole MHa. Therefore, when viewed from the Z direction, the memory film 30 formed on the side wall of the first hole MHa overlaps the protrusion 75p.
  • the protrusion 75p plays the role of a weir. Thereby, removal of the memory film 30 formed on the side wall of the first hole MHa is suppressed. Thereby, the occurrence of a short circuit between the semiconductor body 20 and the electrode layer 70 can be suppressed.
  • the insulating layer 76 is provided between the high dielectric layer 75 and the second stacked unit 100 b. This reduces the possibility of removing the memory film 30 in the first stacked portion 100a when the connection portion (recessed portion 30r in FIG. 13A) of the semiconductor body 20 and the semiconductor pillar 11 is formed. can do.
  • FIG. 15 is a schematic cross-sectional view of the semiconductor device of the fourth embodiment. As shown in FIG. 15, the fourth semiconductor device is different from the semiconductor device of the fourth embodiment in that the semiconductor pillar 11 is provided between the substrate 10 and the columnar part CL.
  • the semiconductor pillar 11 is provided.
  • the semiconductor pillar 11 is in contact with the substrate 10 and the semiconductor body 20.
  • the semiconductor pillar 11 is surrounded by at least one of the electrode layers 41.
  • the semiconductor pillars 11 are formed, for example, by epitaxial growth from the upper surface of the substrate 10.
  • connection portion 46 includes the high dielectric layer 75.
  • the connection portion 46 includes the high dielectric layer 75.
  • the decrease in cell current can be suppressed.
  • a high dielectric layer 75 is provided around the corner 20p. Therefore, the channel can be easily induced in the semiconductor body 20.
  • the semiconductor device which can control a fall of a cell current is provided.

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Abstract

実施形態によれば、半導体装置は、積層体と、柱状部と、を含む。前記積層体は、絶縁体を介して第１方向に積層された複数の電極層を含む第１積層部と、絶縁体を介して第１方向に積層された複数の電極層を含み、前記第１積層部に対して前記第１方向に離間して配置された第２積層部と、前記第１積層部と、前記第２積層部と、の間に設けられ、前記絶縁体よりも高い比誘電率を有する高誘電体層、を含む連結部と、を含む。前記柱状部は、前記第１積層部内に設けられ、前記積層体の第１方向に延びる第１部分と、前記第２積層部内に設けられ、前記第１方向に延びる第２部分と、前記連結部内に設けられ、前記第１部分と、前記第２部分と、に接続する中間部と、を含む。

Description

半導体装置とその製造方法
　本発明の実施形態は、半導体装置とその製造方法に関する。
　メモリセルを３次元的に配置した３次元構造の半導体記憶装置が提案されている。このような半導体記憶装置の製造では、複数の導電層を含む積層体にホールが形成される。積層体の積層数が増加するにつれて、ホールの一括形成は困難になる。ホールの形成と積層体（積層部）の形成とを繰り返すことで、積層数の多い積層体に対しても容易にホールを形成できる方法が提案されている。この方法で製造された半導体記憶装置には、セル電流が低下する可能性があった。
特開２０１５－１７７０１３号公報
　実施形態は、セル電流の低下を抑制することができる半導体装置を提供する。
　実施形態によれば、半導体装置は、積層体と、柱状部と、を備える。前記積層体は、絶縁体を介して第１方向に積層された複数の電極層を含む第１積層部と、絶縁体を介して前記第１方向積層された複数の電極層を含み、前記第１積層部に対して前記第１方向に離間して配置された第２積層部と、前記第１積層部と、前記第２積層部と、の間に設けられ、前記絶縁体よりも高い比誘電率を有する高誘電体層、を含む連結部と、を含む。前記柱状部は、前記第１積層部内に設けられ、前記積層体の第１方向に延びる第１部分と、前記第２積層部内に設けられ、前記第１方向に延びる第２部分と、前記連結部内に設けられ、前記第１部分と、前記第２部分と、に接続する中間部と、を含む。
図１は、第１実施形態の半導体装置を示す模式斜視図である。 図２は、第１実施形態の半導体装置の模式断面図である。 図３（ａ）～図３（ｃ）は、第１実施形態の半導体装置の柱状部を示す模式断面図である。 図４は、第１実施形態の半導体装置の製造方法の一例を示すフロー図である。 図５（ａ）および図５（ｂ）は、第１実施形態の半導体装置の製造方法を示す模式断面図である。 図６（ａ）および図６（ｂ）は、第１実施形態の半導体装置の製造方法を示す模式断面図である。 図７（ａ）および図７（ｂ）は、第１実施形態の半導体装置の製造方法を示す模式断面図である。 図８（ａ）および図８（ｂ）は、第１実施形態の半導体装置の製造方法を示す模式断面図である。 図９は、第２実施形態の半導体装置の模式断面図である。 図１０は、第３実施形態の半導体装置の模式断面図である。 図１１（ａ）および図１１（ｂ）は、第３実施形態の半導体装置を示す模式断面図である。 図１２（ａ）および図１２（ｂ）は、第３実施形態の半導体装置を示す模式断面図である。 図１３（ａ）および図１３（ｂ）は、第３実施形態の半導体装置を示す模式断面図である。 図１４は、第３実施形態の半導体装置を示す模式断面図である。 図１５は、第４実施形態の半導体装置の模式断面図である。
　以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。実施形態の半導体装置は、メモリセルアレイを有する半導体記憶装置である。
　（第１実施形態：半導体装置）
　図１は、第１実施形態の半導体装置のメモリセルアレイ１の模式斜視図である。図１において、基板１０の主面１０ａに対して平行な方向であって相互に直交する２方向をＸ方向（第１方向）およびＹ方向（第２方向）とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層体１００の積層方向）とする。
　　＜メモリセルアレイ１＞
　図１に示すように、第１実施形態の半導体装置は、メモリセルアレイ１を含む。メモリセルアレイ１は、例えば、基板１０の主面１０ａ上に設けられる。基板１０は、例えば、半導体基板である。半導体基板は、例えば、シリコンを含む。基板１０の導電型は、例えば、ｐ型である。
　メモリセルアレイ１は、積層体１００と、ソース線ＳＬと、上層配線８０と、複数の柱状部ＣＬと、複数のビット線ＢＬとを含む。積層体１００は、基板１０の主面１０ａ上に設けられる。積層体１００は、複数の電極層４１と、複数の絶縁体４０とを含む。
　電極層４１は、絶縁体４０を介して積層される。電極層４１は、導電物を含む。導電物は、例えば、タングステンを含む。絶縁体４０は、シリコン酸化膜等の絶縁物であってもよく、エアギャップを含んでもよい。電極層４１の積層数は、任意である。
　複数の電極層４１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤと、を含む。
　ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ソース側選択トランジスタＳＴＳは、例えば、積層体１００の最下層に設けられる。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ドレイン側選択トランジスタＳＴＤは、例えば、積層体１００の最上層に設けられる。ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが直列に接続される。ワード線ＷＬは、メモリセルＭＣのゲート電極である。電極層４１の積層数は、任意である。
　ソース線ＳＬは、積層体１００内に設けられる。ソース線ＳＬは、Ｚ方向およびＸ方向に延びる。ソース線ＳＬは、積層体１００を、Ｙ方向に複数に分離する。ソース線ＳＬによって分離された各領域は、"ブロック"とよばれる。
　ソース線ＳＬは、導電物を含む。導電物は、例えば、タングステンおよびチタンの少なくともいずれかを含む。ソース線ＳＬは、基板１０と電気的に接続される。
　上層配線８０は、ソース線ＳＬ上に設けられる。上層配線８０は、Ｙ方向に延びる。上層配線８０は、Ｙ方向に沿って並ぶ複数のソース線ＳＬと、電気的に接続される。上層配線８０は、図示しない周辺回路と電気的に接続される。
　柱状部ＣＬは、ソース線ＳＬによって分離された積層体１００内に設けられる。柱状部ＣＬは、Ｚ方向に延びる。柱状部ＣＬは、例えば、円柱状、または楕円柱状に形成される。柱状部ＣＬは、ブロック内に、例えば、千鳥格子状、または正方格子状に配置される。ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳおよびメモリセルＭＣは、柱状部ＣＬに配置される。
　ビット線ＢＬは、柱状部ＣＬ上に設けられる。ビット線ＢＬは、Ｙ方向に延びる。柱状部ＣＬの上端部は、第１コンタクト部Ｃｂおよび第２コンタクト部Ｖ１を介して、ビット線ＢＬの１つと電気的に接続される。各ビット線ＢＬは、各ブロックから１つずつ選ばれた柱状部ＣＬと、電気的に接続される。柱状部ＣＬの下端部は、基板１０を介して、ソース線ＳＬと電気的に接続される。
　　＜積層体１００＞
　図２は、第１実施形態の半導体装置の模式断面図である。
　図３（ａ）～図３（ｃ）は、第１実施形態の半導体装置の柱状部を示す模式断面図である。
　図３（ａ）は、図２に示すＡ１－Ａ２線による断面を示す模式断面図である。図３（ｂ）は、図２に示すＢ１－Ｂ２線による断面を示す模式断面図である。図３（ｃ）は、図２に示すＣ１－Ｃ２線による断面を示す模式断面図である。
　図２に示すように、積層体１００は、第１積層部１００ａと、連結部４５と、第２積層部１００ｂとを含む。第１積層部１００ａは、基板１０上に設けられる。連結部４５は、第１積層部１００ａ上に設けられる。第２積層部１００ｂは、連結部４５上に設けられる。各積層部１００ａ、１００ｂの積層数は、任意である。Ｚ方向に沿って、連結部４５の厚さは、例えば、１層の絶縁体４０の厚さよりも厚い。
　連結部４５は、高誘電体層７５を含む。高誘電体層７５として、比誘電率の高い材料が用いられる。例えば、高誘電体層７５は、シリコン炭窒化物、ハフニウム酸化物、ジルコニウム酸化物、およびアルミニウム酸化物からなる群より選択された１つ以上を含む。高誘電体層７５として、例えば、炭素含有シリコン窒化層、ケイ酸ハフニウム層、ケイ酸アルミニウム層、ケイ酸ジルコニウム層等が用いられてもよい。高誘電体層７５の比誘電率は、絶縁体４０の比誘電率よりも高い。第１実施形態では、高誘電体層７５は、連結部４５全体に設けられる。
　第１積層部１００ａおよび第２積層部１００ｂは、ダミーワード線ＷＬＤとして機能する電極層４１を含んでいてもよい。例えば、第１積層部１００ａにおいては、連結部４５に最も近い電極層４１がダミーワード線ＷＬＤとして機能する。例えば、第２積層部１００ｂにおいては、連結部４５に最も近い電極層４１がダミーワード線ＷＬＤとして機能する。
　　＜柱状部ＣＬ＞
　柱状部ＣＬは、第１部分ＣＬａと、中間部ＣＬｍと、第２部分ＣＬｂとを含む。第１部分は、第１積層部１００ａ内に設けられる。中間部ＣＬｍは、連結部４５内に設けられる。第２部分ＣＬｂは、第２積層部１００ｂ内に設けられる。
　中間部ＣＬｍは、第１部分ＣＬａと、第２部分ＣＬｂと、を接続する。図３（ａ）～図３（ｃ）に示すように、Ｚ方向から見て、中間部ＣＬｍの最大径Ｒｍは、第１部分ＣＬａの上端の径Ｒａよりも大きい。Ｚ方向から見て、中間部ＣＬｍの最大径Ｒｍは、第２部分ＣＬｂの下端の径Ｒｂよりも大きい。隣接する２つの柱状部ＣＬにおいて、各中間部ＣＬｍの間の最短距離Ｄ１は、各第２部分ＣＬｂの下端の間の距離Ｄ２よりも短い。
　柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、コア層５０とを含む。メモリ膜３０、半導体ボディ２０およびコア層５０は、Ｚ方向に延びる。
　メモリ膜３０の形状は、例えば、筒状である。半導体ボディ２０は、メモリ膜３０上に設けられる。コア層５０は、半導体ボディ２０に囲まれる。
　メモリ膜３０は、ブロック絶縁膜３１と、電荷蓄積部３２と、トンネル絶縁膜３３と、を含む。ブロック絶縁膜３１は、半導体ボディ２０と、積層体１００との間に設けられる。電荷蓄積部３２は、半導体ボディ２０と、ブロック絶縁膜３１との間に設けられる。トンネル絶縁膜３３は、半導体ボディ２０と、電荷蓄積部３２との間に設けられる。
　ブロック絶縁膜３１は、例えば、シリコン酸化物を含む。ブロック絶縁膜３１は、例えば、消去動作のとき、電極層４１から電荷蓄積部３２への電荷のバックトンネリングを抑制する。
　電荷蓄積部３２は、例えば、シリコン窒化物を含む。電荷蓄積部３２は、シリコン窒化物の他、ハフニウム酸化物を含んでもよい。電荷蓄積部３２は、膜中に、電荷をトラップするトラップサイトを含む。電荷は、トラップサイトにトラップされる。メモリセルＭＣのしきい値は、電荷蓄積部３２中にトラップされた電荷の有無、又は量によって、変化する。これにより、メモリセルＭＣは、情報を保持する。
　トンネル絶縁膜３３は、例えば、シリコン酸化物を含む。トンネル絶縁膜３３は、電荷蓄積部３２と半導体ボディ２０との間の電位障壁である。トンネル絶縁膜３３は、半導体ボディ２０から電荷蓄積部３２に電荷を注入するとき（書き込み動作）、および電荷蓄積部３２から半導体ボディ２０に電荷を放出させるとき（消去動作）、電荷がトンネリングする。
　半導体ボディ２０は、基板１０と電気的に接続される。半導体ボディ２０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。コア層５０は、半導体ボディ２０上に設けられる。コア層５０は、例えば、シリコン酸化物を含む。
　柱状部ＣＬは、積層体１００に形成されたホール内に設けられる。積層体１００の積層数が増加に伴って、ホールの形成は困難になる。ホールの形成を容易にする方法の一つとして、積層体（積層部１００ａ、積層部１００ｂなど）と、ホールとを複数回に分けて形成する方法がある。各積層部１００ａ、１００ｂに形成された各ホールは、連結部４５内で連通する。
　連結部４５では、形成されるホールの径は拡大される。これにより、各ホールの接続は容易になる。連結部４５の上に形成されるホールの加工マージンを確保するため、連結部４５の膜厚は、絶縁体４０よりも厚い。連結部４５を十分に厚く設けることで、例えば、上部のホールが連結部４５の下層（電極層４１など）に突き抜けることが抑制される。
　しかしながら、電極層４１から半導体ボディ２０に与えられるフリンジ電界の強度は、絶縁体４０および連結部４５の膜厚に依存する。
　連結部４５が、絶縁体４０と同じ材料（例えば、シリコン酸化物）から成る場合が考えられる。この場合、連結部４５内の半導体ボディ２０に与えられるフリンジ電界の強度は、絶縁体４０に囲まれた半導体ボディ２０に与えられるフリンジ電解の強度と比較して、弱い。この結果、連結部４５内の半導体ボディ２０の抵抗は、各積層部１００ａ、１００ｂの半導体ボディ２０の抵抗に比較して、高くなり、セル電流の低下を引き起こし得る、という事情がある。加えて、連結部４５内の半導体ボディ２０は、角部２０ｐを有する。角部２０ｐでは、角部２０ｐの周辺と比較して、電極層４１から与えられるフリンジ電界が集中し易い。このため、連結部４５内の半導体ボディ２０には、各積層部１００ａ、１００ｂ内の半導体ボディ２０に比較して、チャネル（反転層）が誘起され難い。これにより、角部２０ｐ周辺にチャネルを誘起するとき、電極層４１に高い電圧を印加する必要がある、という事情がある。
　これに対し、第１実施形態では、連結部４５として、高誘電体層７５が用いられる。このため、連結部４５内の半導体ボディ２０に与えられるフリンジ電界の強度を、高めることができる。これにより、連結部４５内の半導体ボディ２０の抵抗は、連結部４５として絶縁体４０と同じ材料を用いる場合と比較して、低い。この結果、セル電流の低下を抑制することができる。
　角部２０ｐの周辺は、高誘電体層７５に囲まれている。このため、角部２０ｐの周辺は、高誘電体層７５に囲まれていない場合と比較して、チャネルを誘起し易い。これにより、電極層４１に高い電圧を印加する必要がなく、半導体ボディ２０にチャネルの誘起を容易に行うことができる。
　（第１実施形態：製造方法）
　第１実施形態の半導体装置の製造方法の一例を、説明する。
　図４は、第１実施形態の半導体装置の製造方法の一例を示すフロー図である。
　図５（ａ）～図８（ｂ）は、第１実施形態の半導体装置の製造方法を示す模式断面図である。
　　＜第１積層部１００ａｆの形成＞
　図５（ａ）に示すように、基板１０上に、第１積層部１００ａｆを形成する（ステップＳ１１０）。第１積層部１００ａｆは、置換部材４１ｆと、絶縁体４０とが交互に積層されることで形成される。例えば、置換部材４１ｆと、絶縁体４０とはＺ方向に沿って交互に積層される。置換部材４１ｆは、後に電極層４１に置換される部材である。置換部材４１ｆの材料は、絶縁体４０とエッチング選択比をとることができる材料から選ばれる。例えば、絶縁体４０としてシリコン酸化物を選んだとき、置換部材４１ｆには、シリコン窒化物が選ばれる。
　　＜連結部４５の形成＞
　第１積層部１００ａｆ上に、連結部４５を形成する（ステップＳ１２０）。第１実施形態では、連結部４５として、高誘電体層７５が形成される。高誘電体層７５として、絶縁体４０よりも高い比誘電率を有する高誘電体が選択される。例えば、高誘電体層７５は、シリコン炭窒化物、ハフニウム酸化物、ジルコニウム酸化物、およびアルミニウム酸化物からなる群より選択された１つ以上を含む材料を用いて形成される。例えば、高誘電体層７５のＺ方向における厚さは、絶縁体４０のＺ方向における厚さよりも厚く形成される。
　　＜第１ホールＭＨａの形成＞
　図５（ｂ）に示すように、第１ホールＭＨａを形成する（ステップＳ１３０）。第１ホールＭＨａは、連結部４５および第１積層部１００ａｆ内をＺ方向に延びる。第１ホールＭＨａは、連結部４５および第１積層部１００ａｆを貫通し、基板１０に達する。例えば、第１ホールＭＨａは、ＲＩＥ（反応性イオンエッチング）などの異方性エッチングによって形成される。
　　＜第１犠牲膜６１の形成＞
　図６（ａ）に示すように、第１ホールＭＨａ内に第１犠牲膜６１を形成する（ステップＳ１４０）。第１犠牲膜６１は、基板１０上面から連結部４５の途中まで形成される。第１犠牲膜６１として、例えば、アモルファスシリコンが選択される。
　　＜リセス部４５ｒの形成＞
　図６（ｂ）に示すように、第１ホールＭＨａに露出した連結部４５の側面を後退させる。これにより、連結部４５にリセス部４５ｒが形成される（ステップＳ１５０）。リセス部４５ｒは、例えば、第１ホールＭＨａに露出した連結部４５の側面に等方性エッチングを施すことによって形成される。
　　＜第２犠牲膜６２の形成＞
　図７（ａ）に示すように、リセス部４５ｒ内に、第２犠牲膜６２を形成する（ステップＳ１６０）。第２犠牲膜６２により、リセス部４５ｒは埋め込まれる。第２犠牲膜６２の上面は、連結部４５の上面と同一平面をなす。第２犠牲膜６２として、例えば、アモルファスシリコンが選択される。
　　＜第２積層部１００ｂｆの形成＞
　図７（ｂ）に示すように、連結部４５上および犠牲膜６１上に、第２積層部１００ｂｆを形成する（ステップＳ１７０）。第２積層部１００ｂｆは、第１積層部１００ａｆと同様に、置換部材４１ｆと、絶縁体４０とが交互に積層された状態である。これにより、第１積層部１００ａｆ、連結部４５および第２積層部１００ｂｆを含む積層体１００ｆが形成される。
　　＜第２ホールＭＨｂの形成＞
　第２積層部１００ｂ内に、第２ホールＭＨｂを形成する（ステップＳ１８０）。第２ホールＭＨｂは、第２積層部１００ｂを貫通し、第２犠牲膜６２に達する。このとき、Ｚ方向から見て、第２犠牲膜６２の最大径は、第２ホールＭＨｂの下端の径よりも大きい。これにより、第２ホールＭＨｂの位置ずれに対する許容範囲を拡大できる。例えば、第２ホールＭＨｂは、ＲＩＥ（反応性イオンエッチング）などの異方性エッチングによって形成される。
　　＜第１犠牲膜６１および第２犠牲膜６２の除去＞
　図８（ａ）に示すように、第２ホールＭＨｂを介して、第１犠牲膜６１および第２犠牲膜６２を除去する（ステップＳ１９０）。これにより、第２ホールＭＨｂは、リセス部４５ｒを介して第１ホールＭＨａとつながる。これにより、第１ホールＭＨａ、リセス部４５ｒおよび第２ホールＭＨｂは、ホールＭＨとなる。
　　＜柱状部ＣＬの形成＞
　図８（ｂ）に示すように、ホールＭＨ内に図３に示した柱状部ＣＬを形成する（ステップＳ２００）。柱状部ＣＬは、メモリ膜３０の形成工程と、半導体ボディ２０の形成工程と、コア層５０の形成工程とを経て形成される。半導体ボディ２０は、基板１０と接する。
　　＜電極層７０、配線層ＬＩ、ビット線ＢＬ等の形成＞
　図１および図２に示すように、積層体１００内の置換部材４１ｆを除去する。置換部材４１ｆが除去された空間に電極層４１を形成する（ステップＳ２１０）。例えば、積層体１００を分断するスリットＳＴを形成する。スリットＳＴは、例えば、Ｘ方向及びＺ方向に広がる。このスリットＳＴにエッチャントを供給することにより、置換部材４１ｆは除去される。電極層４１は、スリットＳＴを介して、置換部材４１ｆが除去された空間に設けられる。これにより、第１積層部１００ａｆは、第１積層部１００ａとなる。第２積層部１００ｂｆは、第２積層部１００ｂとなる。積層体１００ｆは、積層体１００となる。
　図１に示すように、スリットＳＴの側壁に絶縁膜（図示せず）を形成する。スリットＳＴ内にソース線ＳＬを形成する。ソース線ＳＬは、基板１０を介して半導体ボディ２０と電気的に接続される。
　積層体１００上に、上層配線８０、ビット線ＢＬ等を形成し、第１実施形態の半導体装置が形成される。
　なお、上述した製造方法は、置換部材４１ｆの代わりに、金属部材（例えばタングステン）を選択した場合においても実施することが可能である。これにより、置換部材４１ｆを除去する工程と、電極層４１を形成する工程とを削減できる。また、後述する実施形態においても、置換部材４１ｆの代わりに金属部材を選択してもよい。
　積層体（積層部）の形成とホールの形成とを２回に分けて行うことで、ホール形成が容易になる。加えて、連結部４５として、高誘電体層７５が形成される。これにより、セル電流の低下も抑制することができる。角部２０ｐの周囲には、高誘電体層７５が形成されている。これにより、半導体ボディ２０にチャネルの誘起を容易に行うことができる。
　（第２実施形態：半導体装置）
　図９は、第２実施形態の半導体装置の模式断面図である。
　図９に示すように、第２実施形態の半導体装置には、３つ以上の積層部（例えば、第１積層部１００ａ、第２積層部１００ｂ、第３積層部１００ｃおよび第４積層部１００ｄなど）が設けられている。各積層部（例えば、第１～第４積層部１００ａ～１００ｄ）は、基板１０上にＺ方向に沿って積み上げられている。各積層部の間には、連結部４５（例えば、第１～第３連結部４５ａ～４５ｃ）として、高誘電体層（第１～第３高誘電体層７５ａ～７５ｃ）が設けられている。
　第２実施形態においても、連結部（例えば、第１～第３連結部４５ａ～４５ｃ）として、高誘電体層（第１～第３高誘電体層７５ａ～７５ｃ）が用いられる。このため、連結部が複数設けられた場合においても、セル電流の低下を抑制することができる。また、角部２０ｐの周辺には、高誘電体層７５が設けられる。このため、半導体ボディ２０にチャネルの誘起を容易に行うことができる。
　（第２実施形態：製造方法）
　第２実施形態の半導体装置は、積層部の形成とホールの形成を複数回繰り返すことにより形成することができる。
　積層体（積層部）の形成とホールの形成を複数回に分けて行うことで、ホール形成が容易になる。加えて、第２実施形態においても、連結部（例えば、第１～第３連結部４５ａ～４５ｃ）として、高誘電体層７５（第１～第３高誘電体層７５ａ～７５ｃ）が形成される。これにより、セル電流の低下も抑制することができる。
　（第３実施形態：半導体装置）
　図１０は、第３実施形態の半導体装置の模式断面図である。
　図１０に示すように、第３実施形態の半導体装置が、第１実施形態の半導体装置と異なるところは、連結部４６が、絶縁層７６および７７を含むこと、および高誘電体層７５が、突出部７５ｐを有すること、である。絶縁層７６は、第１積層部１００ａと第２積層部１００ｂとの間に設けられる。絶縁層７７は絶縁層７６と第２積層部１００ｂとの間に設けられる。高誘電体層７５は、絶縁層７６と絶縁層７７との間に設けられる。
　突出部７５ｐは略円状である。突出部７５ｐは、中間部ＣＬｍの一部を囲んでいる。例えば、突出部７５ｐの一部は、半導体ボディ２０と接する。Ｚ方向から見て、突出部７５ｐに囲まれた中間部ＣＬｍの最大径Ｒ１は、絶縁層７７に囲まれた中間部ＣＬｍの最大径Ｒ２よりも小さい。Ｚ方向から見て、突出部７５ｐに囲まれた中間部ＣＬｍの最大径Ｒ１は、第１部分ＣＬａの下端の径Ｒ３よりも小さい。このとき、隣接する２つの柱状部ＣＬにおいて、高誘電体層７５に囲まれた中間部ＣＬｍの最短距離Ｄ３は、第１部分ＣＬａの上端の距離Ｄ４よりも長い。Ｚ方向から見て、突出部７５ｐは、第１積層部１００ａ内のメモリ膜３０と重なる。
　第３実施形態においても、連結部４６は、高誘電体層７５を含む。これにより、セル電流の低下を抑制することができる。また、角部２０ｐの周辺には、高誘電体層７５が設けられる。このため、半導体ボディ２０にチャネルの誘起を容易に行うことができる。
　（第３実施形態：製造方法）
　第３実施形態の半導体装置の製造方法の一例を、説明する。
　図１１（ａ）～図１４は、第３実施形態の半導体装置を示す模式断面図である。
　　＜第１積層部１００ａｆ～第１ホールＭＨａの形成＞
　例えば、図５（ａ）を参照して説明した製造方法に従って、第１ホールＭＨａを形成する工程までを実施し（ステップＳ１１０～Ｓ１３０）、図１１（ａ）に示す構造を得る。このとき、連結部４６は、第１積層部１００ａｆ上に、絶縁層７６を形成する工程と、高誘電体層７５を形成する工程と、高誘電体層７５上に、絶縁層７７を形成する工程とを経て形成される。絶縁層７６および絶縁層７７として、絶縁体４０と同じ材料が選択される。例えば、絶縁層７６および絶縁層７７として、シリコン酸化物が選択される。
　　＜犠牲膜６１の形成＞
　例えば、図５（ｂ）および図６（ａ）を参照して説明した製造方法に従って、第１犠牲膜６１を形成する工程までを実施し（ステップＳ１４０）、図１１（ｂ）に示す構造を得る。リセス部４６ｒは、絶縁層７７を後退させ、形成される。
　　＜第２積層部１００ｂｆの形成～犠牲膜６１の除去＞
　例えば、図６（ｂ）および図７（ａ）を参照して説明した製造方法に従って、第１犠牲膜６１を除去し、ホールＭＨを形成する工程までを実施する（ステップＳ１５０～Ｓ１９０）。その後、ホールＭＨに露出した置換部材４１ｆの側面、絶縁体４０の側面および絶縁層７６の側面を後退させ、図１２（ａ）に示す構造を得る。
　図１２（ｂ）に示すように、ホールＭＨ内の第１積層部１００ａｆ、第２積層部１００ｂｆ、絶縁層７６および絶縁層７７の露出面を後退させる。例えば、ホールＭＨの側面にエッチングを施す。これにより、ホールＭＨ内の第１積層部１００ａｆ、第２積層部１００ｂｆ、絶縁層７６および絶縁層７７の露出面は後退する。これにより、高誘電体層７５に、ホールＭＨ内に突出する突出部７５ｐが形成される。このときのエッチングは、例えば、エッチャントを変えて複数回に分けて行ってもよい。
　なお、置換部材４１ｆがシリコン窒化物であり、絶縁体４０、絶縁層７６および絶縁層７７がシリコン酸化物である場合、ホールＭＨ内に酸化剤を供給してもよい。これにより、ホールＭＨ内の置換部材４１ｆの露出面が酸化される。その後、エッチングを行うことで、第１積層部１００ａｆ、第２積層部１００ｂｆ、絶縁層７６および絶縁層７７の露出面を後退させてもよい。これにより、一括でホールＭＨを加工しつつ、ホールＭＨ内に凹凸が形成されることを抑制できる。
　　＜柱状部ＣＬの形成＞
　図１３（ａ）に示すように、ホールＭＨの内壁にメモリ膜３０を形成する。例えば、ホールＭＨの内壁に、ブロック絶縁膜３１を形成する。ブロック絶縁膜３１上に電荷蓄積部３２を形成する。電荷蓄積部３２上にトンネル絶縁膜３３を形成する。これにより、メモリ膜３０が形成される。
　図１３（ｂ）に示すように、メモリ膜３０上に第１半導体膜２０ａを形成する。その後、ＲＩＥなどの異方性エッチングによって、ホールＭＨの底に形成されたメモリ膜３０および第１半導体膜２０ａを除去する。このとき、ホールＭＨの側壁のメモリ膜３０および第１半導体膜２０ａは残留させる。これにより、ホールＭＨの底に基板１０の上面が露出する。ここで、第１ホールＭＨａの中心軸と第２ホールＭＨｂの中心軸とがずれている場合がある。この場合、ホールＭＨの側壁に形成されたメモリ膜３０の一部も除去される。これにより、ホールＭＨの側壁にメモリ膜３０の一部が除去されたリセス部３０ｒが形成される。リセス部３０ｒは、突出部７５ｐの側壁の一部に形成される。例えば、リセス部３０ｒが形成されることによって、突出部７５ｐの一部は、ホールＭＨ内に露出する。
　図１４に示すように、メモリ膜３０上およびリセス部３０ｒ内に第２半導体膜２０ｂを形成する。第１半導体膜２０ａと第２半導体膜２０ｂによって半導体ボディ２０が形成される。
　半導体ボディ２０上に、コア層５０を形成する。これにより、柱状部ＣＬが形成される（ステップＳ２００）。
　　＜電極層７０の形成～ビット線ＢＬ等の形成＞
　例えば、図２および図１を参照して説明した製造方法に従って、ビット線ＢＬ等を形成する工程までを実施し（ステップＳ２１０）、第４実施形態の半導体装置が形成される。
　突出部７５ｐを有する高誘電体層７５が設けられていない構成が考えられる。この場合、ホールＭＨの底に形成されたメモリ膜３０と同時に、第１ホールＭＨａの側壁に形成されたメモリ膜３０が除去される可能性がある。これにより、半導体ボディ２０を形成する際、電極層７０と短絡する可能性がある、という事情がある。
　これに対し、第３実施形態では、高誘電体層７５は、突出部７５ｐを有する。このとき、突出部７５ｐは、第１ホールＭＨａの側壁に形成されたメモリ膜３０上に形成される。このため、Ｚ方向から見て、第１ホールＭＨａの側壁に形成されたメモリ膜３０は、突出部７５ｐと重なる。ホールＭＨの底のメモリ膜３０を除去する際に、突出部７５ｐは庇の役割を果たす。これにより、第１ホールＭＨａの側壁に形成されたメモリ膜３０が除去されることが抑制される。これにより、半導体ボディ２０と、電極層７０との間の短絡の発生を抑制することができる。
　また、第３実施形態では、絶縁層７６は、高誘電体層７５と、第２積層部１００ｂとの間に設けられる。これにより、半導体ボディ２０と、半導体ピラー１１との接続部分（図１３（ａ）のリセス部３０ｒ）が形成されるときに、第１積層部１００ａ内のメモリ膜３０を除去する可能性を低減することができる。
　（第４実施形態：半導体装置）
　図１５は、第４実施形態の半導体装置の模式断面図である。
　図１５に示すように、第４半導体装置が、第４実施形態の半導体装置と異なるところは、基板１０と、柱状部ＣＬとの間に、半導体ピラー１１が設けられること、である。
　　＜半導体ピラー１１＞
　積層体１００内には、半導体ピラー１１が設けられる。半導体ピラー１１は、基板１０と、半導体ボディ２０と、に接している。半導体ピラー１１は、電極層４１の少なくとも１つに囲まれる。半導体ピラー１１は、例えば、基板１０の上面からエピタキシャル成長法により形成される。
　第４実施形態においても、連結部４６が、高誘電体層７５を含む。これにより、セル電流の低下を抑制することができる。また、角部２０ｐの周辺には、高誘電体層７５が設けられる。このため、半導体ボディ２０にチャネルの誘起を容易に行うことができる。
　以上、上述した各実施形態によれば、セル電流の低下を抑制することができる半導体装置を提供する。
　以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明及びその等価物の範囲に含まれる。

Claims (20)

  1. 　　絶縁体を介して第１方向に積層された複数の電極層を含む第１積層部と、
    　　絶縁体を介して第１方向に積層された複数の電極層を含み、前記第１積層部に対して前記第１方向に離間して配置された第２積層部と、
    　　前記第１積層部と、前記第２積層部と、の間に設けられ、前記絶縁体よりも高い比誘電率を有する高誘電体層、を含む連結部と、
    　を含む積層体と、
    　　前記第１積層部内に設けられ、第１方向に延びる第１部分と、
    　　前記第２積層部内に設けられ、前記第１方向に延びる第２部分と、
    　　前記連結部内に設けられ、前記第１部分と、前記第２部分と、に接続する中間部と、
    　を含む柱状部と、
    　を備えた半導体装置。
  2. 　前記高誘電体層は、前記連結部内全体に設けられた請求項１記載の半導体装置。
  3. 　前記連結部は、前記高誘電体層と、前記第２積層部と、の間に絶縁層を含み、
    　前記第１方向から見て、前記高誘電体層に囲まれた部分の前記中間部の最大径は、前記第１部分の下端の径よりも小さい請求項１記載の半導体装置。
  4. 　前記第１方向から見て、前記中間部の最大径は、前記第２部分の下端の径よりも大きい請求項１記載の半導体装置。
  5. 　前記高誘電体層は、ハフニウム酸化物、アルミニウム酸化物、シリコン炭窒化物、およびジルコニウム酸化物からなる群より選択された少なくとも１つを含む請求項１記載の半導体装置。
  6. 　前記第１方向に沿って、前記高誘電体層の厚さは、前記絶縁体の厚さよりも厚い請求項１記載の半導体装置。
  7. 　前記柱状部は、
    　　前記第１方向に延びる半導体ボディと、
    　　前記半導体ボディと、前記第１積層部と、の間および前記半導体ボディと、前記第２積層部と、の間に設けられた電荷蓄積部と、
    　を含む請求項１記載の半導体装置。
  8. 　前記半導体ボディは、前記連結部に囲まれた角部を有する請求項７記載の半導体装置。
  9. 　　第１電極層と、
    　　前記第１電極層上に、第１絶縁体を介して設けられ、前記第１絶縁体よりも高い比誘電率を有する高誘電体層を含む連結部と、
    　　前記連結部上に、第２絶縁体を介して設けられた第２電極層と、
    　を含む積層体と、
    　前記積層体内に設けられ、前記積層体の第１方向に延び、隣接する第１柱状部および第２柱状部と、
    　を備え、
    　前記連結部に囲まれた部分における前記第１柱状部と、前記第２柱状部と、の間の最短距離は、前記第２絶縁体に囲まれた部分における前記第１柱状部と、前記第２柱状部と、の間の最短距離よりも短い半導体装置。
  10. 　前記高誘電体層は、前記連結部内全体に設けられた請求項９記載の半導体装置。
  11. 　前記連結部は、前記高誘電体層と、前記第２絶縁体と、の間に絶縁層を含み、
    　前記高誘電体層に囲まれた部分における前記第１柱状部と、前記第２柱状部と、の間の最短距離は、前記第１絶縁体に囲まれた部分における前記第１柱状部と、前記第２柱状部と、の間の最短距離よりも長い請求項９記載の半導体装置。
  12. 　前記高誘電体層は、ハフニウム酸化物を含む請求項９記載の半導体装置。
  13. 　前記高誘電体層の厚さは、前記第１絶縁体の厚さおよび前記第２絶縁体の厚さよりも厚い請求項９記載の半導体装置。
  14. 　前記柱状部内に設けられ、前記第１方向に延びる半導体ボディと、
    　前記半導体ボディと、第１電極層と、の間および前記半導体ボディと、前記第２電極層と、の間に設けられた電荷蓄積部と、
    　をさらに備えた請求項９記載の半導体装置。
  15. 　前記半導体ボディは、前記連結部に囲まれた角部を有する請求項１４記載の半導体装置。
  16. 　絶縁体を介して積層された複数の置換部材を含む第１積層部を形成する工程と、
    　前記第１積層部上に、前記絶縁体よりも高い比誘電率を有する高誘電体層を含む連結部を形成する工程と、
    　前記連結部および前記第１積層部を貫通する第１ホールを形成する工程と、
    　前記第１ホール内に犠牲膜を形成する工程と、
    　前記連結部上および前記犠牲膜上に、前記絶縁体を介して積層された前記複数の置換部材を含む第２積層部を形成する工程と、
    　前記第２積層部を貫通し、前記犠牲膜に達する第２ホールを形成する工程と、
    　前記第２ホールを介して前記犠牲膜を除去する工程と、
    　前記第１ホールの側壁および前記第２ホールの側壁に、柱状部を形成する工程と、
    　を備えた半導体装置の製造方法。
  17. 　前記犠牲膜を形成する工程は、
    　　前記第１積層部内から前記連結部内の一部までの前記第１ホール内に、第１犠牲膜を形成する工程と、
    　　前記第１ホールに露出した前記連結部の側面を後退させ、リセス部を形成する工程と、
    　　前記リセス部に、第２犠牲膜を形成する工程と、
    　を含む請求項１６記載の半導体装置の製造方法。
  18. 　前記犠牲膜を除去する工程の後、前記第１ホールおよび前記第２ホールを介して、前記複数の置換部材の側面を後退させる工程をさらに備えた請求項１６記載の半導体装置の製造方法。
  19. 　前記複数の置換部材の側面を後退させる工程は、
    　　前記第１ホール及び前記第２ホール内に酸化剤を供給する工程と、
    　　前記第１ホールおよび前記第２ホール内にエッチャントを導入する工程と、
    　を含む請求項１８記載の半導体装置の製造方法。
  20. 　前記連結部を形成する工程は、前記高誘電体層の厚さを、前記絶縁体の厚さよりも厚く形成することを含む請求項１６記載の半導体装置の製造方法。
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