JP2012151187A - 半導体記憶装置の製造方法 - Google Patents

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Abstract

【課題】製造が容易なＮＡＮＤ型半導体記憶装置の製造方法を提供する。
【解決手段】製造方法は、基板１０１上に第１絶縁膜１０５及び第２絶縁膜１０６を交互に積層して積層体１１０を形成する工程と、第１絶縁膜１０５及び第２絶縁膜１０６の積層方向に延び、積層体１１０を貫通する貫通孔１１４を形成する工程と、貫通孔１１４の内面上に、ＭＯＮＯＳ１１６を構成するブロック絶縁膜、チャージトラップ膜及びトンネル誘電体膜の少なくとも一部を形成する工程と、トンネル誘電体膜上にチャネル半導体１１７を形成する工程と、積層体１１０にトレンチ１２１を形成する工程と、トレンチ１２１を介してエッチングを施すことにより、第２絶縁膜１０６を除去する工程と、第２絶縁膜１０６を除去した後の空間内に導電材料を埋め込む工程と、を備える。
【選択図】図５

Description

本発明の実施形態は、半導体記憶装置の製造方法に関する。
近年、ＮＡＮＤ型フラッシュメモリの分野では、リソグラフィ技術の解像度の限界に制約されることなく高集積化を達成することが可能なデバイスとして、積層型メモリが注目されている。例えば、複数枚の平板形状の電極膜と絶縁膜とが交互に積層され、積層方向に延びる半導体部材がこれらの電極膜及び絶縁膜を貫き、電極膜と半導体部材との間に絶縁性の電荷蓄積層が設けられた半導体記憶装置が提案されている。しかしながら、このような半導体記憶装置を製造する際には、電極膜と絶縁膜からなる積層体に、半導体部材を埋め込むための貫通孔を形成する必要があるが、この貫通孔の形成が困難であるという問題がある。
特開２００９−１４６９５４号公報
本発明の目的は、製造が容易な半導体記憶装置の製造方法を提供することである。
実施形態に係る半導体記憶装置の製造方法は、基板上に第１絶縁膜及び第２絶縁膜を交互に積層して積層体を形成する工程と、前記第１絶縁膜及び前記第２絶縁膜の積層方向に延び、前記積層体を貫通する貫通孔を形成する工程と、前記貫通孔の内面上に、ＭＯＮＯＳを構成するブロック絶縁膜、チャージトラップ膜及びトンネル誘電体膜の少なくとも一部を形成する工程と、前記トンネル誘電体膜上にチャネル半導体を形成する工程と、前記積層体にトレンチを形成する工程と、前記トレンチを介してエッチングを施すことにより、前記第２絶縁膜を除去する工程と、前記第２絶縁膜を除去した後の空間内に導電材料を埋め込む工程と、を備える。
実施形態に係る半導体記憶装置の製造方法は、基板上に第１絶縁膜及び第２絶縁膜を交互に積層して積層体を形成する工程と、前記第１絶縁膜及び前記第２絶縁膜の積層方向に延び、前記積層体を貫通する貫通孔を形成する工程と、前記貫通孔の内面上にトンネル誘電体膜を形成する工程と、前記トンネル誘電体膜上にチャネル半導体を形成する工程と、前記積層体にトレンチを形成する工程と、前記トレンチを介してエッチングを施すことにより、前記第２絶縁膜を除去する工程と、前記第２絶縁膜を除去した後の空間の内面上にチャージトラップ膜及びチャージブロック膜をこの順に堆積させる工程と、前記空間内に導電材料を埋め込む工程と、を備える。
第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体記憶装置を例示する断面図である。 第１の実施形態に係る半導体記憶装置のメモリセル周辺を例示する斜視図である。 第１の実施形態に係る半導体記憶装置のメモリセル周辺を例示する断面図である。 第１の実施形態の第１の変形例に係る半導体記憶装置のメモリセル周辺を例示する断面図である。 第１の実施形態の第２の変形例に係る半導体記憶装置のメモリセル周辺を例示する断面図である。 第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第２の実施形態に係る半導体記憶装置を例示する断面図である。 第２の実施形態に係る半導体記憶装置のメモリセル周辺を例示する斜視図である。 第２の実施形態に係る半導体記憶装置のメモリセル周辺を例示する断面図である。 第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第３の実施形態に係る半導体記憶装置を例示する断面図である。 第３の実施形態に係る半導体記憶装置のメモリセル周辺を例示する斜視図である。 第３の実施形態に係る半導体記憶装置のメモリセル周辺を例示する断面図である。 第３の実施形態に係る半導体記憶装置の製造プロセスと、一般的なＤＲＡＭの製造プロセスとを模式的に示す図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
本実施形態は、積層されたメモリセルを形成するために、電極間絶縁膜となるＮＳＧ（Non-doped silicate glass）膜と犠牲絶縁膜となるＢＳＧ（Boron-doped silicate glass）膜とを交互に積層し、その上に選択ゲート電極となるボロンドープ多結晶シリコン膜を積層し、その後一括加工することによりＮＯＭＯＳ構造を形成する例である。
図１〜図７は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、相互に直交する３断面を示し、
図８は、本実施形態に係る半導体記憶装置を例示する断面図であり、相互に直交する３断面を示し、
図９は、本実施形態に係る半導体記憶装置のメモリセル周辺を例示する斜視図であり、
図１０は、本実施形態に係る半導体記憶装置のメモリセル周辺を例示する断面図である。
図１に示すように、シリコン基板１０１を用意する。シリコン基板１０１においては、メモリセルが形成されるメモリセル部と、メモリセルを駆動するための周辺回路が形成される周辺回路部が設定されている。本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０１の上面に平行な方向であって、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とする。また、シリコン基板１０１の上面に対して垂直な方向を「Ｚ方向」とする。
周辺回路部においては、シリコン基板１０１の上面にトランジスタ等を形成することにより、周辺回路（図示せず）を形成する。一方、メモリセル部においては、シリコン基板１０１上にシリコン酸化膜１０２を形成し、その上にボロン（Ｂ）ドープ多結晶シリコン膜１０３を形成する。そして、リソグラフィ法及びＲＩＥ（reactive ion etching：反応性イオンエッチング）法により、ボロンドープ多結晶シリコン膜１０３を加工して、バックゲート電極ＢＧを形成する。次に、リソグラフィ法及びＲＩＥ法により、ボロンドープ多結晶シリコン膜１０３の上面にＹ方向に延びる短冊状の溝１０３ａを形成する。そして、全面に非晶質シリコン膜１０４を堆積させて、リセスすることにより、非晶質シリコン膜１０４を溝１０３ａ内のみに残留させる。
次に、全面に、ノンドープのシリコン酸化物からなるＮＳＧ膜１０５と、ボロンドープのシリコン酸化物からなるＢＳＧ膜１０６とを、ＣＶＤ（chemical vapor deposition：化学気相成長）法によって交互に堆積させる。ＮＳＧ膜１０５は、完成後の半導体記憶装置において電極間絶縁膜となる膜であり、ＢＳＧ膜１０６は、後の工程において除去される犠牲絶縁膜である。ＮＳＧ膜１０５及びＢＳＧ膜１０６は１層ずつ交互に形成し、最上層がＮＳＧ膜１０５となるようにする。例えば、本実施形態においては、５層のＮＳＧ膜１０５と４層のＢＳＧ膜１０６を堆積させる。
次に、ボロンドープ多結晶シリコン膜１０７、シリコン酸化膜１０８、シリコン窒化膜１０９をこの順に形成する。ボロンドープ多結晶シリコン膜１０７は、完成後の半導体記憶装置において選択ゲート電極ＳＧとなる膜である。これにより、バックゲート電極ＢＧであるボロンドープ多結晶シリコン膜１０３上に、ＮＳＧ膜１０５、ＢＳＧ膜１０６、ボロンドープ多結晶シリコン膜１０７、シリコン酸化膜１０８及びシリコン窒化膜１０９からなる積層体１１０が形成される。
次に、積層体１１０上にメモリセル部を覆うレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしたＲＩＥと、このレジストパターンのスリミングとを繰り返し実行して、メモリセル部の端部において、積層体１１０を階段状に加工する。このとき、階段の各段において、ＮＳＧ膜１０５の上面が露出するようにする。その後、全面にＮＳＧ膜１１１を堆積させて積層体１１０を埋め込む。次に、ＮＳＧ膜１１１の上面を平坦化して、シリコン窒化膜１０９を露出させる。
次に、図２に示すように、ＰＥＣＶＤ法（plasma enhanced CVD：プラズマ化学気相成長法）により、全面にカーボン膜（図示せず）を形成し、リソグラフィ法及びＲＩＥ法によって、このカーボン膜をパターニングする。なお、カーボン膜は水素を含んだ炭素によって形成されている。次に、このカーボン膜をマスクとしてＲＩＥを施すことにより、積層体１１０を選択的に除去して、トレンチ１１２を形成する。トレンチ１１２は、Ｘ方向に延び、ボロンドープ多結晶シリコン膜１０３の溝１０３ａの長手方向（Ｙ方向）中央部の直上域を通過するように形成する。次に、全面にシリコン酸化物を堆積させて、上面を平坦化する。これにより、トレンチ１１２内にシリコン酸化物が残留し、シリコン酸化部材１１３が埋め込まれる。その後、カーボン膜を除去する。
次に、図３に示すように、ＰＥＣＶＤ法により、全面にカーボン膜（図示せず）を形成し、リソグラフィ法及びＲＩＥ法により、パターニングする。次に、パターニングされたカーボン膜をマスクとしてＲＩＥを施し、積層体１１０を選択的に除去する。これにより、積層体１１０にＺ方向に延びる貫通孔１１４が形成される。貫通孔１１４はＺ方向から見てマトリクス状に配列され、溝１０３ａのＹ方向両端部に到達する。次に、アンモニア／過酸化水素水溶液によるウェットエッチングを施して、溝１０３ａ内に埋め込まれた非晶質シリコン膜１０４（図２参照）を貫通孔１１４を介して除去する。これにより、１本の溝１０３ａに２本の貫通孔１１４が連通されたＵ字孔１１５が形成される。その後、カーボン膜を除去する。
次に、図４に示すように、ＡＬＤ（atomic layer deposition：原子層堆積）法又はＬＰＣＶＤ（low pressure chemical vapor deposition：低圧化学気相成長）法により、Ｕ字孔１１５の内面上にチャージブロック膜１１６ａ、チャージトラップ膜１１６ｂ及びトンネル誘電体膜１１６ｃ（図１０参照）をこの順に堆積させて、メモリ膜１１６を形成する。チャージブロック膜１１６ａは、半導体記憶装置の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜であり、高誘電率材料、例えば、誘電率がチャージトラップ膜１１６ｂを形成する材料の誘電率よりも高い材料によって形成し、例えば、ＡＬＤ法によってアルミナを堆積させて形成する。チャージトラップ膜１１６ｂは、電荷を蓄積する能力がある膜であり、例えば、電子のトラップサイトを含む膜であり、例えば、ＡＬＤ法によってシリコン窒化物を堆積させて形成する。トンネル誘電体膜１１６ｃは、通常は絶縁性であるが、半導体記憶装置の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、ＡＬＤ法によってＯＮＯ（oxide-nitride-oxide：酸化物−窒化物−酸化物）膜を堆積させて形成する。
次に、メモリ膜１１６上にボロンドープ多結晶シリコン膜１１７を形成する。ボロンドープ多結晶シリコン膜１１７は、メモリセルのチャネル半導体ＣＳとなる膜である。このとき、ボロンドープ多結晶シリコン膜１１７はＵ字孔１１５の内面に沿って筒状に堆積させる。これにより、Ｕ字孔１１５内に形状が筒状のチャネル半導体ＣＳが形成される。次に、例えばＡＬＤ法により、Ｕ字孔１１５内の残留部分、すなわち、筒状のボロンドープ多結晶シリコン膜１１７に囲まれた空間内に、シリコン酸化物１１８を埋め込む。これにより、Ｕ字孔１１５内に、外側から順に、チャージブロック膜１１６ａ、チャージトラップ膜１１６ｂ、トンネル誘電体膜１１６ｃ、ボロンドープ多結晶シリコン膜１１７（チャネル半導体ＣＳ）及びシリコン酸化物１１８が配置される。
次に、ＲＩＥを施して、Ｕ字孔１１５内に形成されたメモリ膜１１６、ボロンドープ多結晶シリコン膜１１７及びシリコン酸化物１１８を後退させて、Ｕ字孔１１５内の上部に凹部を形成する。次に、この凹部内に多結晶シリコン部材１１９を埋め込む。次に、リソグラフィ法及びイオン注入法により、多結晶シリコン部材１１９に砒素（Ａｓ）を導入し、ソース領域（図示せず）及びドレイン領域（図示せず）を形成する。
次に、図５に示すように、ＰＥＣＶＤ法により、全面にカーボン膜（図示せず）を形成し、リソグラフィ法及びＲＩＥ法によってパターニングする。次に、このパターニングされたカーボン膜をマスクとしてＲＩＥを施し、積層体１１０にトレンチ１２１を形成する。トレンチ１２１は、積層体１１０におけるＹ方向において隣り合うＵ字孔１１５間の部分に、Ｘ方向に延びるように形成し、積層体１１０を貫通させる。その後、カーボン膜を除去する。これにより、全てのＢＳＧ膜１０６がトレンチ１２１の内面において露出する。トレンチ１１２及び１２１により、Ｚ方向から見て、積層体１１０がゲート電極形状に分割される。そして、ボロンドープ多結晶シリコン膜１０７がトレンチ１２１及び１２１によって分割されることにより、選択ゲート電極ＳＧとなる。
次に、図６に示すように、熱燐酸によるウェットエッチングを行う。これにより、トレンチ１２１を介して、ＢＳＧ膜１０６（図５参照）を除去する。このとき、他の膜、例えば、ＮＳＧ膜１０５、メモリ膜１１６及びシリコン酸化部材１１３等はほとんど除去されない。この結果、ＢＳＧ膜１０６が形成されていた部分に空洞１２２が形成される。空洞１２２は、後の工程において制御ゲート電極の鋳型となる空間である。このとき、ＮＳＧ膜１１５は、メモリ膜１１６、チャネル半導体ＣＳ及びシリコン酸化物１１８からなる柱状構造体、並びに板状のシリコン酸化部材１１３によって支持される。
次に、図７に示すように、ＡＬＤ法によってタンタル窒化物（ＴａＮ）を堆積させ、次いで、ＣＶＤ法によってタングステン（Ｗ）を堆積させる。これにより、全面に（ＴａＮ／Ｗ）積層膜１２３が形成される。（ＴａＮ／Ｗ）積層膜１２３は空洞１２２内にも形成される。その後、ＮＦ３ガスを用いたガスエッチングによってエッチバックを行う。これにより、（ＴａＮ／Ｗ）積層膜１２３が空洞１２２内のみに残留し、制御ゲート電極ＣＧとなる。この結果、制御ゲート電極ＣＧとして、金属及び金属窒化物からなるメタルゲートが形成される。
次に、図８に示すように、ＴＥＯＳ（tetra ethyl ortho silicate）及びオゾン（Ｏ３）を原料としたＣＶＤを施すことにより、全面にシリコン酸化膜１２４を形成し、上面を平坦化する。シリコン酸化膜１２４は、トレンチ１２１内にも埋め込まれる。次に、シリコン酸化膜１２４における多結晶シリコン部材１１９の直上域及び積層体１１０の端部に形成された各段の直上域にコンタクトホールを形成し、ＣＶＤ法によりタングステン（Ｗ）を埋め込む。これにより、多結晶シリコン部材１１９又は各制御ゲート電極ＣＧに接続されたコンタクトプラグ１２５が形成される。
以後、通常の方法により、上部配線構造を形成する。すなわち、シリコン酸化膜１２４上にＸ方向に延びるソース線１２６を形成し、Ｕ字孔１１５の一方の上端部に接続されたコンタクトプラグ１２５に接続する。次に、ソース線１２６を覆うように層間絶縁膜１２７を形成する。次に、層間絶縁膜１２７内に、Ｕ字孔１１５の他方の上端部に接続されたコンタクトプラグ１２５に接続されるように、コンタクトプラグ１２８を形成する。次に、層間絶縁膜１２７上に、Ｙ方向に延びるビット線１２９を形成し、コンタクトプラグ１２８に接続する。次に、ビット線１２９を覆うように、層間絶縁膜１３０を形成し、その上に上層配線１３１を形成する。次に、上層配線１３１を覆うように、層間絶縁膜１３２を形成する。このようにして、半導体記憶装置１００が製造される。
図８、図９、図１０に示すように、このようにして製造された半導体記憶装置１００においては、シリコン基板１０１上に、（ＴａＮ／Ｗ）積層膜１２３からなる制御ゲート電極ＣＧと、ＮＳＧ膜１０５からなる電極間絶縁膜が交互に積層されており、その上に、ボロンドープ多結晶シリコン膜１０７からなる選択ゲート電極ＳＧが設けられている。また、これらの膜をボロンドープ多結晶シリコン膜１１７からなるチャネル半導体ＣＳが貫いている。更に、チャネル半導体ＣＳと制御ゲート電極ＣＧとの間、及び、チャネル半導体ＣＳと選択ゲート電極ＳＧとの間に、メモリ膜１１６が設けられている。そして、チャネル半導体ＣＳと制御ゲート電極ＣＧとの交差部分毎に、メモリセルが形成される。また、チャネル半導体ＣＳと選択ゲート電極ＳＧとの交差部分に、選択トランジスタが形成される。
次に、本実施形態の効果について説明する。
本実施形態においては、図１に示すように、主としてＮＳＧ膜１０５及びＢＳＧ膜１０６からなる積層体１１０を形成した後、図３に示すように、積層体１１０に貫通ホール１１４を形成し、その後、図６に示すように、ＢＳＧ膜１０６を除去し、図７に示すように、制御ゲート電極ＣＧを形成している。このため、貫通ホール１１４を形成する際には、積層体１１０の大部分は絶縁材料によって形成されている。この結果、導電膜と絶縁膜との積層体を加工する場合と比較して、容易に貫通孔を垂直に加工できる。
また、本実施形態においては、図６及び図７に示す工程において、ＢＳＧ膜１０６を（ＴａＮ／Ｗ）積層膜１２３に置換することによって制御ゲート電極ＣＧを形成している。このため、制御ゲート電極ＣＧを、メモリ膜１０６及びチャネル半導体ＣＳ（ボロンドープ多結晶シリコン膜１１７）よりも後に形成することができる。これにより、制御ゲート電極ＣＧとしてメタルゲートを採用することが容易になり、制御ゲート電極ＣＧの抵抗を低減することができる。一方、ＮＳＧ膜１０５は、そのまま電極間絶縁膜として利用できるため、製造プロセスの負荷が少ない。
更に、本実施形態においては、ＮＳＧ膜１０５とＢＳＧ膜１０６を交互に積層させて積層体１１０を形成し、これを一括加工することにより、貫通孔１１４を形成している。これにより、工程数を大きく増大させることなく、メモリセルを積層して単位面積当たりのビット容量を増加させることができる。このため、平面構造の微細化を行わなくても、メモリセルの集積度を向上させることができる。
更にまた、本実施形態においては、貫通孔１１４の内面上にチャージブロック膜、チャージトラップ膜、トンネル誘電体膜をこの順に積層させている。これにより、トンネル誘電体膜の曲率半径をチャージブロック膜の曲率半径よりも小さくし、トンネル誘電体膜により強く電界を集中させることができる。この結果、平面ＭＯＮＯＳ構造と比較して、書込消去特性を大幅に改善できると共に、ＭＬＣ（マルチレベルセル）動作を容易に実現することができる。
更にまた、本実施形態においては、貫通孔１１４内にメモリ膜１１６を配置しているため、貫通孔１１４の配列周期を短くすることができ、平面構造の微細化を図ることができる。
更にまた、積層体１１０においては、積層方向（Ｚ方向）について、ゲート電極（制御ゲート電極ＣＧ及び選択ゲート電極ＳＧ）並びにゲート電極間絶縁膜（ＮＳＧ膜１０５等）のみが積層されているため、ゲート電極の薄膜化及びゲート電極間絶縁膜の薄膜化を図ることにより、積層方向における集積度を容易に向上させることができる。すなわち、積層方向における薄膜化が容易であり、制御ゲート電極ＣＧの積層数を増やしても積層体１１０の高さの増加を抑えることができる。また、ＢＳＧ膜１０６の膜厚を制御することにより、制御ゲート電極ＣＧの電極長を任意に選択することができる。
更にまた、本実施形態においては、Ｕ字孔１１５内にチャネル半導体ＣＳを埋め込んでいるため、チャネル半導体ＣＳの形状もＵ字形とすることができる。これにより、１層のボロンドープ多結晶シリコン膜１０７を分割することによって形成した選択ゲート電極ＳＧによって、チャネル半導体ＣＳの両端部の導通を制御することができる。従って、選択ゲート電極を２層形成する場合と比較して、積層体１１０の積層数を低減することができる。
更にまた、本実施形態においては、ボロンドープ多結晶シリコン膜１０７によって選択ゲート電極ＳＧを形成している。これにより、選択トランジスタのゲート長、すなわち、選択ゲート電極ＳＧの膜厚を、制御ゲート電極ＣＧの膜厚から独立して設定することができる。この結果、選択トランジスタのカットオフ特性を十分に確保することが可能となる。
更にまた、本実施形態においては、メモリ膜１１６、チャネル半導体ＣＳ及び制御ゲート電極ＣＧ等を形成してメモリセルを形成した後で、コンタクトプラグ１２５を形成している。これにより、メモリセルの形成に伴ってコンタクトプラグ１２５が劣化することがない。
更にまた、本実施形態においては、チャネル半導体ＣＳを筒状に形成している。これにより、チャネル半導体の厚さがメモリセル間で均一になるため、メモリセル間におけるしきい値電圧（Ｖｔｈ）のばらつきを抑えることができる。
次に、第１の実施形態の第１の変形例について説明する。
図１１は、本変形例に係る半導体記憶装置のメモリセル周辺を例示する断面図である。
チャネル半導体ＣＳを共有し、Ｚ方向において隣り合う２つのメモリセルのうち、一方が選択セルとなり他方が非選択セルとなる場合、選択セルの制御ゲート電極ＣＧには高電圧の書込電圧Ｖｐｇｍが印加され、非選択セルの制御ゲート電極ＣＳに中電圧の導通電圧Ｖｐａｓｓが印加される。これにより、Ｚ方向に電界が発生し、メモリ膜１１６中のチャージトラップ膜に蓄積された電荷がＺ方向に移動してしまうことがある。このような現象を「プログラムディスターブ」という。
図１１に示すように、本変形例においては、図３に示す工程と図４に示す工程との間において、貫通孔１１４を介して等方エッチングを施すことにより、ＮＳＧ膜１０５を貫通孔１１４の内面から後退させている。これにより、メモリ膜１１６の一部をＺ方向におけるＢＳＧ膜１０６間に進入させている。その後の工程において、ＢＳＧ膜１０６は制御ゲート電極ＣＧに置換されるため、完成後の半導体記憶装置１００ａにおいては、メモリ膜１０６は制御ゲート電極ＣＧ間に侵入する。すなわち、チャージトラップ膜が積層方向（Ｚ方向）に対して垂直な方向に折り曲げられている。このため、本変形例に係る半導体記憶装置１００ａにおいては、チャージトラップ膜内に蓄積された電荷が、チャージトラップ膜内を移動しにくい。この結果、プログラムディスターブの発生を抑制することができ、データリテンションの劣化を防止することができる。本変形例における上記以外の製造方法、構成及び効果は、前述の第１の実施形態と同様である。
次に、第１の実施形態の第２の変形例について説明する。
図１２は、本変形例に係る半導体記憶装置のメモリセル周辺を例示する断面図である。
図１２に示すように、本実施形態に係る半導体記憶装置１００ｂにおいては、２つのチャージブロック膜１１６ａ及び１１６ｄが設けられている。チャージブロック膜１１６ａは、前述の第１の実施形態と同様に、Ｕ字孔１１５の内面上に筒状に形成されている。一方、チャージブロック膜１１６ｄは、制御ゲート電極ＣＧを覆うように形成されている。チャージブロック膜１１６ｄは、ＢＳＧ膜１０６を除去した後の空洞１２２の内面上に、例えばアルミナ等の絶縁材料を堆積させることによって、形成することができる。
本実施形態によれば、チャージブロック膜１１６ｄを形成した後に、（ＴａＮ／Ｗ）積層膜１２３を堆積させて制御ゲート電極ＣＧを形成している。これにより、メモリ膜１１６と制御ゲート電極ＣＧとの界面の制御が容易になり、リーク電流を抑制することができる。また、積層方向（Ｚ方向）には、電極膜、電極間絶縁膜及びチャージブロック膜の一部しか存在しないため、積層数を増やしてもメモリセル部の高さの増加を抑えることができる。本変形例における上記以外の製造方法、構成及び効果は、前述の第１の実施形態と同様である。
次に、第２の実施形態について説明する。
本実施形態は、積層されたメモリセルを形成するために、電極間絶縁膜となるシリコン酸化膜と犠牲絶縁膜となるシリコン窒化膜とを交互に積層し、選択ゲート電極が形成される空間にも犠牲絶縁膜となるシリコン窒化膜を形成し、その後、犠牲絶縁膜を導電膜に置き換えることにより、任意のゲート長の選択ゲート電極を形成する例である。
図１３〜図１８は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、相互に直交する３断面を示し、
図１９は、本実施形態に係る半導体記憶装置を例示する断面図であり、相互に直交する３断面を示し、
図２０は、本実施形態に係る半導体記憶装置のメモリセル周辺を例示する斜視図であり、
図２１は、本実施形態に係る半導体記憶装置のメモリセル周辺を例示する断面図である。
先ず、図１３に示すように、周辺回路部においては、シリコン基板２０１の上面にトランジスタ等を形成して、周辺回路（図示せず）を形成する。一方、メモリセル部にはシリコン酸化膜２０２を形成する。次に、シリコン酸化膜２０２上に、リン（Ｐ）ドープ多結晶シリコン膜２０３を形成する。そして、リソグラフィ法及びＲＩＥ法により、リンドープ多結晶シリコン膜２０３を加工して、バックゲート電極ＢＧを形成する。次に、リソグラフィ法及びＲＩＥ法により、リンドープ多結晶シリコン膜２０３の上面にＹ方向に延びる短冊状の溝２０３ａを形成する。そして、全面にシリコンゲルマニウム膜２０４を堆積させて、リセスすることにより、シリコンゲルマニウム膜２０４を溝２０３ａ内のみに残留させる。
次に、全面に、ノンドープのシリコン酸化物からなるシリコン酸化膜２０５と、ＢＰＳＧ（Boron phosphorous-doped silicate glass）膜２０６とを、ＣＶＤ法によって交互に堆積させる。シリコン酸化膜２０５は、完成後の半導体記憶装置において電極間絶縁膜となる膜であり、ＢＰＳＧ膜２０６は、後の工程において除去される犠牲絶縁膜である。シリコン酸化膜２０５及びＢＰＳＧ膜２０６は１層ずつ交互に形成し、最上層がＢＰＳＧ膜２０６となるようにする。例えば、本実施形態においては、各５層のシリコン酸化膜２０５及びＢＰＳＧ膜２０６を堆積させる。
次に、シリコン酸化膜２０５ａを形成する。シリコン酸化膜２０５ａは、シリコン酸化膜２０５及びＢＰＳＧ膜２０６よりも厚く形成する。次に、リソグラフィ法及びＲＩＥ法により、シリコン酸化膜２０５ａに開口部２０５ｂを形成する。開口部２０５ｂは、リンドープ多結晶シリコン膜２０３の溝２０３ａのＹ方向両端部の直上域に形成する。
次に、図１４に示すように、ＣＶＤ法により、全面にＢＰＳＧ膜２０７を形成する。このとき、開口部２０５ｂ内はＢＰＳＧ膜２０７によって埋め込まれる。次に、ＰＥＣＶＤ（plasma enhanced CVD：プラズマ化学気相成長）法により、シリコン酸化膜２０８及びシリコン窒化膜２０９を形成する。これにより、バックゲート電極ＢＧであるリンドープ多結晶シリコン膜２０３上に、シリコン酸化膜２０５、ＢＰＳＧ膜２０６、シリコン酸化膜２０５ａ、ＢＰＳＧ膜２０７、シリコン酸化膜２０８及びシリコン窒化膜２０９からなる積層体２１０が形成される。
次に、積層体２１０上にメモリセル領域を覆うレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしたＲＩＥと、このレジストパターンのスリミングとを繰り返し実行して、メモリセル領域の端部において、積層体２１０を階段状に加工する。このとき、階段の各段において、シリコン酸化膜２０５の上面が露出するようにする。その後、全面にＮＳＧ膜２１１を堆積させて積層体２１０を埋め込み、ＮＳＧ膜２１１の上面を平坦化して、シリコン窒化膜２０９を露出させる。
次に、図１５に示すように、ＰＥＣＶＤ法により、全面にカーボン膜（図示せず）を形成し、リソグラフィ法及びＲＩＥ法によって、このカーボン膜をパターニングする。次に、このカーボン膜をマスクとしてＲＩＥを施すことにより、積層体２１０を選択的に除去して、トレンチ２１２を形成する。トレンチ２１２は、Ｘ方向に延び、リンドープ多結晶シリコン膜２０３の溝２０３ａの長手方向（Ｙ方向）中央部の直上域を通過するように形成する。次に、全面にシリコン酸化物を堆積させて、上面を平坦化する。これにより、トレンチ２１２内にシリコン酸化物が残留し、シリコン酸化部材２１３が形成される。その後、カーボン膜を除去する。
次に、ＰＥＣＶＤ法により、全面にカーボン膜（図示せず）を形成し、リソグラフィ法及びＲＩＥ法により、パターニングする。次に、パターニングされたカーボン膜をマスクとしてＲＩＥを施し、積層体２１０を選択的に除去する。これにより、積層体２１０にＺ方向に延びる貫通孔２１４が形成される。貫通孔２１４は、Ｚ方向から見て開口部２０５ｂ内に形成し、溝２０３ａのＹ方向両端部に到達させる。次に、塩素ガスによるドライエッチングを施して、溝２０３ａ内に埋め込まれたシリコンゲルマニウム膜２０４を貫通孔２１４を介して除去する。これにより、１本の溝２０３ａに２本の貫通孔２１４が連通されたＵ字孔２１５が形成される。その後、カーボン膜を除去する。
次に、図１６に示すように、ＡＬＤ法又はＬＰＣＶＤ法により、Ｕ字孔２１５の内面上にチャージブロック膜２１６ａ、チャージトラップ膜２１６ｂ及びトンネル誘電体膜２１６ｃ（図２１参照）をこの順に堆積させて、メモリ膜２１６を形成する。チャージブロック膜２１６ａは、例えば、ＬＰＣＶＤ法によってＯＮＯ膜を堆積させて形成する。チャージトラップ膜２１６ｂは、例えば、ＡＬＤ法によってシリコン窒化物を堆積させて形成する。トンネル誘電体膜２１６ｃは、例えば、ＡＬＤ法によってシリコン酸化膜を堆積させて形成する。
次に、メモリ膜２１６上にリンドープ多結晶シリコン膜２１７を形成する。リンドープ多結晶シリコン膜２１７は、チャネル半導体ＣＳとなる膜である。リンドープ多結晶シリコン膜２１７はＵ字孔２１５の内面に沿って筒状に形成する。次に、例えばＡＬＤ法により、Ｕ字孔２１５内の残留部分、すなわち、筒状のリンドープ多結晶シリコン膜２１７に囲まれた空間内に、シリコン窒化物２１８を埋め込む。これにより、Ｕ字孔２１５内に、外側から順に、メモリ膜２１６、リンドープ多結晶シリコン膜２１７及びシリコン窒化物２１８が形成される。
次に、ＲＩＥを施して、Ｕ字孔２１５内に形成されたメモリ膜２１６、リンドープ多結晶シリコン膜２１７及びシリコン窒化物２１８を後退させて、Ｕ字孔２１５の上部に凹部を形成する。次に、この凹部内に多結晶シリコン部材２１９を埋め込む。次に、リソグラフィ法及びイオン注入法により、多結晶シリコン部材２１９に砒素（Ａｓ）を導入し、ソース領域（図示せず）及びドレイン領域（図示せず）を形成する。
次に、図１７に示すように、ＰＥＣＶＤ法により、全面にカーボン膜（図示せず）を形成し、リソグラフィ法及びＲＩＥ法によってパターニングする。次に、このパターニングされたカーボン膜をマスクとしてＲＩＥを施し、積層体２１０にトレンチ２２１を形成する。トレンチ２２１は、Ｙ方向において隣り合うＵ字孔２１５の間に、Ｘ方向に延びるように形成する。トレンチ２１２及び２２１により、Ｚ方向から見て、積層体２１０がゲート電極形状に分割される。その後、カーボン膜を除去する。
次に、弗酸ベーパーエッチングを行う。これにより、トレンチ２２１を介して、ＢＰＳＧ膜２０６及び２０７（図１６参照）を除去する。このとき、他の膜、例えば、シリコン酸化膜２０５、２０５ａ、メモリ膜２１６及びシリコン酸化部材２１３等はほとんど除去されない。この結果、ＢＰＳＧ膜２０６及び２０７が形成されていた部分に空洞２２２が形成される。空洞２２２は、後の工程において制御ゲート電極及び選択ゲート電極の鋳型となる空間である。
次に、図１８に示すように、ＩＳＳＧ（In-situ steam generator）酸化を施し、メモリ膜２１６を改質する。次に、ＡＬＤ法により、薄いシリコン窒化層（図示せず）を形成する。この薄いシリコン窒化層はメモリ膜２１６のチャージブロック膜の一部となり、電極界面を安定させる。次に、ＡＬＤ法によってタンタル窒化物（ＴａＮ）を堆積させ、次いで、ＣＶＤ法によってタングステン（Ｗ）を堆積させる。これにより、全面に（ＴａＮ／Ｗ）積層膜２２３が形成される。（ＴａＮ／Ｗ）積層膜２２３は空洞２２２内にも形成される。このとき、（ＴａＮ／Ｗ）積層膜２２３はシリコン酸化膜２０５ａを覆うように堆積し、シリコン酸化膜２０５ａとメモリ膜２１６との間にも侵入する。
その後、希釈ＣｌＦ３ガスを用いたガスエッチングによってエッチバックを行う。これにより、（ＴａＮ／Ｗ）積層膜２２３が空洞２２２内のみに残留し、制御ゲート電極ＣＧ及び選択ゲート電極ＳＧとなる。このとき、（ＴａＮ／Ｗ）積層膜２２３は、シリコン酸化膜２０５ａとメモリ膜２１６との間、及びシリコン酸化膜２０５ａの上下面上に残留し、トレンチ２２１の内面上からは除去されるため、選択ゲート電極ＳＧの断面形状はコ字状となる。
以後の工程は、前述の第１の実施形態と同様である。すなわち、図１９に示すように、ＴＥＯＳ及びオゾン（Ｏ３）を原料としたＣＶＤを施すことにより、全面にシリコン酸化膜２２４を形成し、上面を平坦化する。次に、シリコン酸化膜２２４における多結晶シリコン部材２１９の直上域及び積層体２１０の端部に形成された階段の各段の直上域にコンタクトホールを形成し、ＣＶＤ法によりタングステン（Ｗ）を埋め込む。これにより、コンタクトホール内に、多結晶シリコン部材２１９及び制御ゲート電極ＣＧに接続されたコンタクトプラグ２２５が形成される。次に、シリコン酸化膜２２４上に、ソース線２２６、層間絶縁膜２２７、コンタクトプラグ２２８、ビット線２２９、層間絶縁膜２３０、上層配線２３１、層間絶縁膜２３２を形成する。このようにして、半導体記憶装置２００が製造される。
図１９、図２０、図２１に示すように、このようにして製造された半導体記憶装置２００においては、選択ゲート電極ＳＧがシリコン窒化膜２０５ａを覆うように形成され、その断面形状がコ字状となる。
次に、本実施形態の効果について説明する。
本実施形態においては、選択ゲート電極ＳＧがシリコン窒化膜２０５ａを覆うように形成され、その断面形状がコ字状となる。これにより、制御ゲート電極ＣＧだけでなく、選択ゲート電極ＳＧもメタルゲートとすることができると共に、（ＴａＮ／Ｗ）積層膜２２３を厚く堆積させることなく、選択ゲート電極ＳＧのゲート長、すなわち、Ｚ方向における長さを長くすることができる。この結果、選択トランジスタのカットオフ特性を十分に確保することが可能となる。本実施形態における上記以外の製造方法、構成及び効果は、前述の第１の実施形態と同様である。
次に、第３の実施形態について説明する。
本実施形態は、前述の第２の実施形態と同様に、電極間絶縁膜となるシリコン酸化膜と犠牲絶縁膜となるシリコン窒化膜とを交互に積層し、その上に前述の第１の実施形態と同様に選択ゲート電極となるボロンドープ多結晶シリコン膜を積層し、その後一括加工することにより、積層されたメモリセル及び選択ゲート電極を形成する例であるが、前述の第１及び第２の実施形態とは異なり、選択ゲート電極の近傍にはチャージトラップ層を形成しないことにより、選択ゲート電極の動作を安定させている。
図２２〜図２７は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、相互に直交する３断面を示し、
図２８は、本実施形態に係る半導体記憶装置を例示する断面図であり、相互に直交する３断面を示し、
図２９は、本実施形態に係る半導体記憶装置のメモリセル周辺を例示する斜視図であり、
図３０は、本実施形態に係る半導体記憶装置のメモリセル周辺を例示する断面図である。
先ず、図２２に示すように、前述の第２の実施形態と同様な方法により、シリコン基板３０１上にシリコン酸化膜３０２及びリンドープ多結晶シリコン膜３０３を形成し、リンドープ多結晶シリコン膜３０３の上面に溝３０３ａを形成し、その内部にシリコンゲルマニウム膜３０４を埋め込む。
次に、全面に、ノンドープのシリコン酸化物からなるシリコン酸化膜３０５と、シリコン窒化物からなるシリコン窒化膜３０６とを、ＰＥＣＶＤ法によって交互に堆積させる。シリコン酸化膜３０５は、完成後の半導体記憶装置において電極間絶縁膜となる膜であり、シリコン窒化膜３０６は、後の工程において除去される犠牲絶縁膜である。例えば、本実施形態においては、５層のシリコン酸化膜３０５及び４層のシリコン窒化膜３０６を堆積させる。
次に、ＬＰＣＶＤ法によりボロンドープ多結晶シリコン膜３０７を形成し、ＰＥＣＶＤ法によりシリコン酸化膜３０８及びシリコン窒化膜３０９をこの順に形成する。これにより、バックゲート電極ＢＧであるボロンドープ多結晶シリコン膜３０３上に、シリコン酸化膜３０５、シリコン窒化膜３０６、ボロンドープ多結晶シリコン膜３０７、シリコン酸化膜３０８及びシリコン窒化膜３０９からなる積層体３１０が形成される。
次に、積層体３１０上にメモリセル領域を覆うレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしたＲＩＥと、このレジストパターンのスリミングとを繰り返し実行して、メモリセル領域の端部において、積層体３１０を階段状に加工する。このとき、階段の各段において、シリコン酸化膜３０５の上面が露出するようにする。その後、全面にＮＳＧ膜３１１を堆積させて積層体３１０を埋め込み、上面を平坦化して、ＮＳＧ膜３１１の上面にシリコン窒化膜３０９の上面を露出させる。
次に、図２３に示すように、ＰＥＣＶＤ法により、全面にカーボン膜（図示せず）を形成し、リソグラフィ法及びＲＩＥ法により、パターニングする。次に、パターニングされたカーボン膜をマスクとしてＲＩＥを施し、積層体３１０を選択的に除去する。これにより、積層体３１０にＺ方向に延びる貫通孔３１４が形成される。貫通孔３１４はＺ方向から見てマトリクス状に配列され、溝３０３ａのＹ方向両端部に到達する。次に、塩素ガスによるドライエッチングを施して、溝３０３ａ内に埋め込まれたシリコンゲルマニウム膜３０４を貫通孔３１４を介して除去する。これにより、１本の溝３０３ａに２本の貫通孔３１４が連通されたＵ字孔３１５が形成される。その後、カーボン膜を除去する。
次に、図２４に示すように、ＡＬＤ法により、Ｕ字孔３１５の内面上に、トンネル誘電体膜３１６ｃを形成する。トンネル誘電体膜３１６ｃは、例えば、シリコン酸化膜、ＮＯ膜又はＯＮＯ膜とすることができる。次に、トンネル誘電体膜３１６ｃ上にシリコンゲルマニウムを堆積させて、ボロンドープ多結晶シリコンゲルマニウム膜３１７を形成する。ボロンドープ多結晶シリコンゲルマニウム膜３１７は、チャネル半導体ＣＳとなる膜である。チャネル半導体ＣＳの材料としてシリコンゲルマニウムを用いることにより、結晶化が容易になる。次に、例えばＡＬＤ法により、Ｕ字孔３１５内の残留部分にシリコン窒化物３１８を埋め込む。これにより、Ｕ字孔３１５内に、外側から順に、トンネル誘電体膜３１６ｃ、ボロンドープ多結晶シリコンゲルマニウム膜３１７及びシリコン窒化物３１８が形成される。
次に、ＲＩＥを施して、Ｕ字孔３１５内に形成されたトンネル誘電体膜３１６ｃ、ボロンドープ多結晶シリコンゲルマニウム膜３１７及びシリコン窒化物３１８を後退させて、Ｕ字孔３１５の上部に凹部を形成する。次に、この凹部内に多結晶シリコン部材３１９を埋め込む。次に、リソグラフィ法及びイオン注入法により、多結晶シリコン部材３１９に砒素（Ａｓ）を導入し、ソース領域（図示せず）及びドレイン領域（図示せず）を形成する。
次に、図２５に示すように、ＰＥＣＶＤ法により、全面にカーボン膜（図示せず）を形成し、リソグラフィ法及びＲＩＥ法によってパターニングする。次に、このパターニングされたカーボン膜をマスクとしてＲＩＥを施し、積層体３１０にトレンチ３２１を形成する。トレンチ３２１は、Ｙ方向において隣り合う貫通孔３１４の間に、Ｘ方向に延びるように形成する。その後、カーボン膜を除去する。
トレンチ３２１を形成することにより、Ｚ方向から見て、積層体３１０がゲート電極形状に分割される。このとき、ビットライン方向（Ｙ方向）においては、隣り合う貫通孔３１４間に比較的広いトレンチ３２１を形成する必要があるため、貫通孔３１４間の距離を縮めることは困難である。しかし、後の工程において、シリコン窒化膜３０６を制御ゲート電極ＣＧに置換する際には、Ｙ方向両側から置換することができるため、ワードライン方向（Ｘ方向）において隣り合う貫通孔３１４間には、トレンチを形成する必要がない。このため、Ｘ方向においては、貫通孔３１４間の距離を縮めることが容易である。
次に、図２６に示すように、熱燐酸によるウェットエッチングを行う。これにより、トレンチ３２１を介して、シリコン窒化膜３０６（図２１参照）を除去する。このとき、他の膜、例えば、シリコン酸化膜３０５、トンネル誘電体膜３１６ｃ等はほとんど除去されない。この結果、シリコン窒化膜３０６が形成されていた部分に空洞３２２が形成される。空洞３２２は、後の工程において制御ゲート電極の鋳型となる空間である。
次に、図２７に示すように、ドライ酸化処理を施して、トンネル誘電体膜３１６ｃを改質する。次に、ＡＬＤ法又はＣＶＤ法により、トレンチ３２１の内面上及び積層体３１０の上面上に、チャージトラップ膜３１６ｂ及びチャージブロック膜３１６ａをこの順に形成する。例えば、チャージトラップ膜３１６ｂとしては、ハフニア層がシリコン窒化層によって挟まれた膜を形成することができる。また、チャージブロック膜３１６ａとしては、アルミナ膜を形成することができる。
次に、ＡＬＤ法によってタンタル窒化物（ＴａＮ）を堆積させ、次いで、ＣＶＤ法によってタングステン（Ｗ）を堆積させる。これにより、全面に（ＴａＮ／Ｗ）積層膜３２３が形成される。（ＴａＮ／Ｗ）積層膜３２３は空洞３２２内にも形成される。その後、ＣｌＦ３ガスを用いたガスエッチングによってエッチバックを行う。これにより、（ＴａＮ／Ｗ）積層膜３２３が空洞３２２内のみに残留し、制御ゲート電極ＣＧとなる。
以後の工程は、前述の第１の実施形態と同様である。すなわち、図２８に示すように、ＴＥＯＳ及びオゾン（Ｏ３）を原料としたＣＶＤを施すことにより、全面にシリコン酸化膜３２４を形成し、上面を平坦化する。このとき、シリコン酸化膜３２４はトレンチ３２１内にも埋め込まれる。次に、シリコン酸化膜３２４における多結晶シリコン部材３２０の直上域及び階段の各段の直上域にコンタクトホールを形成し、ＣＶＤ法によりタングステン（Ｗ）を埋め込む。これにより、多結晶シリコン部材３２０及び制御ゲート電極ＣＧに接続されたコンタクトプラグ３２５が形成される。次に、シリコン酸化膜３２４上に、ソース線３２６、層間絶縁膜３２７、コンタクトプラグ３２８、ビット線３２９、層間絶縁膜３３０、上層配線３３１、層間絶縁膜３３２を形成する。このようにして、半導体記憶装置３００が製造される。
図２８、図２９、図３０に示すように、このようにして製造された半導体記憶装置３００においては、チャージトラップ膜３１６ｂはシリコン窒化膜３０６が除去された後の空洞３２２の内面上に形成される。このため、チャージトラップ膜３１６ｂは、制御ゲート電極ＣＧを包むように、メモリセル間においてチャネル半導体ＣＳから遠ざかる方向に折り返された形状となる。
次に、本実施形態の効果について説明する。
本実施形態によれば、チャージトラップ膜３１６ｂが制御ゲート電極ＣＧ間の領域において、チャネル半導体ＣＳが延びる方向（Ｚ方向）に対して直交する方向に延びている。このため、チャネル半導体ＣＳを共有するメモリセル間において、チャージトラップ膜３１６ｂ内を電荷が移動しにくい。この結果、プログラムディスターブの発生を抑制することができ、データリテンションの劣化を防止することができる。
また、本実施形態においては、選択ゲート電極ＳＧとチャネル半導体ＣＳとの間にはトンネル誘電体膜３１６ｃのみが介在し、チャージトラップ膜３１６ｂが介在しない。このため、選択ゲートトランジスタのしきい値が変動しにくく、動作が安定する。
更に、本実施形態においては、ＮＡＮＤ型の半導体記憶装置３００を、ＤＲＡＭ（Dynamic Random Access Memory）の製造プロセスに類似したプロセスによって製造することができる。以下、本実施形態に係る半導体記憶装置３００の製造プロセスと一般的なＤＲＡＭの製造プロセスを比較しながら、この効果について具体的に説明する。
図３１は、本実施形態に係る半導体記憶装置の製造プロセスと、一般的なＤＲＡＭの製造プロセスとを模式的に示す図である。
先ず、図３１のステップＳ１に示すように、半導体基板にトランジスタを形成する。具体的には、本実施形態においては、シリコン基板の上面に周辺回路のトランジスタ（図示せず）を形成する。一方、ＤＲＡＭの製造プロセスにおいては、シリコン基板（図示せず）の上面にセル回路のトランジスタ（図示せず）を形成する。
次に、ステップＳ２に示すように、ＰＭＤ（Pre-Metal Dielectric）を形成する。具体的には、本実施形態においては、シリコン基板上にバックゲート電極３００を形成し、その上面に凹部を形成し、この凹部内に犠牲膜３０１を埋め込む。次に、シリコン酸化膜３０２を形成する。一方、ＤＲＡＭの製造プロセスにおいては、シリコン基板上にシリコン酸化膜９００を形成する。また、ＤＲＡＭの場合は、セル回路のトランジスタに連通するコンタクトプラグ９０１を形成する。
次に、ステップＳ３に示すように、ＩＬＤ（Inter Layer Dielectrics：層間絶縁膜）を形成する。具体的には、本実施形態においては、シリコン酸化膜３０５及びシリコン窒化膜３０６からなる積層体３１０を形成する。積層体３１０の合計厚さは例えば１〜３μｍである。一方、ＤＲＡＭの製造プロセスにおいては、薄いシリコン窒化膜９０２と厚いＢＰＳＧ膜９１０を形成する。ＢＰＳＧ膜９１０の厚さは一般的には１〜２μｍである。
次に、ステップＳ４に示すように、貫通孔を形成する。具体的には、本実施形態においては、積層体３１０及びシリコン酸化膜３０２に貫通孔３１４を形成し、犠牲膜３０１を除去する。一方、ＤＲＡＭの製造プロセスにおいては、ＢＰＳＧ膜９１０及びシリコン窒化膜９０２にコンタクトプラグ９０１に連通するメモリホール９１４を形成する。
次に、ステップＳ５に示すように、貫通孔内に所定の材料を埋め込む。具体的には、本実施形態においては、貫通孔３１４内にトンネル誘電体膜３１６ｃ（図示せず）及びチャネル半導体ＣＳを埋め込む。一方、ＤＲＡＭの製造プロセスにおいては、メモリホール９１４内にＳＮ電極（storage node electrode）９１５を埋め込む。
次に、ステップＳ６に示すように、トレンチを形成する。具体的には、本実施形態においては、積層体３１０にトレンチ３２１を形成する。なお、ＤＲＡＭの製造プロセスには、これに相当する工程はないが、トレンチ３２１は通常のリソグラフィ法及びＲＩＥ法によって形成することができるため、トレンチ３２１の形成に伴う負荷は少ない。
次に、ステップＳ７に示すように、犠牲膜を除去する。具体的には、本実施形態においては、シリコン窒化膜３０６を除去する。一方、ＤＲＡＭの製造プロセスにおいては、ＢＰＳＧ膜９１０を除去する。
次に、ステップＳ８に示すように、誘電体膜を形成する。具体的には、本実施形態においては、シリコン窒化膜３０６を除去した後の空洞３２２の内面上に、チャージトラップ膜３１６ｂ（図示せず）及びチャージブロック膜３１６ａを形成する。一方、ＤＲＡＭの製造プロセスにおいては、ＳＮ電極９１５を覆うように、容量膜９１６を形成する。
次に、ステップＳ９に示すように、電極を形成する。具体的には、本実施形態においては、空洞３２２内に（ＴａＮ／Ｗ）積層膜３２３を埋め込んで、制御ゲート電極ＣＧを形成する。一方、ＤＲＡＭの製造プロセスにおいては、容量膜９１６によって覆われたＳＮ電極９１５を埋め込むように、ＰＬ電極９２０を形成する。
このように、本実施形態に係る半導体記憶装置３００は、ＤＲＡＭの製造プロセスとほぼ同一の工程の組合せにより、製造することができる。このため、半導体記憶装置３００は、通常のＤＲＡＭ製造工場において比較的容易に製造することができる。すなわち、ＤＲＡＭの製造技術を有効活用して、極めてビット密度が高い半導体記憶装置を製造することができる。本実施形態における上記以外の製造方法、構成及び効果は、前述の第１の実施形態と同様である。
なお、前述の各実施形態及びその変形例は、相互に組み合わせて実施することができる。また、電極間絶縁膜及び犠牲絶縁膜の膜構成及び形成方法、並びにメモリ膜の膜構成及び加工方法等は、前述の各実施形態に記載された組み合わせに限定されるものでなく、本発明の主旨を損なわない限り、任意の組み合わせが可能である。更に、チャネル半導体には、例えば、レーザーアニール若しくはニッケル（Ｎｉ）触媒法によって結晶化させた多結晶シリコン膜、又は単結晶シリコン膜を用いることもでき、ゲルマニウム（Ｇｅ）等の異種元素を含むシリコンを用いることも可能であり、シリコン以外の半導体材料を用いることも可能である。更にまた、チャネル半導体の形状は筒状でなく、中心まで充填されていてもよい。この場合は、チャネル半導体の中空部分に絶縁物を埋め込む工程を省略できる。
更にまた、チャージブロック膜には、シリコン酸化膜、ＯＮＯ膜、Ａｌ２Ｏ３、ＨｆＯ２、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２等の金属酸化物からなる金属酸化膜、又はこれらの金属酸化膜を複数種類組み合わせた膜を用いることが可能である。更にまた、制御ゲート電極は、チタン窒化物（ＴｉＮ）、多結晶シリコン、又は多結晶シリコン膜をシリサイド化して形成するＷＳｉ、ＣｏＳｉ、ＮｉＳｉ、ＰｒＳｉ、ＮｉＰｔＳｉ若しくはＰｔＳｉ等のシリサイド、Ｐｔ若しくはＲｕ等の金属、又はＲｕＯ２等の金属酸化物によって形成してもよい。更にまた、前述の各実施形態においては、制御ゲート電極ＣＧの積層数が４層である例を示したが、制御ゲート電極ＣＧの積層数は３層以下又は５層以上であってもよく、例えば、１０層以上であってもよい。
更にまた、前述の各実施形態及びその変形例においては、２本の貫通孔をバックゲート電極に形成した溝によって連通し、チャネル半導体の形状をＵ字形とする例を示したが、これには限定されない。２本の貫通孔を連通させず、Ｉ形のチャネル半導体を形成してもよい。この場合は、チャネル半導体の下端は、シリコン基板に形成したソース層に接続させる。
更にまた、前述の各実施形態及びその変形例においては、シリコン基板にメモリセル部と周辺回路部を別々に設定する例を示したが、これには限定されない。例えば、周辺回路の直上域にメモリセルを形成してもよい。この場合は、周辺回路とメモリセルとは、多層配線を介して接続することができる。これにより、半導体記憶装置全体のビット密度をより向上させることができる。また、この場合は、チャネル半導体の上端部をリンドープ多結晶シリコン膜等によって接続すればよい。
以上説明した実施形態によれば、製造が容易な半導体記憶装置の製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１００、１００ａ、１００ｂ、２００、３００：半導体記憶装置
１０１、２０１：シリコン基板
１０２、２０２、３０２：シリコン酸化膜
１０３：ボロンドープ多結晶シリコン膜
１０３ａ：溝
１０４：非晶質シリコン膜
１０５：ＮＳＧ膜
１０６：ＢＳＧ膜
１０７、３０７：ボロンドープ多結晶シリコン膜
１０８、２０８、３０８：シリコン酸化膜
１０９、２０９、３０９：シリコン窒化膜
１１０、２１０、３１０：積層体
１１１、２１１、３１１：ＮＳＧ膜
１１２、２１２：トレンチ
１１３、２１３：シリコン酸化部材
１１４、２１４、３１４：貫通孔
１１５、２１５、３１５：Ｕ字孔
１１６、２１６：メモリ膜
１１６ａ、１１６ｄ、２１６ａ、３１６ａ：チャージブロック膜
１１６ｂ、２１６ｂ、３１６ｂ：チャージトラップ膜
１１６ｃ、２１６ｃ、３１６ｃ：トンネル誘電体膜
１１７：ボロンドープ多結晶シリコン膜
１１８：シリコン酸化物
１１９、２１９、３１９：多結晶シリコン部材
１２１、２２１、３２１：トレンチ
１２２、２２２、３２２：空洞
１２３、２２３、３２３：（ＴａＮ／Ｗ）積層膜
１２４、２２４、３２４：シリコン酸化膜
１２５、２２５、３２５：コンタクトプラグ
１２６、２２６、３２６：ソース線
１２７、２２７、３２７：層間絶縁膜
１２８、２２８、３２８：コンタクトプラグ
１２９、２２９、３２９：ビット線
１３０、２３０、３３０：層間絶縁膜
１３１、２３１、３３１：上層配線
１３２、２３２、３３２：層間絶縁膜
２０３、３０３：リンドープ多結晶シリコン膜
２０３ａ、３０３ａ：溝
２０４、３０４：シリコンゲルマニウム膜
２０５、２０５ａ、３０５：シリコン酸化膜
２０５ｂ：開口部
２０６、２０７：ＢＰＳＧ膜
２１７：リンドープ多結晶シリコン膜
２１８、３１８：シリコン窒化物
３００：バックゲート電極
３０１：犠牲膜
３０６：シリコン窒化膜
３１７：ボロンドープ多結晶シリコンゲルマニウム膜
９００：シリコン酸化膜
９０１：コンタクトプラグ
９０２：シリコン窒化膜
９１０：ＢＰＳＧ膜
９１４：メモリホール
９１５：ＳＮ電極
９１６：容量膜
９２０：ＰＬ電極
ＢＧ：バックゲート電極
ＣＧ：制御ゲート電極
ＣＳ：チャネル半導体
ＳＧ：選択ゲート電極

Claims (6)

  1. 基板上に第１絶縁膜及び第２絶縁膜を交互に積層して積層体を形成する工程と、
    前記第１絶縁膜及び前記第２絶縁膜の積層方向に延び、前記積層体を貫通する貫通孔を形成する工程と、
    前記貫通孔の内面上に、ＭＯＮＯＳを構成するブロック絶縁膜、チャージトラップ膜及びトンネル誘電体膜の少なくとも一部を形成する工程と、
    前記トンネル誘電体膜上にチャネル半導体を形成する工程と、
    前記積層体にトレンチを形成する工程と、
    前記トレンチを介してエッチングを施すことにより、前記第２絶縁膜を除去する工程と、
    前記第２絶縁膜を除去した後の空間内に導電材料を埋め込む工程と、
    を備えたことを特徴とする半導体記憶装置の製造方法。
  2. 前記積層体上に導電膜を形成する工程をさらに備え、
    前記貫通孔を形成する工程において、前記貫通孔に前記導電膜も貫通させ、
    前記トレンチを形成する工程において、前記トレンチによって前記導電膜を分断することを特徴とする請求項１記載の半導体記憶装置の製造方法。
  3. 前記積層体上に第３絶縁膜を形成する工程と、
    前記第３絶縁膜に開口部を形成する工程と、
    前記開口部内を第４絶縁膜によって埋め込む工程と、
    をさらに備え、
    前記貫通孔を形成する工程において、前記貫通孔を前記開口部内に形成し、
    前記第２絶縁膜を除去する工程において、前記第４絶縁膜も除去し、
    前記導電材料を埋め込む工程において、前記第４絶縁膜を除去した後の空間内にも前記導電材料を埋め込むことを特徴とする請求項１記載の半導体記憶装置の製造方法。
  4. 前記基板上にバックゲート電極を形成する工程と、
    前記バックゲート電極の上面に溝を形成する工程と、
    前記溝内に第１材料を埋め込む工程と、
    前記貫通孔を介して前記第１材料を除去する工程と、
    をさらに備え、
    前記貫通孔を形成する工程において、２本の前記貫通孔を前記溝の両端部にそれぞれ到達させ、
    前記ブロック絶縁膜、チャージトラップ膜及びトンネル誘電体膜を形成する工程において、前記溝の内面上にも前記ブロック絶縁膜、チャージトラップ膜及びトンネル誘電体膜を形成し、
    前記チャネル半導体を形成する工程において、前記溝内にも前記チャネル半導体を埋め込むことを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置の製造方法。
  5. 前記積層体における前記溝の直上域に他のトレンチを形成する工程と、
    前記他のトレンチ内に絶縁材料を埋め込む工程と、
    をさらに備え、
    前記貫通孔は前記絶縁材料を埋め込んだ他のトレンチを挟むように形成することを特徴とする請求項４記載の半導体記憶装置の製造方法。
  6. 基板上に第１絶縁膜及び第２絶縁膜を交互に積層して積層体を形成する工程と、
    前記第１絶縁膜及び前記第２絶縁膜の積層方向に延び、前記積層体を貫通する貫通孔を形成する工程と、
    前記貫通孔の内面上にトンネル誘電体膜を形成する工程と、
    前記トンネル誘電体膜上にチャネル半導体を形成する工程と、
    前記積層体にトレンチを形成する工程と、
    前記トレンチを介してエッチングを施すことにより、前記第２絶縁膜を除去する工程と、
    前記第２絶縁膜を除去した後の空間の内面上にチャージトラップ膜及びチャージブロック膜をこの順に堆積させる工程と、
    前記空間内に導電材料を埋め込む工程と、
    を備えたことを特徴とする半導体記憶装置の製造方法。
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KR1020110087105A KR20120083199A (ko) 2011-01-17 2011-08-30 반도체 기억 장치의 제조 방법

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Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014053585A (ja) * 2012-09-05 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2014187321A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2015038964A (ja) * 2013-05-24 2015-02-26 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ ３次元半導体フィーチャ内での空隙を含まないタングステン充填のための方法および装置
JP2015133355A (ja) * 2014-01-09 2015-07-23 東京エレクトロン株式会社 半導体装置の製造方法
JP2016525797A (ja) * 2013-07-10 2016-08-25 ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド 垂直ｎａｎｄデバイス用の多結晶トランジスタチャンネルのドーピング方法
JP2016192483A (ja) * 2015-03-31 2016-11-10 東京エレクトロン株式会社 エッチング方法
JP2016197680A (ja) * 2015-04-06 2016-11-24 東京エレクトロン株式会社 エッチング方法
JP2016197719A (ja) * 2015-04-01 2016-11-24 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ３ｄ ｎａｎｄメモリデバイスにおける垂直エッチング性能の改善のための、膜のプラズマ化学気相堆積
JP2017005178A (ja) * 2015-06-12 2017-01-05 株式会社東芝 半導体装置の製造方法
US9564519B2 (en) 2013-11-13 2017-02-07 Samsung Electronics Co., Ltd. Non-volatile memory devices and manufacturing methods thereof
US9601370B2 (en) 2014-09-12 2017-03-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
KR20170081716A (ko) * 2014-09-03 2017-07-12 어플라이드 머티어리얼스, 인코포레이티드 3d nand 하드마스크 애플리케이션을 위한 나노결정질 다이아몬드 탄소 필름
JP2017147370A (ja) * 2016-02-18 2017-08-24 東芝メモリ株式会社 半導体製造装置および半導体装置の製造方法
JP2017163032A (ja) * 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体装置の製造方法
US9831121B2 (en) 2015-09-14 2017-11-28 Toshiba Memory Corporation Semiconductor memory device with contact plugs extending inside contact connection portions
US9831256B1 (en) 2017-01-13 2017-11-28 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10090319B2 (en) 2016-03-08 2018-10-02 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
US10395944B2 (en) 2015-08-21 2019-08-27 Lam Research Corporation Pulsing RF power in etch process to enhance tungsten gapfill performance
US10566211B2 (en) 2016-08-30 2020-02-18 Lam Research Corporation Continuous and pulsed RF plasma for etching metals
US10998328B2 (en) 2017-03-10 2021-05-04 Toshiba Memory Corporation Semiconductor memory device
US11069535B2 (en) 2015-08-07 2021-07-20 Lam Research Corporation Atomic layer etch of tungsten for enhanced tungsten deposition fill
US11309325B2 (en) 2015-03-12 2022-04-19 Kioxia Corporation Nonvolatile semiconductor memory device and method of manufacturing the same

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397093B2 (en) 2013-02-08 2016-07-19 Sandisk Technologies Inc. Three dimensional NAND device with semiconductor, metal or silicide floating gates and method of making thereof
JP5839807B2 (ja) * 2011-02-09 2016-01-06 キヤノン株式会社 固体撮像装置の製造方法
KR20140018544A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9178077B2 (en) 2012-11-13 2015-11-03 Micron Technology, Inc. Semiconductor constructions
US9105737B2 (en) 2013-01-07 2015-08-11 Micron Technology, Inc. Semiconductor constructions
US8853769B2 (en) 2013-01-10 2014-10-07 Micron Technology, Inc. Transistors and semiconductor constructions
US9219070B2 (en) 2013-02-05 2015-12-22 Micron Technology, Inc. 3-D memory arrays
US9159845B2 (en) 2013-05-15 2015-10-13 Micron Technology, Inc. Charge-retaining transistor, array of memory cells, and methods of forming a charge-retaining transistor
US9041090B2 (en) 2013-05-15 2015-05-26 Micron Technology, Inc. Methods for forming a string of memory cells and apparatuses having a vertical string of memory cells including metal
JP2015028988A (ja) 2013-07-30 2015-02-12 株式会社東芝 不揮発性記憶装置
JP2015046425A (ja) 2013-08-27 2015-03-12 株式会社東芝 パターン形成方法、および、それを用いた不揮発性記憶装置の製造方法
JP2015056452A (ja) * 2013-09-10 2015-03-23 株式会社東芝 半導体記憶装置及びその製造方法
JP2015084400A (ja) * 2013-09-18 2015-04-30 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
JP2015170692A (ja) * 2014-03-06 2015-09-28 株式会社東芝 半導体装置及びその製造方法
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10014317B2 (en) * 2014-09-23 2018-07-03 Haibing Peng Three-dimensional non-volatile NOR-type flash memory
CN105870121B (zh) * 2014-12-28 2018-09-21 苏州诺存微电子有限公司 三维非易失性nor型闪存
US10147735B2 (en) * 2015-03-13 2018-12-04 Toshiba Memory Corporation Semiconductor memory device and production method thereof
JP2016171280A (ja) 2015-03-16 2016-09-23 株式会社東芝 半導体記憶装置の製造方法
US9960177B2 (en) 2015-05-26 2018-05-01 SK Hynix Inc. Semiconductor device and manufacturing method of the same
US9929043B2 (en) 2015-07-23 2018-03-27 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
US10269821B2 (en) * 2015-08-26 2019-04-23 Toshiba Memory Corporation Three-dimensional semiconductor memory device and method for manufacturing the same
US9716098B2 (en) * 2015-09-04 2017-07-25 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US9786680B2 (en) * 2015-09-10 2017-10-10 Toshiba Memory Corporation Semiconductor device
US9806089B2 (en) 2015-09-21 2017-10-31 Sandisk Technologies Llc Method of making self-assembling floating gate electrodes for a three-dimensional memory device
JP2018170447A (ja) * 2017-03-30 2018-11-01 東芝メモリ株式会社 半導体装置及びその製造方法
KR20210028521A (ko) * 2019-09-04 2021-03-12 삼성전자주식회사 수직형 비휘발성 메모리 장치 및 수직형 비휘발성 메모리 장치의 프로그램 방법
CN112885839B (zh) * 2020-06-18 2021-12-28 长江存储科技有限责任公司 三维存储器及制备方法、电子设备
CN114097082A (zh) * 2020-06-23 2022-02-25 汉阳大学校产学协力团 设置有背栅的三维快闪存储器
CN113924647B (zh) * 2020-10-19 2023-08-18 长江存储科技有限责任公司 三维存储器器件以及用于形成所述三维存储器器件的方法
CN112259549A (zh) * 2020-10-19 2021-01-22 长江存储科技有限责任公司 一种半导体器件的制造方法及半导体器件
WO2022083299A1 (en) * 2020-10-19 2022-04-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
JP2022147746A (ja) * 2021-03-23 2022-10-06 キオクシア株式会社 半導体記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531350B2 (en) * 2001-02-22 2003-03-11 Halo, Inc. Twin MONOS cell fabrication method and array organization
JP2008078404A (ja) 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
WO2010000020A1 (en) 2008-06-30 2010-01-07 Cathrx Ltd A catheter
KR101482633B1 (ko) 2009-06-05 2015-01-16 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8488381B2 (en) 2009-02-02 2013-07-16 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same
JP5456036B2 (ja) 2009-06-12 2014-03-26 株式会社東芝 不揮発性半導体記憶装置
JP4987918B2 (ja) 2009-08-27 2012-08-01 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
US8569829B2 (en) 2009-12-28 2013-10-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014053585A (ja) * 2012-09-05 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2014187321A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2015038964A (ja) * 2013-05-24 2015-02-26 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ ３次元半導体フィーチャ内での空隙を含まないタングステン充填のための方法および装置
JP2016525797A (ja) * 2013-07-10 2016-08-25 ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド 垂直ｎａｎｄデバイス用の多結晶トランジスタチャンネルのドーピング方法
US10115799B2 (en) 2013-11-13 2018-10-30 Samsung Electronics Co., Ltd. Non-volatile memory devices and manufacturing methods thereof
US9564519B2 (en) 2013-11-13 2017-02-07 Samsung Electronics Co., Ltd. Non-volatile memory devices and manufacturing methods thereof
JP2015133355A (ja) * 2014-01-09 2015-07-23 東京エレクトロン株式会社 半導体装置の製造方法
KR20170081716A (ko) * 2014-09-03 2017-07-12 어플라이드 머티어리얼스, 인코포레이티드 3d nand 하드마스크 애플리케이션을 위한 나노결정질 다이아몬드 탄소 필름
JP2017224823A (ja) * 2014-09-03 2017-12-21 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ３ｄ ｎａｎｄハードマスク用途向けナノ結晶ダイヤモンド炭素膜
KR102250012B1 (ko) 2014-09-03 2021-05-07 어플라이드 머티어리얼스, 인코포레이티드 3d nand 하드마스크 애플리케이션을 위한 나노결정질 다이아몬드 탄소 필름
US9601370B2 (en) 2014-09-12 2017-03-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US11309325B2 (en) 2015-03-12 2022-04-19 Kioxia Corporation Nonvolatile semiconductor memory device and method of manufacturing the same
JP2016192483A (ja) * 2015-03-31 2016-11-10 東京エレクトロン株式会社 エッチング方法
JP7244552B2 (ja) 2015-04-01 2023-03-22 アプライド マテリアルズ インコーポレイテッド ３ｄ ｎａｎｄメモリデバイスにおける垂直エッチング性能の改善のための、膜のプラズマ化学気相堆積
US11365476B2 (en) 2015-04-01 2022-06-21 Applied Materials, Inc. Plasma enhanced chemical vapor deposition of films for improved vertical etch performance in 3D NAND memory devices
JP2016197719A (ja) * 2015-04-01 2016-11-24 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ３ｄ ｎａｎｄメモリデバイスにおける垂直エッチング性能の改善のための、膜のプラズマ化学気相堆積
JP2021077895A (ja) * 2015-04-01 2021-05-20 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ３ｄ ｎａｎｄメモリデバイスにおける垂直エッチング性能の改善のための、膜のプラズマ化学気相堆積
JP2016197680A (ja) * 2015-04-06 2016-11-24 東京エレクトロン株式会社 エッチング方法
JP2017005178A (ja) * 2015-06-12 2017-01-05 株式会社東芝 半導体装置の製造方法
US11069535B2 (en) 2015-08-07 2021-07-20 Lam Research Corporation Atomic layer etch of tungsten for enhanced tungsten deposition fill
US10395944B2 (en) 2015-08-21 2019-08-27 Lam Research Corporation Pulsing RF power in etch process to enhance tungsten gapfill performance
US9831121B2 (en) 2015-09-14 2017-11-28 Toshiba Memory Corporation Semiconductor memory device with contact plugs extending inside contact connection portions
JP2017147370A (ja) * 2016-02-18 2017-08-24 東芝メモリ株式会社 半導体製造装置および半導体装置の製造方法
US10090319B2 (en) 2016-03-08 2018-10-02 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
US10490415B2 (en) 2016-03-10 2019-11-26 Toshiba Memory Corporation Method of manufacturing 3-dimensional memories including high aspect ratio memory hole patterns
JP2017163032A (ja) * 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体装置の製造方法
US10566211B2 (en) 2016-08-30 2020-02-18 Lam Research Corporation Continuous and pulsed RF plasma for etching metals
US9831256B1 (en) 2017-01-13 2017-11-28 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10998328B2 (en) 2017-03-10 2021-05-04 Toshiba Memory Corporation Semiconductor memory device

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Publication number Publication date
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