TW202123437A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本實施方式之半導體裝置具備相互鄰接之複數個絕緣膜。導電膜設置於複數個絕緣膜之間。導電膜使用鉬構成，該鉬具有與該導電膜之上表面至下表面之距離大致相同大小之粒徑。

Description

半導體裝置及其製造方法
本實施方式係關於一種半導體裝置及其製造方法。
正在開發具有三維配置複數個記憶胞構成之立體型記憶胞陣列之半導體記憶體。立體型記憶胞陣列包含交替積層絕緣膜與導電膜而成之積層體，具有設置於積層體之積層方向之柱狀之半導體層。記憶胞設置於積層體之導電膜與柱狀之半導體層之間。
於導電膜之製造步驟中，存在將導電膜嵌埋至相互鄰接之複數個絕緣膜間時，導電膜內產生縫之情況。此種縫於其後之濕式蝕刻處理中，會使蝕刻液滲入，導致過蝕刻。
本發明之一個實施方式提供一種能夠抑制設置於鄰接之複數個絕緣膜間之導電膜內之過蝕刻之半導體裝置及其製造方法。
本實施方式之半導體裝置具備相互鄰接之複數個絕緣膜。導電膜設置於複數個絕緣膜之間。導電膜使用鉬構成，該鉬具有與該導電膜之上表面至下表面之距離大致相同大小之粒徑。
根據上述之構成，能夠提供一種能夠抑制設置於鄰接之複數個絕緣膜間之導電膜內之過蝕刻之半導體裝置及其製造方法。
以下，參照附圖對本發明之實施方式進行說明。本實施方式並未限定本發明。於以下之實施方式中，半導體基板之上下方向表示將設置有半導體元件之面作為上之情形時之相對方向，存在與符合重力加速度之上下方向不同之情況。附圖係模式性或概念性者，各部分之比率等未必與現實之各部分之比率相同。於說明書及附圖中，對於已經提到之附圖，對與上述要素相同之要素標上相同符號，適當省略詳細說明。
(第1實施方式) 圖1係表示第1實施方式之半導體裝置100a之構成例之立體圖。此處，將積層體2之積層方向設為Z方向。將與Z方向正交之方向設為Y軸方向。將與Z及Y軸方向各自正交之方向設為X方向。
於本實施方式中，半導體裝置100a係具有三維配置複數個記憶胞構成之立體型記憶胞陣列之非揮發性記憶體。例如，非揮發性記憶體係NAND(Not AND，反及)型快閃記憶體。
半導體裝置100a包含基體部1、積層體2、及複數個柱狀部CL。
基體部1包含基板10、絕緣膜11、導電膜12、及半導體部13。絕緣膜11設置於基板10上。導電膜12設置於絕緣膜11上。半導體部13設置於導電膜12上。基板10係半導體基板、例如矽基板。於基板10之表面區域例如設置有元件分離區域10i。元件分離區域10i例如為包含矽氧化物之絕緣區域，於基板10之表面區域劃分工作區域AA。於工作區域AA設置有電晶體Tr之源極及汲極區域。電晶體Tr構成非揮發性記憶體之周邊電路。絕緣膜11例如包含矽氧化物，使電晶體Tr絕緣。於絕緣膜11內設置有配線11a。配線11a係與電晶體Tr電性連接之配線。導電膜12例如使用鎢等導電性金屬。半導體部13例如使用矽等半導體材料。
積層體2設置於基板10之上方，相對於半導體部13位於Z方向。積層體2係於Z方向交替積層複數個導電膜21及複數個絕緣膜22構成。因此，Z方向成為積層體2之積層方向。導電膜21例如使用鉬。絕緣膜22例如使用矽氧化物。絕緣膜22使於Z方向鄰接之複數個導電膜21間電性絕緣。導電膜21及絕緣膜22各自之積層數任意。絕緣膜22例如可為空間(間隙)。於積層體2與半導體部13之間例如設置有絕緣膜2g。絕緣膜2g例如使用矽氧化物。絕緣膜2g亦可使用相對介電常數高於矽氧化物之高介電體。
導電膜21構成至少1個源極側選擇閘極SGS、複數個字元線WL、及至少1個汲極側選擇閘極SGD。源極側選擇閘極SGS係源極側選擇電晶體STS之閘極電極。字元線WL係記憶胞MC之閘極電極。汲極側選擇閘極SGD係汲極側選擇電晶體STD之閘極電極。源極側選擇閘極SGS設置於積層體2之下部區域。汲極側選擇閘極SGD設置於積層體2之上部區域。字元線WL設置於源極側選擇閘極SGS與汲極側選擇閘極SGD之間。
半導體裝置100a具有於源極側選擇電晶體STS與汲極側選擇電晶體STD之間串聯連接之複數個記憶胞MC。源極側選擇電晶體STS、複數個記憶胞MC及汲極側選擇電晶體STD串聯連接而成之構造稱為「記憶體串」或者「NAND串」。記憶體串例如經由觸點Cb與位元線BL連接。位元線BL設置於積層體2之上方，於Y方向延伸。
圖2及圖3係表示三維構造之記憶胞陣列之構成例之剖視圖。複數個柱狀部CL各自設置於積層體2內之記憶體孔MH內。記憶體孔MH以自積層體2之上端貫通積層體2內之方式設置於Z方向。於記憶體孔MH之內部設置有半導體本體210、記憶體膜220及核心層230。半導體本體210、記憶體膜220及核心層230沿記憶體孔MH於Z方向延伸。作為半導體柱之半導體本體210與半導體部13電性連接。於Y方向排列之複數個柱狀部CL經由觸點Cb與1根位元線BL共同連接。
如圖3所示，X-Y平面之記憶體孔MH之形狀例如為圓或橢圓。於導電膜21與絕緣膜22之間設置有構成記憶體膜220之一部分之阻擋絕緣膜21a。阻擋絕緣膜21a例如為氧化鋁等絕緣性之金屬氧化物膜。阻擋絕緣膜21a設置於導電膜21之周圍，設置於導電膜21與半導體本體210之間、導電膜21與絕緣膜22之間。阻擋絕緣膜21a抑制電荷自導電膜21向記憶體膜220側之反向穿隧。又，阻擋絕緣膜21a亦作為導電膜21(鉬)之晶種層發揮功能。
半導體本體210之形狀例如為筒狀。半導體本體210例如使用多晶矽等半導體材料。半導體本體210為汲極側選擇電晶體STD、記憶胞MC及源極側選擇電晶體STS各自之通道區域。
記憶體膜220包含阻擋絕緣膜21a、覆蓋絕緣膜221、電荷捕獲膜222、及隧道絕緣膜223。記憶體膜220以沿記憶體孔MH之內壁於Z方向延伸之方式呈筒狀設置。又，記憶體膜220介置於半導體本體210與導電膜21或絕緣膜22之間。複數個記憶胞MC具有半導體本體210與作為字元線WL之導電膜21之間之記憶體膜220作為記憶區域，排列於Z方向。半導體本體210、電荷捕獲膜222及隧道絕緣膜223各自沿記憶體孔MH之內壁成膜，於Z方向延伸。
覆蓋絕緣膜221設置於絕緣膜22與電荷捕獲膜222之間。覆蓋絕緣膜221例如使用矽氧化物。於將犧牲膜(圖13之23)替換成導電膜21時(於替換步驟中)，覆蓋絕緣膜221保護電荷捕獲膜222不受到蝕刻。
電荷捕獲膜222設置於阻擋絕緣膜21a或覆蓋絕緣膜221與隧道絕緣膜223之間。電荷捕獲膜222例如使用矽氮化物。電荷捕獲膜222具有捕獲電荷之捕獲部位。電荷捕獲膜222中夾於導電膜21(字元線WL)與半導體本體210之間之部分作為電荷捕獲部構成記憶胞MC之記憶區域。記憶胞MC之閾值電壓根據電荷捕獲部中所捕獲之電荷量變化。由此，記憶胞MC能夠保存資料。
隧道絕緣膜223設置於半導體本體210與電荷捕獲膜222之間。隧道絕緣膜223例如使用矽氧化物、矽氮化物、矽氮氧化膜等絕緣材料。於自半導體本體210向電荷捕獲部注入電子時(寫入動作)、及自半導體本體210向電荷捕獲部注入電洞時(抹除動作)，電子及電洞分別通過(穿隧)隧道絕緣膜223之電位障壁。
如此，隧道絕緣膜223設置於導電膜21與半導體本體210之間。而且，電荷捕獲膜222介置於隧道絕緣膜223與導電膜21之間，阻擋絕緣膜21a介置於電荷捕獲膜222與導電膜21之間。由此，電荷捕獲膜222經由隧道絕緣膜223自半導體本體210引入或者釋放電荷。另一方面，阻擋絕緣膜21a不使蓄積在電荷捕獲膜222之電荷通過導電膜21，且不使來自導電膜21之電荷通過電荷捕獲膜222。由此，記憶胞MC能夠於電荷捕獲膜222儲存資料、或者抹除資料。
核心層230嵌埋於筒狀之半導體本體210之內部空間。核心層230例如為柱狀，例如由矽氧化物等絕緣材料構成。
半導體裝置100a進而包含半導體部14。半導體部14位於積層體2與半導體部13之間。半導體部14設置於距半導體部13最近之絕緣膜22與絕緣膜2g之間。半導體部14例如作為源極側選擇閘極SGS發揮功能。
圖4係表示導電膜21及其周邊之更詳細之構成例之剖視圖。如參照圖2所說明，記憶體膜220及半導體本體210設置於記憶體孔MH內。
作為字元線WL發揮功能之導電膜21設置於在Z方向相互鄰接之複數個絕緣膜22間。導電膜21於Y方向上面向狹縫ST。如下所述，狹縫ST係於形成導電膜21時用於將犧牲膜(參照圖13之23)置換(替換)成導電膜21之材料(鉬)。於將導電膜21之材料嵌埋至狹縫ST內及絕緣膜22間後，去除狹縫ST內之導電膜21之材料，但此時如圖4所示，嵌埋至絕緣膜22間之導電膜21之材料殘留。由於狹縫ST內之導電膜21之材料被去除，故而殘留於絕緣膜22間之導電膜21各自相互電性分離，能夠分別作為字元線WL發揮功能。再者，圖4中表示複數個導電膜21(複數個字元線WL)中之1個導電膜21。其後，利用矽氧化膜等絕緣材料3填充狹縫ST。
如上所述，導電膜21使用鉬。導電膜21使用鉬構成，該鉬具有與該導電膜21之上表面至下表面之距離(厚度)W21大致相同大小之粒徑。或者，導電膜21使用鉬構成，該鉬具有與鄰接之複數個絕緣膜22間之距離(間距)W22大致相同大小之粒徑。例如，圖4所示之導電膜21之晶粒G21_1、G21_2係自導電膜21之上表面到達下表面之較大之晶粒。又，於導電膜21與絕緣膜22之間設置有阻擋絕緣膜21a，阻擋絕緣膜21a之厚度與導電膜21之厚度(距離W21)相比非常薄。因此，晶粒G21_1、G21_2之粒徑之大小可謂與鄰接之複數個絕緣膜22間之間距(寬度)W22大致相同。
如上所述，藉由將導電膜21之晶粒之粒徑設定為上表面至下表面之大小，由此，自狹縫ST朝向記憶體孔MH於Y方向延伸之導電膜21內之縫S變短，或者變少。例如，於圖4中，晶粒G21_1、G21_2遍及上表面至下表面設置。因此，自狹縫ST之絕緣材料3於Y方向延伸之縫S不自晶粒G21_1、G21_2向記憶體孔MH側通過，被晶粒G21_1、G21_2阻斷。由此，於導電膜21之形成步驟中，於對狹縫ST內之導電膜21之材料進行濕式蝕刻時，蝕刻液不易滲入導電膜21內。其結果，能夠抑制作為字元線WL殘留之導電膜21之過蝕刻，能夠抑制導電膜21之電阻上升或意料之外之電性切斷。即，能夠降低字元線WL之電阻。
另一方面，導電膜21中，自狹縫ST遍及記憶體孔MH之於Y方向(相對於積層方向大致正交之方向)延伸之縫較少，但保留一定數量於Z方向(積層方向)延伸之縫S。即便保留此種於Z方向(積層方向)延伸之縫S，比較大之晶粒G21_1、G21_2亦能夠抑制蝕刻液之滲入。即，導電膜21中，可存在一定數量於Z方向延伸之縫S，但較佳為使於Y方向或X方向延伸之縫S較少。
圖5係表示導電膜21內存在孔隙B之構成例之剖視圖。導電膜21中，自狹縫ST遍及記憶體孔MH之於Y方向延伸之縫較少，但保留了一定數量於Z方向延伸之縫S。因此，於對狹縫ST內之導電膜21之材料進行蝕刻時，存在蝕刻液滲入縫S、使縫S內產生孔隙B之情況。即便於此種情形時，比較大之粒塊之晶粒G21_1、G21_2亦能夠抑制蝕刻液之進入。即，導電膜21內可存在一定數量之孔隙。
其次，對半導體裝置100a之製造方法進行說明。
圖6～圖18係表示本實施方式之半導體裝置100a之製造方法之一例之剖視圖。再者，圖6～圖18所示之半導體記憶體之構成係一例，半導體記憶體之構成並未限定於此。
首先，如圖6所示，於基板10內形成元件分離區域10i，於工作區域AA內形成電晶體Tr。其次，於基板10上形成絕緣膜11。絕緣膜11例如為層間絕緣膜，包含配線11a。配線11a例如為多層配線，例示配線11aa、及設置於配線11aa之上方之配線11ab。其次，於配線11ab上形成絕緣膜11d。其次，於絕緣膜11d上形成導電膜12。
其次，如圖7所示，於導電膜12上形成半導體層131。半導體層131例如使用摻雜矽或者未摻雜矽。其次，於半導體層131上形成中間膜13a。中間膜13a例如使用矽氧化膜。其次，於中間膜13a上形成犧牲膜13b。犧牲膜13b例如使用摻雜矽或者未摻雜矽。其次，於犧牲膜13b上形成中間膜13c。中間膜13c例如使用矽氧化膜。其次，於中間膜13c上形成半導體層133。半導體層133例如使用摻雜矽或者未摻雜矽。由此，獲得基體部1之構造。
其次，如圖8所示，於半導體層133上形成絕緣膜2g。絕緣膜2g例如使用矽氧化物、或者金屬氧化物。其次，於絕緣膜2g上形成半導體層134。半導體層134例如使用摻雜矽。由此，形成半導體部14。其次，於半導體層134上形成絕緣膜22b。接著，於絕緣膜22b上交替積層犧牲膜23與絕緣膜22。絕緣膜22、22b例如使用矽氧化膜。犧牲膜23例如使用矽氮化膜。由此，於半導體部13之上方獲得積層體2之構造。
其次，如圖9所示，於胞區域，對積層體2、半導體層134、絕緣膜2g、半導體層133、中間膜13c、犧牲膜13b、中間膜13a及半導體層131進行各向異性蝕刻，形成記憶體孔MH。記憶體孔MH以於積層體2之積層方向延伸之方式形成，設置於積層體2之上端至半導體層131之中途。
其次，如圖10所示，於記憶體孔MH內形成記憶體膜220。此時，於記憶體孔MH內依序形成圖2及圖3中說明之覆蓋絕緣膜221、電荷捕獲膜222、隧道絕緣膜223。其次，於記憶體膜220上形成半導體本體210。其次，於半導體本體210上形成核心層230。如此，於記憶體孔MH之內壁依序成膜記憶體膜220(覆蓋絕緣膜221、電荷捕獲膜222、隧道絕緣膜223)、半導體本體210、核心層230。由此，記憶體孔MH被記憶體膜220、半導體本體210及核心層230嵌埋。
其次，如圖11所示，與記憶體孔MH不同地對積層體2進行各向異性蝕刻，形成狹縫ST。狹縫ST於積層體2內於Z方向延伸，自積層體2之上端貫通積層體2形成至犧牲膜13b之中途。狹縫ST與記憶體孔MH不同，形成為亦於X方向延伸之槽。再者，狹縫ST可形成為任意之深度，只要貫通積層體2即可。
其次，如圖12所示，於狹縫ST之側壁上形成擋止膜3s。擋止膜3s例如使用矽氮化物。
其次，如圖13所示，經由狹縫ST去除中間膜13c、犧牲膜13b、中間膜13a，嵌埋半導體層132。半導體層132例如使用摻雜矽。此時，由於擋止膜3s覆蓋狹縫ST之內壁，故而絕緣膜22未受到蝕刻。
其次，如圖14所示，使用熱磷酸溶液經由狹縫ST對犧牲膜23連同擋止膜3s進行各向同性蝕刻。熱磷酸溶液相對於矽氧化膜及矽，對矽氮化膜選擇性地進行蝕刻。因此，如圖14所示，使絕緣膜22殘留而選擇性地去除犧牲膜23，於Y方向及X方向形成空間S2。此時，犧牲膜23之蝕刻於Y方向向記憶體孔MH進展。然而，由於覆蓋絕緣膜221係由矽氧化膜形成，故而犧牲膜23之蝕刻因覆蓋絕緣膜221而終止。因此，空間S2於Z方向上鄰接之複數個絕緣膜22間，設置於自狹縫ST至記憶體孔MH之覆蓋絕緣膜221。
其次，雖圖14中未圖示，使用熱CVD(Chemical Vapor Deposition，化學氣相沈積)法或ALD(Atomic Layer Deposition，原子層沈積)法等經由狹縫ST於空間S2之內壁較薄地成膜氧化鋁(Al2 O3 )作為阻擋絕緣膜21a(參照圖16(A))。氧化鋁例如具有約2～3 nm之厚度。阻擋絕緣膜21a作為後述之用於成膜鉬之晶種層發揮功能。
其次，如圖15所示，使用熱CVD法或ALD法等經由狹縫ST將鉬嵌埋至空間S2內，形成導電膜21。此時，包含鉬之原料氣體使用氫或氨等還原氣體，於500℃～600℃之氛圍中形成導電膜21。由此，將鉬作為導電膜21之材料填充於空間S2內。如此，經由狹縫ST將鉬嵌埋至空間S2內，形成導電膜21。
圖16(A)及圖16(B)係表示導電膜21之沈積步驟之一例之剖視圖。若沈積鉬，則如圖16(A)所示，於空間S2內逐漸成膜導電膜21(鉬)。若鉬之沈積進展，則如圖16(B)所示，導電膜21(鉬)填充於空間S2內。此時，鉬之粒徑比較小。因此，鉬之粒塊間之縫(晶界)S均朝X、Y、Z方向之任一方向延伸。又，鉬亦沈積於狹縫ST之內壁(絕緣膜22之側壁)。
於該階段，於Y方向延伸之縫S存在於狹縫ST至記憶體孔MH。因此，如欲在沈積鉬後便接著蝕刻去除成膜於狹縫ST之內壁之鉬，則蝕刻液會進入縫S，導致空間S2內鉬被大量蝕刻。例如，蝕刻液會沿著於Y方向延伸之縫S進入，導致連記憶體孔MH附近之鉬亦被蝕刻。
相對於此，根據本實施方式，於沈積鉬後，於氫氣氛圍中以高於導電膜21之成膜溫度的溫度進行熱處理。例如，熱處理於600℃～800℃之溫度之氛圍中進行。由此，如圖17(A)所示，導電膜21(鉬)之粒徑變大，縫變少或者變短。圖17(A)係表示導電膜21之熱處理步驟之一例之剖視圖。例如，藉由以600℃～800℃之溫度進行熱處理，鉬之粒徑變大，鉬成為跨及於Z方向鄰接之絕緣膜22之較大之粒塊。即，鉬包含自導電膜21之上表面到達下表面之較大之晶粒。由此，於Y方向延伸之縫S變少或者變短。
進而，於本實施方式中，鉬之晶種層(底層)使用氧化鋁(阻擋絕緣膜21a)構成。由於氧化鋁與鉬於結晶結構上大不相同，故而將氧化鋁作為晶種層而形成之鉬之粒塊不易受到氧化鋁之結晶性之影響。因此，藉由使用氧化鋁作為鉬之晶種層，鉬之粒徑易於變大。
其次，於使填充於絕緣膜22間之空間S2內之鉬殘留之狀態下，去除沈積於狹縫ST內之絕緣膜22之側壁之鉬。此時，例如使用包含磷酸之混合液作為蝕刻液，經由狹縫ST以濕式蝕刻對鉬進行蝕刻。由此，如圖17(B)所示，位於狹縫ST內之絕緣膜22之側壁上之鉬被去除(回蝕)。圖17(B)係表示導電膜21之材料之回蝕步驟之一例之剖視圖。由此，嵌埋至排列於Z方向之複數個空間S2內之鉬相互電性切斷，如圖15所示，能夠分別作為導電膜21(字元線WL)發揮功能。
此處，作為導電膜21之材料之鉬之粒塊藉由熱處理變大，縫S變少且變短。由此，鉬具有與於Z方向鄰接之絕緣膜22間之寬度(圖4之W22)或者空間S2之X方向之寬度(圖4之W21)大致相同大小之粒徑。因此，即便鉬之蝕刻液沿縫S滲入，空間S2內之鉬之蝕刻量亦有限，且蝕刻液基本不會向記憶體孔MH側滲入。由此，能夠抑制設置於鄰接之複數個絕緣膜22間之導電膜21之過蝕刻。
其次，如圖18所示，於狹縫ST內填充絕緣材料3。
其後，藉由形成觸點Cb、位元線BL、配線等，完成圖1所示之半導體裝置100a。
根據以上之實施方式，作為字元線WL發揮功能之導電膜21使用鉬。將鉬代替犧牲膜23嵌埋至空間S2，其後，於600℃～800℃下進行熱處理。由此，鉬之粒徑變大，鉬形成(生長)為跨及於Z方向鄰接之絕緣膜22間之大小之粒塊。又，鉬之縫減少且變短。由此，能夠抑制鉬之回蝕所用之蝕刻液向記憶體孔MH側滲入，能夠抑制導電膜21之過蝕刻。其結果，能夠抑制導電膜21之電阻值之上升、X方向或Y方向之電性切斷。
再者，於本實施方式中，導電膜21內之縫並非完全消失，而是保留一定數量。因此，存在因鉬(導電膜21)之回蝕，如圖5所示，使導電膜21內產生一定數量之孔隙B之情況。然而，即便於該情形時，只要導電膜21之電阻值足夠低，便沒問題。即，即便導電膜21內保留一定數量之縫S或孔隙B，本實施方式之效果亦不會受損。
又，本實施方式可應用於半導體記憶體以外之半導體裝置。於該情形時，例如於將導電膜(鉬)填充至於X、Y、Z方向之任一方向鄰接之複數個絕緣膜間時，應用本實施方式。該導電膜(鉬)例如可用作配線。
以上說明了本發明之一些實施方式，但該等實施方式係作為示例提出，並未意圖限定發明之範圍。該等實施方式可藉由其他各種方式實施，可於不脫離發明之主旨之範圍內，進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨內，同樣包含於申請專利範圍記載之發明及其均等之範圍內。相關申請之引用 本申請案基於2019年08月26日提出申請之在先日本專利申請案第2019-153948號之優先權而主張優先權利益，藉由引用將其全部內容併入本文中。
1:基體部 2:積層體 2g:絕緣膜 3:絕緣材料 3s:擋止膜 10:基板 10i:元件分離區域 11:絕緣膜 11a:配線 11aa:配線 11ab:配線 11d:絕緣膜 12:導電膜 13:半導體部 13a:中間膜 13b:犧牲膜 13c:中間膜 14:半導體部 21:導電膜 21a:阻擋絕緣膜 22:絕緣膜 22b:絕緣膜 23:犧牲膜 100a:半導體裝置 131:半導體層 132:半導體層 133:半導體層 134:半導體層 210:半導體本體 220:記憶體膜 221:覆蓋絕緣膜 222:電荷捕獲膜 223:隧道絕緣膜 230:核心層 AA:工作區域 BL:位元線 Cb:觸點 CL:柱狀部 G21_1:晶粒 G21_2:晶粒 MC:記憶胞 MH:記憶體孔 S:縫 S2:空間 SGD:汲極側選擇閘極 SGS:源極側選擇閘極 ST:狹縫 STD:汲極側選擇電晶體 STS:源極側選擇電晶體 Tr:電晶體 W21:距離 W22:距離(間距) WL:字元線
圖1係表示第1實施方式之半導體裝置之構成例之立體圖。 圖2係表示三維構造之記憶胞陣列之構成例之剖視圖。 圖3係表示三維構造之記憶胞陣列之構成例之剖視圖。 圖4係表示導電膜及其周邊之更詳細之構成例之剖視圖。 圖5係表示導電膜內存在孔隙之構成例之剖視圖。 圖6係表示本實施方式之半導體裝置之製造方法之一例之剖視圖。 圖7係接著圖6之表示半導體裝置之製造方法之剖視圖。 圖8係接著圖7之表示半導體裝置之製造方法之剖視圖。 圖9係接著圖8之表示半導體裝置之製造方法之剖視圖。 圖10係接著圖9之表示半導體裝置之製造方法之剖視圖。 圖11係接著圖10之表示半導體裝置之製造方法之剖視圖。 圖12係接著圖11之表示半導體裝置之製造方法之剖視圖。 圖13係接著圖12之表示半導體裝置之製造方法之剖視圖。 圖14係接著圖13之表示半導體裝置之製造方法之剖視圖。 圖15係接著圖14之表示半導體裝置之製造方法之剖視圖。 圖16(A)及(B)係表示導電膜之沈積步驟之一例之剖視圖。 圖17(A)及(B)係表示導電膜之熱處理步驟及回蝕步驟之一例之剖視圖。 圖18係接著圖15之表示半導體裝置之製造方法之剖視圖。
3:絕緣材料
21:導電膜
21a:阻擋絕緣膜
22:絕緣膜
210:半導體本體
220:記憶體膜
221:覆蓋絕緣膜
222:電荷捕獲膜
223:隧道絕緣膜
230:核心層
G21_1:晶粒
G21_2:晶粒
MH:記憶體孔
S:縫
ST:狹縫
W21:距離
W22:距離(間距)
WL:字元線

Claims (6)

  1. 一種半導體裝置，其具備相互鄰接之複數個絕緣膜、及設置於上述複數個絕緣膜之間之導電膜，該導電膜使用鉬構成，該鉬具有與該導電膜之上表面至下表面之距離大致相同大小之粒徑。
  2. 如請求項1之半導體裝置，其中上述導電膜使用鉬構成，該鉬具有與上述複數個絕緣膜間之寬度大致相同大小之粒徑。
  3. 如請求項1或2之半導體裝置，其進而具備阻擋絕緣膜，該阻擋絕緣膜設置於上述複數個絕緣膜與上述導電膜之間，且使用氧化鋁構成。
  4. 如請求項1之半導體裝置，其中於上述導電膜內包含縫或孔隙。
  5. 如請求項1之半導體裝置，其進而具備：半導體柱，其設置於以交替積層之上述絕緣膜及上述導電膜而構成之積層體之內部，且於該積層體之積層方向延伸；隧道絕緣膜，其設置於上述導電膜與上述半導體柱之間；電荷捕獲膜，其設置於上述隧道絕緣膜與上述導電膜之間；及阻擋絕緣膜，其設置於上述電荷捕獲膜與上述導電膜之間。
  6. 一種半導體裝置之製造方法，其具備：於基板上方交替積層複數個絕緣膜與複數個犧牲膜而形成積層體；於上述積層體內形成延伸於該積層體之積層方向之複數個孔，於上述複數個孔之內壁依序成膜電荷捕獲膜、隧道絕緣膜、半導體柱；於上述積層體，在上述孔之外另形成延伸於上述積層體之積層方向的狹縫；經由上述狹縫去除上述犧牲膜，於上述複數個絕緣膜間形成空間；經由上述狹縫將鉬嵌埋至原本存在上述犧牲膜之上述空間而形成導電膜；對上述導電膜進行熱處理，使位於上述空間內之上述導電膜殘留，而去除上述狹縫內之鉬。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197641A (ja) * 1997-09-16 1999-04-09 Sony Corp 半導体記憶装置の製造方法
JP4131648B2 (ja) * 2002-07-10 2008-08-13 株式会社東芝 半導体装置および半導体装置の製造方法
US7238609B2 (en) * 2003-02-26 2007-07-03 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
JP4771552B2 (ja) * 2005-10-05 2011-09-14 Ｊｘ日鉱日石金属株式会社 ２層フレキシブル基板
KR20170143023A (ko) * 2009-10-21 2017-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
JP5421843B2 (ja) * 2010-04-14 2014-02-19 パナソニック株式会社 発光装置
JP2012253148A (ja) 2011-06-01 2012-12-20 Toshiba Corp 半導体装置及びその製造方法
JP2015177002A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
KR20220031134A (ko) 2014-06-16 2022-03-11 인텔 코포레이션 금속 인터커넥트의 시임 치유
US9559117B2 (en) * 2014-06-17 2017-01-31 Sandisk Technologies Llc Three-dimensional non-volatile memory device having a silicide source line and method of making thereof
JP6478813B2 (ja) 2015-05-28 2019-03-06 東京エレクトロン株式会社 金属膜の成膜方法
US10109641B2 (en) * 2015-08-10 2018-10-23 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10403636B2 (en) 2016-03-11 2019-09-03 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
KR102395563B1 (ko) * 2016-07-25 2022-05-06 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 이의 제조 방법
KR102572271B1 (ko) * 2017-04-10 2023-08-28 램 리써치 코포레이션 몰리브덴을 함유하는 저 저항률 막들
US11295980B2 (en) * 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US10229931B1 (en) * 2017-12-05 2019-03-12 Sandisk Technologies Llc Three-dimensional memory device containing fluorine-free tungsten—word lines and methods of manufacturing the same

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