KR101949375B1 - 비휘발성 메모리 장치의 제조 방법 - Google Patents

비휘발성 메모리 장치의 제조 방법 Download PDF

Info

Publication number
KR101949375B1
KR101949375B1 KR1020120024072A KR20120024072A KR101949375B1 KR 101949375 B1 KR101949375 B1 KR 101949375B1 KR 1020120024072 A KR1020120024072 A KR 1020120024072A KR 20120024072 A KR20120024072 A KR 20120024072A KR 101949375 B1 KR101949375 B1 KR 101949375B1
Authority
KR
South Korea
Prior art keywords
film
sacrificial
forming
gate electrode
channel
Prior art date
Application number
KR1020120024072A
Other languages
English (en)
Other versions
KR20130102891A (ko
Inventor
양기홍
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120024072A priority Critical patent/KR101949375B1/ko
Priority to US13/607,350 priority patent/US9640548B2/en
Publication of KR20130102891A publication Critical patent/KR20130102891A/ko
Application granted granted Critical
Publication of KR101949375B1 publication Critical patent/KR101949375B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

비휘발성 메모리 장치의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 제1 희생막을 갖는 제1 게이트 전극막을 형성하는 단계; 상기 제1 희생막을 갖는 제1 게이트 전극막 상에 복수의 층간 절연막 및 복수의 제2 희생막이 교대로 적층된 적층 구조물을 형성하는 단계; 상기 적층 구조물을 관통하여 상기 제1 희생막을 노출시키는 제1 채널 홀을 형성하는 단계; 노출된 상기 제1 희생막을 제거하여 제2 채널 홀을 형성하는 단계; 상기 제1 및 제2 채널 홀에 의해 노출된 상기 제1 게이트 전극막의 표면을 산화시켜 산화막을 형성하는 단계; 상기 제1 및 제2 채널 홀 내에 채널막을 형성하는 단계; 상기 제2 희생막을 제거하는 단계; 및 상기 제2 희생막이 제거된 공간에 메모리막을 개재하여 상기 채널막과 접하는 제2 게이트 전극막을 형성하는 단계를 포함한다.

Description

비휘발성 메모리 장치의 제조 방법{METHOD FOR FABRICATING NONVOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 낸드형 플래쉬 메모리 등이 널리 이용되고 있다.
최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 비휘발성 메모리 장치가 제안되었다.
현재 다양한 구조의 3차원 비휘발성 메모리 장치가 제안되고 있는데, 그 중 하나가 일명 PBiCS라 불리는 플래시 메모리이다. PBiCS 플래시 메모리는 이미 널리 알려져 있으며, 예컨대, 2009년 6월 16-18일자에 개시된 논문 "Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices", VLSI Technology, 2009 symposium, ISBN 978-4-86348-009-4, pp. 136-137에도 잘 나타나 있다. 이러한 PBiCS 플래시 메모리는, 희생막을 갖는 파이프 게이트 전극막을 형성하고, 그 상부의 복수의 층간 절연막 및 셀 게이트 전극막이 교대 적층된 구조물을 형성하고, 교대 적층 구조물을 관통하는 메모리 홀을 형성한 후 드러난 희생막을 제거하고, 메모리 홀 및 희생막이 제거된 공간 내에 메모리막 즉, ONO(Oxide-Nitride-Oxide)의 삼중막을 증착한 후, 메모리막 상부에 채널로 이용되는 실리콘 바디를 증착하는 일련의 과정에 의해 제조된다.
그런데, 위와 같은 제조 방법을 이용하는 경우 다음과 같은 문제점이 초래된다.
메모리 홀 및 희생막이 제거된 공간 내에 ONO막을 증착시, 스텝 커버리지 특성 때문에, 메모리 홀에서보다 희생막이 제거된 공간에서 ONO막의 두께가 얇게 증착될 수밖에 없다. 그런데, 희생막이 제거된 공간에서 ONO막 두께가 얇은 경우 항복 전압이 낮아 파이프 게이트 전극막에 필요한 고전압 예컨대, 패스 전압 등을 인가하기 어렵다. 파이프 게이트 전극막에 고전압이 인가되는 경우, 문턱 전압이 크게 증가하는 등 장치의 신뢰성이 저하되기 때문이다.
그렇다고 하여, ONO막의 증착 두께를 전체적으로 증가시키면 좁은 폭을 갖는 메모리 홀이 ONO막으로 매립되어 채널이 형성될 공간을 확보할 수 없는 문제가 있다.
본 발명이 해결하고자 하는 과제는, 공정 개선으로 장치의 신뢰성을 확보할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 제1 희생막을 갖는 제1 게이트 전극막을 형성하는 단계; 상기 제1 희생막을 갖는 제1 게이트 전극막 상에 복수의 층간 절연막 및 복수의 제2 희생막이 교대로 적층된 적층 구조물을 형성하는 단계; 상기 적층 구조물을 관통하여 상기 제1 희생막을 노출시키는 제1 채널 홀을 형성하는 단계; 노출된 상기 제1 희생막을 제거하여 제2 채널 홀을 형성하는 단계; 상기 제1 및 제2 채널 홀에 의해 노출된 상기 제1 게이트 전극막의 표면을 산화시켜 산화막을 형성하는 단계; 상기 제1 및 제2 채널 홀 내에 채널막을 형성하는 단계; 상기 제2 희생막을 제거하는 단계; 및 상기 제2 희생막이 제거된 공간에 메모리막을 개재하여 상기 채널막과 접하는 제2 게이트 전극막을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 제1 희생막을 갖는 제1 게이트 전극막을 형성하는 단계; 상기 제1 희생막을 갖는 제1 게이트 전극막 상에 복수의 층간 절연막 및 복수의 제2 게이트 전극막이 교대로 적층된 적층 구조물을 형성하는 단계; 상기 적층 구조물을 관통하여 상기 제1 희생막을 노출시키는 제1 채널 홀을 형성하는 단계; 노출된 상기 제1 희생막을 제거하여 제2 채널 홀을 형성하는 단계; 상기 제1 및 제2 채널 홀에 의해 노출된 상기 제1 게이트 전극막의 표면을 산화시켜 제1 산화막을 형성하는 단계; 및 상기 제1 및 제2 채널 홀 내에 전하 저장막, 터널 절연막 및 채널막을 순차적으로 형성하는 단계를 포함한다.
본 발명의 비휘발성 메모리 장치의 제조 방법에 의하면, 공정 개선으로 장치의 신뢰성을 확보할 수 있다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 8 및 도 9는 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 10 내지 도 13은 본 발명의 또다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 기판(10)을 제공한다. 기판(10)은 단결정 실리콘 등과 같은 반도체 물질로 이루어질 수 있으며, 기판(10)의 최상부에는 도시되지 않은 절연막이 형성되어 후술하는 파이프 채널 트랜지스터의 게이트 전극(이하, 파이프 게이트 전극)과 기판(10)을 절연시킬 수 있다.
이어서, 기판(10) 상에 파이프 게이트 전극 형성을 위한 제1 도전막(11A)을 형성한 후, 제1 도전막(11A)을 선택적으로 식각하고 절연 물질을 매립하여 제1 희생막(12)을 형성한다. 제1 도전막(11A)은 후술하는 산화 공정에서 산화가 가능한 도전 물질 예컨대, 불순물이 도핑된 폴리실리콘으로 형성될 수 있다. 제1 희생막(12)은 파이프 채널 트랜지스터의 채널이 형성될 공간을 정의하는 막으로서, 도면의 단면 방향(이하, 제1 방향)의 장축 및 이와 수직하여 도면을 관통하는 방향(이하, 제2 방향)의 단축을 갖는 섬 형상을 가지며, 제1 방향 및 제2 방향을 따라 복수개가 배열된다. 설명의 편의상 제1 방향을 따라 2개의 제1 희생막(12)이 배열된 경우를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 복수개의 제1 희생막(12)은 제1 방향 및 제2 방향을 따라 배열될 수 있다. 제1 희생막(12)은 예컨대, 질화막일 수 있다.
도 2를 참조하면, 제1 도전막(11A) 및 제1 희생막(12) 상에 파이프 게이트 전극 형성을 위한 제2 도전막(11B)을 형성한다. 제2 도전막(11B)은 후술하는 산화 공정에서 산화가 가능한 도전 물질 예컨대, 불순물이 도핑된 폴리실리콘으로 형성될 수 있다. 제1 도전막(11A) 및 제2 도전막(11B)을 이하, 파이프 게이트 전극막(11)이라 한다. 이와 같은 제2 도전막(11B) 형성 공정은 생략될 수도 있고, 이러한 경우 제1 도전막(11A)이 파이프 게이트 전극을 형성한다.
이어서, 제2 도전막(11B) 상에(제2 도전막(11B)이 생략된 경우라면 제1 도전막(11A) 및 제1 희생막(12) 상에) 복수의 층간 절연막(13) 및 복수의 제2 희생막(14)을 수직 방향으로 교대로 적층한다. 여기서, 제2 희생막(14)은 메모리 셀의 게이트 전극(이하, 셀 게이트 전극)이 형성될 공간을 제공하는 막으로서, 층간 절연막(13)과 식각 선택비를 갖는 물질 예컨대, 질화막으로 형성될 수 있다. 층간 절연막(13)은 셀 게이트 전극을 서로 절연시키기 위한 것으로서, 예컨대, 산화막으로 형성될 수 있다.
도 3을 참조하면, 층간 절연막(13) 및 제2 희생막(14)의 교대 적층 구조물과 제2 도전막(11B)을 관통하여 제1 희생막(12)을 노출시키는 한 쌍의 제1 채널 홀(H1)을 형성한다. 제1 희생막(12)마다 제1 방향으로 배열되는 한 쌍의 제1 채널 홀(H1)이 배치된다.
이어서, 노출된 제1 희생막(12)을 습식 식각 등의 방식으로 제거하여 제2 채널 홀(H2)을 형성한다. 이때, 제1 희생막(12) 및 제2 희생막(14)이 동일한 막 예컨대, 질화막으로 형성된 경우라면, 제1 희생막(12)을 제거하기 전 제1 채널 홀(H1) 측벽에 비정질 탄소 등으로 이루어진 보호막(미도시됨)을 형성한 상태에서 노출된 제1 희생막(12)을 제거할 수도 있다.
본 공정 결과, 한 쌍의 제1 채널 홀(H1) 하단은 제2 채널 홀(H2)에 의해 서로 연결되고, 그에 따라 실질적으로 U자와 유사한 형태의 채널 홀이 형성된다.
도 4를 참조하면, 도 3의 결과물에 대해 산화 공정을 수행한다. 산화 공정은 예컨대, 열 산화 공정일 수 있다.
본 공정 결과, 제1 및 제2 채널 홀(H1, H2)에 의해 드러나 있는 파이프 게이트 전극막(11)의 표면이 산화되어 산화막(15)이 형성된다. 이 산화막(15)은 파이프 채널 트랜지스터의 게이트 절연막으로서의 역할을 수행한다. 이러한 산화 공정에서 제1 채널 홀(H1)에 의해 드러나 있는 층간 절연막(13) 및 제2 희생막(14)은 절연 물질로서 산화되지 않고 직전의 상태를 유지한다.
이와 같이 산화 공정으로 파이프 게이트 전극막(11)의 표면에만 산화막(15)을 형성할 수 있기 때문에, 두꺼운 두께의 산화막(15) 형성이 가능하다. 즉, 파이프 채널 트랜지스터의 게이트 절연막 두께를 증가시킬 수 있다. 따라서, 파이프 게이트 전극막(11)에 고전압을 인가하더라도 문턱 전압 변동 현상이 감소하여 장치의 신뢰성이 향상될 수 있다.
도 5를 참조하면, 산화막(15)이 형성된 제1 및 제2 채널 홀(H1, H2) 내벽을 따라 제1 절연막(16)을 형성한 후, 제1 및 제2 채널 홀(H1, H2)을 매립하는 채널막(17)을 형성한다.
본 실시예에서, 제1 절연막(16)은 전하 차단막, 전하 저장막 및 터널 절연막 예컨대, ONO막을 포함하는 메모리막일 수 있다. 이러한 경우, 파이프 게이트 전극막(11)과 접하는 제1 절연막(16) 부분은 산화막(15)과 함께 파이프 채널 트랜지스터의 게이트 절연막으로서 역할을 수행할 수 있다. 이로써 더욱 두꺼운 게이트 절연막 확보가 가능하다. 또한, 제2 희생막(14)과 접하는 제1 절연막(16) 부분은 메모리막으로서의 기능을 수행한다.
채널막(17)은 불순물이 도핑된 반도체 물질 또는 비도핑 반도체 물질로 형성될 수 있다. 본 실시예에서 채널막(17)은 제1 및 제2 채널 홀(H1, H2)을 매립하는 두께를 가지나, 본 발명이 이에 한정되는 것은 아니며, 다른 실시예에서는 제1 및 제2 채널 홀(H1, H2) 일부를 매립하는 얇은 두께를 가질 수도 있다.
본 공정 결과, 파이프 게이트 전극막(11), 채널막(17) 및 이들 사이에 개재된 게이트 절연막(15 및 16 참조)을 포함하는 파이프 채널 트랜지스터가 형성된다. 본 실시예의 파이프 채널 트랜지스터는 제1 희생막(12)을 덮는 제2 도전막(11B)이 더 형성되어 파이프 채널 트랜지스터의 채널막(17)과 파이프 게이트 전극막(11)의 접촉 면적이 증가하므로 온 커런트가 증가되는 효과가 있다.
도 6을 참조하면, 제1 채널 홀(H1) 사이에 배치되면서 층간 절연막(13) 및 제2 희생막(14)의 교대 적층 구조물을 관통하는 슬릿(S)을 형성한다.
슬릿(S)은 제2 희생막(14)을 제거하기 위하여 습식 식각액이 침투될 수 있는 공간을 제공하기 위한 것이다. 본 실시예에서 슬릿(S)은 상기 교대 적층 구조물을 관통하는 깊이를 가지나, 본 발명이 이에 한정되지는 않으며, 슬릿(S)은 최하부의 제2 희생막(14)까지 관통하는 깊이를 가지면 족하다. 나아가, 한 쌍의 제1 채널 홀(H1) 사이의 슬릿(S)은 하나의 스트링 내에서 셀 게이트 전극을 한 쌍의 제1 채널 홀(H1) 일측과 타측에서 서로 분리시키기 위한 것으로서, 제2 방향으로 연장되는 형상을 가질 수 있다.
이어서, 슬릿(S)에 의해 노출되는 제2 희생막(14)을 제거하여 홈(G1)을 형성한다. 제2 희생막(14)의 제거는 습식 식각으로 수행될 수 있다.
도 7을 참조하면, 홈(G1) 내에 도전 물질을 매립하여 셀 게이트 전극막(18)을 형성한다. 셀 게이트 전극막(18)은 홈(G1)이 형성된 결과물을 덮는 도전 물질을 형성한 후, 전면 식각을 수행하는 방식으로 형성될 수 있다. 셀 게이트 전극막(18)은 불순물이 도핑된 폴리실리콘이나 또는 금속 등의 물질로 이루어질 수 있다.
본 공정 결과, 셀 게이트 전극막(18), 채널막(17) 및 이들 사이의 메모리막인 제1 절연막(16)으로 이루어지는 메모리 셀이 형성된다.
이후의 후속 공정 예컨대, 채널막(17)의 일측 상단에 연결되는 비트라인 형성 공정과, 채널막(17)의 타측 상단에 연결되는 소스라인 형성 공정 등은 당업자에게 이미 널리 알려져 있으므로 상세한 설명은 생략하기로 한다.
한편, 전술한 본 발명의 일 실시예에서 제1 절연막(16)은 메모리막 기능을 하지 않는 일반적인 절연막일 수 있다. 이러한 경우 제조 방법이 변형될 수 있으며, 이하, 도 8 및 도 9를 참조하여 보다 상세히 설명한다.
도 8 및 도 9는 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다. 본 실시예를 설명함에 있어 전술한 실시예와의 차이점을 중심으로 설명을 하기로 한다.
우선, 전술한 도 1 내지 도 5의 공정을 수행한다. 이때, 본 실시예에서, 제1 절연막(16)은 메모리막 기능을 수행하지 않는 절연막 예컨대, 산화막일 수 있다. 파이프 게이트 전극막(11)과 접하는 제1 절연막(16) 부분은 산화막(15)과 함께 파이프 채널 트랜지스터의 게이트 절연막으로서 역할을 수행할 수 있다. 이로써 더욱 두꺼운 게이트 절연막 확보가 가능하다. 또한, 제2 희생막(14)과 접하는 제1 절연막(16) 부분은 후술하는 제2 희생막(14) 제거 공정에서 채널막(17)을 보호하는 기능을 수행할 수 있다.
이어서, 도 8을 참조하면, 제1 채널 홀(H1) 사이에 배치되면서 층간 절연막(13) 및 제2 희생막(14)의 교대 적층 구조물을 관통하는 슬릿(S)을 형성한 후, 슬릿(S)에 의해 노출되는 제2 희생막(14)을 제거하고 드러나는 제1 절연막(16)을 제거하여 채널막(17)을 노출시키는 홈(G2)을 형성한다. 단, 본 발명이 이에 한정되는 것은 아니며, 홈(G2) 형성 공정에서 제1 절연막(16)은 제거되지 않을 수도 있다.
도 9를 참조하면, 홈(G2) 내벽을 따라 전하 차단막, 전하 저장막 및 터널 절연막을 포함하는 메모리막(19)을 형성하고 잔류하는 공간에 도전 물질을 매립하여 셀 게이트 전극막(20)을 형성한다. 만약 홈(G2) 형성 공정에서 제1 절연막(16)이 제거되지 않은 경우라면, 메모리막(19) 중 터널 절연막 형성 공정은 생략될 수도 있다. 제1 절연막(16)이 터널 절연막으로 기능할 수 있기 때문이다.
나아가, 도시하지는 않았지만, 제1 절연막(16) 형성 공정 자체가 생략될 수도 있다. 이러한 경우 홈(G2)에 의해 채널막(17)이 드러나며, 홈(G2) 내벽을 따라 메모리막을 형성하고 잔류 공간을 도전 물질로 매립하여 셀 게이트 전극막을 형성할 수도 있다.
한편, 전술한 실시예들은 희생막이 제거된 공간 내에 셀 게이트 전극막을 형성하는 방식을 이용하였으나, 희생막 대신 셀 게이트 전극막을 직접 증착하여도 무방하다. 이러한 경우에 대하여 이하의 도 10 내지 도 13을 참조하여 보다 상세히 설명한다.
도 10 내지 도 13은 본 발명의 또다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다. 본 실시예를 설명함에 있어 전술한 실시예와의 차이점을 중심으로 설명을 하기로 한다.
도 10을 참조하면, 기판(10) 상에 제1 희생막(12)을 갖는 제1 도전막(11A)을 형성한 후, 그 상부에 제2 도전막(11B)을 형성한다. 제1 및 제2 도전막(11A, 11B)이 파이프 게이트 전극막(11)을 형성하며, 산화 가능한 도전 물질로 이루어짐은 전술한 바와 같다.
이어서, 제2 도전막(11B) 상에 복수의 층간 절연막(13) 및 복수의 셀 게이트 전극막(21)을 수직 방향으로 교대로 적층한다. 셀 게이트 전극막(21)은 식각이 용이한 도전 물질 예컨대, 불순물이 도핑된 폴리실리콘일 수 있다. 나아가, 셀 게이트 전극막(21)은 파이프 게이트 전극막(11)에 비해 산화가 덜되는 도전 물질일 수 있다. 예를 들어, 파이프 게이트 전극막(11)이 N형 불순물이 도핑된 반도체 물질인 경우, 셀 게이트 전극막(21)은 P형 불순물이 도핑된 반도체 물질일 수 있다.
도 11을 참조하면, 층간 절연막(13) 및 셀 게이트 전극막(21)의 교대 적층 구조물과 제2 도전막(11B)을 관통하여 제1 희생막(12)을 노출시키는 한 쌍의 제1 채널 홀(H1)을 형성한 후, 노출된 제1 희생막(12)을 제거하여 제2 채널 홀(H2)을 형성한다.
도 12를 참조하면, 도 11의 결과물에 대해 산화 공정을 수행한다. 산화 공정은 예컨대, 열 산화 공정일 수 있다.
본 공정 결과, 제1 및 제2 채널 홀(H1, H2)에 의해 드러나 있는 파이프 게이트 전극막(11)의 표면이 산화되어 제1 산화막(15)이 형성된다. 나아가, 제1 채널 홀(H1)에 의해 드러나 있는 셀 게이트 전극막(21)의 표면이 산화되어 제2 산화막(22)이 형성된다. 제2 산화막(22)은 메모리막의 전하 차단막으로 기능할 수 있다.
이때, 셀 게이트 전극막(21)이 파이프 게이트 전극막(11)보다 산화가 덜 되는 도전 물질로 형성된 경우라면, 제2 산화막(22) 두께는 제1 산화막(15) 두께보다 작을 수 있다. 그에 따라 제1 채널 홀(H1) 내에 후속 채널막 등이 형성될 공간을 충분히 확보할 수 있다.
도 13을 참조하면, 제1 및 제2 산화막(15, 22)이 형성된 제1 및 제2 채널 홀(H1, H2) 내벽을 따라 제1 절연막(16)을 형성한 후, 제1 및 제2 채널 홀(H1, H2)을 매립하는 채널막(17)을 형성한다.
본 실시예에서, 제1 절연막(16)은 전하 차단막, 전하 저장막 및 터널 절연막 예컨대, ONO막을 포함하는 메모리막일 수 있다. 또는 제1 절연막(16)은 메모리막에서 전하 차단막이 생략된 막 예컨대, NO막일수도 있다. 전하 차단막이 생략되더라도 제2 산화막(22)이 셀 게이트 전극막(21)과 채널막(17) 사이에서 전하 차단막으로서의 역할을 수행할 수 있다. 이러한 경우, 파이프 게이트 전극막(11)과 접하는 제1 절연막(16) 부분은 산화막(15)과 함께 파이프 채널 트랜지스터의 게이트 절연막으로서 역할을 수행할 수 있다. 이로써 더욱 두꺼운 게이트 절연막 확보가 가능하다. 또한, 셀 게이트 전극막(21)과 접하는 제1 절연막(16) 부분은 제2 산화막(22)과 함께 메모리막으로서의 기능을 수행한다.
이어서, 도시하지는 않았지만 공지의 후속 공정 예컨대, 한 쌍의 제1 채널 홀(H1) 사이를 관통하여 셀 게이트 전극막(21)을 분리시키는 슬릿(S) 형성 공정, 채널막(17)의 일측 상단에 연결되는 비트라인 형성 공정, 채널막(17)의 타측 상단에 연결되는 소스라인 형성 공정 등을 수행한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 파이프 게이트 전극막
13: 층간 절연막 14: 제2 희생막
15: 산화막

Claims (15)

  1. 기판 상에 제1 희생막 및 제1 게이트 전극막을 형성하는 단계;
    상기 제1 희생막 및 제1 게이트 전극막 상에 복수의 층간 절연막 및 복수의 제2 희생막이 교대로 적층된 적층 구조물을 형성하는 단계;
    상기 적층 구조물을 관통하여 상기 제1 희생막을 노출시키는 한 쌍의 제1 채널 홀을 형성하는 단계;
    노출된 상기 제1 희생막을 제거하여 제2 채널 홀을 형성하여 상기 한 쌍의 제1 채널 홀 및 상기 제2 채널 홀이 서로 연결되어 U자형 홀을 형성하는 단계;
    상기 제1 및 제2 채널 홀에 의해 노출된 상기 제1 게이트 전극막의 표면을 산화시켜 산화막을 형성하는 단계;
    상기 제1 및 제2 채널 홀 내에 채널막을 형성하는 단계;
    상기 제2 희생막을 제거하는 단계; 및
    상기 제2 희생막이 제거된 공간에 제2 게이트 전극막을 형성하는 단계를 포함하고,
    상기 채널막과 상기 제2 게이트 전극막 사이에 메모리막이 위치하며,
    상기 복수의 층간 절연막 및 상기 복수의 제2 희생막은 상기 제1 및 제2 채널 홀에 의해 노출된 상기 제1 게이트 전극막의 표면에 형성되는 상기 산화막을 형성하는 단계에서 산화되지 않는 물질로 형성되는
    비휘발성 메모리 장치의 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 게이트 전극막은, 상기 제1 희생막 전면을 둘러싸는
    비휘발성 메모리 장치의 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제2 희생막을 제거하는 단계는,
    상기 적층 구조물 내에 상기 복수의 제2 희생막을 노출시키는 깊이의 슬릿을 형성하는 단계; 및
    상기 슬릿에 의해 노출된 상기 복수의 제2 희생막을 제거하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 채널막 형성 단계 전에,
    상기 제1 및 제2 채널 홀 내벽을 따라 상기 메모리막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제2 희생막을 제거한 후에,
    상기 제2 희생막이 제거된 공간 내벽을 따라 상기 메모리막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 채널막 형성 단계 전에,
    상기 제1 및 제2 채널 홀 내벽을 따라 절연막을 형성하는 단계를 더 포함하고,
    상기 제2 희생막 제거 단계 후에,
    상기 제2 희생막 제거에 의해 드러나는 상기 절연막을 제거하는 단계; 및
    상기 제2 희생막 및 상기 절연막이 제거된 공간 내벽을 따라 상기 메모리막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 채널막 형성 단계 전에,
    상기 제1 및 제2 채널 홀 내벽을 따라 절연막을 형성하는 단계를 더 포함하고,
    상기 제2 희생막 제거 단계 후에,
    상기 제2 희생막이 제거된 공간 내벽을 따라 상기 메모리막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 채널막 형성 단계 전에,
    상기 제1 및 제2 채널 홀 내벽을 따라 상기 메모리막의 터널 절연막을 형성하는 단계를 더 포함하고,
    상기 제2 희생막 제거 단계 후에,
    상기 제2 희생막이 제거된 공간 내벽을 따라 상기 메모리막의 전하 저장막 및 전하 차단막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  9. 기판 상에 제1 희생막 및 제1 게이트 전극막을 형성하는 단계;
    상기 제1 희생막 및 제1 게이트 전극막 상에 복수의 층간 절연막 및 복수의 제2 게이트 전극막이 교대로 적층된 적층 구조물을 형성하는 단계;
    상기 적층 구조물을 관통하여 상기 제1 희생막을 노출시키는 한 쌍의 제1 채널 홀을 형성하는 단계;
    노출된 상기 제1 희생막을 제거하여 제2 채널 홀을 형성하여 상기 한 쌍의 제1 채널 홀 및 상기 제2 채널 홀이 서로 연결되어 U자형 홀을 형성하는 단계;
    상기 제1 및 제2 채널 홀에 의해 노출된 상기 제1 게이트 전극막의 표면을 산화시켜 제1 산화막을 형성하고 상기 제1 채널 홀에 의해 노출된 제2 게이트 전극막의 표면을 산화시켜 제2 산화막을 형성하는 단계; 및
    상기 제1 및 제2 채널 홀 내에 전하 저장막, 터널 절연막 및 채널막을 순차적으로 형성하는 단계를 포함하고,
    상기 제2 게이트 전극막은 상기 제1 게이트 전극막에 비하여 산화가 덜 되는 도전 물질로 형성되어 상기 제2 산화막의 두께는 상기 제1 산화막의 두께보다 작은
    비휘발성 메모리 장치의 제조 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서,
    상기 제1 게이트 전극막은, 상기 제1 희생막 전면을 둘러싸는
    비휘발성 메모리 장치의 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서,
    상기 제1 산화막 형성 단계에서,
    상기 제1 채널 홀에 의해 노출된 상기 제2 게이트 전극막의 표면이 산화되어 제2 산화막이 형성되는
    비휘발성 메모리 장치의 제조 방법.
  12. 삭제
  13. 삭제
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서,
    상기 제2 게이트 전극막은, P형 불순물이 도핑된 반도체 물질로 형성되고,
    상기 제1 게이트 전극막은, N형 불순물이 도핑된 반도체 물질로 형성되는
    비휘발성 메모리 장치의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서,
    상기 제1 산화막 형성 단계 후에,
    상기 제1 및 제2 채널 홀 내에 전하 차단막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.



KR1020120024072A 2012-03-08 2012-03-08 비휘발성 메모리 장치의 제조 방법 KR101949375B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120024072A KR101949375B1 (ko) 2012-03-08 2012-03-08 비휘발성 메모리 장치의 제조 방법
US13/607,350 US9640548B2 (en) 2012-03-08 2012-09-07 Method for fabricating non-volatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120024072A KR101949375B1 (ko) 2012-03-08 2012-03-08 비휘발성 메모리 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20130102891A KR20130102891A (ko) 2013-09-23
KR101949375B1 true KR101949375B1 (ko) 2019-04-25

Family

ID=49114485

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120024072A KR101949375B1 (ko) 2012-03-08 2012-03-08 비휘발성 메모리 장치의 제조 방법

Country Status (2)

Country Link
US (1) US9640548B2 (ko)
KR (1) KR101949375B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397093B2 (en) * 2013-02-08 2016-07-19 Sandisk Technologies Inc. Three dimensional NAND device with semiconductor, metal or silicide floating gates and method of making thereof
US8946023B2 (en) * 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
KR102179168B1 (ko) * 2014-06-11 2020-11-16 삼성전자주식회사 수직 채널 셀을 갖는 비휘발성 메모리 소자
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR102457558B1 (ko) * 2015-10-15 2022-10-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102608180B1 (ko) * 2016-06-01 2023-12-01 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US10056399B2 (en) 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
US20180331117A1 (en) 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
CN108538848B (zh) * 2018-06-21 2024-01-16 长江存储科技有限责任公司 半导体结构及其形成方法
KR102612197B1 (ko) * 2019-01-11 2023-12-12 삼성전자주식회사 반도체 장치
CN111785729B (zh) * 2020-06-11 2021-10-26 长江存储科技有限责任公司 一种三维存储器的制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011077521A (ja) 2009-09-29 2011-04-14 Samsung Electronics Co Ltd 垂直形不揮発性メモリ装置及びその製造方法
KR101083637B1 (ko) * 2010-05-31 2011-11-16 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100602650B1 (ko) 2004-03-11 2006-07-19 삼성전자주식회사 무선 패킷 데이터 서비스 제공 방법 및 그 장치
KR101096199B1 (ko) * 2009-09-07 2011-12-22 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
KR101533447B1 (ko) 2009-09-30 2015-07-02 삼성전자주식회사 반도체 소자
KR101585616B1 (ko) * 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011077521A (ja) 2009-09-29 2011-04-14 Samsung Electronics Co Ltd 垂直形不揮発性メモリ装置及びその製造方法
KR101083637B1 (ko) * 2010-05-31 2011-11-16 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US20130237025A1 (en) 2013-09-12
KR20130102891A (ko) 2013-09-23
US9640548B2 (en) 2017-05-02

Similar Documents

Publication Publication Date Title
KR101949375B1 (ko) 비휘발성 메모리 장치의 제조 방법
KR101206508B1 (ko) 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법
US9362301B2 (en) Method for fabricating pipe gate nonvolatile memory device
US9159570B2 (en) Non-volatile memory device and method for fabricating the same
CN107017261B (zh) 半导体器件
US8980712B2 (en) 3D non-volatile memory device and method for fabricating the same
KR101075494B1 (ko) 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
US8921182B2 (en) Method for fabricating 3D nonvolatile memory device with vertical channel hole
US8921921B2 (en) Nonvolatile memory device and method for fabricating the same
US8507976B2 (en) Nonvolatile memory device and method for fabricating the same
JP2018160612A (ja) 半導体装置及びその製造方法
US8829597B2 (en) Nonvolatile memory device and method for fabricating the same
US20120168848A1 (en) Non-volatile memory device and method for fabricating the same
US10559584B2 (en) Semiconductor device including a dielectric layer
KR20130102893A (ko) 비휘발성 메모리 장치 및 그 제조 방법
US9006089B2 (en) Nonvolatile memory device and method for fabricating the same
KR20140018541A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20140022204A (ko) 비휘발성 메모리 장치의 제조 방법
KR20130019243A (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20150116175A (ko) 소스라인 저항 감소를 위한 비휘발성 메모리 장치
KR101105432B1 (ko) 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR20140030483A (ko) 비휘발성 메모리 장치 및 그 제조 방법
US9337353B2 (en) Semiconductor device and method for fabricating the same
JP2009059987A (ja) 半導体装置およびその製造方法
KR20130131632A (ko) 비휘발성 메모리 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant