KR101206508B1 - 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법 - Google Patents

3차원 구조를 갖는 비휘발성 메모리 장치 제조방법 Download PDF

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Abstract

본 발명은 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 서브채널을 형성하는 단계; 상기 기판상에 층간절연막과 도전막이 복수회 교번 적층된 적층막을 형성하는 단계; 상기 적층막을 선택적으로 식각하여 상기 서브채널을 노출시키는 제1오픈영역을 형성하는 단계; 상기 제1오픈영역을 갭필하는 메인채널용 도전막을 형성하는 단계; 상기 적층막 및 상기 메인채널용 도전막을 선택적으로 식각하여 다수의 메인채널을 정의하는 제2오픈영역을 형성하는 단계; 및 상기 제2오픈영역을 갭필하는 분리막을 형성하는 단계를 포함하는 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법을 제공하며, 상술한 본 발명에 따르면, 다수의 메인채널 및 메인채널을 연결하는 서브채널을 형성함으로써, U자형 채널을 갖는 3차원 구조의 비휘발성 메모리 장치를 제조할 수 있으며, 이를 통해 하나의 스트링에 포함되는 메모리셀의 개수를 동일 면적내에서 적어도 두 배 이상 증가시킬 수 있는 효과가 있다.

Description

3차원 구조를 갖는 비휘발성 메모리 장치 제조방법{METHOD FOR MANUFACTURING 3D-NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 3차원 구조를 갖는 비휘발성 메모리 장치의 제조방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래시 메모리 등이 널리 이용되고 있다.
최근 반도체 장치의 소형화 및 고집적화가 급격하게 진행됨에 따라, 디바이스케일링(device scaling)의 한계를 보이고 있으며, 특히 메모리 장치의 경우에는 기억용량의 증가를 위해 제한된 면적 내에서 메모리셀(Memory Cell)의 갯수를 증가시켜야 하나, 리소그라피(Lithography) 기술에 의존한 고집적화의 어려움에 직면해 있다. 특히, 비휘발성 플래시 메모리 장치의 경우 40nm급을 이용하여 32Gb, 30nm급으로 64Gb의 플래시 메모리를 만들고 있으며, 향후 더 높은 집적도 증가 및 기억용량의 증대를 위해 3차원 구조를 갖는 비휘발성 메모리 장치의 제조방법에 대한 연구가 절실히 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판상에 서브채널을 형성하는 단계; 상기 기판상에 층간절연막과 도전막이 복수회 교번 적층된 적층막을 형성하는 단계; 상기 적층막을 선택적으로 식각하여 상기 서브채널을 노출시키는 제1오픈영역을 형성하는 단계; 상기 제1오픈영역을 갭필하는 메인채널용 도전막을 형성하는 단계; 상기 적층막 및 상기 메인채널용 도전막을 선택적으로 식각하여 다수의 메인채널을 정의하는 제2오픈영역을 형성하는 단계; 및 상기 제2오픈영역을 갭필하는 분리막을 형성하는 단계를 포함하는 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법을 제공한다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판상에 서브채널을 형성하는 단계; 상기 기판상에 층간절연막과 도전막이 복수회 교번 적층된 적층막을 형성하는 단계; 상기 적층막을 선택적으로 식각하여 상기 서브채널을 노출시키는 제1오픈영역을 형성하는 단계; 세정공정을 실시하여 상기 제1오픈영역의 측벽에 요철을 형성하는 단계; 상기 제1오픈영역을 갭필하는 메인채널용 도전막을 형성하는 단계; 상기 적층막 및 상기 메인채널용 도전막을 선택적으로 식각하여 다수의 메인채널을 정의하는 제2오픈영역을 형성하는 단계; 및 상기 제2오픈영역을 갭필하는 분리막을 형성하는 단계를 포함하는 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법을 제공한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 다수의 메인채널 및 메인채널을 연결하는 서브채널을 형성함으로써, U자형 채널을 갖는 3차원 구조의 비휘발성 메모리 장치를 제조할 수 있다. 이를 통해, 본 발명은 하나의 스트링에 포함되는 메모리셀의 개수를 동일 면적내에서 적어도 두 배 이상 증가시킬 수 있는 효과가 있다.
도 1a 내지 도 1g는 본 발명의 제1실시예에 따른 3차원 구조의 비휘발성 메모리 장치의 제조방법을 도시한 공정평면도.
도 2a 내지 도 2g는 도 1a 내지 도 1g에 도시된 X-X'절취선을 따라 도시한 공정단면도.
도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 3차원 구조의 비휘발성 메모리 장치의 제조방법을 도시한 공정평면도.
도 4a 내지 도 4d는 도 3a 내지 도 3d에 도시된 X-X'절취선을 따라 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1g는 본 발명의 제1실시예에 따른 3차원 구조의 비휘발성 메모리 장치의 제조방법을 도시한 공정평면도이고, 도 2a 내지 도 2g는 도 1a 내지 도 1g에 도시된 X-X'절취선을 따라 도시한 공정단면도이다.
도 1a 및 도 2a에 도시된 바와 같이, 기판(11) 상에 매몰절연막(12)을 형성한다. 매몰절연막(12)은 후속 공정을 통해 형성될 서브채널(13)과 기판(11) 사이를 전기적으로 분리시키는 역할을 수행한다. 매몰절연막(12)은 산화막으로 형성할 수 있다.
다음으로, 매몰절연막(12) 상에 서브채널(13) 및 인접한 서브채널(13) 사이를 전기적으로 분리시키는 절연막(14)을 형성한다. 서브채널(13)은 후속 공정을 통해 형성될 다수의 메인채널 사이를 전기적으로 연결하는 역할을 수행한다. 서브채널(13)은 실리콘막, 금속성막 및 나노튜브로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 금속성막은 금속막, 금속산화막, 금속질화막 및 금속실리사이드막을 포함한다.
도 1b 및 도 2b에 도시된 바와 같이, 서브채널(13)이 형성된 기판(11) 상에 층간절연막(15)과 도전막(16)이 복수회 교번 적층된 적층막(101)을 형성한다. 이때, 층간절연막(15)과 도전막(16)의 적층횟수는 구현하고자 하는 메모리셀(Memory Cell, MC)의 갯수에 따라 조절할 수 있다. 층간절연막(15)은 서브채널(13)과 도전막(16) 사이, 도전막(16) 사이 및 후속 공정을 통해 형성될 선택트랜지스터의 게이트전극과 도전막(16) 사이를 전기적으로 분리시키는 분리막으로 작용하고, 도전막(16)은 워드라인(또는 컨트롤게이트)으로 작용한다.
다음으로, 적층막(101)을 선택적으로 식각하여 서브채널(13)을 노출시키는 제1오픈영역(17)을 형성한다. 제1오픈영역(17)은 건식식각법을 사용하여 형성할 수 있다. 제1오픈영역(17)으로 홀타입으로 형성할 수 있다.
도 1c 및 도 2c에 도시된 바와 같이, 세정공정을 실시하여 제1오픈영역(17)의 측벽이 요철형태를 갖도록 형성한다. 구체적으로, 세정공정은 층간절연막(15)보다 도전막(16)에 대한 식각속도가 더 빠른 세정제를 사용하여 도전막(16)의 측벽이 층간절연막(15)의 측벽보다 제1오픈영역(17) 외측방향으로 더 리세스되어 홈(18)이 형성되도록 실시한다.
한편, 제1오픈영역(17)으로 인해 노출된 서브채널(13)이 세정공정시 손상되는 것을 방지하기 위하여 제1오픈영역(17)을 갭필하는 보호막(미도시)을 형성한 후에 세정공정을 실시할 수 있다. 물론, 보호막은 세정공정시 제거된다.
도 1d 및 도 2d에 도시된 바와 같이, 제1오픈영역(17)의 측벽 프로파일을 따라 유전체막(19)을 형성한다. 이때, 유전체막(19)은 제1오픈영역(17)을 포함한 구조물 표면을 따라 형성한 후에 전면식각공정 예컨대, 에치백(etchback)을 실시하여 제1오픈영역(17) 측벽에만 잔류하도록 형성한다.
다음으로, 유전체막(19) 상에 홈(18)을 갭필하는 플로팅게이트(20)를 형성한다. 플로팅게이트(20)는 제1오픈영역(17) 내에 홈(18)을 매립하도록 플로팅게이트도전막을 형성한 다음, 홈(18) 내부에만 플로팅게이트도전막이 잔류하도록 식각공정을 실시하는 일련의 공정과정을 통해 형성할 수 있다.
다음으로, 제1오픈영역(17) 측벽에 터널절연막(21)을 형성한다. 터널절연막(21)은 유전체막(19) 및 플로팅게이트(20)가 형성된 구조물 표면을 따라 터널절연막(21)을 형성한 후에 전면식각공정을 실시하여 제1오픈영역(17) 측벽에만 잔류하도록 형성한다.
다음으로, 제1오픈영역(17)을 갭필하는 메인채널용 도전막(22)을 형성한다. 메인채널용 도전막(22)은 실리콘막으로 형성할 수 있으며, 실리콘막으로는 불순물이 도핑된 도프드 실리콘막을 사용할 수 있다.
상술한 공정과정을 통해 메인채널용 도전막(22), 터널절연막(21), 플로팅게이트(20), 유전체막(19) 및 워드라인(또는 컨트롤게이트)으로 작용하는 도전막(16)이 수평방향으로 적층된 다수의 메모리셀(MC)을 형성함과 동시에 다수의 메모리셀(MC)이 수직방향으로 적층된 스트링(String)을 형성할 수 있다.
도 1e 및 도 2e에 도시된 바와 같이, 서브채널(13)이 노출될때까지 메인채널용 도전막(22), 터널절연막(21), 플로팅게이트(20), 유전체막(19) 및 적층막(101)을 선택적으로 식각하여 메인채널용 도전막(22)을 두 개의 메인채널(22A)로 분리시키는 제2오픈영역(23)을 형성한다. 제2오픈영역(23)은 건식식각법을 사용하여 형성할 수 있다. 제2오픈영역(23)은 라인타입으로 형성할 수 있다.
상술한 공정과정을 통해 제2오픈영역(23)을 형성함에 따라 메인채널용 도전막(22)이 분리되어 형성된 두 개의 메인채널(22A)은 서브채널(13)과 연결되어 전체 채널은 'U'자 형태를 갖고, 하나의 메모리셀(MC)이 두 개의 메모리셀(MC)로 분리됨에 따라 동일면적내 스트링을 구성하는 메모리셀(MC)의 갯수는 두 배로 증가하게 된다.
도 1f 및 도 2f에 도시된 바와 같이, 제2오픈영역(23)에 절연물질을 갭필하여 인접한 메인채널(22A) 사이 즉, 수평방향으로 인접한 메모리셀(MC) 사이를 전기적으로 분리시키는 분리막(24)을 형성한다.
다음으로, 분리막(24)을 포함한 구조물 상에 복수의 층간절연막(25) 및 층간절연막(25) 사이에 삽입된 게이트도전막(26)을 형성한 후에 이들을 식각하여 두 개의 메인채널(22A)을 노출시키는 제3오픈영역(27)을 형성한다.
도 1g 및 도 2g에 도시된 바와 같이, 제3오픈영역(27) 측벽에 게이트절연막(28)을 형성하고, 제3오픈영역(27)을 갭필하는 채널막(29)을 형성한다.
다음으로, 채널막(29), 게이트절연막(28), 층간절연막(25) 및 게이트도전막(26)을 선택적으로 식각하여 채널막(29)을 두 개로 분리시키는 제4오픈영역(30)을 형성한다. 제4오픈영역(30)은 제2오픈영역(23)과 동일한 방향으로 연장된 라인타입으로 형성할 수 있다.
다음으로, 제4오픈영역(30)을 갭필하는 분리절연막(31)을 형성한다. 분리절연막(31)은 인접한 채널막(29) 사이를 전기적으로 분리시키는 역할을 수행한다.
상술한 공정과정을 통해 분리막(24)을 포함한 구조물 상에 분리막(24)을 기준으로 일측에 위치하는 메인채널(22A)에 채널막(29)이 연결된 제1선택트랜지스터(102) 및 타측에 위치하는 메인채널(22A)에 채널막(29)이 연결된 제2선택트랜지스터(103)를 형성할 수 있다.
상술한 본 발명의 제1실시예에 따르면, U자형 채널을 갖는 3차원 구조의 비휘발성 메모리 장치를 제조할 수 있다. 즉, 기판(11)으로부터 돌출된 메인채널(22A) 및 인접한 메인채널(22A)을 연결시키는 서브채널(13)을 포함하는 U자형 채널을 형성함으로써, 하나의 스트링에 포함되는 메모리셀(MC)의 개수를 동일 면적내에서 적어도 두배 이상 증가시킬 수 있다.
또한, 복수의 메모리셀(MC)을 형성한 후에, 메모리셀(MC) 상에 선택트랜지스터를 형성하므로, 선택트랜지스터 형성공정을 간소화시킬 수 있는 장점이 있다.
도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 3차원 구조의 비휘발성 메모리 장치의 제조방법을 도시한 공정평면도이고, 도 4a 내지 도 4d는 도 3a 내지 도 3d에 도시된 X-X'절취선을 따라 도시한 공정단면도이다.
도 3a 및 도 4a에 도시된 바와 같이, 매몰절연막(42)이 형성된 기판(41) 상에 서브채널(43) 및 인접한 서브채널(43) 사이를 전긱적으로 분리시키는 절연막(44)을 형성한다.
다음으로, 서브채널(43)이 형성된 기판(41) 상에 층간절연막(45)과 도전막(46)이 복수회 교번 적층된 적층막(201)을 형성한다. 층간절연막(45)과 도전막(46)의 적층횟수는 구현하고자 하는 메모리셀(MC)의 갯수에 따라 조절할 수 있다.
다음으로, 적층막(201)을 선택적으로 식각하여 서브채널(43)을 노출시키는 제1오픈영역(47)을 형성한다. 제1오픈영역(47)은 홀타입으로 형성할 수 있다.
도 3b 및 도 4b에 도시된 바와 같이, 제1오픈영역(47) 측벽에 메모리막(48)을 형성한다. 메모리막(48)은 전하차단막, 전하트랩막 및 터널절연막이 순차적으로 적층된 적층막으로 형성한다. 전하차단막은 전하가 전하트랩막을 통과하여 도전막(46)으로 이동하는 것을 방지하는 역할을 수행한다. 전하트랩막은 전하를 포획하여 데이터를 저장하는 역할을 수행한다. 터널절연막은 전하의 터널링에 따른 에너지장벽으로 작용한다.
메모리막(48)은 제1오픈영역(47)을 포함한 구조물 표면을 따라 형성한 후에 전면식각공정 예컨대, 에치백을 실시하여 제1오픈영역(47) 측면에만 잔류하도록 형성한다.
다음으로, 제1오픈영역(47)을 갭필하는 메인채널용 도전막(49)을 형성한다. 메인채널용 도전막(49)은 실리콘막으로 형성할 수 있으며, 실리콘막으로는 불순물이 도핑된 도프드 실리콘막을 사용할 수 있다.
상술한 공정과정을 통해 메인채널용 도전막(49), 메모리막(48) 및 워드라인으로 작용하는 도전막(46)이 수평방향으로 적층된 다수의 메모리셀(MC)을 형성함과 동시에 다수의 메모리셀(MC)이 수직방향으로 적층된 스트링(String)을 형성할 수 있다.
도 3c 및 도 4c에 도시된 바와 같이, 서브채널(43)이 노출될때까지 메인채널용 도전막(49), 메모리막(48) 및 적층막(201)을 선택적으로 식각하여 하나의 메모리셀(MC)을 두 개로 분리시키는 즉, 메인채널용 도전막(49)을 두 개의 메인채널(49A)로 분리시키는 제2오픈영역(50)을 형성한다. 제2오픈영역(50)은 라인타입으로 형성할 수 있다.
상술한 공정과정을 통해 제2오픈영역(50)을 형성함에 따라 메인채널용 도전막(49)이 분리되어 형성된 두 개의 메인채널(49A)은 서브채널(43)과 연결되어 전체 채널은 'U'자 형태를 갖고, 하나의 메모리셀(MC)이 두 개의 메모리셀(MC)로 분리됨에 따라 동일면적내 스트링을 구성하는 메모리셀(MC)의 갯수는 두 배로 증가하게 된다.
도 3d 및 도 4d에 도시된 바와 같이, 제2오픈영역(50)에 절연물질을 갭필하여 인접한 메인채널(49A) 사이 즉, 수평방향으로 인접한 메모리셀(MC) 사이를 전기적으로 분리시키는 분리막(51)을 형성한다.
다음으로, 분리막(51)을 포함한 구조물 상에 복수의 층간절연막(52) 및 층간절연막(52) 사이에 삽입된 게이트도전막(53)을 형성한 후에 이들을 식각하여 두 개의 메인채널(49A)을 노출시키는 제3오픈영역(54)을 형성한다.
다음으로, 제3오픈영역(54) 측벽에 게이트절연막(55)을 형성하고, 제3오픈영역(54)을 갭필하는 채널막(56)을 형성한다.
다음으로, 채널막(56), 게이트절연막(55), 층간절연막(52) 및 게이트도전막(53)을 선택적으로 식각하여 채널막(56)을 두 개로 분리시키는 제4오픈영역(57)을 형성한다. 제4오픈영역(57)은 제2오픈영역(50)과 동일한 방향으로 연장된 라인타입으로 형성할 수 있다.
다음으로, 제4오픈영역(57)을 갭필하는 분리절연막(58)을 형성한다. 분리절연막(58)은 인접한 채널막(56) 사이를 전기적으로 분리시키는 역할을 수행한다.
상술한 공정과정을 통해 분리막(51)을 포함한 구조물 상에 분리막(51)을 기준으로 일측에 위치하는 메인채널(49A)에 채널막(56)이 연결된 제1선택트랜지스터(202) 및 타측에 위치하는 메인채널(49A)에 채널막(56)이 연결된 제2선택트랜지스터(203)를 형성할 수 있다.
상술한 본 발명의 제2실시예에 따르면, U자형 채널을 갖는 3차원 구조의 비휘발성 메모리 장치를 제조할 수 있다. 즉, 기판(41)으로부터 돌출된 메인채널(49A) 및 인접한 메인채널(49A)을 연결시키는 서브채널(43)을 포함하는 U자형 채널을 형성함으로써, 하나의 스트링에 포함되는 메모리셀(MC)의 개수를 동일 면적내에서 적어도 두배 이상 증가시킬 수 있다.
또한, 복수의 메모리셀(MC)을 형성한 후에, 메모리셀(MC) 상에 선택트랜지스터를 형성하므로, 선택트랜지스터 형성공정을 간소화시킬 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 기판 12 : 매몰절연막
13 : 서브채널 14 : 절연막
15, 25 : 층간절연막 16 : 도전막
17 : 제1오픈영역 18 : 홈
19 : 유전체막 20 : 플로팅게이트
21 : 터널절연막 22 : 메인채널용 도전막
22A : 메인채널 23 : 제2오픈영역
24 : 분리막 26 : 게이트도전막
27 : 제3오픈영역 28 : 게이트절연막
29 : 채널막 30 : 제4오픈영역
31 : 분리절연막

Claims (17)

  1. 기판상에 서브채널을 형성하는 단계;
    상기 기판상에 층간절연막과 도전막이 복수회 교번 적층된 적층막을 형성하는 단계;
    상기 적층막을 선택적으로 식각하여 상기 서브채널을 노출시키는 제1오픈영역을 형성하는 단계;
    상기 제1오픈영역을 갭필하는 메인채널용 도전막을 형성하는 단계;
    상기 적층막 및 상기 메인채널용 도전막을 선택적으로 식각하여 다수의 메인채널을 정의하는 제2오픈영역을 형성하는 단계; 및
    상기 제2오픈영역을 갭필하는 분리막을 형성하는 단계를 포함하고,
    상기 제1오픈영역은 홀타입으로 형성하고, 상기 제2오픈영역은 상기 제1오픈영역을 분리시키는 라인타입으로 형성하는 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법.
  2. 제1항에 있어서,
    상기 메인채널용 도전막을 형성하기 이전에,
    상기 제1오픈영역의 측벽에 메모리막을 형성하는 단계를 더 포함하는 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법.
  3. 제2항에 있어서,
    상기 메모리막은 전하차단막, 전하트랩막 및 터널절연막이 순차적으로 적층된 적층막으로 형성하는 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 분리막을 포함한 구조물 상에 각각의 상기 메인채널에 연결된 선택트랜지스터를 형성하는 단계를 더 포함하는 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법.
  6. 제5항에 있어서,
    상기 선택트랜지스터를 형성하는 단계는,
    상기 분리막을 포함한 구조물 상에 층간절연막, 게이트도전막 및 층간절연막을 순차적으로 형성하는 단계;
    상기 층간절연막 및 상기 게이트도전막을 선택적으로 식각하여 다수의 상기 메인채널을 노출시키는 제3오픈영역을 형성하는 단계;
    상기 제3오픈영역 측벽에 게이트절연막을 형성하는 단계;
    상기 제3오픈영역을 갭필하는 채널용 도전막을 형성하는 단계; 및
    상기 층간절연막, 상기 게이트도전막, 상기 게이트절연막 및 상기 채널용 도전막을 선택적으로 식각하여 각각의 상기 메인채널에 연결된 채널막을 정의하는 제4오픈영역을 형성하는 단계; 및
    상기 제4오픈영역을 갭필하는 분리절연막을 형성하는 단계
    를 포함하는 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법.
  7. 제6항에 있어서,
    상기 제3오픈영역은 홀타입으로 형성하고, 상기 제4오픈영역은 상기 제3오픈영역을 분리시키는 라인타입으로 형성하는 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법.
  8. 제6항에 있어서,
    상기 제4오픈영역은 상기 제2오픈영역과 동일한 방향으로 연장된 라인타입으로 형성하는 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법.
  9. 기판상에 서브채널을 형성하는 단계;
    상기 기판상에 층간절연막과 도전막이 복수회 교번 적층된 적층막을 형성하는 단계;
    상기 적층막을 선택적으로 식각하여 상기 서브채널을 노출시키는 제1오픈영역을 형성하는 단계;
    세정공정을 실시하여 상기 제1오픈영역의 측벽에 요철을 형성하는 단계;
    상기 제1오픈영역을 갭필하는 메인채널용 도전막을 형성하는 단계;
    상기 적층막 및 상기 메인채널용 도전막을 선택적으로 식각하여 다수의 메인채널을 정의하는 제2오픈영역을 형성하는 단계; 및
    상기 제2오픈영역을 갭필하는 분리막을 형성하는 단계
    를 포함하는 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법.
  10. 제9항에 있어서,
    상기 세정공정을 실시하는 단계는,
    상기 층간절연막의 측벽보다 상기 도전막의 측벽이 상기 제1오픈영역의 외측방향으로 리세스되어 홈이 생성되도록 실시하는 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법.
  11. 제10항에 있어서,
    상기 세정공정을 실시하는 단계는,
    상기 층간절연막보다 상기 도전막에 대한 식각속도가 더 빠른 세정제를 사용하여 실시하는 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법.
  12. 제10항에 있어서,
    상기 메인채널용 도전막을 형성하기 이전에,
    상기 제1오픈영역 측벽을 따라 유전체막을 형성하는 단계;
    상기 홈을 갭필하는 플로팅게이트를 형성하는 단계; 및
    상기 유전체막 및 상기 플로팅게이트가 형성된 상기 제1오픈영역 측벽에 터널절연막을 형성하는 단계
    를 더 포함하는 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법.
  13. 제9항에 있어서,
    상기 제1오픈영역은 홀타입으로 형성하고, 상기 제2오픈영역은 상기 제1오픈영역을 분리시키는 라인타입으로 형성하는 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법.
  14. 제9항에 있어서,
    상기 분리막을 포함한 구조물 상에 각각의 상기 메인채널에 연결된 선택트랜지스터를 형성하는 단계를 더 포함하는 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법.
  15. 제14항에 있어서,
    상기 선택트랜지스터를 형성하는 단계는,
    상기 분리막을 포함한 구조물 상에 층간절연막, 게이트도전막 및 층간절연막을 순차적으로 형성하는 단계;
    상기 층간절연막 및 상기 게이트도전막을 선택적으로 식각하여 다수의 상기 메인채널을 노출시키는 제3오픈영역을 형성하는 단계;
    상기 제3오픈영역 측벽에 게이트절연막을 형성하는 단계;
    상기 제3오픈영역을 갭필하는 채널용 도전막을 형성하는 단계; 및
    상기 층간절연막, 상기 게이트도전막, 상기 게이트절연막 및 상기 채널용 도전막을 선택적으로 식각하여 각각의 상기 메인채널에 연결된 채널막을 정의하는 제4오픈영역을 형성하는 단계; 및
    상기 제4오픈영역을 갭필하는 분리절연막을 형성하는 단계
    를 포함하는 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법.
  16. 제15항에 있어서,
    상기 제3오픈영역은 홀타입으로 형성하고, 상기 제4오픈영역은 상기 제3오픈영역을 분리시키는 라인타입으로 형성하는 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법.
  17. 제16항에 있어서,
    상기 제4오픈영역은 상기 제2오픈영역과 동일한 방향으로 연장된 라인타입으로 형성하는 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법.
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