KR101487746B1 - 3차원 구조의 비휘발성 메모리 소자를 초고층으로 확장하는 방법 - Google Patents

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김정우
전호승
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한국과학기술원
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Abstract

본 발명의 일 형태에 따른 3차원 구조의 비휘발성 메모리 소자는 기판 및 상기 기판 상으로 상향 신장되며 제 1 도전형의 불순물이 도핑된 적어도 하나의 반도체 기둥 및 상기 적어도 하나의 반도체 기둥을 따라 직렬로 연결된 복수의 메모리셀들을 구비하는, 상기 적어도 하나의 낸드 스트링을 포함한다. 상기 기판은, 상기 적어도 하나의 반도체 기둥과 접하며, 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑된, LDD 영역; 및 상기 반도체 기둥과 접하지 않도록 상기 반도체 기둥과 이격되면서, 상기 LDD 영역의 일부를 둘러싸며, 제 2 도전형의 불순물이 도핑된, 소오스 영역;을 포함하며, 상기 LDD 영역에서의 상기 제 2 도전형의 불순물의 농도는 상기 소오스 영역에서의 상기 제 2 도전형의 불순물의 농도보다 더 낮다.

Description

3차원 구조의 비휘발성 메모리 소자를 초고층으로 확장하는 방법{Method of extending 3-dimensional nonvolatile memory device to higher stacking one}
본 발명은 반도체 소자에 관한 것이고, 특히 3차원 구조의 비휘발성 메모리 소자 및 이를 이용한 메모리 칩에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 메모리 칩의 부피를 줄이면서 그 집적도를 높일 필요가 있다. 이러한 점에서, 종래의 평면형 구조 대신에 기판 상에 메모리 셀들을 수직으로 적층하는 3차원 구조의 비휘발성 메모리 소자가 이러한 고집적 메모리 칩에 고려되고 있다. 이러한 3차원 구조에서는 메모리 셀들의 적층 수를 늘림으로써 동일한 평면 상에서 비휘발성 메모리 소자의 용량을 늘릴 수 있다.
하지만, 3차원 구조의 비휘발성 메모리 소자에서 메모리셀들의 적층 수가 증가함에 따라서 애스펙트비(aspect ratio)가 증가하여 제조 공정이 어려워지고 있다. 이에 따라, 3차원 구조의 비휘발성 메모리 소자의 신뢰성이 떨어지고 있다.
이에 본 발명은 전술한 문제점을 해결하기 위해 제공되는 것으로서, 3차원 구조에서 제조 공정의 신뢰성을 높일 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공한다. 또한, 본 발명은 이러한 3차원 구조의 비휘발성 메모리 소자를 이용한 메모리 칩을 제공한다.
하지만, 전술한 기술적 과제는 예로써 제공되었고, 본 발명이 이루고자하는 기술적 과제가 전술한 예에 의해서 제한되지는 않는다.
본 발명의 일 형태에 따른 3차원 구조의 비휘발성 메모리 소자가 제공된다. 상기 3차원 구조의 비휘발성 메모리 소자는 기판 및 상기 기판 상으로 상향 신장되며 제 1 도전형의 불순물이 도핑된 적어도 하나의 반도체 기둥 및 상기 적어도 하나의 반도체 기둥을 따라 직렬로 연결된 복수의 메모리셀들을 구비하는, 상기 적어도 하나의 낸드 스트링을 포함한다. 상기 적어도 하나의 반도체 기둥은 각 낸드 스트링 내에 적어도 하나의 측방향 확장부를 포함하고, 각 낸드 스트링 내 상기 복수의 메모리셀들은, 상기 기판 상에 복수의 층으로 적층되고 상기 적어도 하나의 반도체 기둥을 둘러싸는 복수의 제어 게이트 전극들 및 상기 적어도 하나의 반도체 기둥 및 상기 제어 게이트 전극들 사이의 적어도 하나의 전하 저장층을 포함한다. 상기 기판은, 상기 적어도 하나의 반도체 기둥과 접하며, 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑된, LDD(Lightly Doped Drain) 영역; 및 상기 반도체 기둥과 접하지 않도록 상기 반도체 기둥과 이격되면서, 상기 LDD 영역의 일부를 둘러싸며, 제 2 도전형의 불순물이 도핑된, 소오스 영역;을 포함하며, 상기 LDD 영역에서의 상기 제 2 도전형의 불순물의 농도는 상기 소오스 영역에서의 상기 제 2 도전형의 불순물의 농도보다 더 낮다.
상기 3차원 구조의 비휘발성 메모리 소자에서, 상기 적어도 하나의 반도체 기둥은 상기 기판의 표면으로부터 선택적 에피택셜 성장(selective epitaxial growth)에 의하여 형성된 단결정 실리콘을 포함할 수 있다.
상기 3차원 구조의 비휘발성 메모리 소자에서, 상기 적어도 하나의 반도체 기둥은 상기 기판에 수직으로 신장될 수 있다.
상기 3차원 구조의 비휘발성 메모리 소자는 상기 적어도 하나의 낸드 스트링의 단부에 연결된 적어도 하나의 비트 라인을 더 포함하고, 상기 적어도 하나의 낸드 스트링은 상기 복수의 메모리셀들 및 상기 적어도 하나의 비트 라인 사이의 스트링 선택 트랜지스터를 더 포함할 수 있다.
본 발명의 다른 형태에 따른 3차원 구조의 비휘발성 메모리 소자의 제조방법이 제공된다. 상기 3차원 구조의 비휘발성 메모리 소자의 제조방법은 제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑된 LDD(Lightly Doped Drain) 영역 및 상기 LDD 영역의 일부를 둘러싸며 제 2 도전형의 불순물이 도핑된 소오스 영역을 구비하되, 상기 LDD 영역에서의 상기 제 2 도전형의 불순물의 농도는 상기 소오스 영역에서의 상기 제 2 도전형의 불순물의 농도보다 더 낮은, 기판을 준비하는 단계; 상기 기판 상에 복수의 제 1 도전 층들을 적층하는 단계; 상기 소오스 영역은 노출되지 않으면서 상기 LDD 영역은 노출되도록, 상기 복수의 제 1 도전 층들을 관통하는 적어도 하나의 제 1 관통 홀을 형성하는 단계; 상기 적어도 하나의 제 1 관통 홀의 내부 표면 상에 적어도 하나의 제 1 전하 저장층을 형성하는 단계; 상기 적어도 하나의 제 1 관통 홀 내의 상기 적어도 하나의 제 1 전하 저장층 상에, 상기 소오스 영역과 접하지 않으면서 상기 LDD 영역과는 접하는, 상기 제 1 도전형의 불순물이 도핑된, 적어도 하나의 제 1 반도체 기둥을 형성하는 단계; 상기 복수의 제 1 도전 층들 상에 상기 적어도 하나의 제 1 반도체 기둥의 단부와 연결된 적어도 하나의 제 1 측방향 확장부를 형성하는 단계; 상기 적어도 하나의 제 1 측방향 확장부 상에 복수의 제 2 도전층들을 적층하는 단계; 및 상기 복수의 제 2 도전층들을 관통하여 상기 적어도 하나의 제 1 측방향 확장부에 연결된 적어도 하나의 제 2 반도체 기둥을 형성하는 단계;를 포함한다.
상기 3차원 구조의 비휘발성 메모리 소자의 제조방법은 상기 적어도 하나의 제 2 반도체 기둥을 형성하기 전에, 상기 복수의 제 2 도전층들을 관통하여, 상기 적어도 하나의 제 1 측방향 확장층을 노출하는 적어도 하나의 제 2 관통 홀을 형성하는 단계; 및 상기 적어도 하나의 제 2 관통 홀의 내부 표면 상에 적어도 하나의 제 2 전하 저장층을 형성하는 단계;를 포함하고, 상기 적어도 하나의 제 2 반도체 기둥은 상기 적어도 하나의 제 2 관통 홀 내의 상기 적어도 하나의 제 2 전하 저장층 상에 상기 적어도 하나의 제 1 측방향 확장층과 연결되게 형성될 수 있다.
상기 3차원 구조의 비휘발성 메모리 소자의 제조방법에서, 상기 적어도 하나의 제 1 반도체 기둥은 상기 기판의 표면으로부터 선택적 에피택셜 성장법을 이용하여 형성된 단결정 실리콘을 포함할 수 있다.
상기 3차원 구조의 비휘발성 메모리 소자의 제조방법에서, 상기 적어도 하나의 제 1 측방향 확장부는, 상기 적어도 하나의 제 1 반도체 기둥의 표면으로부터 선택적 에피택셜 성장법을 이용하여 단결정 구조로 형성될 수 있다.
본 발명의 또 다른 형태에 따른 메모리 칩이 제공된다. 상기 메모리 칩은 상술한 3차원 구조의 비휘발성 메모리 소자를 포함하는 메모리셀 어레이; 상기 메모리셀 어레이의 워드 라인들에 결합된 로우 디코더; 상기 메모리셀 어레이의 비트 라인들에 결합된 칼럼 디코더; 및 상기 로우 디코더 및 상기 칼럼 디코더에 결합된 제어 로직을 포함한다.
본 발명의 실시예들에 따른 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법에 따르면, 낮은 제조원가(cost/bit)로 수직 구조의 채널의 적층 한계를 극복하여 초고층으로 확장할 수 있고, Ion 및 Ion/Ioff 와 같은 소자 특성이 크게 향상되고 동작전압을 낮출 수 있는 초고집적 3차원 비휘발성 메모리 소자 및 그 제조방법을 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 사시도이고;
도 2는 도 1의 II-II'선에서 절취한 단면도이고;
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 단면도이고;
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 소자들의 일부분에 대한 등가 회로도이고;
도 5 내지 도 14는 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 제조방법을 보여주는 단면도들이고; 그리고
도 15는 본 발명의 또 다른 실시예에 따른 메모리 칩을 보여주는 개략적인 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예 에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 명세서에서 언급된 제 1 도전형은, 예를 들어, p형이고, 제 2 도전형은, 예를 들어, n형일 수 있으나, 경우에 따라서는 이와 반대로, 제 1 도전형은 n형이고, 제 2 도전형은 p형일 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 사시도이다. 도 2는 도 1의 II-II'선에서 절취한 단면도이다.
도 1 및 도 2를 참조하면, 기판(105) 상에 수직 구조의 메모리 셀 어레이가 제공될 수 있다. 기판(105)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(105)은 벌크 웨이퍼 또는 에피택셜 층으로 제공될 수 있다. 예를 들어, 이러한 벌크 웨이퍼 또는 에피택셜 층의 일부에 불순물이 도핑될 수 있고, 이러한 도핑 영역은 공통 소오스 라인(도 4의 CSL 참조)으로 이용될 수 있다.
반도체 기둥(130)들은 기판(105) 상으로 상향 신장되어 배치될 수 있다. 예를 들어, 반도체 기둥(130)들은 기판(105)에 수직하게 신장될 수 있다. 반도체 기둥(130)들은 원통형 또는 다각 기둥 형상을 가질 수 있다. 반도체 기둥(130)의 수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다. 반도체 기둥(130)은 반도체 물질, 예컨대 실리콘, 게르마늄 또는 실리콘-게르마늄과 같은 IV족 반도체 물질을 포함할 수 있다. 구체적인 예를 들면, 반도체 기둥(130)은 기판(105)의 표면으로부터 선택적 에피택셜 성장(selective epitaxial growth)에 의하여 형성된 단결정 실리콘을 포함할 수 있다.
예를 들어, 각 반도체 기둥(130)은 수직 구조의 제 1 및 제 2 반도체 기둥(130a, 130b)들 및 적어도 하나의 측방향 확장부(lateral extention portion, 135)를 포함할 수 있다. 측방향 확장부(135)는 제 1 및 제 2 반도체 기둥(130a, 130b)들 사이에 배치될 수 있다. 예를 들어, 제 1 반도체 기둥(130a)은 기판(105) 상에 수직으로 배치되고, 측방향 확장부(135)는 제 1 반도체 기둥(130a) 상에 배치되고, 제 2 반도체 기둥(130b)은 측방향 확장부(135) 위에 기판(105) 상에 수직으로 배치될 수 있다.
측방향 확장부(135)는 기판(105)에 평행한 단면을 기준으로 제 1 및 제 2 반도체 기둥(130a, 130b)들 보다 큰 단면적을 가질 수 있다. 예를 들어, 측방향 확장부(135)는 실질적으로 제 1 반도체 기둥(130a)의 상면을 전체적으로 덮고 측면으로 더 신장될 수 있다. 제 2 반도체 기둥(130b)의 하단부는 전체적으로 또는 적어도 일부분이 측방향 확장부(135)와 접촉될 수 있다.
측방향 확장부(135)는 제 1 및 제 2 반도체 기둥(130a, 130b)들과 동일한 반도체 물질로 형성되거나 또는 서로 다른 반도체 물질로 형성될 수도 있다. 예를 들어, 제 1 및 제 2 반도체 기둥(130a, 130b)들과 측방향 확장부(135)는 실질적으로 단결정 구조를 갖는 동일한 반도체 물질로 형성될 수 있다. 하지만, 이 실시예의 변형된 예에서, 제 1 및 제 2 반도체 기둥(130a, 130b)들과 측방향 확장부(135)의 일부 또는 전부가 다결정 구조의 반도체 물질로 형성될 수도 있다. 반도체 기둥(130) 및 측방향 확장부(135)는 제 1 도전형의 불순물로 도핑될 수 있다.
본 발명자는, 기판(105)의 표면으로부터 선택적 에피택셜 성장(selective epitaxial growth)에 의하여 형성된 단결정 실리콘을 포함하는 반도체 기둥(130)을 제공함으로써 Ion과 Ion/Ioff와 같은 소자 특성을 높일 수 있음을 확인하였다. 이에 따라 3차원 구조의 고적층소자를 초고층으로 확장할 수 있는 효과가 있을 것으로 기대한다.
화학기상 증착법에 의하여 형성된 폴리실리콘을 포함하는 반도체 기둥(130)을 상정한 본 발명의 비교예에 의하면, 다결정의 폴리실리콘 채널을 가지는 3차원 구조의 비휘발성 메모리 소자에서는 Ion과 Ion/Ioff와 같은 소자 특성값이 낮아서 소자의 동작속도 저하와 메모리 동작의 에러율이 증가함을 확인하였으며, 채널 직경을 넓혀야 하는 문제점을 야기하며 3차원 집적화의 걸림돌이 되며 고적층소자를 초고층으로 확장함에 한계를 수반한다.
본 발명에서는 폴리실리콘 수직채널을 단결정의 에피 실리콘으로 대체하여 Ion과 Ion/Ioff 와 같은 소자 특성값을 높임으로써 3차원 구조의 고적층소자를 초고층으로 확장할 수 있으며, 동시에, 채널 직경을 더 이상 넓혀서 수직채널을 형성시킬 필요가 없고 오히려 채널 직경을 좁힘으로써 집적도를 더욱 더 높일 수 있을 뿐만아니라 100nm 이하 직경에서 집중된 전기장 효과에 의하여 동작 전압을 훨씬 더 낮출 수 있는 추가적인 효과를 기대할 수 있다. 본 발명에 따른 3차원 구조의 비휘발성 메모리 소자를 제조할 경우, 수직관통형 3차원 비휘발성 메모리 소자를 초고층으로 확장하여 동일한 제조원가(cost/bit)로 3차원 비휘발성 메모리 소자의 집적도를 훨씬 더 높일 수 있다. 뿐만 아니라, 소자의 동작속도를 높이고 비메모리 소자의 동작 시 발생하는 메모리 소자동작의 에러율을 낮춤으로써 반도체 소자의 신뢰성을 크게 향상시킬 수 있다.
한편, 실리콘 기판의 소오스 영역에 수직 성장시킨 단결정 실리콘 채널의 오토도핑(autodoping) 현상에 의하여 소자 성능이 저하될 수 있다. 예를 들어, 수직 성장시킨 단결정 실리콘 채널에 전기적 저항특성을 부여하기 위해 제 1 도전형의 불순물(예를 들어, 붕소(B))을 극소량 공급하여 원하는 저항값을 가질 수 있는데, 이러한 공정 중에 실리콘 기판의 소오스 영역으로부터 불순물이 확산되어 수직 성장시킨 단결정 실리콘 채널로 불순물이 이동하는 유동현상이 발생하게 된다. 이러한 것이 원인이 되어서 채널에 저항값이 일정하지 않은 분포를 가지게 된다. 상기와 같이 일정하지 않은 저항값 분포를 가지게 하는 원인인 불순물의 확산 현상은 공정 상에서 제거되어야 하며, 이러한 의도하지 않은 도핑 현상을 오토도핑(Autodoping)이라고 부른다.
본 발명자는, 적어도 하나의 반도체 기둥(130)과 접하며, 제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑된, LDD(Lightly Doped Drain) 영역(170) 및 반도체 기둥(130)과 접하지 않도록 반도체 기둥(130)과 이격되도록 LDD 영역(170)의 일부를 둘러싸며, 제 2 도전형의 불순물이 도핑된, 소오스 영역(180)을 포함하되, LDD 영역(170)에서의 상기 제 2 도전형의 불순물의 농도가 소오스 영역(180)에서의 상기 제 2 도전형의 불순물의 농도보다 더 낮은, 기판(105)을 형성함으로써, 이러한 문제점을 극복할 수 있음을 확인하였다. LDD 이온주입 공정을 3차원 구조의 비휘발성 메모리 소자의 실리콘 기판에서 소오스 영역 형성에 추가함으로써 최소의 추가공정으로 성능 향상과 제조원가(cost/bit) 절감을 동시에 확보하였다.
반도체 기둥(130)들의 상단은 비트 라인(155, BL)들에 연결될 수 있다. 예를 들어, 반도체 기둥(130)들이 매트릭스로 배열된 경우, 동일 열에 배치된 반도체 기둥(130)들은 동일한 비트 라인(155)에 연결될 수 있다. 이러한 배치는 비트 라인(155)들의 수를 줄일 수 있어서, 비휘발성 메모리 소자의 구조를 단순화 할 수 있다.
제어 게이트 전극(140)들은 반도체 기둥(130)들을 둘러싸면서, 기판(105) 상에 복수의 층들로 적층될 수 있다. 제어 게이트 전극(140)들 사이에는 층간 절연층(110)이 개재될 수 있다. 측방향 확장부(135) 상하의 제어 게이트 전극(140)들의 수는 동일하거나 동일하지 않을 수도 있다. 도 1에는 예시적으로, 측방향 확장부(135) 아래에 4개의 제어 게이트 전극(140)들이 배치되고, 측방향 확장부(135) 위에 4개의 제어 게이트 전극(140)들이 배치된 구조가 도시되어 있다. 제어 게이트 전극(140)들의 이러한 적층 수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다.
제어 게이트 전극(140)들은 비어 플러그(150)들을 통해서 워드 라인(160, WL)들로 연결될 수 있다. 예를 들어, 제어 게이트 전극(140)들은 각 평면 내에 라인 패턴으로 배열될 수 있고, 동일 층의 제어 게이트 전극(140)들은 동일한 하나의 워드 라인 전극(160)에 연결될 수 있다. 비어 플러그(150)들의 배치를 위하여, 제어 게이트 전극(140)들은 기판(105)으로부터 멀어질수록 폭이 좁은 계단 형태로 배치될 수 있다.
워드 라인(160)들은 제어 게이트 전극(140)들에 수직하고, 비트 라인(155)들에 평행하게 신장할 수 있다. 이 실시예의 변형된 예에서, 제어 게이트 전극(140)들은 평판 타입으로 제공될 수 있고, 이 경우 각 평판에 하나의 워드 라인(160)이 각각 연결될 수 있다.
제 1 및 제 2 전하 저장층(125a, 125b)들은 적어도 제어 게이트 전극(140)들 및 반도체 기둥(130) 사이에 배치될 수 있다. 예를 들어, 제 1 전하 저장층(125a)은 제 1 반도체 기둥(130a) 및 측방향 확장부(135) 아래의 제어 게이트 전극(140)들 사이에 제공되고, 제 2 전하 저장층(125b)은 제 2 반도체 기둥(130b) 및 측방향 확장부(135) 위의 제어 게이트 전극(140)들 사이에 제공될 수 있다. 선택적으로, 제 1 전하 저장층(125a)의 일부는 측방향 확장부(135) 바로 아래의 제어 게이트 전극(140) 상으로 더 신장될 수도 있다.
제 1 및 제 2 전하 저장층(125a, 125b)들은 반도체 기둥(130)과 제어 게이트 전극(140)들 사이의 적층 구조로 구성되는 메모리 셀들(도 4의 TMC 참조)의 데이터 저장층으로 이용될 수 있다. 예를 들어, 제 1 및 제 2 전하 저장층(125a, 125b)들은 반도체 기둥(130) 및 제어 게이트 전극(140)들 사이에 터널링 절연층(124a)/전하 트랩층(123a)/블로킹 절연층(122a)의 적층 구조를 포함할 수 있다. 전하 트랩층은 전하 저장 능력을 갖고, 터널링 절연층은 전하의 터널링 통로로 이용되고, 블로킹 절연층은 전하의 역터널링을 억제하는 역할을 할 수 있다.
예를 들어, 전하 트랩 층은 실리콘 질화 층이거나 또는 양자 도트(quantum dots) 또는 나노입자들(nano-particles)을 포함하는 절연 층을 포함할 수 있다. 양자 도트 또는 나노입자들은 도전체, 예컨대 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 터널링 절연 층들 및 블로킹 절연 층은 적절한 여하의 절연 막, 예컨대 산화 막, 질화 막 또는 고유전율 막을 포함할 수 있다. 고유전율 막은 산화 막 및 질화 막보다 높은 유전 상수를 갖는 유전 막을 지칭할 수 있다.
스트링 선택 라인(145)들은 비트 라인(155)들과 최상부의 제어 게이트 전극(140)의 사이에 반도체 기둥(130)을 둘러싸도록 배치될 수 있다. 제 2 전하 저장층(125b)은 스트링 선택 라인(145)들 및 제 2 반도체 기둥(130b) 사이로 더 신장되어 배치되어 게이트 절연 층의 역할을 할 수 있다. 이 실시예의 변형된 예에서, 스트링 선택 라인(145)들 및 제 2 반도체 기둥(130b) 사이에 제 2 전하 저장층(125b) 대신에 단층의 게이트 절연층(미도시)이 개재될 수도 있다.
스트링 선택 라인(145)들은 비트 라인(155)들과 수직하게 신장될 수 있고, 라인 패턴으로 제공될 수 있다. 이에 따라, 동일 행에 배치된 반도체 기둥(130)들은 동일한 스트링 선택 라인(145)에 의해서 각각 둘러싸일 수 있다. 한편, 스트링 선택 라인(145)들 양측의 반도체 기둥(130) 부분에는 소오스/드레인 영역이 형성될 수 있다.
반도체 기둥(130)과 스트링 선택 라인(145)들 사이의 적층 구조는 스트링 선택 트랜지스터(도 4의 TSS)들을 구성할 수 있다. 이 실시예에서, 스트링 선택 라인(145)들은 스트링 선택 트랜지스터(도 4의 TSS)들의 게이트 전극들의 역할을 할 수 있다. 이 실시예의 변형된 예에서, 스트링 선택 게이트 전극들이 반도체 기둥(130)을 둘러싸도록 제공되고, 스트링 선택 라인들은 게이트 전극들에 연결되도록 부가적으로 제공될 수도 있다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 단면도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1 및 도 2의 비휘발성 메모리 소자를 참조할 수 있고, 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 3을 참조하면, 기판(105)과 최하단 제어 게이트 전극(140) 사이에 접지 선택 라인(147)이 더 배치될 수 있다. 접지 선택 라인(147)은 기판(105) 상에 반도체 기둥(130)을 둘러싸도록 배치될 수 있다. 제 1 전하 저장층(125a)은 접지 선택 라인(147) 및 제 1 반도체 기둥(130a) 사이로 더 신장되어 배치되어 게이트 절연 층의 역할을 할 수 있다.
이 실시예의 변형된 예에서, 접지 선택 라인(147) 및 제 1 반도체 기둥(130a) 사이에 제 1 전하 저장층(125a) 대신에 단층의 게이트 절연층(미도시)이 개재될 수도 있다. 예를 들어, 접지 선택 라인(147)은 비트 라인(155)들과 수직하게 신장될 수 있고, 라인 패턴으로 제공될 수 있다. 다른 예로, 접지 선택 라인(147)은 하나의 판 형태로 제공될 수도 있다.
반도체 기둥(130)과 접지 선택 라인(147) 사이의 적층 구조는 접지 선택 트랜지스터(도 4의 TGS)를 구성할 수 있다. 이 실시예에서, 접지 선택 라인(147)은 접지 선택 트랜지스터(도 4의 TGS)의 게이트 전극의 역할을 할 수 있다. 이 실시예의 변형된 예에서, 접지 선택 게이트 전극이 반도체 기둥(130)을 둘러싸도록 제공되고, 접지 선택 라인은 접지 선택 게이트 전극에 연결되도록 부가적으로 제공될 수도 있다.
제 1 측방향 확장부(135a)는 제 1 반도체 기둥(130a) 상에 제공되고, 제 2 측방향 확장부(135b)는 제 2 반도체 기둥(130b) 상에 제공될 수 있다. 예를 들어, 제 1 측방향 확장부(135a)는 제 1 반도체 기둥(130a)의 상면을 덮도록 제공되고, 제 2 측방향 확장부(135b)는 제 2 반도체 기둥(130b)의 상면을 덮도록 제공될 수 있다.
제 3 반도체 기둥(130c)은 제 2 측방향 확장부(135b) 상에 제공될 수 있다. 제 1 및 제 2 측방향 확장부(135a, 135b)들의 기판(105)과 평행한 방향의 단면적은 제 1 내지 제 3 반도체 기둥(130a, 130b, 130c)들의 기판(105)과 평행한 방향의 단면적보다 클 수 있다. 비트 라인(155)들은 반도체 기둥(130)의 상면, 즉 제 3 반도체 기둥(130c)의 상면 상에 연결될 수 있다.
제어 게이트 전극(140)들은 제 1 내지 제 3 반도체 기둥(130a, 130b, 130c)들을 둘러싸도록 제공될 수 있다. 제 1 내지 제 3 전하 저장층(125a, 125b, 125c)들은 제 1 내지 제 3 반도체 기둥(130a, 130b, 130c)들 및 제어 게이트 전극(140)들 사이에 각각 배치될 수 있다. 선택적으로, 제 1 전하 저장층(125a)은 제 1 측방향 확장부(135a) 바로 아래의 제어 게이트 전극(140) 상으로 더 신장될 수 있고, 제 2 전하 저장층(125b)은 제 2 측방향 확장부(135b) 바로 아래의 제어 게이트 전극(140) 상으로 더 신장될 수 있다.
제 1 및 제 2 측방향 확장부(135a, 135b)들 사이의 제어 게이트 전극(140)들의 수는 적절하게 선택될 수 있다. 도 3에는 예시적으로, 제 1 측방향 확장부(135a) 아래에는 2개의 제어 게이트 전극(140)들이 배치되고, 제 1 및 제 2 측방향 확장부(135a, 135b)들 사이에는 3개의 제어 게이트 전극(140)들이 배치되고, 제 2 측방향 확장부(135b) 위에는 3개의 제어 게이트 전극(140)들이 배치된 구조가 도시되어 있다.
본 발명의 또 다른 실시예에서, 측방향 확장부들은 하나 또는 복수개로 제공되고, 제어 게이트 전극들은 측방향 확장부들에 의해서 다수의 군으로 그룹화 될 수 있다. 예를 들어, 각 군의 제어 게이트 전극들은 2 내지 6개 일 수 있으나, 이 실시예가 이에 제한되는 것은 아니다. 제어 게이트 전극들을 다수의 군으로 그룹화하는 것은 후술하는 바와 같이, 수직 적층 구조의 메모리 셀 어레이의 제조 신뢰성을 높일 수 있다.
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 소자들의 일부분에 대한 등가 회로도이다. 이 회로도에서, 비트 라인 및 낸드 스트링들의 수는 예시적으로 도시되었다.
도 4를 참조하면, 수직 구조의 메모리 셀 어레이는 기판(도 1 내지 도 3의 105) 상에 수직 구조로 배치된 낸드 스트링들(NS1, NS2)을 포함할 수 있다. 낸드 스트링들(NS1, NS2) 각각은 기판(105) 상에 수직으로 직렬 연결된 복수의 메모리 셀들(TMC)을 포함할 수 있다. 낸드 스트링들(NS1, NS2)의 일단은 비트 라인(BL)에 연결되고, 타단은 공통 소오스 라인(CSL)에 연결된다.
비트 라인(BL)과 메모리 셀들(TMC) 사이에는 스트링 선택 트랜지스터들(TSS)이 배치되고, 공통 소오스 라인(CSL)과 메모리 셀들(TMC) 사이에는 접지 선택 트랜지스터들(TGS)이 배치될 수 있다. 선택적으로, 도 1 및 도 2의 비휘발성 메모리 소자의 경우, 접지 선택 트랜지스터들(TGS)이 생략될 수 있다.
워드 라인들(WL01 ~ WLn)은 복층으로 배치되고, 해당 층의 메모리 셀들(TMC)에 공유로 결합될 수 있다. 워드 라인들(WL01 ~ WLn)은 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다. 워드 라인들(WL01 ~ WLn)은 메모리 셀들(TMC)의 제어 게이트 전극들(도 1 내지 도 3의 140 참조)을 제어하여, 메모리 셀들(TMC)의 프로그램, 소거 및 판독 동작을 제어할 수 있다. 예를 들어, 워드 라인들(WL01 ~ WLn) 중 하나를 선택하여 프로그램 전압을 인가함으로써 프로그램 동작을 수행할 수 있고, 아울러 판독 전압을 인가함으로써 프로그램 상태를 판독할 수도 있다.
접지 선택 라인(GSL)은 접지 선택 트랜지스터(TGS)에 공유로 결합될 수 있다. 도 1 및 도 2의 비휘발성 메모리 소자의 경우, 접지 선택 라인(GSL)이 생략될 수 있다. 접지 선택 라인(GSL)은 낸드 스트링들(NS1, NS2)에 공유로 결합되어 있기 때문에, 공통 소오스 라인(CSL)의 신호, 예컨대 접지 전압은 낸드 스트링들(NS1, NS2)에 동시에 인가될 수 있다. 메모리 셀들(TMC)의 프로그램 및 판독 동작 시 접지 선택 라인(GSL)에는 접지 선택 트랜지스터들(TGS)을 켜기 위한 턴-온(turn-on) 전압이 인가되고, 프로그램 방지 동작 시에는 접지 선택 트랜지스터들(TGS)을 끄기 위한 턴-오프(turn-off) 전압이 인가될 수 있다.
스트링 선택 라인들(SSL1, SSL2)은 스트링 선택 트랜지스터들(TSS)에 각각 결합될 수 있다. 비트 라인(BL)을 공유하는 낸드 스트링들(NS1, NS2)의 신호를 분리하기 위하여, 스트링 선택 라인들(SSL1, SSL2)은 스트링 선택 트랜지스터들(TSS)에 각각 결합될 수 있다. 다만, 도 1의 경우와 같이 낸드 스트링들(NS1, NS2)이 어레이로 배치된 경우, 스트링 선택 라인들(SSL1, SSL2)은 동일 행에 배치된 스트링 선택 트랜지스터들(TSS)에 공유로 결합될 수 있다.
예를 들어, 낸드 스트링(NS1)을 선택하기 위해서, 스트링 선택 라인(SSL1)에는 스트링 선택 트랜지스터들(TSS)을 켜기 위한 턴-온 전압을 인가하고 스트링 선택 라인(SSL2)에는 이들을 끄기 위한 턴-오프 전압을 인가할 수 있다. 이에 따라, 비트 라인(BL)의 신호가 선택적으로 낸드 스트링(NS1) 내의 메모리 셀들(TMC)에 인가되도록 할 수 있다. 유사하게, 낸드 스트링(NS2)을 선택하기 위해서, 스트링 선택 라인(SSL2)에는 스트링 선택 트랜지스터들(TSS)을 켜기 위한 턴-온 전압을 인가하고 스트링 선택 라인(SSL1)에는 스트링 선택 트랜지스터들(TSS)을 끄기 위한 턴-오프 전압을 인가할 수 있다. 이에 따라, 비트 라인(BL)의 신호가 선택적으로 낸드 스트링(NS2) 내의 메모리 셀들(TMC)에 인가되도록 할 수 있다.
도 5 내지 도 11은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 제조방법을 보여주는 단면도들이다.
도 5를 참조하면, 제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑된 LDD 영역(170) 및 LDD 영역(170)의 일부를 둘러싸며 제 2 도전형의 불순물이 도핑된 소오스 영역(180)을 구비하되, LDD 영역(170)에서의 상기 제 2 도전형의 불순물의 농도는 소오스 영역(180)에서의 상기 제 2 도전형의 불순물의 농도보다 더 낮은, 기판(105)을 준비한다.
기판(105) 상에 제 1 도전층(115a)들을 적층할 수 있다. 예를 들어, 기판(105) 상에 제 1 절연 층(110a)을 형성하고, 제 1 절연 층(110a) 상에 제 1 도전층(115a)을 형성하는 단계를 반복하여, 제 1 절연 층(110a)/제 1 도전층(115a)의 반복 적층 구조를 형성할 수 있다.
예를 들어, 제 1 절연 층(110a)은 여하의 절연물, 예컨대 산화물을 적절한 증착법으로 형성할 수 있다. 제 1 도전층(115a)은 적절한 도전물, 예컨대 폴리실리콘을 절적한 증착법으로 형성할 수 있다. 예를 들어, 제 1 도전층(115a)은 화학기상증착(chemical vapor deposition; CVD)법을 이용하여 폴리실리콘 층으로 형성하고, 그 증착과 동시에 불순물을 도핑하여 형성할 수 있다. 혹은 증착이 완료된 이후에 불순물을 도핑하여 형성할 수 있다.
이어서, 제 1 절연층(110a)들 및 제 1 도전층(115a)들을 관통하는 제 1 관통홀(120a)들을 형성할 수 있다. 제 1 관통홀(120a)들은 소오스 영역(180)은 노출되지 않으면서 LDD 영역(170)은 노출되도록 형성될 수 있다.
본 발명의 변형된 실시예에서는, 소오스 영역(180)을 구비하는 기판(105) 상에 적층된 제 1 절연층(110a)들 및 제 1 도전층(115a)들을 관통하는 제 1 관통홀(120a)들을 형성하고, 이어서, 제 1 관통홀(120a)에 의하여 노출된 기판(105)에 LDD 영역(170)을 형성할 수도 있다. 이 경우, LDD 영역(170)과 제 1 반도체 기둥들(130a)이 오정렬되어 제 1 반도체 기둥들(130a)과 소오스 영역(180)이 직접 접하는 구성을 효과적으로 방지할 수 있다.
제 1 관통홀(120a)들의 수는 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다. 예를 들어, 포토리소그래피 기술을 이용하여 포토레지스트 마스크(미도시)를 형성하고, 이 마스크를 보호막으로 하여 제 1 절연 층(110a) 및 제 1 도전층(115a)들을 식각함으로써 제 1 관통홀(120a)들을 형성할 수 있다.
도 6a를 참조하면, 제 1 관통홀(120a)들의 측벽 상에 제 1 전하 저장층들(125a)을 형성할 수 있다. 도 6a 내지 도 8에 도시된 제 1 관통홀(120a)들의 내부 표면 및 주변부의 표면을 포함하는 영역은 도 5의 A 영역을 확대한 부분에 대응된다.
나아가, 제 1 전하 저장층들(125a)은 제 1 관통홀(120a)들의 바닥면 상과 최상부의 제 1 도전층(115a) 상으로 더 신장될 수 있다. 예를 들어, 블로킹 절연층(122a)/전하 트랩층(123a)/터널링 절연층(124a)의 적층 구조를 포함하는 제 1 전하 저장층들(125a)이 제 1 관통홀(120a)들이 형성된 결과물 상에 형성될 수 있다. 제 1 관통홀(120a)들이 형성된 결과물은 제 1 관통홀(120a)들의 내부(측벽 및 바닥면) 표면과 제 1 관통홀(120a)들의 주변부의 표면을 포함할 수 있다. 블로킹 절연층(122a)/전하 트랩층(123a)/터널링 절연층(124a)은 각각, 예를 들어, 제 1 산화물 층, 질화물 층 및 제 2 산화물 층을 포함할 수 있다.
도 6b를 참조하면, 제 1 전하 저장층들(125a)이 제 1 관통홀(120a)들의 측벽에만 형성될 수 있도록 후속 공정이 진행될 수 있다. 예를 들어, 제 1 관통홀(120a)들의 내부(측벽 및 바닥면) 표면과 제 1 관통홀(120a)들의 주변부의 표면 상에 형성된 제 1 전하 저장층들(125a)을 비등방성 식각하여 제 1 관통홀(120a)들의 측벽에만 제 1 전하 저장층들(125a)을 형성할 수 있다. 즉, 제 1 전하 저장층들(125a)을 비등방성 식각하면, 제 1 관통홀(120a)들의 바닥면 표면과 제 1 관통홀(120a)들의 주변부의 표면 상에 형성된 제 1 전하 저장층들(125a)은 제거될 수 있다. 이 경우 비등방성 식각 과정에서 제 1 관통홀(120a)들의 측벽 상에 위치하는 제 2 산화물층을 포함하는 터널링 절연층(124a)은 식각 손상을 받게 되는데 소자특성의 변동과 신뢰성을 열화시키는 직접적인 요인이 될 수 있다.
이러한 문제점을 방지하기 위하여 블로킹 절연층(122a)/전하 트랩층(123a)/터널링 절연층(124a) 상에 보호층(126a)을 형성할 수 있다. 보호층(126a)은 제 1 전하 저장층들(125a)을 비등방성 식각하는 과정에서 제 1 관통홀(120a)들의 측벽 상에 배치된 제 1 전하 저장층들(125a), 특히, 터널링 절연층(124a)의 식각 손상을 방지하기 위한 식각 보호패턴의 역할을 한다. 보호층(126a)은, 예를 들어, 비정질 실리콘, 다결정 실리콘, 식각속도가 빠른 산화물 또는 질화물을 포함하는 박막일 수 있다.
도 8을 참조하면, 제 1 전하 저장층들(125a)을 비등방성 식각한 후에 잔존하는 보호층(126a)을 제거한다. 예를 들어, 보호층(126a)이 질화물을 포함하는 경우 비등방성 건식식각 또는 인산용액을 사용하는 습식식각으로 보호층(126a)을 제거할 수 있다. 또한, 보호층(126a)이 비정질 실리콘 또는 다결정 실리콘을 포함하는 경우 비등방성 건식식각으로 보호층(126a)을 제거할 수 있다.
한편, 선택적으로, 제 1 절연층(110a)들 및 제 1 도전층(115a)들의 적층 구조의 최상부 층은 제 1 절연 층(110a)일 수 있고, 이 경우 제 1 전하 저장층들(125a)은 증착 및 건식 식각 기술을 이용하여 제 1 관통홀(120a)들 내에 스페이서 형태로 배치되어 제 1 절연 층(110a) 및 제 1 도전층(115a) 상으로 신장되지 않을 수 있다.
본 발명의 변형된 실시예에서는, 제 1 관통홀(120a)들의 측벽 상에 제 1 전하 저장층들(125a)을 형성하기 위하여, 별도의 보호층(126a)을 형성하지 않고, 터널링 절연층(124a)을 더 두껍게 증착한 후에, 비등방성 식각에서 터널링 절연층(124a)이 보호층의 역할도 할 수 있다. 도 7a 내지 도 7b에 도시된 제 1 관통홀(120a)들의 내부 표면 및 주변부의 표면을 포함하는 영역은 도 5의 A 영역을 확대한 부분에 대응된다.
도 7a를 참조하면, 제 1 전하 저장층들(125a)은 제 1 관통홀(120a)들의 바닥면 상과 최상부의 제 1 도전층(115a) 상으로 더 신장될 수 있다. 예를 들어, 블로킹 절연층(122a)/전하 트랩층(123a)/터널링 절연층(124a)의 적층 구조를 포함하는 제 1 전하 저장층들(125a)이 제 1 관통홀(120a)들이 형성된 결과물 상에 형성될 수 있다. 제 1 관통홀(120a)들이 형성된 결과물은 제 1 관통홀(120a)들의 내부(측벽 및 바닥면) 표면과 제 1 관통홀(120a)들의 주변부의 표면을 포함할 수 있다. 블로킹 절연층(122a)/전하 트랩층(123a)/터널링 절연층(124a)은 각각, 예를 들어, 제 1 산화물 층, 질화물 층 및 제 2 산화물 층을 포함할 수 있다. 한편, 도 6a 및 도 6b와 달리, 본 발명의 변형된 실시예에서는, 보호층(126a)을 별도로 형성하지 않고, 터널링 절연층(124a)을 상대적으로 더 두껍게 형성할 수 있다.
보호층(126a) 대신에 수직채널의 측벽에 형성되는 터널링 절연층의 막 두께를 목표로 하는 두께(도 8의 124a의 두께)보다 두껍게 증착하여 두껍게 추가 증착된 두께가 목표 두께인 안쪽을 보호토록 한다. 추가 증착한 두께는 후속의 비등방성 식각시 안쪽의 터널링 절연층의 막두께 대신에 플라즈마를 맞고 식각되거나 후속의 채널 층을 형성하기 직전에 진행하는 전세정 단계에서 쉽게 제거될 수 있다.
도 7b를 참조하면, 제 1 전하 저장층들(125a)이 제 1 관통홀(120a)들의 측벽에만 형성될 수 있도록 후속 공정이 진행될 수 있다. 예를 들어, 제 1 관통홀(120a)들의 내부(측벽 및 바닥면) 표면과 제 1 관통홀(120a)들의 주변부의 표면 상에 형성된 제 1 전하 저장층들(125a)을 비등방성 식각하여 제 1 관통홀(120a)들의 측벽에만 제 1 전하 저장층들(125a)을 형성할 수 있다. 즉, 제 1 전하 저장층들(125a)을 비등방성 식각하면, 제 1 관통홀(120a)들의 바닥면 표면과 제 1 관통홀(120a)들의 주변부의 표면 상에 형성된 제 1 전하 저장층들(125a)은 제거될 수 있다. 이 경우 비등방성 식각 과정에서 제 1 관통홀(120a)들의 측벽 상에 위치하는 제 2 산화물층을 포함하는 터널링 절연층(124a)의 표면부는 식각 손상을 받을 수 있다. 식각 손상을 받은 터널링 절연층(124a)의 표면부는 후속의 세정단계에서 제거될 수 있다. 상기 후속의 세정단계는 제 1 반도체 기둥(130a)들을 형성하기 이전에 수행하는 전세정(precleaning) 단계이며, 사용하는 용액은 묽은 불산(HF, 50:1 이하), 묽은 BOE, 인산(H3PO4, 140℃ 이상), 5HNO3+126NH4F+(60~120)H2O, TMAH(tetramethylammonium hydroxide)를 사용할 수 있다. 따라서, 도 7a 및 도 7b를 참조하여 설명한 본 발명의 변형된 실시예에 따르면, 별도의 보호층(126a)을 형성하지 않고 도 8에 도시된 구조체를 구현할 수 있으므로, 공정을 단순화할 수 있다는 현저하게 유리한 효과를 기대할 수 있다.
이어서, 도 9를 참조하면, 제 1 관통홀(120a)들 내의 제 1 전하 저장층들(125a) 상에 제 1 도전형의 불순물이 도핑된 제 1 반도체 기둥(130a)들을 형성할 수 있다. 제 1 반도체 기둥(130a)들은 제 1 관통홀(120a)들을 채우도록 형성될 수 있다. 제 1 반도체 기둥(130a)은 소오스 영역(180)과 접하지 않으면서 LDD 영역(170)과는 접하도록 형성될 수 있다. 즉, 제 1 반도체 기둥(130a)들은 소오스 영역(180)에 이격되어 형성될 수 있다. 이 실시예의 변형된 예에서, 제 1 반도체 기둥(130a)들은 제 1 관통홀(120a)들을 완전히 채우지 않도록 그 두께가 조절될 수도 있다. 제 1 반도체 기둥(130a)들은 메모리 셀들(도 4의 TMC)의 채널 층으로 이용될 수 있다.
예를 들어, 선택적 에피택셜 성장(selective epitaxial growth; SEG)법을 이용하여, 기판(105) 상에 기둥 형상의 반도체 층을 형성하고, 이를 평탄화하여 제 1 반도체 기둥(130a)들을 형성할 수 있다. 이 경우, 기판(105)이 단결정인 경우 제 1 반도체 기둥(130a)들은 단결정 구조로 형성될 수 있다. 나아가, 제 1 반도체 기둥(130a)들 형성 시 SEG 조건은 기판(105)을 기준으로 수직 성장 조건일 수 있다. 예를 들어, 반도체 층은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다.
다른 예로, 제 1 관통홀(120a)들 내에 비정질 구조의 반도체 층을 형성하고, 이를 평탄화 및 열처리하여 제 1 반도체 기둥(130a)들을 형성할 수 있다. 이 경우, 비정질 구조의 반도체 층은 제 1 관통홀(120a)들의 폭이 작기 때문에 열처리 단계에서 실질적으로 단결정 구조로 재결정될 수 있다. 또 다른 예로, 제 1 반도체 기둥(130a)들은 제 1 관통홀(120a)들 내에 다결정 구조의 반도체 층을 형성하고, 이를 평탄화하여 다결정 구조로 형성될 수도 있다.
도 10을 참조하면, 제 1 반도체 기둥(130a)들 상에 측방향 확장층(135)을 형성할 수 있다. 예를 들어, 측방향 확장층(135)은 선택적 에피택셜 성장(SEG)법을 이용하여 제 1 반도체 기둥(130a)들로부터 단결정 구조로 형성될 수 있다. 측방향 확장층(135) 형성 시 SEG 조건은 제 1 반도체 기둥(130a) 형성 시와는 달리 기판(105)을 기준으로 수평 방향이 우선적으로 성장하는 측면 성장(lateral growth) 조건일 수 있다. 이 경우, SEG 시간을 조절함으로써, 부가적인 패터닝 공정 없이 SEG법만으로 측방향 확장층(135)을 형성할 수 있다. 하지만, 이 실시예의 변형된 예에서, SEG 성장 후 패터닝 공정이 부가될 수도 있다.
다른 예로, 측방향 확장층(135)은 비정질 구조의 반도체 층을 증착 후 패터닝 및 열처리 공정을 통해서 형성할 수도 있다. 측방향 확장층(135)의 크기가 크지 않기 때문에, 열처리에 의해서 비정질 구조의 반도체 층은 단결정 구조로 재결정 될 수 있다. 패터닝 공정은 포토리소그래피 및 식각 기술을 이용할 수 있다. 또 다른 예로, 측방향 확장층(135)은 다결정 반도체 층을 형성하고, 이를 평탄화 및 패터닝하여 다결정 구조로 형성될 수도 있다.
도 11을 참조하면, 측방향 확장층(135)이 형성된 결과물 상에 제 2 절연층(110b)들 및 제 2 도전층(115b)들의 적층 구조를 형성할 수 있다. 이러한 적층 구조에 대한 설명은 도 5의 제 1 절연층(110a)들 및 제 1 도전층(115a)들의 적층 구조에 대한 설명을 참조할 수 있다.
도 12를 참조하면, 제 2 절연층(110b)들 및 제 2 도전층(115b)들을 관통하는 제 2 관통홀(120b)들을 형성할 수 있다. 제 2 관통홀(120b)들은 측방향 확장층(135)의 상면 일부 또는 전체를 노출할 수 있다. 제 2 관통홀(120b)들은 제 1 관통홀(도 5의 120a)들과 마찬가지로, 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다.
포토리소그래피 단계에서, 제 2 관통홀(120b)들은 측방향 확장층(135)들에 정렬되도록 형성될 수 있다. 측방향 확장층(135)들은 제 1 반도체 기둥(130a)들보다 넓은 단면적을 갖기 때문에, 제 2 관통홀(120b)들을 측방향 확장층(135)들에 정렬하는 것이 제 1 반도체 기둥(130a)들에 정렬하는 것보다 유리하다. 이에 따라, 측방향 확장층(135)들을 배치함으로써 제 2 관통홀(120b)들의 정렬 마진이 향상될 수 있다.
도 13을 참조하면, 제 2 관통홀(120b)들 내에 제 2 전하 저장층(125b)들 및 제 2 반도체 기둥(130b)을 순차로 형성할 수 있다. 제 2 전하 저장층(125b)들 및 제 2 반도체 기둥(130b)의 형성방법은 도 6a의 제 1 전하 저장층(125a) 및 제 1 반도체 기둥(130a)의 설명을 참조할 수 있다.
도 14를 참조하면, 제 1 및 제 2 도전층(115a, 115b)들을 패터닝하여, 제어 게이트 전극(140)들 및 스트링 선택 라인(145)들을 형성할 수 있다. 제어 게이트 전극(140)들은 계단식으로 패터닝 될 수 있다. 이 후 제 3 절연 층(미도시)을 채워 절연 층(110)을 형성하고, 이를 관통하는 비어 홀들(미도시)을 형성하고, 이 비어 홀들 내에 비어 플러그(150)들을 형성할 수 있다.
이어서, 반도체 기둥(130) 상에 비트 라인(155)들을 형성하고, 비어 플러그(150)들 상에 워드 라인(160)들을 형성할 수 있다. 비트 라인(155)들 및 워드 라인(160)들은 동일 평면 상에 배치되거나 또는 서로 다른 평면 상에 배치될 수도 있다.
이 실시예에 따른 제조 방법에 따르면, 반도체 기둥(130)을 한번에 형성하지 않고 제 1 반도체 기둥(130a), 측방향 확장층(135) 및 제 2 반도체 기둥(130b)으로 분할하여 형성할 수 있다. 반도체 기둥(130)을 한번에 형성하는 경우, 관통홀의 애스펙트 비가 커져 관통홀을 형성하기도 어렵고, 이러한 관통홀 내에 반도체 물질을 채우기도 어려워진다. 이와 같은 어려움은 반도체 기둥(130)의 높이를 제한하게 되고, 이는 수직 낸드 스트링들(도 4의 NS1, NS2) 내 메모리 셀들(TMC)의 수를 제한하게 된다.
하지만, 반도체 기둥(130)을 분할하여 제 1 반도체 기둥(130a) 및 제 2 반도체 기둥(130b)으로 분할함으로써, 제 1 관통홀(120a) 및 제 2 관통홀(120b)의 애스펙트비를 크게 낮출 수 있다. 이에 따라, 제 1 및 제 2 관통홀(120a, 120b)들의 형성뿐만 아니라, 이를 채우는 제 1 및 제 2 반도체 기둥(130a, 130b)들의 형성도 용이해진다.
아울러, 제 1 반도체 기둥(130a) 및 제 2 반도체 기둥(130b) 사이에 측방향 확장부(135)를 배치함으로써, 제 2 관통홀(120b)들 형성 시 정렬 마진을 높임으로써 제 1 반도체 기둥(130a)과 제 2 반도체 기둥(130b)의 연결 신뢰성을 높일 수 있다. 이러한 점에서, 측방향 확장부(135)의 수는 제 1 및 제 2 관통홀(120a, 120b)들의 애스펙트비를 고려하여 적절하게 선택될 수 있다. 예를 들어, 복수의 측방향 확장부(135)들이 2 내지 6 개의 제어 게이트 전극(140)들 사이에 제공될 수 있다.
이에 따라, 이 실시예에 따른 제조 방법을 이용하면, 수직 구조의 반도체 기둥(130)의 길이를 늘릴 수 있고, 이에 따라 제어 게이트 전극(140)들의 적층 수를 늘릴 수 있다. 그 결과, 각 낸드 스트링 내에 적층되는 메모리 셀들의 수가 증가되어, 비휘발성 메모리 소자의 용량이 증대될 수 있다.
전술한 제조 방법을 참조하여, 도 3의 비휘발성 메모리 소자도 제조될 수 있다. 예를 들어, 도 13의 결과물 상에 도 11 내지 도 13의 단계를 반복하고, 이어서 도 14의 단계를 진행함으로써 도 3의 비휘발성 메모리 소자를 제조할 수 있다.
나아가, 도 11 내지 도 13의 단계를 적절한 회수만큼 반복함으로써, 4개 이상의 측방향 확장부를 갖는 비휘발성 메모리 소자도 제조할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 칩(300)을 보여주는 개략적인 블록도이다.
도 15를 참조하면, 메모리 셀 어레이(310)는 전술한 3차원 구조의 비휘발성 메모리 소자들 가운데 적어도 하나를 포함할 수 있다. 메모리 셀 어레이(310)는 X-버퍼/로우 디코더(320) 및 Y-버퍼/칼럼 디코더(330)와 결합될 수 있다. 예를 들어, 메모리 셀 어레이(310)의 워드 라인(WL)들이 X-버퍼/로우 디코더(320)에 연결될 수 있다. 메모리 셀 어레이(310)의 비트 라인(BL)들은 Y-버퍼/칼럼 디코더(330)에 연결될 수 있다. 제어 로직(340)은 X-버퍼/로우 디코더(320) 및 Y-버퍼/칼럼 디코더(330)에 결합되어, 이들을 제어할 수 있다.
예를 들어, 어드레스 신호의 전달 과정을 보면, 제어 로직(340)은 로우 어드레스 신호를 X-버퍼/로우 디코더(320)에 전달하고, X-버퍼/로우 디코더(320)는 이러한 신호들을 디코딩하여 메모리 셀 어레이(310)에 로우 어드레스 신호를 전달할 수 있다. 또한, 제어 로직(340)은 칼럼 어드레스 신호를 Y-버퍼/칼럼 디코더(330)에 전달하고, Y-버퍼/칼럼 디코더(330)는 이 신호를 디코딩하여 비트 라인(BL)들을 통해서 메모리 셀 어레이(310)에 칼럼 어드레스 신호를 전달할 수 있다.
지금까지 본 발명의 실시예들에 따른 3차원 구조의 비휘발성 메모리 소자, 그 제조 방법 및 메모리 칩에 대하여 상술하였다.
본 발명의 실시예들에 따른 3차원 구조의 비휘발성 메모리 소자에 따르면, 적어도 하나의 낸드 스트링이 기판 상에 제조된다. 상기 적어도 하나의 낸드 스트링은 상기 기판 상에 고농도의 소오스와 LDD(Lightly Doped Drain) 영역 형성, 수직으로 상향 신장된 적어도 하나의 에피 반도체 기둥 및 상기 적어도 하나의 에피 반도체 기둥의 수직방향을 따라 전하 저장 층이 반도체 기둥을 감싸는 복수의 메모리 셀들의 절연 층들(산화 막/질화 막/산화 막)을 포함한다. 상기 기판 상에 형성된 고농도의 소오스 영역은 에피 반도체 기둥이 수직 신장될 바닥면 위치에서 소정의 이격거리를 확보하고 수직 신장될 바닥면 위치에는 LDD 영역을 형성함으로써 고농도의 소오스 영역에서의 불순물이 수직 채널 내로 확산되는 것을 방지할 수 있다. 이에 의하여, 수직한 3차원 구조의 비휘발성 메모리 소자를 고적층으로 확대하여 고집적도, 고성능, 저전력 소모, 낮은 제조원가를 기대할 수 있다. 예를 들어, 본 발명에 따른 3차원 구조의 비휘발성 메모리 소자에서는 Ion/Ioff 와 같은 소자 특성을 종래보다 500배 이상 높이고 1V 이하의 저전압 동작이 가능함을 확인하였다.
본 발명에 따르면, 3차원 구조의 비휘발성 메모리 소자에서 실리콘 채널의 오토도핑으로 인한 소자 성능 한계를 LDD 이온주입 공정을 실리콘 기판 소오스 영역 형성에 추가하고 단결정 에피 실리콘 채널을 수직성장시킴으로써 극복하였다. 이에 의하여 최소 추가공정으로 성능 향상과 제조비용(cost/bit) 절감을 동시에 확보할 수 있으며, 또한 3차원 집적을 고층으로 확장할 때 발생하는 채널특성 열화 및 편차와 분포를 에피 단결정 채널물질을 사용하여 제조함으로써 해결하였다. 이는 종래에 고집적화에 필연적으로 따르는 기술개발의 커다란 장애물을 제거하여 기술이 지속적으로 진보할 수 있는 토대이며 혁신이다. 또한, 현재의 3차원 구조 비휘발성 메모리 소자보다 전력 소모는 낮고, 성능은 우수하며, 소자동작의 에러율이 낮는 3차원 구조의 비휘발성 메모리 소자를 제조할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (9)

  1. 기판; 및
    상기 기판 상으로 상향 신장되며 제 1 도전형의 불순물이 도핑된 적어도 하나의 반도체 기둥 및 상기 적어도 하나의 반도체 기둥을 따라 직렬로 연결된 복수의 메모리셀들을 구비하는, 적어도 하나의 낸드 스트링;을 포함하고,
    상기 적어도 하나의 반도체 기둥은 각 낸드 스트링 내에 적어도 하나의 측방향 확장부를 포함하고,
    각 낸드 스트링 내 상기 복수의 메모리셀들은, 상기 기판 상에 복수의 층으로 적층되고 상기 적어도 하나의 반도체 기둥을 둘러싸는 복수의 제어 게이트 전극들 및 상기 적어도 하나의 반도체 기둥 및 상기 제어 게이트 전극들 사이의 적어도 하나의 전하 저장층을 포함하고,
    상기 기판은,
    상기 적어도 하나의 반도체 기둥과 접하며, 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑된, LDD(Lightly Doped Drain) 영역; 및 상기 반도체 기둥과 접하지 않도록 상기 반도체 기둥과 이격되면서, 상기 LDD 영역의 일부를 둘러싸며, 제 2 도전형의 불순물이 도핑된, 소오스 영역;을 포함하며,
    상기 LDD 영역에서의 상기 제 2 도전형의 불순물의 농도는 상기 소오스 영역에서의 상기 제 2 도전형의 불순물의 농도보다 더 낮은,
    3차원 구조의 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 반도체 기둥은 상기 기판의 표면으로부터 선택적 에피택셜 성장(selective epitaxial growth)에 의하여 형성된 단결정 실리콘을 포함하는, 3차원 구조의 비휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 적어도 하나의 반도체 기둥은 상기 기판에 수직으로 신장된, 3차원 구조의 비휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 적어도 하나의 낸드 스트링의 단부에 연결된 적어도 하나의 비트 라인을 더 포함하고,
    상기 적어도 하나의 낸드 스트링은 상기 복수의 메모리셀들 및 상기 적어도 하나의 비트 라인 사이의 스트링 선택 트랜지스터를 더 포함하는,
    3차원 구조의 비휘발성 메모리 소자.
  5. 제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑된 LDD(Lightly Doped Drain) 영역 및 상기 LDD 영역의 일부를 둘러싸며 제 2 도전형의 불순물이 도핑된 소오스 영역을 구비하되, 상기 LDD 영역에서의 상기 제 2 도전형의 불순물의 농도는 상기 소오스 영역에서의 상기 제 2 도전형의 불순물의 농도보다 더 낮은, 기판을 준비하는 단계;
    상기 기판 상에 복수의 제 1 도전 층들을 적층하는 단계;
    상기 소오스 영역은 노출되지 않으면서 상기 LDD 영역은 노출되도록, 상기 복수의 제 1 도전 층들을 관통하는 적어도 하나의 제 1 관통 홀을 형성하는 단계;
    상기 적어도 하나의 제 1 관통 홀의 내부 표면 상에 적어도 하나의 제 1 전하 저장층을 형성하는 단계;
    상기 적어도 하나의 제 1 관통 홀 내의 상기 적어도 하나의 제 1 전하 저장층 상에, 상기 소오스 영역과 접하지 않으면서 상기 LDD 영역과는 접하는, 상기 제 1 도전형의 불순물이 도핑된, 적어도 하나의 제 1 반도체 기둥을 형성하는 단계;
    상기 복수의 제 1 도전 층들 상에 상기 적어도 하나의 제 1 반도체 기둥의 단부와 연결된 적어도 하나의 제 1 측방향 확장부를 형성하는 단계;
    상기 적어도 하나의 제 1 측방향 확장부 상에 복수의 제 2 도전층들을 적층하는 단계; 및
    상기 복수의 제 2 도전층들을 관통하여 상기 적어도 하나의 제 1 측방향 확장부에 연결된 적어도 하나의 제 2 반도체 기둥을 형성하는 단계;를 포함하는,
    3차원 구조의 비휘발성 메모리 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 적어도 하나의 제 2 반도체 기둥을 형성하기 전에, 상기 복수의 제 2 도전층들을 관통하여, 상기 적어도 하나의 제 1 측방향 확장층을 노출하는 적어도 하나의 제 2 관통 홀을 형성하는 단계; 및
    상기 적어도 하나의 제 2 관통 홀의 내부 표면 상에 적어도 하나의 제 2 전하 저장층을 형성하는 단계;를 포함하고,
    상기 적어도 하나의 제 2 반도체 기둥은 상기 적어도 하나의 제 2 관통 홀 내의 상기 적어도 하나의 제 2 전하 저장층 상에 상기 적어도 하나의 제 1 측방향 확장층과 연결되게 형성하는,
    3차원 구조의 비휘발성 메모리 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 적어도 하나의 제 1 반도체 기둥은 상기 기판의 표면으로부터 선택적 에피택셜 성장법을 이용하여 형성된 단결정 실리콘을 포함하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법.
  8. 제 5 항에 있어서,
    상기 적어도 하나의 제 1 측방향 확장부는, 상기 적어도 하나의 제 1 반도체 기둥의 표면으로부터 선택적 에피택셜 성장법을 이용하여 단결정 구조로 형성되는, 3차원 구조의 비휘발성 메모리 소자의 제조방법.
  9. 제 1 항 내지 제 4 항의 어느 한 항에 따른 3차원 구조의 비휘발성 메모리 소자를 포함하는 메모리셀 어레이;
    상기 메모리셀 어레이의 워드 라인들에 결합된 로우 디코더;
    상기 메모리셀 어레이의 비트 라인들에 결합된 칼럼 디코더; 및
    상기 로우 디코더 및 상기 칼럼 디코더에 결합된 제어 로직을 포함하는, 메모리 칩.





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