KR101450008B1 - 3차원 구조의 비휘발성 메모리 소자의 제조방법 - Google Patents
3차원 구조의 비휘발성 메모리 소자의 제조방법 Download PDFInfo
- Publication number
- KR101450008B1 KR101450008B1 KR1020130056843A KR20130056843A KR101450008B1 KR 101450008 B1 KR101450008 B1 KR 101450008B1 KR 1020130056843 A KR1020130056843 A KR 1020130056843A KR 20130056843 A KR20130056843 A KR 20130056843A KR 101450008 B1 KR101450008 B1 KR 101450008B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- forming
- charge storage
- semiconductor
- semiconductor column
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000010410 layer Substances 0.000 claims abstract description 240
- 239000004065 semiconductor Substances 0.000 claims abstract description 151
- 238000003860 storage Methods 0.000 claims abstract description 69
- 238000000034 method Methods 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 238000005530 etching Methods 0.000 claims abstract description 33
- 239000011241 protective layer Substances 0.000 claims abstract description 25
- 230000005641 tunneling Effects 0.000 claims description 24
- 238000000151 deposition Methods 0.000 claims description 12
- 230000002093 peripheral effect Effects 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 239000013078 crystal Substances 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000002161 passivation Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 abstract description 2
- 238000010030 laminating Methods 0.000 abstract 2
- 239000010408 film Substances 0.000 description 12
- 230000000903 blocking effect Effects 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 5
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000003475 lamination Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 101150064834 ssl1 gene Proteins 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000002105 nanoparticle Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000002096 quantum dot Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- -1 e.g. Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000011859 microparticle Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical class 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H01L21/2018—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
3차원 구조의 비휘발성 메모리 소자의 제조 방법이 제공된다. 비휘발성 메모리 소자의 제조방법에 따르면, 기판 상에 복수의 제 1 도전층들을 적층하는 단계, 상기 복수의 제 1 도전층들을 관통하는 적어도 하나의 제 1 관통 홀을 형성하는 단계, 상기 적어도 하나의 제 1 관통 홀의 내부 표면 상에 적어도 하나의 제 1 전하 저장층을 형성하는 단계, 상기 제 1 전하 저장층 상에 보호층을 형성하는 단계, 상기 보호층을 식각 보호패턴으로 하여 상기 적어도 하나의 제 1 전하 저장층을 비등방성 식각하는 단계, 상기 적어도 하나의 제 1 관통 홀 내의 상기 적어도 하나의 제 1 전하 저장층 상에 적어도 하나의 제 1 반도체 기둥을 형성하는 단계, 상기 복수의 제 1 도전층들 상에 상기 적어도 하나의 제 1 반도체 기둥의 단부와 연결된 적어도 하나의 제 1 측방향 확장부를 형성하는 단계, 상기 적어도 하나의 제 1 측방향 확장부 상에 복수의 제 2 도전층들을 적층하는 단계 및 상기 복수의 제 2 도전층들을 관통하여 상기 적어도 하나의 제 1 측방향 확장부에 연결된 적어도 하나의 제 2 반도체 기둥을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것이고, 특히 3차원 구조의 비휘발성 메모리 소자의 제조방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 메모리 칩의 부피를 줄이면서 그 집적도를 높일 필요가 있다. 이러한 점에서, 종래의 평면형 구조 대신에 기판 상에 메모리 셀들을 수직으로 적층하는 3차원 구조의 비휘발성 메모리 소자가 이러한 고집적 메모리 칩에 고려되고 있다. 이러한 3차원 구조에서는 메모리 셀들의 적층 수를 늘림으로써 동일한 평면 상에서 비휘발성 메모리 소자의 용량을 늘릴 수 있다.
하지만, 3차원 구조의 비휘발성 메모리 소자에서 메모리 셀들의 적층 수가 증가함에 따라서 애스펙트 비(aspect ratio)가 증가하여 제조 공정이 어려워지고 있다. 이에 따라, 3차원 구조의 비휘발성 메모리 소자의 신뢰성이 떨어지고 있다. 또한, 3차원 구조의 비휘발성 메모리 소자의 채널을 기판에 수직으로 형성하려면, 수직채널의 측벽에만 전하 저장 층들을 형성하여야 한다. 이때, 증착시 바닥에 형성된 전하 저장 층들(블로킹 절연 막/전하 트랩 층/터널링 절연 층)을 비 등방성 식각하여야 한다. 이때, 측벽 상에 위치한 전하 저장 층 들 중에서 터널링 절연 층은 식각 손상을 받게되어 소자 특성변동, 열화, 신뢰성 저하의 직접적인 요인이 된다.
이에 본 발명은 전술한 문제점을 해결하기 위해 제공되는 것으로서, 3차원 구조에서 제조 공정의 신뢰성을 높임으로써 제조되는 3차원 구조의 비휘발성 메모리 소자의 특성과 신뢰성을 높일 수 있는 방법을 제공한다. 또한, 본 발명은 이러한 3차원 구조의 비휘발성 메모리 소자를 이용한 메모리 칩을 제공한다.
하지만, 전술한 기술적 과제는 예로써 제공되었고, 본 발명이 이루고자하는 기술적 과제가 전술한 예에 의해서 제한되지는 않는다.
본 발명의 일 형태에 따른 3차원 구조의 비휘발성 메모리 소자가 제공된다. 기판이 제공되고, 적어도 하나의 낸드 스트링은 상기 기판 상에 제공된다. 상기 적어도 하나의 낸드 스트링은 상기 기판 상으로 상향 신장된 적어도 하나의 반도체 기둥 및 상기 적어도 하나의 반도체 기둥을 따라 직렬로 연결된 복수의 메모리 셀들을 포함한다. 상기 적어도 하나의 반도체 기둥은 각 낸드 스트링 내에 적어도 하나의 측방향 확장부를 포함한다.
상기 비휘발성 메모리 소자의 일 측면에 따르면, 상기 적어도 하나의 측방향 확장부의 상기 기판과 평행한 단면적은 상기 적어도 하나의 반도체 기둥의 나머지 부분의 단면적보다 클 수 있다.
상기 비휘발성 메모리 소자의 다른 측면에 따르면, 상기 각 낸드 스트링 내 상기 복수의 메모리 셀들은, 상기 기판 상에 복수의 층으로 적층되고 상기 적어도 하나의 반도체 기둥을 둘러싸는 복수의 제어 게이트 전극들; 및 상기 적어도 하나의 반도체 기둥 및 상기 제어 게이트 전극들 사이의 적어도 하나의 전하 저장층을 포함할 수 있다.
상기 비휘발성 메모리 소자의 또 다른 측면에 따르면, 상기 적어도 하나의 낸드 스트링의 단부에 연결된 적어도 하나의 비트 라인이 더 제공될 수 있다. 나아가, 상기 적어도 하나의 낸드 스트링은 상기 복수의 메모리 셀들 및 상기 적어도 하나의 비트 라인 사이의 스트링 선택 트랜지스터를 더 포함할 수 있다.
본 발명의 다른 형태에 따른 3차원 구조의 비휘발성 메모리 소자의 제조방법이 제공된다. 상기 3차원 구조의 비휘발성 메모리 소자의 제조방법은 기판 상에 복수의 제 1 도전 층들을 적층하는 단계; 상기 복수의 제 1 도전 층들을 관통하는 적어도 하나의 제 1 관통 홀을 형성하는 단계; 상기 적어도 하나의 제 1 관통 홀의 내부 표면 상에 적어도 하나의 제 1 전하 저장층을 형성하는 단계; 상기 제 1 전하 저장 층 상에 보호층을 형성하는 단계; 상기 보호층을 식각 보호패턴으로 하여 상기 적어도 하나의 제 1 전하 저장 층을 비등방성 식각하는 단계; 상기 비등방성 식각하는 단계 후에 전세정을 실시하는 단계; 상기 적어도 하나의 제 1 관통 홀 내의 상기 적어도 하나의 제 1 전하 저장층 상에 적어도 하나의 제 1 반도체 기둥을 형성하는 단계; 상기 복수의 제 1 도전 층들 상에 상기 적어도 하나의 제 1 반도체 기둥의 단부와 연결된 적어도 하나의 제 1 측방향 확장부를 형성하는 단계; 상기 적어도 하나의 제 1 측방향 확장부 상에 복수의 제 2 도전 층들을 적층하는 단계; 및 상기 복수의 제 2 도전 층들을 관통하여 상기 적어도 하나의 제 1 측방향 확장부에 연결된 적어도 하나의 제 2 반도체 기둥을 형성하는 단계를 포함한다.
상기 제조방법의 일 측면에 따르면, 상기 적어도 하나의 제 2 반도체 기둥을 형성하기 전에, 상기 복수의 제 2 도전층들을 관통하여, 상기 적어도 하나의 제 1 측방향 확장층을 노출하는 적어도 하나의 제 2 관통 홀을 형성하고, 상기 적어도 하나의 제 2 관통 홀의 내부 표면 상에 적어도 하나의 제 2 전하 저장층을 형성할 수 있다. 나아가, 상기 적어도 하나의 제 2 반도체 기둥은 상기 적어도 하나의 제 2 관통 홀 내의 상기 적어도 하나의 제 2 전하 저장층 상에 상기 적어도 하나의 제 1 측방향 확장층과 연결되게 형성할 수 있다.
상기 제조방법의 다른 측면에 따르면, 상기 적어도 하나의 제 1 반도체 기둥은 상기 기판의 표면으로부터 선택적 에피택셜 성장(selective epitaxial growth)법을 이용하여 단결정 구조로 형성할 수 있다. 나아가, 상기 적어도 하나의 제 1 측방향 확장부는, 상기 적어도 하나의 제 1 반도체 기둥의 표면으로부터 선택적 에피택셜 성장(selective epitaxial growth)법을 이용하여 단결정 구조로 형성할 수 있다. 상기 적어도 하나의 제 1 반도체 기둥은 수직 신장 조건의 선택적 에피택셜 성장법을 이용하여 형성하고, 상기 적어도 하나의 제 1 측방향 확장부는 측면 성장 조건의 선택적 에피택셜 성장법을 이용하여 형성할 수 있다.
상기 제조방법의 또 다른 측면에 따르면, 상기 복수의 제 2 도전층들 상에 상기 적어도 하나의 제 2 반도체 기둥의 단부와 연결된 적어도 하나의 제 2 측방향 확장부를 형성하고, 상기 적어도 하나의 제 2 측방향 확장부 상에 복수의 제 3 도전층들을 적층하고, 상기 복수의 제 3 도전층들을 관통하여 상기 적어도 하나의 제 2 측방향 확장부에 연결된 적어도 하나의 제 3 반도체 기둥을 더 형성할 수 있다.
상기 제조방법의 또 다른 측면에 따르면, 상기 적어도 하나의 제 1 전하 저장층을 형성하는 단계는 상기 적어도 하나의 제 1 관통 홀의 내부 표면 및 주변부의 표면 상에 제 1 산화물층, 질화물층 및 제 2 산화물층을 순차적으로 형성하는 단계를 포함할 수 있다. 나아가, 상기 보호층은 비정질 실리콘, 다결정 실리콘, 식각속도가 빠른 산화물 또는 질화물을 포함할 수 있다. 상기 제 1 전하 저장 층을 비등방성 식각하는 단계는 상기 보호층을 식각 보호패턴으로 하여 상기 제 1 관통 홀의 측벽 상에 형성된 상기 제 1 전하 저장층을 식각하지 않으면서 상기 제 1 관통 홀의 바닥면 상과 주변부의 표면 상에 형성된 상기 제 1 전하 저장층을 식각하는 단계를 포함할 수 있다.
상기 제조방법의 또 다른 측면에 따르면, 상기 적어도 하나의 제 1 반도체 기둥을 형성하기 이전에 상기 보호층을 제거할 수 있다.
상기 기술된 보호층을 이용한 해결 수단 이외에 또다른 과제의 해결 수단은 아래와 같다. 상기 보호층 대신에 수직채널의 측벽에 형성되는 터널링 절연 층의 막 두께를 목표로 하는 두께보다 두껍게 증착하여 두껍게 추가 증착된 두께가 목표 두께인 안쪽을 보호토록 한다. 추가 증착한 두께는 비 등방성 식각시 안쪽의 터널링 절연 층의 막두께 대신에 플라즈마를 맞고 식각되거나 후속의 채널 층을 형성하기 직전에 진행하는 전세정(precleaning) 단계에서 쉽게 제거될 수 있다.
본 발명의 실시 예들에 따른 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법에 따르면, 반도체 기둥을 분할하여 제조함으로써 각 분할 부분 형성 시 관통 홀의 애스펙트 비(aspect ratio)를 한 번에 형성하는 경우에 비해서 크게 낮출 수 있다. 이에 따라, 관통 홀 및 이를 채우는 반도체 기둥이 균일하게 형성될 수 있다. 따라서, 관통 기둥의 높이방향으로 형성되는 3차원 수직채널 형 비휘발성 메모리 소자들이 균일한 성질을 갖게된다. 뿐만 아니라, 관통 홀 및 이를 채우는 반도체 기둥의 제조 공정이 용이해진다. 나아가, 분할된 반도체 기둥들 사이에 측방향 확장부들을 배치함으로서, 분할된 반도체 기둥들 사이의 정렬 마진이 높아질 수 있다. 이에 따라서, 비휘발성 메모리 소자의 신뢰성이 향상될 수 있다.
또한, 본 발명의 실시 예들에 따른 제조 방법을 이용하면, 수직 구조의 반도체 기둥의 길이를 늘릴 수 있고, 이에 따라 제어 게이트 전극들의 적층 수를 늘릴 수 있다. 그 결과, 각 낸드 스트링 내에 적층되는 메모리 셀들의 수가 증가되어, 비휘발성 메모리 소자의 용량이 증대될 수 있다.
나아가, 본 발명의 실시 예들에 따른 제조 방법을 이용하면, 보호막을 이용하여 비등방성 식각을 수행하므로, 관통 홀의 측벽에 형성된 전하 저장 층의 식각 손상과 이에 따른 메모리 소자특성의 열화를 방지할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 사시도이고;
도 2는 도 1의 II-II'선에서 절취한 단면도이고;
도 3은 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자를 보여주는 단면도이고;
도 4는 본 발명의 실시 예들에 따른 비휘발성 메모리 소자들의 일부분에 대한 등가 회로도이고;
도 5 내지 도 14는 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 제조방법을 보여주는 단면도들이고; 그리고
도 15는 본 발명의 일 실시 예에 따른 메모리 칩을 보여주는 개략적인 블록도이다.
도 2는 도 1의 II-II'선에서 절취한 단면도이고;
도 3은 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자를 보여주는 단면도이고;
도 4는 본 발명의 실시 예들에 따른 비휘발성 메모리 소자들의 일부분에 대한 등가 회로도이고;
도 5 내지 도 14는 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 제조방법을 보여주는 단면도들이고; 그리고
도 15는 본 발명의 일 실시 예에 따른 메모리 칩을 보여주는 개략적인 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예 에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자를 보여주는 개략적인 사시도이다. 도 2는 도 1의 II-II'선에서 절취한 단면도이다.
도 1 및 도 2를 참조하면, 기판(105) 상에 수직 구조의 메모리 셀 어레이가 제공될 수 있다. 기판(105)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(105)은 벌크 웨이퍼 또는 에피택셜 층으로 제공될 수 있다. 예를 들어, 이러한 벌크 웨이퍼 또는 에피택셜 층의 일부에 불순물이 도핑될 수 있고, 이러한 도핑 영역은 공통 소오스 라인(도 4의 CSL 참조)으로 이용될 수 있다.
반도체 기둥들(130)은 기판(105) 상으로 상향 신장되어 배치될 수 있다. 예를 들어, 반도체 기둥들(130)은 기판(105)에 수직하게 신장될 수 있다. 반도체 기둥들(130)은 원통형 또는 다각 기둥 형상을 가질 수 있다. 반도체 기둥(130)은 반도체 물질, 예컨대 실리콘, 게르마늄 또는 실리콘-게르마늄과 같은 IV족 반도체 물질을 포함할 수 있다. 반도체 기둥(130)의 수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다.
예를 들어, 각 반도체 기둥(130)은 수직 구조의 제 1 및 제 2 반도체 기둥들(130a, 130b) 및 적어도 하나의 측방향 확장부(lateral extention portion, 135)를 포함할 수 있다. 측방향 확장부(135)는 제 1 및 제 2 반도체 기둥들(130a, 130b) 사이에 배치될 수 있다. 예를 들어, 제 1 반도체 기둥(130a)은 기판(105) 상에 수직으로 배치되고, 측방향 확장부(135)는 제 1 반도체 기둥(130a) 상에 배치되고, 제 2 반도체 기둥(130b)은 측방향 확장부(135) 위에 기판(105) 상에 수직으로 배치될 수 있다.
측방향 확장부(135)는 기판(105)에 평행한 단면을 기준으로 제 1 및 제 2 반도체 기둥들(130a, 130b)보다 큰 단면적을 가질 수 있다. 예를 들어, 측방향 확장부(135)는 실질적으로 제 1 반도체 기둥(130a)의 상면을 전체적으로 덮고 측면으로 더 신장될 수 있다. 제 2 반도체 기둥(130b)의 하단부는 전체적으로 또는 적어도 일부분이 측방향 확장부(135)와 접촉될 수 있다.
측방향 확장부(135)는 제 1 및 제 2 반도체 기둥들(130a, 130b)과 동일한 반도체 물질로 형성되거나 또는 서로 다른 반도체 물질로 형성될 수도 있다. 예를 들어, 제 1 및 제 2 반도체 기둥들(130a, 130b)과 측방향 확장부(135)는 실질적으로 단결정 구조를 갖는 동일한 반도체 물질로 형성될 수 있다. 하지만, 이 실시예의 변형된 예에서, 제 1 및 제 2 반도체 기둥들(130a, 130b)과 측방향 확장부(135)의 일부 또는 전부가 다결정 구조의 반도체 물질로 형성될 수도 있다. 반도체 기둥(130) 및 측방향 확장부(135)는 불순물로 도핑될 수 있다.
반도체 기둥들(130)의 상단은 비트 라인들(155, BL)에 연결될 수 있다. 예를 들어, 반도체 기둥들(130)이 매트릭스로 배열된 경우, 동일 열에 배치된 반도체 기둥들(130)은 동일한 비트 라인(155)에 연결될 수 있다. 이러한 배치는 비트 라인들(155)의 수를 줄일 수 있어서, 비휘발성 메모리 소자의 구조를 단순화 할 수 있다.
제어 게이트 전극들(140)은 반도체 기둥들(130)을 둘러싸면서, 기판(105) 상에 복수의 층들로 적층될 수 있다. 제어 게이트 전극들(140) 사이에는 층간 절연층(110)이 개재될 수 있다. 측방향 확장부(135) 상하의 제어 게이트 전극들(140)의 수는 동일하거나 동일하지 않을 수도 있다. 도 1에는 예시적으로, 측방향 확장부(135) 아래에 4개의 제어 게이트 전극들(140)이 배치되고, 측방향 확장부(135) 위에 4개의 제어 게이트 전극들(140)이 배치된 구조가 도시되어 있다. 제어 게이트 전극들(140)의 이러한 적층 수는 비휘발성 메모리 소자의 용량에 따라서 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다.
제어 게이트 전극들(140)은 비어 플러그들(150)을 통해서 워드 라인들(160, WL)로 연결될 수 있다. 예를 들어, 제어 게이트 전극들(140)은 각 평면 내에 라인 패턴으로 배열될 수 있고, 동일 층의 제어 게이트 전극들(140)은 동일한 하나의 워드 라인 전극(160)에 연결될 수 있다. 비어 플러그들(150)의 배치를 위하여, 제어 게이트 전극들(140)은 기판(105)으로부터 멀어질수록 폭이 좁은 계단 형태로 배치될 수 있다.
워드 라인들(160)은 제어 게이트 전극들(140)에 수직하고, 비트 라인들(155)에 평행하게 신장할 수 있다. 이 실시예의 변형된 예에서, 제어 게이트 전극들(140)은 평판 타입으로 제공될 수 있고, 이 경우 각 평판에 하나의 워드 라인(160)이 각각 연결될 수 있다.
제 1 및 제 2 전하 저장 층들(125a, 125b)은 적어도 제어 게이트 전극들(140) 및 반도체 기둥(130) 사이에 배치될 수 있다. 예를 들어, 제 1 전하 저장층(125a)은 제 1 반도체 기둥(130a) 및 측방향 확장부(135) 아래의 제어 게이트 전극들(140) 사이에 제공되고, 제 2 전하 저장 층(125b)은 제 2 반도체 기둥(130b) 및 측방향 확장부(135) 위의 제어 게이트 전극들(140) 사이에 제공될 수 있다. 선택적으로, 제 1 전하 저장 층(125a)의 일부는 측방향 확장부(135) 바로 아래의 제어 게이트 전극(140) 상으로 더 신장될 수도 있다.
제 1 및 제 2 전하 저장 층들(125a, 125b)은 반도체 기둥(130)과 제어 게이트 전극들(140) 사이의 적층 구조로 구성되는 메모리 셀들(도 4의 TMC 참조)의 데이터 저장 층으로 이용될 수 있다. 예를 들어, 제 1 및 제 2 전하 저장층들(125a, 125b)은 반도체 기둥(130) 및 제어 게이트 전극들(140) 사이에 터널링 절연층(124a)/전하 트랩층(123a)/블로킹 절연층(122a)의 적층 구조를 포함할 수 있다. 전하 트랩층은 전하 저장 능력을 갖고, 터널링 절연층은 전하의 터널링 통로로 이용되고, 블로킹 절연층은 전하의 역터널링을 억제하는 역할을 할 수 있다.
예를 들어, 전하 트랩 층은 실리콘 질화 층이거나 또는 양자 도트(quantum dots) 또는 나노입자들(nano-particles)을 포함하는 절연 층을 포함할 수 있다. 양자 도트 또는 나노입자들은 도전체, 예컨대 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 터널링 절연 층들 및 블로킹 절연 층은 적절한 여하의 절연 막, 예컨대 산화 막, 질화 막 또는 고유전율 막을 포함할 수 있다. 고유전율 막은 산화 막 및 질화 막보다 높은 유전 상수를 갖는 유전 막을 지칭할 수 있다.
스트링 선택 라인들(145)은 비트 라인들(155)과 최상부의 제어 게이트 전극(140)의 사이에 반도체 기둥(130)을 둘러싸도록 배치될 수 있다. 제 2 전하 저장 층(125b)은 스트링 선택 라인들(145) 및 제 2 반도체 기둥(130b) 사이로 더 신장되어 배치되어 게이트 절연 층의 역할을 할 수 있다. 이 실시예의 변형된 예에서, 스트링 선택 라인들(145) 및 제 2 반도체 기둥(130b) 사이에 제 2 전하 저장 층(125b) 대신에 단층의 게이트 절연층(미도시)이 개재될 수도 있다.
스트링 선택 라인들(145)은 비트 라인들(155)과 수직하게 신장될 수 있고, 라인 패턴으로 제공될 수 있다. 이에 따라, 동일 행에 배치된 반도체 기둥들(130)은 동일한 스트링 선택 라인(145)에 의해서 각각 둘러싸일 수 있다. 한편, 스트링 선택 라인들(145) 양측의 반도체 기둥(130) 부분에는 소오스/드레인 영역이 형성될 수 있다.
반도체 기둥(130)과 스트링 선택 라인들(145) 사이의 적층 구조는 스트링 선택 트랜지스터들(도 4의 TSS)을 구성할 수 있다. 이 실시 예에서, 스트링 선택 라인들(145)은 스트링 선택 트랜지스터들(도 4의 TSS)의 게이트 전극들의 역할을 할 수 있다. 이 실시예의 변형된 예에서, 스트링 선택 게이트 전극들이 반도체 기둥(130)을 둘러싸도록 제공되고, 스트링 선택 라인들은 게이트 전극들에 연결되도록 부가적으로 제공될 수도 있다.
도 3은 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자를 보여주는 단면도이다. 이 실시 예에 따른 비휘발성 메모리 소자는 도 1 및 도 2의 비휘발성 메모리 소자를 참조할 수 있고, 따라서 두 실시 예들에서 중복된 설명은 생략된다.
도 3을 참조하면, 기판(105)과 최하단 제어 게이트 전극(140) 사이에 접지 선택 라인(147)이 더 배치될 수 있다. 접지 선택 라인(147)은 기판(105) 상에 반도체 기둥(130)을 둘러싸도록 배치될 수 있다. 제 1 전하 저장층(125a)은 접지 선택 라인(147) 및 제 1 반도체 기둥(130a) 사이로 더 신장되어 배치되어 게이트 절연 층의 역할을 할 수 있다.
이 실시예의 변형된 예에서, 접지 선택 라인들(147) 및 제 1 반도체 기둥(130a) 사이에 제 2 전하 저장 층(125b) 대신에 단층의 게이트 절연층(미도시)이 개재될 수도 있다. 예를 들어, 접지 선택 라인(147)은 비트 라인들(155)과 수직하게 신장될 수 있고, 라인 패턴으로 제공될 수 있다. 다른 예로, 접지 선택 라인(147)은 하나의 판 형태로 제공될 수도 있다.
반도체 기둥(130)과 접지 선택 라인(147) 사이의 적층 구조는 접지 선택 트랜지스터(도 4의 TGS)를 구성할 수 있다. 이 실시 예에서, 접지 선택 라인(147)은 접지 선택 트랜지스터(도 4의 TGS)의 게이트 전극의 역할을 할 수 있다. 이 실시예의 변형된 예에서, 접지 선택 게이트 전극이 반도체 기둥(130)을 둘러싸도록 제공되고, 접지 선택 라인은 접지 선택 게이트 전극에 연결되도록 부가적으로 제공될 수도 있다.
제 1 측방향 확장부(135a)는 제 1 반도체 기둥(130a) 상에 제공되고, 제 2 측방향 확장부(135b)는 제 2 반도체 기둥(130b) 상에 제공될 수 있다. 예를 들어, 제 1 측방향 확장부(135a)는 제 1 반도체 기둥(130a)의 상면을 덮도록 제공되고, 제 2 측방향 확장부(135b)는 제 2 반도체 기둥(130b)의 상면을 덮도록 제공될 수 있다.
제 3 반도체 기둥(130c)은 제 2 측방향 확장부(135b) 상에 제공될 수 있다. 제 1 및 제 2 측방향 확장부들(135a, 135b)의 기판(105)과 평행한 방향의 단면적은 제 1 내지 제 3 반도체 기둥들(130a, 130b, 130c)의 기판(105)과 평행한 방향의 단면적보다 클 수 있다. 비트 라인들(155)은 반도체 기둥(130)의 상면, 즉 제 3 반도체 기둥(130c)의 상면 상에 연결될 수 있다.
제어 게이트 전극들(140)은 제 1 내지 제 3 반도체 기둥들(130a, 130b, 130c)을 둘러싸도록 제공될 수 있다. 제 1 내지 제 3 전하 저장 층들(125a, 125b, 125c)은 제 1 내지 제 3 반도체 기둥들(130a, 130b, 130c) 및 제어 게이트 전극들(140) 사이에 각각 배치될 수 있다. 선택적으로, 제 1 전하 저장 층(125a)은 제 1 측방향 확장부(135a) 바로 아래의 제어 게이트 전극(140) 상으로 더 신장될 수 있고, 제 2 전하 저장 층(125b)은 제 2 측방향 확장부(135b) 바로 아래의 제어 게이트 전극(140) 상으로 더 신장될 수 있다.
제 1 및 제 2 측방향 확장부들(135a, 135b) 사이의 제어 게이트 전극들(140)의 수는 적절하게 선택될 수 있다. 도 3에는 예시적으로, 제 1 측방향 확장부(135a) 아래에는 2개의 제어 게이트 전극들(140)이 배치되고, 제 1 및 제 2 측방향 확장부들(135a, 135b) 사이에는 3개의 제어 게이트 전극들(140)이 배치되고, 제 2 측방향 확장부(135b) 위에는 3개의 제어 게이트 전극들(140)이 배치된 구조가 도시되어 있다.
본 발명의 또 다른 실시예에서, 측방향 확장부들은 하나 또는 복수개로 제공되고, 제어 게이트 전극들은 측방향 확장부들에 의해서 다수의 군으로 그룹화 될 수 있다. 예를 들어, 각 군의 제어 게이트 전극들은 2 내지 6개 일 수 있으나, 이 실시예가 이에 제한되는 것은 아니다. 제어 게이트 전극들을 다수의 군으로 그룹화하는 것은 후술하는 바와 같이, 수직 적층 구조의 메모리 셀 어레이의 제조 신뢰성을 높일 수 있다.
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 소자들의 일부분에 대한 등가 회로도이다. 이 회로도에서, 비트 라인 및 낸드 스트링들의 수는 예시적으로 도시되었다.
도 4를 참조하면, 수직 구조의 메모리 셀 어레이는 기판(도 1 내지 도 3의 105) 상에 수직 구조로 배치된 낸드 스트링들(NS1, NS2)을 포함할 수 있다. 낸드 스트링들(NS1, NS2) 각각은 기판(105) 상에 수직으로 직렬 연결된 복수의 메모리 셀들(TMC)을 포함할 수 있다. 낸드 스트링들(NS1, NS2)의 일단은 비트 라인(BL)에 연결되고, 타단은 공통 소오스 라인(CSL)에 연결된다.
비트 라인(BL)과 메모리 셀들(TMC) 사이에는 스트링 선택 트랜지스터들(TSS)이 배치되고, 공통 소오스 라인(CSL)과 메모리 셀들(TMC) 사이에는 접지 선택 트랜지스터들(TGS)이 배치될 수 있다. 선택적으로, 도 1 및 도 2의 비휘발성 메모리 소자의 경우, 접지 선택 트랜지스터들(TGS)이 생략될 수 있다.
워드 라인들(WL01 ~ WLn)은 복층으로 배치되고, 해당 층의 메모리 셀들(TMC)에 공유로 결합될 수 있다. 워드 라인들(WL01 ~ WLn)은 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다. 워드 라인들(WL01 ~ WLn)은 메모리 셀들(TMC)의 제어 게이트 전극들(도 1 내지 도 3의 140 참조)을 제어하여, 메모리 셀들(TMC)의 프로그램, 소거 및 판독 동작을 제어할 수 있다. 예를 들어, 워드 라인들(WL01 ~ WLn) 중 하나를 선택하여 프로그램 전압을 인가함으로써 프로그램 동작을 수행할 수 있고, 아울러 판독 전압을 인가함으로써 프로그램 상태를 판독할 수도 있다.
접지 선택 라인(GSL)은 접지 선택 트랜지스터(TGS)에 공유로 결합될 수 있다. 도 1 및 도 2의 비휘발성 메모리 소자의 경우, 접지 선택 라인(GSL)이 생략될 수 있다. 접지 선택 라인(GSL)은 낸드 스트링들(NS1, NS2)에 공유로 결합되어 있기 때문에, 공통 소오스 라인(CSL)의 신호, 예컨대 접지 전압은 낸드 스트링들(NS1, NS2)에 동시에 인가될 수 있다. 메모리 셀들(TMC)의 프로그램 및 판독 동작 시 접지 선택 라인(GSL)에는 접지 선택 트랜지스터들(TGS)을 켜기 위한 턴-온(turn-on) 전압이 인가되고, 프로그램 방지 동작 시에는 접지 선택 트랜지스터들(TGS)을 끄기 위한 턴-오프(turn-off) 전압이 인가될 수 있다.
스트링 선택 라인들(SSL1, SSL2)은 스트링 선택 트랜지스터들(TSS)에 각각 결합될 수 있다. 비트 라인(BL)을 공유하는 낸드 스트링들(NS1, NS2)의 신호를 분리하기 위하여, 스트링 선택 라인들(SSL1, SSL2)은 스트링 선택 트랜지스터들(TSS)에 각각 결합될 수 있다. 다만, 도 1의 경우와 같이 낸드 스트링들(NS1, NS2)이 어레이로 배치된 경우, 스트링 선택 라인들(SSL1, SSL2)은 동일 행에 배치된 스트링 선택 트랜지스터들(TSS)에 공유로 결합될 수 있다.
예를 들어, 낸드 스트링(NS1)을 선택하기 위해서, 스트링 선택 라인(SSL1)에는 스트링 선택 트랜지스터들(TSS)을 켜기 위한 턴-온 전압을 인가하고 스트링 선택 라인(SSL2)에는 이들을 끄기 위한 턴-오프 전압을 인가할 수 있다. 이에 따라, 비트 라인(BL)의 신호가 선택적으로 낸드 스트링(NS1) 내의 메모리 셀들(TMC)에 인가되도록 할 수 있다. 유사하게, 낸드 스트링(NS2)을 선택하기 위해서, 스트링 선택 라인(SSL2)에는 스트링 선택 트랜지스터들(TSS)을 켜기 위한 턴-온 전압을 인가하고 스트링 선택 라인(SSL1)에는 스트링 선택 트랜지스터들(TSS)을 끄기 위한 턴-오프 전압을 인가할 수 있다. 이에 따라, 비트 라인(BL)의 신호가 선택적으로 낸드 스트링(NS2) 내의 메모리 셀들(TMC)에 인가되도록 할 수 있다.
도 5 내지 도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 보여주는 단면도들이다.
도 5를 참조하면, 기판(105) 상에 제 1 도전 층들(115a)을 적층할 수 있다. 예를 들어, 기판(105) 상에 제 1 절연 층(110a)을 형성하고, 제 1 절연 층(110a) 상에 제 1 도전 층(115a)을 형성하는 단계를 반복하여, 제 1 절연 층(110a)/제 1 도전 층(115a)의 반복 적층 구조를 형성할 수 있다.
예를 들어, 제 1 절연 층(110a)은 여하의 절연물, 예컨대 산화물을 적절한 증착법으로 형성할 수 있다. 제 1 도전 층(115a)은 적절한 도전물, 예컨대 폴리실리콘을 절적한 증착법으로 형성할 수 있다. 예를 들어, 제 1 도전 층(115a)은 화학기상증착(chemical vapor deposition; CVD)법을 이용하여 폴리실리콘 층으로 형성하고, 그 증착과 동시에 불순물을 도핑하여 형성할 수 있다. 혹은 증착이 완료된 이후에 불순물을 도핑하여 형성할 수 있다.
이어서, 제 1 절연 층들(110a) 및 제 1 도전 층들(115a)을 관통하는 제 1 관통 홀들(120a)을 형성할 수 있다. 제 1 관통 홀들(120a)의 수는 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다. 예를 들어, 포토리소그래피 기술을 이용하여 포토레지스트 마스크(미도시)를 형성하고, 이 마스크를 보호막으로 하여 제 1 절연 층(110a) 및 제 1 도전 층들(115a)을 식각함으로써 제 1 관통 홀들(120a)을 형성할 수 있다.
도 6a를 참조하면, 제 1 관통 홀들(120a)의 측벽 상에 제 1 전하 저장 층들(125a)을 형성할 수 있다. 도 6a 내지 도 8에 도시된 제 1 관통 홀들(120a)의 내부 표면 및 주변부의 표면을 포함하는 영역은 도 5의 A 영역을 확대한 부분에 대응된다.
나아가, 제 1 전하 저장 층들(125a)은 제 1 관통 홀들(120a)의 바닥면 상과 최상부의 제 1 도전 층(115a) 상으로 더 신장될 수 있다. 예를 들어, 블로킹 절연층(122a)/전하 트랩층(123a)/터널링 절연층(124a)의 적층 구조를 포함하는 제 1 전하 저장 층들(125a)이 제 1 관통 홀들(120a)이 형성된 결과물 상에 형성될 수 있다. 제 1 관통 홀들(120a)이 형성된 결과물은 제 1 관통 홀들(120a)의 내부(측벽 및 바닥면) 표면과 제 1 관통 홀들(120a)의 주변부의 표면을 포함할 수 있다. 블로킹 절연층(122a)/전하 트랩층(123a)/터널링 절연층(124a)은 각각, 예를 들어, 제 1 산화물 층, 질화물 층 및 제 2 산화물 층을 포함할 수 있다.
도 6b를 참조하면, 제 1 전하 저장 층들(125a)이 제 1 관통 홀들(120a)의 측벽에만 형성될 수 있도록 후속 공정이 진행될 수 있다. 예를 들어, 제 1 관통 홀들(120a)의 내부(측벽 및 바닥면) 표면과 제 1 관통 홀들(120a)의 주변부의 표면 상에 형성된 제 1 전하 저장 층들(125a)을 비등방성 식각하여 제 1 관통 홀들(120a)의 측벽에만 제 1 전하 저장 층들(125a)을 형성할 수 있다. 즉, 제 1 전하 저장 층들(125a)을 비등방성 식각하면, 제 1 관통 홀들(120a)의 바닥면 표면과 제 1 관통 홀들(120a)의 주변부의 표면 상에 형성된 제 1 전하 저장 층들(125a)은 제거될 수 있다. 이 경우 비등방성 식각 과정에서 제 1 관통 홀들(120a)의 측벽 상에 위치하는 제 2 산화물층을 포함하는 터널링 절연층(124a)은 식각 손상을 받게 되는데 소자특성의 변동과 신뢰성을 열화시키는 직접적인 요인이 될 수 있다.
이러한 문제점을 방지하기 위하여 블로킹 절연층(122a)/전하 트랩층(123a)/터널링 절연층(124a) 상에 보호층(126a)을 형성할 수 있다. 보호층(126a)은 제 1 전하 저장 층들(125a)을 비등방성 식각하는 과정에서 제 1 관통 홀들(120a)의 측벽 상에 배치된 제 1 전하 저장 층들(125a), 특히, 터널링 절연층(124a)의 식각 손상을 방지하기 위한 식각 보호패턴의 역할을 한다. 보호층(126a)은, 예를 들어, 비정질 실리콘, 다결정 실리콘, 식각속도가 빠른 산화물 또는 질화물을 포함하는 박막일 수 있다.
도 8을 참조하면, 제 1 전하 저장 층들(125a)을 비등방성 식각한 후에 잔존하는 보호층(126a)을 제거한다. 예를 들어, 보호층(126a)이 질화물을 포함하는 경우 비등방성 건식식각 또는 인산용액을 사용하는 습식식각으로 보호층(126a)을 제거할 수 있다. 또한, 보호층(126a)이 비정질 실리콘 또는 다결정 실리콘을 포함하는 경우 비등방성 건식식각으로 보호층(126a)을 제거할 수 있다.
한편, 선택적으로, 제 1 절연 층들(110a) 및 제 1 도전 층들(115a)의 적층 구조의 최상부 층은 제 1 절연 층(110a)일 수 있고, 이 경우 제 1 전하 저장 층들(125a)은 증착 및 건식 식각 기술을 이용하여 제 1 관통 홀들(120a) 내에 스페이서 형태로 배치되어 제 1 절연 층(110a) 및 제 1 도전 층(115a) 상으로 신장되지 않을 수 있다.
본 발명의 변형된 실시예에서는, 제 1 관통 홀들(120a)의 측벽 상에 제 1 전하 저장 층들(125a)을 형성하기 위하여, 별도의 보호층(126a)을 형성하지 않고, 터널링 절연층(124a)을 더 두껍게 증착한 후에, 비등방성 식각에서 터널링 절연층(124a)이 보호층의 역할도 할 수 있다. 도 7a 내지 도 7b에 도시된 제 1 관통 홀들(120a)의 내부 표면 및 주변부의 표면을 포함하는 영역은 도 5의 A 영역을 확대한 부분에 대응된다.
도 7a를 참조하면, 제 1 전하 저장 층들(125a)은 제 1 관통 홀들(120a)의 바닥면 상과 최상부의 제 1 도전 층(115a) 상으로 더 신장될 수 있다. 예를 들어, 블로킹 절연층(122a)/전하 트랩층(123a)/터널링 절연층(124a)의 적층 구조를 포함하는 제 1 전하 저장 층들(125a)이 제 1 관통 홀들(120a)이 형성된 결과물 상에 형성될 수 있다. 제 1 관통 홀들(120a)이 형성된 결과물은 제 1 관통 홀들(120a)의 내부(측벽 및 바닥면) 표면과 제 1 관통 홀들(120a)의 주변부의 표면을 포함할 수 있다. 블로킹 절연층(122a)/전하 트랩층(123a)/터널링 절연층(124a)은 각각, 예를 들어, 제 1 산화물 층, 질화물 층 및 제 2 산화물 층을 포함할 수 있다. 한편, 도 6a 및 도 6b와 달리, 본 발명의 변형된 실시예에서는, 보호층(126a)을 별도로 형성하지 않고, 터널링 절연층(124a)을 상대적으로 더 두껍게 형성할 수 있다.
보호층(126a) 대신에 수직채널의 측벽에 형성되는 터널링 절연층의 막 두께를 목표로 하는 두께(도 8의 124a의 두께)보다 두껍게 증착하여 두껍게 추가 증착된 두께가 목표 두께인 안쪽을 보호토록 한다. 추가 증착한 두께는 후속의 비등방성 식각시 안쪽의 터널링 절연층의 막두께 대신에 플라즈마를 맞고 식각되거나 후속의 채널 층을 형성하기 직전에 진행하는 전세정 단계에서 쉽게 제거될 수 있다.
도 7b를 참조하면, 제 1 전하 저장 층들(125a)이 제 1 관통 홀들(120a)의 측벽에만 형성될 수 있도록 후속 공정이 진행될 수 있다. 예를 들어, 제 1 관통 홀들(120a)의 내부(측벽 및 바닥면) 표면과 제 1 관통 홀들(120a)의 주변부의 표면 상에 형성된 제 1 전하 저장 층들(125a)을 비등방성 식각하여 제 1 관통 홀들(120a)의 측벽에만 제 1 전하 저장 층들(125a)을 형성할 수 있다. 즉, 제 1 전하 저장 층들(125a)을 비등방성 식각하면, 제 1 관통 홀들(120a)의 바닥면 표면과 제 1 관통 홀들(120a)의 주변부의 표면 상에 형성된 제 1 전하 저장 층들(125a)은 제거될 수 있다. 이 경우 비등방성 식각 과정에서 제 1 관통 홀들(120a)의 측벽 상에 위치하는 제 2 산화물층을 포함하는 터널링 절연층(124a)의 표면부는 식각 손상을 받을 수 있다. 식각 손상을 받은 터널링 절연층(124a)의 표면부는 후속의 세정단계에서 제거될 수 있다. 상기 후속의 세정단계는 제 1 반도체 기둥들(130a)을 형성하기 이전에 수행하는 전세정(precleaning) 단계이며, 사용하는 용액은 묽은 불산(HF, 50:1 이하), 묽은 BOE, 인산(H3PO4, 140℃ 이상), 5HNO3+126NH4F+(60~120)H2O, TMAH(tetramethylammonium hydroxide)를 사용할 수 있다. 따라서, 도 7a 및 도 7b를 참조하여 설명한 본 발명의 변형된 실시예에 따르면, 별도의 보호층(126a)을 형성하지 않고 도 8에 도시된 구조체를 구현할 수 있으므로, 공정을 단순화할 수 있다는 현저하게 유리한 효과를 기대할 수 있다.
이어서, 도 9를 참조하면, 제 1 관통 홀들(120a) 내의 제 1 전하 저장 층들(125a) 상에 제 1 반도체 기둥들(130a)을 형성할 수 있다. 제 1 반도체 기둥들(130a)은 제 1 관통 홀들(120a)을 채우도록 형성될 수 있다. 이 실시예의 변형된 예에서, 제 1 반도체 기둥들(130a)은 제 1 관통 홀들(120a)을 완전히 채우지 않도록 그 두께가 조절될 수도 있다. 제 1 반도체 기둥들(130a)은 메모리 셀들(도 4의 TMC)의 채널 층으로 이용될 수 있다.
예를 들어, 선택적 에피택셜 성장(selective epitaxial growth; SEG)법을 이용하여, 기판(105) 상에 기둥 형상의 반도체 층을 형성하고, 이를 평탄화하여 제 1 반도체 기둥들(130a)을 형성할 수 있다. 이 경우, 기판(105)이 단결정인 경우 제 1 반도체 기둥들(130a)은 단결정 구조로 형성될 수 있다. 나아가, 제 1 반도체 기둥들(130a) 형성 시 SEG 조건은 기판(105)을 기준으로 수직 성장 조건일 수 있다. 예를 들어, 반도체 층은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다.
다른 예로, 제 1 관통 홀들(120a) 내에 비정질 구조의 반도체 층을 형성하고, 이를 평탄화 및 열처리하여 제 1 반도체 기둥들(130a)을 형성할 수 있다. 이 경우, 비정질 구조의 반도체 층은 제 1 관통 홀들(120a)의 폭이 작기 때문에 열처리 단계에서 실질적으로 단결정 구조로 재결정될 수 있다. 또 다른 예로, 제 1 반도체 기둥들(130a)은 제 1 관통 홀들(120a) 내에 다결정 구조의 반도체 층을 형성하고, 이를 평탄화하여 다결정 구조로 형성될 수도 있다.
도 10을 참조하면, 제 1 반도체 기둥들(130a) 상에 측방향 확장 층(135)을 형성할 수 있다. 예를 들어, 측방향 확장 층(135)은 선택적 에피택셜 성장(SEG)법을 이용하여 제 1 반도체 기둥들(130a)로부터 단결정 구조로 형성될 수 있다. 측방향 확장 층(135) 형성 시 SEG 조건은 제 1 반도체 기둥(130a) 형성 시와는 달리 기판(105)을 기준으로 수평 방향이 우선적으로 성장하는 측면 성장(lateral growth) 조건일 수 있다. 이 경우, SEG 시간을 조절함으로써, 부가적인 패터닝 공정 없이 SEG법만으로 측방향 확장 층(135)을 형성할 수 있다. 하지만, 이 실시예의 변형된 예에서, SEG 성장 후 패터닝 공정이 부가될 수도 있다.
다른 예로, 측방향 확장 층(135)은 비정질 구조의 반도체 층을 증착 후 패터닝 및 열처리 공정을 통해서 형성할 수도 있다. 측방향 확장 층(135)의 크기가 크지 않기 때문에, 열처리에 의해서 비정질 구조의 반도체 층은 단결정 구조로 재결정 될 수 있다. 패터닝 공정은 포토리소그래피 및 식각 기술을 이용할 수 있다. 또 다른 예로, 측방향 확장층(135)은 다결정 반도체 층을 형성하고, 이를 평탄화 및 패터닝하여 다결정 구조로 형성될 수도 있다.
도 11을 참조하면, 측방향 확장 층(135)이 형성된 결과물 상에 제 2 절연 층들(110b) 및 제 2 도전 층들(115b)의 적층 구조를 형성할 수 있다. 이러한 적층 구조에 대한 설명은 도 5의 제 1 절연 층들(110a) 및 제 1 도전 층들(115a)의 적층 구조에 대한 설명을 참조할 수 있다.
도 12를 참조하면, 제 2 절연 층들(110b) 및 제 2 도전 층들(115b)을 관통하는 제 2 관통 홀들(120b)을 형성할 수 있다. 제 2 관통 홀들(120b)은 측방향 확장층(135)의 상면 일부 또는 전체를 노출할 수 있다. 제 2 관통 홀들(120b)은 제 1 관통 홀들(도 5의 120a)과 마찬가지로, 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다.
포토리소그래피 단계에서, 제 2 관통 홀들(120b)은 측방향 확장 층들(135)에 정렬되도록 형성될 수 있다. 측방향 확장 층들(135)은 제 1 반도체 기둥들(130a)보다 넓은 단면적을 갖기 때문에, 제 2 관통 홀들(120b)을 측방향 확장 층들(135)에 정렬하는 것이 제 1 반도체 기둥들(130a)에 정렬하는 것보다 유리하다. 이에 따라, 측방향 확장 층들(135)을 배치함으로써 제 2 관통 홀들(120b)의 정렬 마진이 향상될 수 있다.
도 13을 참조하면, 제 2 관통 홀들(120b) 내에 제 2 전하 저장층들(125b) 및 제 2 반도체 기둥(130b)을 순차로 형성할 수 있다. 제 2 전하 저장층들(125b) 및 제 2 반도체 기둥(130b)의 형성방법은 도 6a의 제 1 전하 저장층(125a) 및 제 1 반도체 기둥(130a)의 설명을 참조할 수 있다.
도 14를 참조하면, 제 1 및 제 2 도전 층들(115a, 115b)을 패터닝하여, 제어 게이트 전극들(140) 및 스트링 선택 라인들(145)을 형성할 수 있다. 제어 게이트 전극들(140)은 계단식으로 패터닝 될 수 있다. 이 후 제 3 절연 층(미도시)을 채워 절연 층(110)을 형성하고, 이를 관통하는 비어 홀들(미도시)을 형성하고, 이 비어 홀들 내에 비어 플러그들(150)을 형성할 수 있다.
이어서, 반도체 기둥(130) 상에 비트 라인들(155)을 형성하고, 비어 플러그들(150) 상에 워드 라인들(160)을 형성할 수 있다. 비트 라인들(155) 및 워드 라인들(160)은 동일 평면 상에 배치되거나 또는 서로 다른 평면 상에 배치될 수도 있다.
이 실시예에 따른 제조 방법에 따르면, 반도체 기둥(130)을 한번에 형성하지 않고 제 1 반도체 기둥(130a), 측방향 확장층(135) 및 제 2 반도체 기둥(130b)으로 분할하여 형성할 수 있다. 반도체 기둥(130)을 한번에 형성하는 경우, 관통 홀의 애스펙트 비가 커져 관통 홀을 형성하기도 어렵고, 이러한 관통 홀 내에 반도체 물질을 채우기도 어려워진다. 이와 같은 어려움은 반도체 기둥(130)의 높이를 제한하게 되고, 이는 수직 낸드 스트링들(도 4의 NS1, NS2) 내 메모리 셀들(TMC)의 수를 제한하게 된다.
하지만, 반도체 기둥(130)을 분할하여 제 1 반도체 기둥(130a) 및 제 2 반도체 기둥(130b)으로 분할함으로써, 제 1 관통 홀(120a) 및 제 2 관통 홀(120b)의 애스펙트비를 크게 낮출 수 있다. 이에 따라, 제 1 및 제 2 관통 홀들(120a, 120b)의 형성뿐만 아니라, 이를 채우는 제 1 및 제 2 반도체 기둥들(130a, 130b)의 형성도 용이해진다.
아울러, 제 1 반도체 기둥(130a) 및 제 2 반도체 기둥(130b) 사이에 측방향 확장부(135)를 배치함으로써, 제 2 관통 홀들(120b) 형성 시 정렬 마진을 높임으로써 제 1 반도체 기둥(130a)과 제 2 반도체 기둥(130b)의 연결 신뢰성을 높일 수 있다. 이러한 점에서, 측방향 확장부(135)의 수는 제 1 및 제 2 관통 홀들(120a, 120b)의 애스펙트비를 고려하여 적절하게 선택될 수 있다. 예를 들어, 복수의 측방향 확장부들(135)이 2 내지 6 개의 제어 게이트 전극들(140) 사이에 제공될 수 있다.
이에 따라, 이 실시예에 따른 제조 방법을 이용하면, 수직 구조의 반도체 기둥(130)의 길이를 늘릴 수 있고, 이에 따라 제어 게이트 전극들(140)의 적층 수를 늘릴 수 있다. 그 결과, 각 낸드 스트링 내에 적층되는 메모리 셀들의 수가 증가되어, 비휘발성 메모리 소자의 용량이 증대될 수 있다.
전술한 제조 방법을 참조하여, 도 3의 비휘발성 메모리 소자도 제조될 수 있다. 예를 들어, 도 13의 결과물 상에 도 11 내지 도 13의 단계를 반복하고, 이어서 도 14의 단계를 진행함으로써 도 3의 비휘발성 메모리 소자를 제조할 수 있다.
나아가, 도 11 내지 도 13의 단계를 적절한 회수만큼 반복함으로써, 4개 이상의 측방향 확장부를 갖는 비휘발성 메모리 소자도 제조할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 칩(300)을 보여주는 개략적인 블록도이다.
도 15를 참조하면, 메모리 셀 어레이(310)는 전술한 3차원 구조의 비휘발성 메모리 소자들 가운데 적어도 하나를 포함할 수 있다. 메모리 셀 어레이(310)는 X-버퍼/로우 디코더(320) 및 Y-버퍼/칼럼 디코더(330)와 결합될 수 있다. 예를 들어, 메모리 셀 어레이(310)의 워드 라인들(WL)이 X-버퍼/로우 디코더(320)에 연결될 수 있다. 메모리 셀 어레이(310)의 비트 라인들(BL)은 Y-버퍼/칼럼 디코더(330)에 연결될 수 있다. 제어 로직(340)은 X-버퍼/로우 디코더(320) 및 Y-버퍼/칼럼 디코더(330)에 결합되어, 이들을 제어할 수 있다.
예를 들어, 어드레스 신호의 전달 과정을 보면, 제어 로직(340)은 로우 어드레스 신호를 X-버퍼/로우 디코더(320)에 전달하고, X-버퍼/로우 디코더(320)는 이러한 신호들을 디코딩하여 메모리 셀 어레이(310)에 로우 어드레스 신호를 전달할 수 있다. 또한, 제어 로직(340)은 칼럼 어드레스 신호를 Y-버퍼/칼럼 디코더(330)에 전달하고, Y-버퍼/칼럼 디코더(330)는 이 신호를 디코딩하여 비트 라인들(BL)을 통해서 메모리 셀 어레이(310)에 칼럼 어드레스 신호를 전달할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
Claims (15)
- 기판 상에 복수의 제 1 도전 층들을 적층하는 단계;
상기 복수의 제 1 도전 층들을 관통하는 적어도 하나의 제 1 관통 홀을 형성하는 단계;
상기 적어도 하나의 제 1 관통 홀의 내부 표면 상에 적어도 하나의 제 1 전하 저장층을 형성하는 단계;
상기 제 1 전하 저장 층 상에 보호층을 형성하는 단계;
상기 보호층을 식각 보호패턴으로 하여 상기 적어도 하나의 제 1 전하 저장 층을 비등방성 식각하는 단계;
상기 비등방성 식각하는 단계 후에 전세정을 실시하는 단계;
상기 적어도 하나의 제 1 관통 홀 내의 상기 적어도 하나의 제 1 전하 저장층 상에 적어도 하나의 제 1 반도체 기둥을 형성하는 단계;
상기 복수의 제 1 도전 층들 상에 상기 적어도 하나의 제 1 반도체 기둥의 단부와 연결된 적어도 하나의 제 1 측방향 확장부를 형성하는 단계;
상기 적어도 하나의 제 1 측방향 확장부 상에 복수의 제 2 도전 층들을 적층하는 단계; 및
상기 복수의 제 2 도전 층들을 관통하여 상기 적어도 하나의 제 1 측방향 확장부에 연결된 적어도 하나의 제 2 반도체 기둥을 형성하는 단계를 포함하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법. - 제 1 항에 있어서,
상기 적어도 하나의 제 2 반도체 기둥을 형성하기 전에, 상기 복수의 제 2 도전층들을 관통하여, 상기 적어도 하나의 제 1 측방향 확장층을 노출하는 적어도 하나의 제 2 관통 홀을 형성하는 단계; 및
상기 적어도 하나의 제 2 관통 홀의 내부 표면 상에 적어도 하나의 제 2 전하 저장층을 형성하는 단계를 포함하고,
상기 적어도 하나의 제 2 반도체 기둥은 상기 적어도 하나의 제 2 관통 홀 내의 상기 적어도 하나의 제 2 전하 저장층 상에 상기 적어도 하나의 제 1 측방향 확장 층과 연결되게 형성하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법. - 제 1 항에 있어서,
상기 적어도 하나의 제 1 반도체 기둥은 상기 기판의 표면으로부터 선택적 에피택셜 성장(selective epitaxial growth)법을 이용하여 단결정 구조로 형성하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법. - 제 3 항에 있어서,
상기 적어도 하나의 제 1 측방향 확장부는, 상기 적어도 하나의 제 1 반도체 기둥의 표면으로부터 선택적 에피택셜 성장(selective epitaxial growth)법을 이용하여 단결정 구조로 형성하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법. - 제 4 항에 있어서,
상기 적어도 하나의 제 1 반도체 기둥은 수직 신장 조건의 선택적 에피택셜 성장법을 이용하여 형성하고, 상기 적어도 하나의 제 1 측방향 확장부는 측면 성장 조건의 선택적 에피택셜 성장법을 이용하여 형성하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법. - 제 3 항에 있어서,
상기 적어도 하나의 제 1 측방향 확장부는, 상기 제 1 반도체 기둥 상에 비정질 구조의 반도체 층을 증착 후 패터닝 및 열처리하여 형성하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법. - 제 1 항에 있어서,
상기 적어도 하나의 제 1 반도체 기둥은 상기 기판의 표면 상에 비정질 구조의 반도체 층을 증착 후 패터닝 및 열처리하여 형성하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법. - 제 1 항에 있어서,
상기 적어도 하나의 제 2 반도체 기둥을 형성하는 단계를 수행한 후에,
상기 복수의 제 1 도전 층들 및 상기 복수의 제 2 도전 층들을 패터닝하여, 상기 기판 상에 복수의 층으로 적층된 복수의 제어 게이트 전극들 및 스트링 선택 게이트 전극들을 형성하는 단계를 더 포함하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법. - 제 1 항에 있어서,
상기 적어도 하나의 제 2 반도체 기둥 상에 비트 라인을 형성하는 단계를 더 포함하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법. - 제 1 항에 있어서,
상기 제 2 도전 층들 상에 상기 적어도 하나의 제 2 반도체 기둥의 단부와 연결된 적어도 하나의 제 2 측방향 확장부를 형성하는 단계;
상기 적어도 하나의 제 2 측방향 확장부 상에 복수의 제 3 도전 층들을 적층하는 단계; 및
상기 복수의 제 3 도전 층들을 관통하여 상기 적어도 하나의 제 2 측방향 확장부에 연결된 적어도 하나의 제 3 반도체 기둥을 형성하는 단계를 더 포함하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법. - 제 1 항에 있어서,
상기 적어도 하나의 제 1 전하 저장 층을 형성하는 단계는, 상기 적어도 하나의 제 1 관통 홀의 내부 표면 및 주변부의 표면 상에 제 1 산화물 층, 질화물 층, 제 2 산화물 층을 순차적으로 형성하는 단계를 포함하고,
상기 제 1 전하 저장 층 상에 보호층을 형성하는 단계는, 상기 제 2 산화물 상에 상기 보호층을 형성하는 단계를 포함하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법. - 제 11 항에 있어서,
상기 보호층은 비정질 실리콘, 다결정 실리콘, 산화물 또는 질화물을 포함하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법. - 제 11 항에 있어서,
상기 제 1 전하 저장 층을 비등방성 식각하는 단계는 상기 보호층을 식각 보호패턴으로 하여 상기 제 1 관통 홀의 측벽 상에 형성된 상기 제 1 전하 저장 층을 식각하지 않으면서 상기 제 1 관통 홀의 바닥면 상과 주변부의 표면 상에 형성된 상기 제 1 전하 저장 층을 식각하는 단계를 포함하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법. - 제 11 항에 있어서,
상기 비등방성 식각하는 단계 후에 전세정을 실시하는 단계는 상기 적어도 하나의 제 1 반도체 기둥을 형성하는 단계 이전에 상기 보호층을 제거하는 단계를 포함하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법. - 제 1 항에 있어서,
상기 적어도 하나의 제 1 전하 저장 층을 형성하는 단계는 상기 적어도 하나의 제 1 관통 홀의 내부 표면 및 주변부의 표면 상에 제 1 산화물 층, 질화물 층, 및 제 2 산화물 층을 순차적으로 형성하는 단계를 포함하고,
상기 제 2 산화물 층을 형성하는 단계는 터널링 절연 층의 목표두께보다 더 두껍게 증착하는 단계를 포함하고,
상기 비등방성 식각하는 단계 후에 전세정을 실시하는 단계는 상기 제 2 산화물 층 중에서 상기 터널링 절연 층의 목표두께보다 더 두꺼운 부분을 제거하는 단계를 포함하는,
3차원 구조의 비휘발성 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130056843A KR101450008B1 (ko) | 2013-05-21 | 2013-05-21 | 3차원 구조의 비휘발성 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130056843A KR101450008B1 (ko) | 2013-05-21 | 2013-05-21 | 3차원 구조의 비휘발성 메모리 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101450008B1 true KR101450008B1 (ko) | 2014-10-15 |
Family
ID=51997449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130056843A KR101450008B1 (ko) | 2013-05-21 | 2013-05-21 | 3차원 구조의 비휘발성 메모리 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101450008B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111952314A (zh) * | 2019-05-15 | 2020-11-17 | 力晶积成电子制造股份有限公司 | 非挥发性存储器结构 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110118961A (ko) * | 2010-04-26 | 2011-11-02 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR20120026273A (ko) * | 2010-09-09 | 2012-03-19 | 한국과학기술원 | 3차원 구조의 비휘발성 메모리 소자, 그 제조 방법 및 메모리 칩 |
| KR20120101818A (ko) * | 2011-03-07 | 2012-09-17 | 에스케이하이닉스 주식회사 | 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법 |
-
2013
- 2013-05-21 KR KR1020130056843A patent/KR101450008B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110118961A (ko) * | 2010-04-26 | 2011-11-02 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR20120026273A (ko) * | 2010-09-09 | 2012-03-19 | 한국과학기술원 | 3차원 구조의 비휘발성 메모리 소자, 그 제조 방법 및 메모리 칩 |
| KR20120101818A (ko) * | 2011-03-07 | 2012-09-17 | 에스케이하이닉스 주식회사 | 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111952314A (zh) * | 2019-05-15 | 2020-11-17 | 力晶积成电子制造股份有限公司 | 非挥发性存储器结构 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9331090B2 (en) | Compact three dimensional vertical NAND and method of making thereof | |
| CN106024794B (zh) | 半导体器件及其制造方法 | |
| US20110284946A1 (en) | Semiconductor memory and method for manufacturing same | |
| KR101137770B1 (ko) | 3차원 구조의 비휘발성 메모리 소자, 그 제조 방법 및 메모리 칩 | |
| KR20180045975A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20170036878A (ko) | 3차원 반도체 메모리 장치 | |
| KR20130006794A (ko) | 미세 패턴 형성 방법 및 반도체 소자의 제조 방법 | |
| US10886299B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| US9214470B2 (en) | Non-volatile memory device with vertical memory cells and method for fabricating the same | |
| KR101487746B1 (ko) | 3차원 구조의 비휘발성 메모리 소자를 초고층으로 확장하는 방법 | |
| KR101147526B1 (ko) | 전기적 초기화로 층간 구별되는 3차원 낸드 플래시 메모리 어레이 및 그 제조방법 | |
| CN112133701A (zh) | 三维半导体存储器件 | |
| WO2023011085A1 (zh) | Nor型存储器件及其制造方法及包括存储器件的电子设备 | |
| CN112909015B (zh) | Nor型存储器件及其制造方法及包括存储器件的电子设备 | |
| US11937428B2 (en) | Memory arrays and methods used in forming a memory array comprising strings of memory cells | |
| US12009325B2 (en) | Semiconductor device and electronic system including the same | |
| KR101002293B1 (ko) | 플로팅 바디를 갖는 적층형 비휘발성 메모리 셀 소자, 상기셀 소자를 이용한 비휘발성 메모리 셀 스택, 비휘발성 메모리 셀 스트링, 비휘발성 메모리 셀 어레이 및 그 제조 방법 | |
| WO2022188623A1 (zh) | Nor型存储器件及其制造方法及包括存储器件的电子设备 | |
| WO2023011084A1 (zh) | Nor型存储器件及其制造方法及包括存储器件的电子设备 | |
| US20210217694A1 (en) | Memory Arrays And Methods Used In Forming A Memory Array | |
| US20160268285A1 (en) | Semiconductor device and method for manufacturing the same | |
| KR101362219B1 (ko) | 바디를 공유하는 메모리 셀 스트링 스택 및 이를 이용한 메모리 어레이 | |
| US20150263044A1 (en) | Nonvolatile semiconductor storage device and method of manufacturing the same | |
| KR101450008B1 (ko) | 3차원 구조의 비휘발성 메모리 소자의 제조방법 | |
| US20240008283A1 (en) | Nor-type memory device, method of manufacturing nor-type memory device, and electronic apparatus including memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20170928 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20181001 Year of fee payment: 5 |