KR20130015694A - 3차원 구조의 비휘발성 메모리 소자 제조 방법 - Google Patents

3차원 구조의 비휘발성 메모리 소자 제조 방법 Download PDF

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Abstract

본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 관한 것으로, 파이프 게이트를 형성하는 단계; 슬릿 예정 영역마다 상기 파이프 게이트 상에 탄소를 포함하는 제1 보호막을 형성하는 단계; 상기 제1 보호막이 형성된 파이프 게이트의 전면을 따라 제2 보호막을 형성하는 단계; 상기 제2 보호막 상에 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 형성하는 단계; 및 상기 제1 보호막의 표면이 노출될 때까지 상기 슬릿 예정 영역의 상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 복수의 슬릿들을 형성하는 단계를 포함한다. 본 발명에 따르면, 슬릿 형성시 파이프 게이트가 손상되는 것을 방지할 수 있다. 특히, 노출된 제1 보호막의 표면에 폴리머를 형성한 후 과도 식각을 수행함으로써, 파이프 게이트 손상없이 모든 슬릿을 원하는 깊이로 형성할 수 있다. 또한, 제2 보호막을 파이프 게이트와 동일한 물질로 형성하여 파이프 채널 상부에 파이프 게이트가 추가된 효과를 도출함으로써 셀 전류를 증가시킬 수 있다.

Description

3차원 구조의 비휘발성 메모리 소자 제조 방법{METHOD FOR MANUFACTURING 3D STRUCTURED NON-VOLATILE MEMORY DEVICE}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조의 비휘발성 메모리 소자 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판 상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 나타내는 단면도이다.
도 1에 도시된 바와 같이, 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자는 파이프 게이트(10) 및 파이프 게이트(10) 상에 적층된 복수의 워드라인들(12)을 구비한다. 또한, 파이프 게이트(10) 내에 매립된 파이프 채널 및 복수의 워드라인들(12)과 복수의 층간절연막들(11)을 관통하면서 파이프 채널과 연결된 한 쌍의 셀 채널로 이루어진 채널(13)을 구비하고, 채널(13)을 둘러싼 터널절연막, 메모리막 및 전하차단막(14)을 구비한다.
여기서, 채널(13)을 따라 적층된 복수의 메모리 셀들이 하나의 스트링을 구성하게 되며, 스트링은 U자 형태로 배열된다. 따라서, 하나의 스트링에 포함된 메모리 셀들의 워드라인을 상호 분리시키기 위한 제1 슬릿(S1) 및 이웃한 스트링들의 워드라인을 상호 분리시키기 위한 제2 슬릿(S2)이 구비되며, 제1 슬릿(S1) 및 제2 슬릿(S2) 내에는 절연막(15)이 매립된다.
여기서, 제1 슬릿(S1) 및 제2 슬릿(S2)은 복수의 워드라인들(12) 및 복수의 층간절연막들(11)을 식각하여 형성된다. 따라서, 식각 과정에서 슬릿 저면의 막들, 예를 들어, 터널절연막, 메모리막 및 전하차단막(14), 채널(13)이 손상되거나 파이프 게이트(10)가 손상되어 메모리 소자의 특성을 저하시킬 수 있다. 특히, 파이프 게이트(10)가 손상될 경우 셀 전류(cell current)가 저하되는 문제점이 유발된다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 슬릿 형성시 저면의 파이프 게이트 손상을 방지하는데 적합한 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 파이프 게이트를 형성하는 단계; 슬릿 예정 영역마다 상기 파이프 게이트 상에 탄소를 포함하는 제1 보호막을 형성하는 단계; 상기 제1 보호막이 형성된 파이프 게이트의 전면을 따라 제2 보호막을 형성하는 단계; 상기 제2 보호막 상에 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 형성하는 단계; 및 상기 제1 보호막의 표면이 노출될 때까지 상기 슬릿 예정 영역의 상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 복수의 슬릿들을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 슬릿 예정 영역의 파이프 게이트 상에 탄소를 포함하는 제1 보호막 및 제2 보호막을 형성함으로써, 슬릿 형성시 파이프 게이트가 손상되는 것을 방지할 수 있다. 특히, 노출된 제1 보호막의 표면에 폴리머를 형성한 후 과도 식각을 수행함으로써, 파이프 게이트 손상없이 모든 슬릿을 원하는 깊이로 형성할 수 있다. 또한, 제2 보호막을 파이프 게이트와 동일한 물질로 형성하여 파이프 채널 상부에 파이프 게이트가 추가된 효과를 도출함으로써 셀 전류를 증가시킬 수 있다.
도 1은 종래기술에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 나타내는 단면도이다.
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 파이프 게이트(20)를 식각하여 제1 트렌치를 형성한 후, 제1 트렌치 내에 희생막(21)을 매립한다. 여기서, 제1 트렌치는 파이프 채널의 형성 공간을 확보하기 위한 것이며, 희생막(21)은 질화막으로 형성될 수 있다. 또한, 파이프 게이트(20)는 폴리실리콘막으로 형성될 수 있다.
이어서, 희생막(21)이 형성된 파이프 게이트 상의 슬릿 예정 영역마다 탄소를 포함하는 제1 보호막(22)을 형성한다. 여기서, 슬릿 예정 영역은 후속 공정에서 복수의 제1 물질막들 및 복수의 제2 물질막들을 식각하여 슬릿이 형성될 영역을 의미하며, 이웃한 스트링들 사이 및 하나의 스트링을 구성하는 한 쌍의 셀 채널들 사이가 슬릿 예정 영역이 된다.
제1 보호막(22)은 후속 슬릿 형성을 위한 식각 공정시 파이프 게이트(20)가 손상되는 것을 방지하기 위한 것이다. 따라서, 슬릿 형성을 위한 식각 공정시 파이프 게이트(20)가 노출되는 것을 방지하도록, 후속 공정에서 형성되는 제1 물질막 및 제2 물질막과의 식각 선택비가 큰 물질로 제1 보호막(22)을 형성하는 것이 바람직하다. 또한, 후속 공정(예를 들어, 제2 보호막, 제1 물질막, 제2 물질막, 도전막 형성 공정)에서 고온에 의해 제1 보호막(22)이 손상되는 것을 방지하도록, 고온에서 물성이 변하지 않는 고온 저항성이 큰 물질로 제1 보호막(22)을 형성하는 것이 바람직하다. 예를 들어, 제1 보호막(22)을 탄소 계열의 물질로 형성하는 것이 바람직하며, 비정질탄소막(amorphous carbon layer)로 형성할 수 있다.
이어서, 제1 보호막(22)이 형성된 파이프 게이트(20)의 전면을 따라 제2 보호막을 형성한다. 여기서, 제2 보호막(23)은 제1 보호막(21)의 역할을 보완하기 위해 추가로 형성되는 보호막이다. 특히, 제2 보호막(23)은 파이프 게이트(20)와 동일한 물질로 형성될 수 있는데, 이러한 경우, 소자 구동시 제2 보호막(23) 또한 파이프 게이트로서 역할을 수행하게 된다. 따라서, 파이프 채널의 전면이 파이프 게이트로 감싸지는 형태가 되어 셀 전류를 증가시킬 수 있다.
이어서, 제2 보호막(23) 상에 버퍼막(24)을 형성한 후, 제2 보호막(23)의 표면이 노출될 때까지 평탄화 공정을 수행한다. 버퍼막(24)은 후속 공정에서 형성되는 제1물질막과 동일한 물질로 형성될 수 있으며, 예를 들어, 산화막으로 형성될 수 있다.
도 2b에 도시된 바와 같이, 버퍼막(24)이 형성된 결과물 상에 복수의 제1 물질막들(25) 및 복수의 제2 물질막들(26)을 교대로 형성한다. 적층되는 제1 물질막(25) 및 제2 물질막(26)의 수는 적층하고자하는 메모리 셀의 개수에 따라 결정된다.
여기서, 제2 물질막(26)은 후속 공정에 의해 워드라인을 형성하기 위한 것으로, 도전막으로 형성될 수 있다. 제1 물질막(25)은 적층된 워드라인들을 상호 분리시키기 위한 것인데, 절연막으로 형성된 제1 물질막(25)에 의해 직접 적층된 워드라인들을 상호 분리시키거나, 후속 공정에서 제1 물질막(25)을 리세스한 후 제1 물질막(25)이 리세스된 영역 내에 절연막을 매립함으로써 적층된 워드라인들을 분리시킬 수 있다.
제1 물질막(25)과 제2 물질막(26)은 식각 선택비가 큰 물질로 형성된다. 일 예로, 제1 물질막(25)은 산화막 등의 층간절연막으로 형성되고, 제2 물질막(26)은 폴리실리콘막 등의 도전막으로 형성될 수 있다. 다른 예로, 제1 물질막(25)은 언도프드 폴리실리콘막으로 형성되고 제2 물질막(26)은 도프드 폴리실리콘막으로 형성될 수 있다. 이러한 경우, 제1 물질막(25)은 슬릿 형성 후에 리세스되고 리세스된 영역에 산화막 등의 층간절연막이 매립되어 적층된 워드라인들을 분리시키게 된다.
제1 실시예에서는 제1 물질막(25)은 층간절연막으로 형성되고, 제2 물질막(26)은 도전막으로 형성되는 경우에 대해 설명하도록 한다.
이어서, 복수의 제1 물질막들(25) 및 복수의 제2 물질막들(26)을 식각하여 제1 트렌치와 연결된 한 쌍의 제2 트렌치를 형성한다. 본 도면에서는 제2 트렌치 형성 과정에서 식각된 제2 보호막을 도면 부호 "23A"로 나타내고, 식각된 버퍼막을 도면 부호 "24A"로 나타내었다.
이어서, 제2 트렌치 저면에 노출된 희생막(21)을 제거한 후, 제1 트렌치 및 한 쌍의 제2 트렌치의 내면을 따라 전하차단막, 메모리막 및 터널절연막(27)을 차례로 형성한다.
이어서, 터널절연막 상에 채널막을 형성하여, 파이프 게이트(20) 내에 매립된 파이프 채널 및 복수의 제1 물질막들(25)과 복수의 제2 물질막들(26)을 관통하면서 파이프 채널과 연결된 한 쌍의 셀 채널들로 이루어진 채널(28)을 형성한다. 여기서, 채널(28)은 트렌치를 완전히 매립하도록 형성되거나, 중심 영역이 오픈되도록 형성할 수 있다. 본 도면에서는 일 예로 트렌치를 완전히 매립하도록 채널(28)을 형성하는 경우에 대해 도시하였다.
도 2c에 도시된 바와 같이, 슬릿 예정 영역의 복수의 제1 물질막들(25) 및 복수의 제2 물질막들(26)을 식각하여 복수의 슬릿들(S1,S2)을 형성한다. 여기서, 복수의 슬릿들(S1,S2)은 셀 채널들 사이에 위치되는데, 하나의 스트링을 구성하는 한 쌍의 셀 채널들 사이에 위치된 슬릿을 제1 슬릿(S1)이라 하고, 이웃한 스트링들 사이에 위치된 슬릿을 제2 스릿(S2)이라 한다.
이때, 식각 공정은 제1 물질막(25)과 제2 물질막(26)에 대한 식각 선택비가 없는 조건에서 수행되며, 제1 보호막(22)의 표면이 노출되는 것을 식각 타겟으로 하여 진행된다. 단, 복수의 슬릿이 동시에 형성되기 때문에 각 슬릿마다 식각되는 깊이에 차이가 있을 수 있다. 즉, 복수의 슬릿 중 일부는 목표에 따라 저면(I)에 제1 보호막(22)의 표면이 노출되는 깊이로 형성되지만, 일부는 식각 타겟에 못미치는 깊이로 형성되어 저면(Ⅱ)에 제1 보호막(22)의 표면이 노출되지 않을 수 있다.
본 도면에서는 식각된 제1 물질막을 도면 부호 "25A"로 나타내고, 식각된 제2 물질막을 도면 부호 "26A"로 나타내고, 식각된 제2 보호막을 도면 부호 "23B"로 나타내었다.
도 2d에 도시된 바와 같이, CxHy 계열의 가스를 이용하여 제1 보호막(22)의 표면에 폴리머(29)를 형성한다. 예를 들어, CH4 가스를 주입하고, 소스 파워는 거의 사용하지 않는 상태에서 바이어스 파워만을 인가한다. 이러한 경우, CH4 가스의 입자가 제1 보호막(22)의 표면에 직진으로 입사하여 표면을 경화시킨다. 즉, 제1 보호막(22)의 표면이 경화되면서 폴리머(29)가 증착된다. 단, 제1 보호막(22)이 노출되지 않은 슬릿의 저면(Ⅱ)에는 폴리머(29)가 증착되지 않는다.
이어서, 복수의 슬릿들(S1,S2)의 저면을 과도 식각(over etch)한다. 이때, 제1 보호막(22)의 표면이 이미 노출된 슬릿의 저면(I)에는 폴리머(29)가 형성되어 있으므로, 폴리머(29) 및 제1 보호막(22)에 의해 과도 식각 과정에서 파이프 게이트(20)가 손상되는 것을 효과적으로 방지할 수 있다. 또한, 아직 제1 보호막이 노출되지 않은 슬릿의 저면(Ⅱ)에서는 과도 식각에 의해 제1 물질막(25A), 제2 보호막(23B) 등이 식각된다. 따라서, 슬릿의 저면(Ⅲ)에 제1 보호막(22)의 표면이 노출된다. 이와 같이, 폴리머(29)를 형성한 후에 과도 식각을 수행함으로써, 파이프 게이트(20)의 손상없이 모든 슬릿을 원하는 깊이로 형성할 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 실리사이드화 공정을 추가로 수행할 수 있다. 예를 들어, 복수의 슬릿들(S1,S2) 내에 금속막을 형성하고, 열처리 공정에 의해 금속막과 제2 물질막들(26A)을 반응시켜 제2 물질막들(26A)을 실리사이드화 시킨 후, 잔류하는 금속막을 제거한다. 실리사이드화 공정을 통해, 워드라인들의 저항을 감소시켜 메모리 소자의 퍼포먼스를 향상시킬 수 있다.
도 2e에 도시된 바와 같이, 복수의 슬릿들(S1,S2) 저면에 노출된 제1 보호막(22)을 제거한다. 이어서, 제1 보호막(22)이 제거된 복수의 슬릿들(S1,S2) 내에 절연막(30)을 매립한다.
만약, 제1 물질막(25A)이 언도프드 폴리실리콘막으로 형성되고 제2 물질막(26A)이 도프드 폴리실리콘막으로 형성된 경우에는, 제1 보호막(22)을 제거하기에 앞서 제1 물질막(25A)을 선택적으로 리세스한다. 이어서, 제1 물질막(25A)이 리세스된 영역 내에 층간 절연막을 매립한 후에 제1 보호막(22)을 제거한다.
이로써, 복수의 메모리 셀들 형성 공정 및 슬릿 형성 공정이 완료된다.
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
제2 실시예에서는 제1 물질막으로 층간절연막을 형성하고, 제2 물질막으로 희생막을 형성하는 경우에 대해 설명하도록 한다. 단, 앞서 제1 실시예에서 설명한 내용과 중복되는 내용은 생략한다.
도 3a에 도시된 바와 같이, 파이프 게이트(40)를 식각하여 제1 트렌치를 형성한 후, 제1 트렌치 내에 제1 희생막(미도시됨)을 매립한다. 이어서, 제1 희생막이 형성된 파이프 게이트 상의 슬릿 예정 영역마다 탄소를 포함하는 제1 보호막(42)을 형성한다. 여기서, 제1 보호막(42)은 후속 공정에서 형성되는 층간절연막 및 제2 희생막에 대한 식각 선택비가 큰 물질로 형성되는 것이 바람직하다.
이어서, 제1 보호막(42)이 형성된 파이프 게이트(40)의 전면을 따라 제2 보호막을 형성한다. 이어서, 제2 보호막(43) 상에 버퍼막(44)을 형성한 후, 제2 보호막(43)의 표면이 노출될 때까지 평탄화 공정을 수행한다.
이어서, 버퍼막(44)이 형성된 결과물 상에 복수의 층간절연막들(45) 및 복수의 제2 희생막들(46)을 교대로 형성한다. 여기서, 제2 희생막(46)은 워드라인을 형성하기 위한 영역을 확보하기 위한 것이고, 층간절연막(45)은 적층된 워드라인들을 상호 분리시키기 위한 것이다. 제2 희생막(46)과 층간절연막(45)은 식각 선택비가 큰 물질로 형성되는데, 예를 들어, 제2 희생막(46)은 질화막으로 형성되고 층간절연막(45)은 산화막으로 형성될 수 있다.
이어서, 복수의 층간절연막들(45) 및 복수의 제2 희생막들(46)을 식각하여 제1 트렌치와 연결된 한 쌍의 제2 트렌치를 형성한다. 이어서, 제2 트렌치 저면에 노출된 제1 희생막을 제거한 후, 제1 트렌치 및 한 쌍의 제2 트렌치의 내면을 따라 전하차단막, 메모리막 및 터널절연막(47)을 차례로 형성한다.
이어서, 터널절연막 상에 채널막을 형성하여, 파이프 게이트(40) 내에 매립된 파이프 채널 및 복수의 층간절연막들(45)과 복수의 제2 희생막들(26)을 관통하면서 파이프 채널과 연결된 한 쌍의 셀 채널들로 이루어진 채널을 형성한다. 본 도면에서는 일 예로 중심 영역이 오픈되도록 채널을 형성하는 경우에 대해 도시하였다.
이어서, 오픈된 중심 영역 내에 절연막(49)을 매립한다. 이어서, 절연막(49)을 일부 깊이 리세스 한 후, 리세스된 영역 내에 도전성 플러그(50)를 형성할 수 있다. 이와 같이, 도전성 플러그(50)를 형성하는 경우 소스라인(미도시됨) 또는 비트라인(미도시됨)과 채널(48)의 콘택 면적을 증가시킴으로써, 콘택 저항을 감소시킬 수 있다.
도 3b에 도시된 바와 같이, 슬릿 예정 영역의 복수의 층간절연막들(45) 및 복수의 제2 희생막들(46)을 식각하여 복수의 슬릿들(S1,S2)을 형성한다.
이때, 앞서 제1 실시예에서 설명한 바와 같이, 제1 보호막(42)의 표면이 노출되는 것을 식각 타겟으로 식각 공정을 진행하고, 노출된 제1 보호막(42)의 표면에 폴리머(미도시됨)를 형성한 후, 과도 식각을 수행하여 파이프 게이트(40)의 손상없이 모든 슬릿(S1,S2)을 원하는 깊이로 형성한다.
본 도면에서는 식각된 층간절연막을 도면 부호 "45A"로 나타내고, 식각된 버퍼막을 도면 부호 "44A"로 나타내고, 식각된 제2 보호막을 도면 부호 "43A"로 나타내었다.
이어서, 복수의 슬릿들(S1,S2) 내벽에 의해 노출된 복수의 제2 희생막들(46)을 선택적으로 리세스하여 복수의 워드라인 영역들을 오픈시킨다.
도 3c에 도시된 바와 같이, 제1 보호막(42)을 제거한 후, 제2 희생막들(46)이 리세스된 영역, 즉, 오픈된 워드라인 영역들 내에 도전막을 매립하여 복수의 워드라인들(51)을 형성한다. 여기서, 도전막은 금속막일 수 있으며, 예를 들어, 텅스텐막으로 형성될 수 있다.
이어서, 복수의 슬릿들(S1,S2)의 저면에 노출된 제1 보호막(42)을 제거한다. 이어서, 제1 보호막(42)이 제거된 복수의 슬릿들(S1,S2) 내에 절연막(52)을 매립한다. 이로써, 복수의 메모리 셀들 형성 공정 및 슬릿 형성 공정이 완료된다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 파이프 게이트 11: 층간절연막
12: 워드라인 13: 채널
14: 터널절연막, 메모리막 및 전하차단막 15: 절연막
20, 40: 파이프 게이트 21: 희생막
22, 42: 제1 보호막 23, 43: 제2 보호막
24, 44: 버퍼막 25: 제1 물질막
26: 제2 물질막 45: 층간절연막
46: 제2 희생막 28, 38:채널
27, 47: 터널절연막, 메모리막 및 전하차단막
29: 폴리머 30, 49, 52: 절연막
50: 도전성 플러그 51: 워드라인

Claims (5)

  1. 파이프 게이트를 형성하는 단계;
    슬릿 예정 영역마다 상기 파이프 게이트 상에 탄소를 포함하는 제1 보호막을 형성하는 단계;
    상기 제1 보호막이 형성된 파이프 게이트의 전면을 따라 제2 보호막을 형성하는 단계;
    상기 제2 보호막 상에 복수의 제1 물질막들 및 복수의 제2 물질막들을 교대로 형성하는 단계; 및
    상기 제1 보호막의 표면이 노출될 때까지 상기 슬릿 예정 영역의 상기 복수의 제1 물질막들 및 상기 복수의 제2 물질막들을 식각하여 복수의 슬릿들을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  2. 제1항에 있어서,
    상기 제1 물질막과 상기 제2 물질막은 식각 선택비가 큰 물질로 형성되는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  3. 제1항에 있어서,
    상기 복수의 슬릿들을 형성하는 단계는,
    상기 제1 보호막의 표면이 노출되는 것을 식각 타겟으로 1차 식각하는 단계;
    CxHy 계열의 가스를 이용하여 상기 제1 보호막의 표면에 폴리머를 형성하는 단계; 및
    상기 복수의 슬릿들의 저면을 과도 식각하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  4. 제1항에 있어서,
    상기 복수의 슬릿들을 형성하는 단계 후에,
    상기 제1 보호막을 제거하는 단계; 및
    상기 제1 보호막이 제거된 상기 복수의 슬릿들 내에 절연막을 매립하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  5. 제1항에 있어서,
    상기 제2 보호막은 상기 파이프 게이트와 동일한 물질로 형성된
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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