KR20120121168A - 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 제1파이프게이트, 상기 제1파이프게이트 상에 형성된 제2파이프게이트 및 상기 제1파이프게이트와 상기 제2파이프게이트 사이에 개재된 제1층간절연막을 포함한 파이프게이트; 상기 파이프게이트 상에 교대로 적층된 복수의 워드라인들 및 복수의 제2층간절연막들; 상기 파이프게이트 내에 매립된 파이프 채널; 및 상기 파이프 채널과 연결되면서 상기 복수의 워드라인들 및 상기 복수의 제3층간절연막들을 관통하는 한 쌍의 메모리 셀 채널들을 포함한다. 본 발명에 따르면, 인핸스드 모드(enhanced mode) 방식으로 구동되는 3차원 구조의 비휘발성 메모리 소자를 제공할 수 있다.

Description

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법{3D STRUCTURED NON-VOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1a 내지 도 1c는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도로서, 특히, U자형으로 스트링이 배열되는 U자 채널형 비휘발성 메모리 소자의 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(10) 상에 절연막(11)을 형성한 후, 절연막(11) 상에 도전막(12)을 형성한다. 여기서, 도전막(12)은 파이프 트랜지스터의 파이프게이트를 형성하기 위한 것이다.
이어서, 도전막(12)을 식각하여 제1트렌치를 형성한 후, 제1트렌치 내에 제1희생막(13)을 매립한다. 여기서, 제1트렌치는 U자형 채널의 파이프채널을 형성하기 위한 것이다.
이어서, 제1희생막(13)이 매립된 결과물 상에 복수의 제1층간절연막들(14) 및 복수의 제1도전막들(15)을 교대로 형성한다. 여기서, 제1도전막(15)은 워드라인을 형성하기 위한 것이다.
이어서, 복수의 제1층간절연막들(14) 및 복수의 제1도전막들(15) 상에 제2도전막(16) 및 제2층간절연막(17)을 형성한다. 여기서, 제2도전막(16)은 선택 트랜지스터의 선택 게이트를 형성하기 위한 것이다.
이어서, 제2층간절연막(17), 제2도전막(16), 복수의 제1층간절연막들(14) 및 복수의 제1도전막들(15)을 식각하여 제1트렌치와 연결된 한 쌍의 제2트렌치들을 형성한다. 여기서, 제2트렌치는 복수의 메모리 셀들의 채널 및 선택 트랜지스터의 채널을 형성하기 위한 것이다.
도 1b에 도시된 바와 같이, 한 쌍의 제2트렌치들의 저면에 노출된 제1희생막(13)을 제거한다.
이어서, 제1트렌치 및 한 쌍의 제2트렌치들의 내면을 따라 전하차단막, 전하트랩막 및 터널절연막(18)을 형성한다. 이어서, 전하차단막, 전하트랩막 및 터널절연막(18) 상에 중심 영역이 오픈된 채널막(19)을 형성한다. 이로써, 제1트렌치 내에 형성된 파이프 채널 및 한 쌍의 제2트렌치들 내에 형성된 한 쌍의 제1채널들로 이루어진 U자형 채널이 형성된다.
도 1c에 도시된 바와 같이, U자형 채널의 오픈된 중심 영역에 절연막(20)을 매립한다. 이어서, 절연막(20)을 소정 깊이 리세스한 후, 리세스된 영역 내에 도전성 플러그(21)를 형성한다. 여기서, 도전성 플러그(21)는 N타입의 불순물이 고농도로 도핑된 폴리실리콘막으로 형성되며, 선택트랜지스터의 게이트와 도전성 플러그(21)가 오버랩되어 N타입의 불순물이 고농도로 도핑된 정션(junction)을 형성하게 된다.
전술한 바와 같은 구조를 갖는 3차원 구조의 비휘발성 메모리 소자의 소거 동작은, 상기 정션에서의 GIDL(Gate Induced Drain Leakage)에 의해 생성된 정공(hole)을 소거 동작에 이용하는 공핍 모드(depletion mode) 방식으로 수행된다. 즉, GIDL에 의해 생성된 정공이 채널막(19)을 따라 이동하여 메모리 셀들의 전하트랩막에 주입됨으로써 소거 동작이 수행된다. 따라서, 종래의 3차원 구조의 비휘발성 메모리 소자의 안정적인 소거 동작을 위해서는 충분한 양의 정공이 생성되어야 하며, 이를 위해, 소스 선택 트랜지스터의 게이트와 정션의 오버랩을 적절히 조절해야 한다. 만약, 소스 게이트와 정션이 지나치게 오버랩되면, 소스 선택 트랜지스터에서 누설 전류가 발생될 수 있다.
도 2는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 단면도를 나타내는 것으로서, 이를 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 문제점을 살펴보도록 한다.
전술한 바와 같이, 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자는 U자형 채널의 상부에 고농도의 불순물이 도핑된 도전성 플러그(21)를 형성하며, 공핍-모드 방식으로 소거 동작을 수행한다.
여기서, 도전성 플러그(21)는 폴리실리콘막을 증착한 후 불순물을 이온 주입하거나, 불순물이 고농도로 도핑된 폴리실리콘을 증착함으로써 형성된다. 그러나, 이와 같은 공정에 따르면, 다음과 같은 문제점이 유발된다.
첫째, 채널의 오픈된 중심영역에 매립된 절연막(20)을 리세스하기 위한 공정의 난이도가 높다. 리세스 공정시, 기 형성된 주변의 막들을 손상하지 않으면서 절연막(20)만을 선택적으로 리세스해야하기 때문에 리세스 공정의 조건이 까다롭고, 절연막(20)이 리세스되는 양을 조절하는 것 또한 용이하지 않다. 따라서, 도 2에 도시된 바와 같이, 복수의 스트링들의 절연막(20)이 불균일하게 리세스될 가능성이 높으며, 이러한 경우, 도전성 플러그(21)와 소스 게이트의 오버랩 또한 불균일해져 메모리 소자의 특성이 저하되는 문제점이 유발된다.
둘째, 폴리실리콘막을 증착한 후 불순물을 이온주입하는 경우, 불순물의 확산 조절이 용이하지 않다. 도전성 플러그에 불순물을 이온 주입하는 경우 수평 방향이 아닌 수직 방향으로 불순물의 확산을 조절해야하기 때문에 공정적 통제가 어렵다. 따라서, 소스 게이트와 정션의 오버랩을 조절하는데 어려움이 있다.
셋째, 불순물이 고농도로 도핑된 폴리실리콘을 증착하는 경우, 종래에 일반적으로 사용되지 않은 공정이기 때문에, 기술의 노하우가 적고 공정의 난이도가 높아 상용화에 어려움이 있다.
넷째, 공핍 모드로 소거동작을 수행하는 경우, 인접한 워드라인들 또는 인접한 스트링들 간에 소거 속도가 불균일하고(erase speed variation), 선택 트랜지스터의 스윙(swing) 특성이 열화되는 등의 문제 또한 유발된다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 인핸스드 모드(enhanced mode)로 구동되는 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 제1파이프게이트, 상기 제1파이프게이트 상에 형성된 제2파이프게이트 및 상기 제1파이프게이트와 상기 제2파이프게이트 사이에 개재된 제1층간절연막을 포함한 파이프게이트; 상기 파이프게이트 상에 교대로 적층된 복수의 워드라인들 및 복수의 제2층간절연막들; 상기 파이프게이트 내에 매립된 파이프 채널; 및 상기 파이프 채널과 연결되면서 상기 복수의 워드라인들 및 상기 복수의 제3층간절연막들을 관통하는 한 쌍의 메모리 셀 채널들을 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 제1도전막, 제1층간절연막 및 제2도전막을 차례로 형성하는 단계; 상기 제2도전막 및 상기 제1층간절연막을 식각한 후, 상기 제1도전막을 일부 두께 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치가 형성된 결과물 상에, 복수의 제3도전막들 및 복수의 제2층간절연막들을 교대로 형성하는 단계; 상기 복수의 제3도전막들 및 복수의 제2층간절연막들을 식각하여 상기 제1트렌치와 연결된 한 쌍의 제2트렌치들을 형성하는 단계; 상기 제1트렌치 및 상기 한 쌍의 제2트렌치들의 내면을 따라 전하차단막, 전하트랩막 및 터널절연막을 형성하는 단계; 및 상기 전하차단막, 전하트랩막 및 터널절연막 상에 제1채널막을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 제1도전막, 제1층간절연막 및 제2도전막을 차례로 형성하는 단계; 상기 제2도전막 및 상기 제1층간절연막을 식각한 후, 상기 제1도전막을 일부 두께 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치가 형성된 결과물 상에, 복수의 제1희생막들 및 복수의 제2층간절연막들을 교대로 형성하는 단계; 상기 제1트렌치 및 상기 한 쌍의 제2트렌치들의 내면을 따라 전하차단막, 전하트랩막 및 터널절연막을 형성하는 단계; 상기 전하차단막, 전하트랩막 및 터널절연막 상에 제1채널막을 형성하는 단계; 상기 복수의 제1희생막들을 제거하는 단계; 및 상기 복수의 제1희생막들이 제거된 영역 내에 제3도전막을 매립하여 복수의 워드라인들 및 복수의 선택 라인들을 형성하는 단계를 포함하는 것을 또 다른 특징으로 한다.
본 발명에 의하면, 제1파이프게이트 및 제2파이프게이트로 이루어지는 파이프게이트를 형성함으로써, 인핸스드 모드로 구동되는 3차원 구조의 비휘발성 메모리 소자를 제공할 수 있다. 특히, P타입의 불순물이 고농도로 도핑된 제1파이프게이트 및 N타입의 불순물이 고농도로 도핑된 제2파이프게이트를 형성하고, 파이프 채널의 일부가 제1파이프게이트와 직접 연결되도록 한다. 이러한 경우, 제1파이프게이트가 플로팅 게이트형 비휘발성 메모리 소자의 P-웰(P-well)과 같이 정공 공급원(hole source) 역할을 하게 되며, 제1파이프게이트 및 제2파이프게이트에 연결된 금속배선을 통해 소거 전압을 직접 인가하여 소거 동작을 수행하게 된다.
따라서, 종래의 3차원 구조의 비휘발성 메모리 소자가 공핍 모드 방식으로 소거 동작을 수행함에 따른 문제점들, 인접한 워드라인들 또는 인접한 스트링들 간의 소거 속도 불균일, 선택 트랜지스터의 스윙(swing) 특성 열화 등을 개선할 수 있으며, 제1파이프게이트 및 제2 파이프게이트에 직접 바이어스를 인가함으로써 소거 동작 및 리드 동작의 효율을 향상시킬 수 있다.
도 1a 내지 도 1c는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 2는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 단면도이다.
도 3a 내지 도 3f는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3a 내지 도 3f는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(30) 상에 제1층간절연막(31)을 형성한 후, 제1층간절연막(31) 상에 제1도전막(32), 제2층간절연막(33) 및 제2도전막(34)을 차례로 형성한다. 여기서, 제1도전막(32)은 제1파이프게이트를 형성하기 위한 것이고, 제2도전막(34)은 제2파이프게이트를 형성하기 위한 것으로, 제1파이프게이트와 제2파이프게이트는 각각 상이한 타입의 불순물을 포함하도록 형성될 수 있다. 예를 들어, 제1도전막(32)은 P타입의 불순물이 고농도로 도핑된 폴리실리콘막으로 형성되고, 제2도전막(34)은 N타입의 불순물이 고농도로 도핑된 폴리실리콘막으로 형성될 수 있다.
도 3b에 도시된 바와 같이, 제2도전막(34) 및 제2층간절연막(33)을 식각한 후, 제1도전막(32)을 일부 두께 식각하여 제1트렌치를 형성한다. 여기서, 제1트렌치는 파이프 채널이 형성될 영역을 확보하기 위한 것으로, 제1트렌치의 저면에 제1도전막(32)이 노출된다. 이하에서는, 식각된 제1도전막은 제1파이프게이트(32A)로 명명하고, 식각된 제2도전막은 제2파이프게이트(34A)로 명명한다. 본 도면에서는 식각된 제2층간절연막을 도면 부호 "33A"로 나타내었다.
이어서, 제1트렌치가 형성된 결과물 상에 제1희생막(35)을 형성한 후 평탄화 공정을 수행하여, 제1트랜치 내에 제1희생막(35)을 매립한다. 여기서, 제1희생막(35)은 산화막으로 형성될 수 있다.
이어서, 제1희생막(35)이 매립된 결과물 상에 보호용 도전막(36)을 형성할 수 있다. 여기서, 보호용 도전막(36)은 파이프게이트의 전기장(field)을 강화시키기 위한 것으로, 폴리실리콘막으로 형성될 수 있다. 이와 같이, 보호용 도전막(36)을 형성함으로써, 최하부의 워드라인과 파이프게이트 간의 전기장을 강화할 수 있다.
도 3c에 도시된 바와 같이, 보호용 도전막(36)이 형성된 결과물 상에 복수의 제3도전막들(38) 및 복수의 제3층간절연막들(37)을 교대로 형성한다. 여기서, 복수의 제3도전막들(38)은 복수의 워드라인들을 형성하기 위한 것으로, 폴리실리콘막으로 형성될 수 있다. 또한, 복수의 제3층간절연막들(37)은 기판상에 적층된 복수의 메모리 셀들을 상호 분리하기 위한 것으로서, 산화막으로 형성될 수 있다.
이어서, 복수의 제3도전막들(38) 및 복수의 제3층간절연막들(37)이 형성된 결과물 상에 제4도전막(39) 및 제4층간절연막(40)을 형성한다. 여기서, 제4도전막(39)은 선택라인을 형성하기 위한 것으로, 폴리실리콘막으로 형성될 수 있다.
이어서, 제4층간절연막(40), 제4도전막(39), 복수의 제3도전막들(38) 및 복수의 제3층간절연막들(37)을 식각하여 제1트렌치와 연결된 한 쌍의 제2트렌치를 형성한다. 여기서, 제2트렌치는 메모리 셀의 채널 영역 및 선택 트랜지스터의 채널 영역을 확보하하기 위한 것이다.
이어서, 한 쌍의 제2트렌치들의 저면에 노출된 제1희생막(35)을 제거한 후, 제1트렌치 및 한 쌍의 제2트렌치들의 내면을 따라 전하차단막, 전하트랩막 및 터널절연막(41)을 형성한다. 본 도면에서는 편의상 전하차단막, 전하트랩막 및 터널절연막을 하나의 도면 부호 "41"로 나타내었다.
이어서, 전하차단막, 전하트랩막 및 터널절연막(41) 상에 제1채널막(42)을 형성한다. 여기서, 제1채널막(42)은 폴리실리콘막으로 형성될 수 있다.
도 3d에 도시된 바와 같이, 한 쌍의 제2트렌치들의 저면에 노출된 제1채널막(42) 및 전하차단막, 전하트랩막 및 터널절연막(41)을 식각하여 제1트렌치의 저면 일부를 노출시킨 후, 노출된 제1파이프게이트(32A)를 일부 두께 식각한다. 이로써, 제1트렌치의 저면에 제1파이프게이트(32A)로 돌출된 돌출부가 형성된다. 본 도면에서는 식각된 제1채널막을 도면 부호 "42A"로 나타내고, 식각된 전하차단막, 전하트랩막 및 터널절연막을 도면 부호 "41A"로 나타내고, 식각된 제1파이프게이트를 도면 부호 "32B"로 나타내었다.
여기서, 식각 공정은 비등방성 식각 공정으로 수행되는 것이 바람직하다. 또한, 제1채널막(42A)은 식각 공정 수행시 일종의 보호막으로서의 역할을 수행할 수 있는데, 전하차단막, 전하트랩막 및 터널절연막(41A)이 손상되는 것을 방지한다.
도 3e에 도시된 바와 같이, 저면에 돌출부가 형성된 제1트렌치 및 한 쌍의 제2트렌치들의 내면을 따라 제2채널막(43)을 형성한다. 여기서, 제2채널막(43)은 전하차단막, 전하트랩막 및 터널절연막(41A) 상에 형성되며, 돌출부 내에 형성되어 제1파이프게이트(32B)와 직접 연결된다.
앞서 비등방성 식각 공정을 수행하는 과정에서 제1채널막(42A)이 손상될 수 있는데, 이와 같이 제2채널막(43)을 형성함으로써 양질의 채널을 형성할 수 있다.
이로써, 제1채널막(42A) 및 제2채널막(43)으로 이루어지는 U자형 채널이 형성된다. 여기서, 제1트렌치 내에 형성된 제1채널막(42A) 및 제2채널막(43)은 파이프 채널을 구성하며, 한 쌍의 제2트렌치들 내에 형성된 제1채널막(42A) 및 제2채널막(43)은 메모리 셀의 채널 및 선택트랜지스터의 채널을 구성한다.
한편, 또 다른 실시예로, 제2채널막(43)을 형성하기에 앞서 제1채널막(42A)을 제거할 수 있다. 제1채널막(42A)을 제거함으로써 제1채널막(42A)의 손상에 따른 문제점 또는 전하차단막, 전하트랩막 및 터널절연막의 계면 오염 등의 문제점을 방지할 수 있다. 예를 들어, 세정 공정에 의해 제1채널막(42A)을 제거하거나, 터널절연막의 손상을 최소화하도록 건식 세정 공정을 이용하여 제1채널막(42A)을 제거할 수 있다.
이어서, 제2채널막(43)이 형성된 결과물 상에 절연막(44)을 형성한 후 평탄화 공정을 수행하여, 제1트렌치 및 한 쌍의 제2트렌치들 내에 절연막(44)을 매립한다. 여기서, 절연막(44)은 PSZ(polysilazane)막으로 형성될 수 있다.
이어서, 절연막(44)을 소정 깊이 리세스하여 도전성 플러그를 형성하기 위한 영역을 확보한다. 여기서, 리세스 공정은 습식 세정 공정으로 수행되는 것이 바람직하다. 또한, 리세스되는 깊이에 따라 선택라인과 정션의 오버랩이 결정되므로, 제4층간절연막(40) 및 제4도전막(39)의 두께를 고려하여 리세스 공정을 수행한다.
이어서, 리세스된 영역에 도전성 플러그(45)를 형성한다. 여기서, 도전성 플러그(45)는 N타입의 불순물이 고농도로 도핑된 폴리실리콘막으로 형성되는 것이 바람직하다.
이어서, 제4층간절연막(40), 제4도전막(39), 복수의 제3도전막들(38) 및 복수의 제3층간절연막들(37)을 식각하여 이웃한 제2채널트렌치들 사이에 슬릿(slit)을 형성한다. 이로써, 이웃한 메모리 셀들 및 메모리 블록이 분리되며, 복수의 선택라인들(39A) 및 복수의 워드라인들(38A)이 형성된다. 본 도면에서는 식각된 제4층간절연막을 도면 부호 "40A"으로 나타내고, 식각된 제4도전막을 도면 부호 "39A"로 나타내고, 식각된 복수의 제3도전막들을 도면 부호 "38A"로 나타내고, 식각된 복수의 제3층간절연막들을 도면 부호 "37A"로 나타내었다.
이어서, 슬릿의 내면에 노출된 복수의 선택라인들(39A) 및 복수의 워드라인들(38A)을 일부 두께 실리사이드화한다. 예를 들어, 복수의 슬릿들 내에 금속막을 형성한 후, 열처리 공정에 의해 복수의 선택라인들(39A) 및 복수의 워드라인들(38A)을 일부 두께 실리사이드화할 수 있다. 본 도면에서는 복수의 선택라인들(39A)의 실리사이드화된 영역을 도면 부호 "39A-1"로 나타내고, 복수의 워드라인들(38A)의 실리사이드화된 영역을 도면 부호 "38A-1"로 나타내었다.
이어서, 복수의 슬릿들 내에 잔류하는 금속막을 제거한 후, 복수의 슬릿들 내에 절연막(46)을 매립한다.
도 3f에 도시된 바와 같이, 하나의 스트링에 포함된 두 개의 선택라인들(39A) 중 하나의 선택라인(39A)과 연결되는 비트라인 콘택 플러그(BLC) 및 비트라인(BL)을 형성하고, 나머지 선택라인(39A)과 연결되는 소스라인(SL)을 형성한다. 본 도면에서는 하나의 스트링만을 도시하였으나, 이웃한 스트링들은 소스라인(SL)을 공유하게 된다.
이어서, 복수의 선택라인들(39A), 복수의 워드라인들(38A), 제2파이프게이트(34A) 및 제1파이프게이트(32A)의 표면이 각각 노출되도록, 제4층간절연막(40A), 제4도전막(39A), 복수의 제3도전막들(38A), 복수의 제3층간절연막들(37A), 제2파이프게이트(34A) 및 제2층간절연막(33A)을 계단형으로 패터닝한다.
패터닝 과정에서 제1파이프게이트(32B)도 식각될 수 있다. 또한, 제2파이프게이트(34A) 상에 보호용 도전막(36)이 형성된 경우에는 보호용 도전막(36)과 제2파이프게이트(34A)가 전기적으로 연결되어 있으므로 보호용 도전막(36)의 표면이 노출되도록 계단형으로 패터닝할 수 있다.
본 도면에서는 식각된 제4층간절연막을 도면 부호 "40B"으로 나타내고, 식각된 복수의 선택라인들을 도면 부호 "39B"로 나타내고, 식각된 복수의 워드라인들을 도면 부호 "38B"로 나타내고, 식각된 복수의 제3층간절연막들을 도면 부호 "37B"로 나타내고, 식각된 보호용 도전막을 도면 부호 "36A"로 나타내고, 식각된 제2파이프게이트를 도면 부호 "34B"로 나타내고, 식각된 제2층간절연막을 도면 부호 "33B"로 나타내었다.
이어서, 계단형으로 패터닝된 결과물의 전체 구조 상에 절연막(미도시됨)을 형성한 후, 절연막을 식각하여 복수의 선택라인들(39B), 복수의 워드라인들(37B), 제2파이프게이트(34B) 및 제1파이프게이트(32B)과 각각 연결된 복수의 콘택홀들을 형성한다.
이어서, 콘택홀이 형성된 결과물 상에 도전막을 형성한 후 평탄화 공정을 수행하여, 복수의 선택라인들(39B), 복수의 워드라인들(37B), 제2파이프게이트(34B) 및 제1파이프게이트(32B)와 각각 연결된 복수의 금속배선용 콘택플러그들(M0C)을 형성한다.
이어서, 복수의 금속배선용 콘택플러그들(M0C)과 각각 연결되는 복수의 금속배선들(ML)을 형성한다. 복수의 금속배선용 콘택플러그들(M0C)은 복수의 금속 배선들(ML)에 의해 각각 구동 회로와 연결된다.
전술한 바와 같은 본 발명에 따르면, 제1파이프게이트(32B) 및 제2파이프게이트(33B)로 이루어진 파이프게이트를 형성하고, 금속배선용 콘택플러그(M0C)에 의해 직접 제1파이프게이트(32B) 및 제2파이프게이트(34B)로 직접 바이어스를 인가한다. 예를 들어, 소거 동작시, 제1파이프게이트(32B) 및 제2파이프게이트(34B)에 소거 전압을 인가한다. 리드 동작시, 제1파이프게이트(32B)에 리드 전압을 인가하고 제2파이프게이트(34B)를 접지시킨다. 또한, 프로그램 동작시, 제1파이프게이트(32B)에 패스 전압을 인가하고 제2파이프게이트(34B)를 접지시킨다.
따라서, 본 발명에 의하면 3차원 구조의 비휘발성 메모리 소자는 인핸스드 모드 방식으로 구동될 수 있으며, 그에 따라, 소거 동작, 리드 동작 및 프로그램 동작의 효율을 향상시킬 수 있다.
한편, 본 발명에 따르면, 한 쌍의 제2트레치들의 저면에 노출된 제1채널막(42) 및 전하차단막, 전하트랩막 및 터널절연막(41)을 식각한 후, 노출된 제1파이프게이트(32A)를 일부 두께 식각하는 공정을 생략하는 것 또한 가능하다. 이러한 경우, 제1파이프 게이트(32A)로 돌출된 돌출부가 형성되지 않으며, 제1채널막(42)이 전하차단막, 전하트랩막 및 터널절연막(41)에 의해 전면이 둘러싸인 형태를 갖게 된다.
이와 같은 구조에 따르면, 제1파이프게이트(32A)와 제2파이프게이트(34A)에 각각 바이어스를 인가할 수 있으므로, 소거 동작, 리드 동작 및 프로그램 동작을 효율적으로 수행할 수 있다. 특히, 제1파이프게이트(32A)와 제2파이프게이트(34A)에 인가되는 바이어스를 동일한 값으로 하거나 상이한 값으로 조절함으로써, 최하부에 형성된 워드라인에 의한 디스터브를 감소시킬 수 있다.
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다. 단, 앞서 제1 실시예에서 설명한 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 4a에 도시된 바와 같이, 기판(50) 상에 제1층간절연막(51), 제1도전막(52), 제2층간절연막(53) 및 제2도전막(54)을 형성한 후, 제2도전막(54), 제2층간절연막 및 제1도전막(52)을 식각하여 제1트렌치를 형성한다. 이하, 식각된 제1도전막을 제1파이프게이트(52)라 명명하고, 식각된 제2도전막을 제2파이프게이트(54)라 명명한다.
이어서, 제1트렌치 내에 제1희생막(미도시됨)을 매립한 후, 보호용 도전막(55)을 형성한다.
이어서, 복수의 제3층간절연막들(56) 및 복수의 제2희생막들(57)을 교대로 형성한다. 여기서, 제2희생막(57)은 후속 공정에서 형성될 워드라인의 영역 및 선택라인의 영역을 확보하기 위한 것으로, 제3층간절연막(56)과의 식각 선택비가 큰 물질로 형성되는 것이 바람직하다. 예를 들어, 제3층간절연막(56)이 산화막으로 형성된 경우, 제2희생막(57)은 질화막으로 형성되는 것이 바람직하다. 또한, 선택라인의 영역을 확보하기 위한 제2희생막(57)은 워드라인의 영역을 확보하기 위한 제2희생막(57)에 비해 두껍게 형성될 수 있다.
이어서, 복수의 제3층간절연막들(56) 및 복수의 제2희생막들(57)을 식각하여 제1트렌치와 연결된 한 쌍의 제2트렌치들을 형성한다.
이어서, 한 쌍의 제2트렌치들의 저면에 노출된 제1희생막을 제거한 후, 제1트렌치 및 한 쌍의 제2트렌치들의 내면을 따라 전하차단막, 전하트랩막 및 터널절연막(60)을 형성한다.
이어서, 전하차단막, 전하트랩막 및 터널절연막(60) 상에 제1채널막(61)을 형성한다. 이어서, 한 쌍의 제2트렌치들의 저면에 노출된 제1채널막(61) 및 전하차단막, 전하트랩막 및 터널절연막(60)을 식각하여 제1트렌치의 저면 일부를 노출시킨 후, 노출된 제1파이프게이트(52)를 일부 두께 식각한다.
이어서, 저면에 돌출부가 형성된 제1트렌치 및 한 쌍의 제2트렌치들의 내면을 따라 제2채널막(62)을 형성한다. 이때, 제2채널막(62)을 형성하기에 앞서 제1채널막(61)을 제거할 수 있다.
이어서, 제1트렌치 및 한 쌍의 제2트렌치들 내에 절연막(63)을 매립한 후, 절연막(63)을 소정 깊이 리세스하여 도전성 플러그를 형성하기 위한 영역을 확보한다. 이어서, 리세스된 영역에 도전성 플러그(64)를 형성한다.
도 4b에 도시된 바와 같이, 복수의 제3층간절연막들(56) 및 복수의 제2희생막들(57)을 식각하여 이웃한 제2채널트렌치들 사이에 슬릿(slit)을 형성한다. 이어서, 복수의 슬릿들에 의해 노출된 복수의 제2희생막들(57)을 제거하여 복수의 선택라인 영역들 및 복수의 워드라인 영역들을 형성한다. 본 도면에서는 식각된 제3층간절연막을 도면 부호 "56A"로 나타내었다.
도 4c에 도시된 바와 같이, 복수의 선택라인 영역들 및 복수의 워드라인 영역들 내에 제3도전막을 매립하여 복수의 선택라인들(65) 및 복수의 워드라인들(66)을 형성한다. 여기서, 제3도전막은 폴리실리콘막 또는 금속막으로 형성될 수 있다. 일 예로, 폴리실리콘으로 제3도전막이 형성되는 경우, 복수의 선택라인들 및 복수의 워드라인들을 일부 두께 실리사이드화하도록 실리사이드화 공정을 진행할 수 있다.
이어서, 복수의 슬릿들 내에 절연막(67)을 매립한다.
이어서, 본 도면에는 도시되지 않았으나, 비트라인 형성 공정, 소스라인 형성 공정, 계단형 패터닝 공정, 금속배선용 콘택플러그 형성 공정 등을 진행한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 절연막
12: 도전막 13: 제1희생막
14: 제1층간절연막 15: 제1도전막
16: 제2도전막 17: 제2층간절연막
18: 전하차단막, 전하트랩막 및 터널절연막
19: 채널막 20: 절연막
21: 도전성 플러그 30: 기판
31: 제1층간절연막 32: 제1도전막
33: 제2층간절연막 34: 제2도전막
35: 제1희생막 36: 보호용 도전막
37: 제3층간절연막 38: 제3도전막
39: 제4도전막 40: 제4층간절연막
41: 전하차단막, 전하트랩막 및 터널절연막
42: 제1채널막 43: 제2채널막
44: 절연막 45: 도전성 플러그
46: 절연막 50: 기판
51: 제1층간절연막 52: 제1도전막
53: 제2층간절연막 54: 제2도전막
55: 보호용 도전막 56:제3층간절연막
57: 제2희생막
60: 전하차단막, 전하트랩막 및 터널절연막
61: 제1채널막 62: 제2채널막
63: 절연막 64: 도전성 플러그
65: 선택라인 66: 워드라인
67: 절연막

Claims (21)

  1. 제1파이프게이트, 상기 제1파이프게이트 상에 형성된 제2파이프게이트 및 상기 제1파이프게이트와 상기 제2파이프게이트 사이에 개재된 제1층간절연막을 포함한 파이프게이트;
    상기 파이프게이트 상에 교대로 적층된 복수의 워드라인들 및 복수의 제2층간절연막들;
    상기 파이프게이트 내에 매립된 파이프 채널; 및
    상기 파이프 채널과 연결되면서 상기 복수의 워드라인들 및 상기 복수의 제3층간절연막들을 관통하는 한 쌍의 메모리 셀 채널들
    을 포함하는 3차원 구조의 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 파이프 채널의 일부는 상기 제1파이프게이트로 돌출되어 상기 제1파이프게이트와 직접 연결된
    3차원 구조의 비휘발성 메모리 소자.
  3. 제2항에 있어서,
    상기 제1파이프게이트로 돌출된 영역을 제외한 상기 파이프채널 및 상기 한 쌍의 메모리 셀 채널들을 둘러싸는 터널절연막, 전하트랩막 및 전하차단막
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  4. 제3항에 있어서,
    상기 파이프 채널 및 상기 한 쌍의 메모리 셀 채널들은,
    상기 터널절연막, 전하트랩막 및 전하차단막 상에 형성된 제1채널; 및
    상기 제1채널 상에 형성되며 일부는 상기 돌출된 영역 내에 형성되어 상기 제1파이프게이트와 직접 연결된 제2채널을 포함하는
    3차원 구조의 비휘발성 메모리 소자.
  5. 제1항에 있어서,
    상기 제1파이프게이트는 P타입의 불순물을 포함하고 상기 제2파이프게이트는 N타입의 불순물을 포함하며, 상기 제1 파이프게이트는 소거 동작시 홀 공급원으로서의 역할을 수행하는
    3차원 구조의 비휘발성 메모리 소자.
  6. 제1항 또는 제2항에 있어서,
    상기 제1채널 및 상기 한 쌍의 제2채널들은 중심 영역이 오픈된 파이프 형태를 갖고, 상기 오픈된 중심영역에 매립된 절연막 및 상기 오픈된 중심영역의 상기 절연막 상부에 매립된 도전성 플러그를 포함하는
    3차원 구조의 비휘발성 메모리 소자.
  7. 제2항에 있어서,
    소거 동작시, 상기 제1파이프게이트 및 상기 제2파이프게이트에 소거 전압이 인가되는
    3차원 구조의 비휘발성 메모리 소자.
  8. 제2항에 있어서,
    리드 동작시, 상기 제1파이프게이트에 리드 전압이 인가되고, 상기 제2파이프게이트는 접지되는
    3차원 구조의 비휘발성 메모리 소자.
  9. 제2항에 있어서,
    프로그램 동작시, 상기 제1파이프게이트에 패스 전압이 인가되고, 상기 제2파이프게이트는 접지되는
    3차원 구조의 비휘발성 메모리 소자.
  10. 제1도전막, 제1층간절연막 및 제2도전막을 차례로 형성하는 단계;
    상기 제2도전막 및 상기 제1층간절연막을 식각한 후, 상기 제1도전막을 일부 두께 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치가 형성된 결과물 상에, 복수의 제3도전막들 및 복수의 제2층간절연막들을 교대로 형성하는 단계;
    상기 복수의 제3도전막들 및 복수의 제2층간절연막들을 식각하여 상기 제1트렌치와 연결된 한 쌍의 제2트렌치들을 형성하는 단계;
    상기 제1트렌치 및 상기 한 쌍의 제2트렌치들의 내면을 따라 전하차단막, 전하트랩막 및 터널절연막을 형성하는 단계; 및
    상기 전하차단막, 전하트랩막 및 터널절연막 상에 제1채널막을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  11. 제1도전막, 제1층간절연막 및 제2도전막을 차례로 형성하는 단계;
    상기 제2도전막 및 상기 제1층간절연막을 식각한 후, 상기 제1도전막을 일부 두께 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치가 형성된 결과물 상에, 복수의 제1희생막들 및 복수의 제2층간절연막들을 교대로 형성하는 단계;
    상기 제1트렌치 및 상기 한 쌍의 제2트렌치들의 내면을 따라 전하차단막, 전하트랩막 및 터널절연막을 형성하는 단계;
    상기 전하차단막, 전하트랩막 및 터널절연막 상에 제1채널막을 형성하는 단계;
    상기 복수의 제1희생막들을 제거하는 단계; 및
    상기 복수의 제1희생막들이 제거된 영역 내에 제3도전막을 매립하여 복수의 워드라인들 및 복수의 선택 라인들을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  12. 제10항 또는 제11항에 있어서,
    상기 제1도전막은 P타입의 불순물을 포함하고, 상기 제2도전막은 N타입의 불순물을 포함하는
    3차원 구조의 비휘발성 메모리 소자 방법.
  13. 제10항 또는 제11항에 있어서,
    상기 제1채널막을 형성하는 단계 후에,
    비등방성 식각 공정을 수행하여, 상기 한 쌍의 제2트렌치들 저면의 상기 전하차단막, 전하트랩막 및 터널절연막 및 상기 제1채널막을 식각하는 단계;
    상기 전하차단막, 전하트랩막 및 터널절연막 및 상기 제1채널막의 식각에 의해 노출된 상기 제1트렌치의 저면의 상기 제1도전막을 소정 깊이 식각하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  14. 제13항에 있어서,
    상기 제1도전막을 소정 깊이 식각하는 단계 후에,
    일부 하부면이 소정 깊이 식각된 상기 제1트렌치 및 상기 한 쌍의 제2트렌치들의 내면을 따라 제2채널막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  15. 제14항에 있어서,
    상기 제2채널막을 형성하는 단계 이전에,
    상기 제1채널막을 제거하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  16. 제10항 또는 제11항에 있어서,
    상기 제1트렌치를 형성하는 단계 후에,
    상기 제1트렌치 내에 제2희생막을 매립하는 단계; 및
    상기 제2희생막 상에 보호용 도전막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  17. 제16항에 있어서,
    상기 한 쌍의 제2 트렌치들을 형성한 후에, 상기 한 쌍의 제2트렌치들 저면에 노출된 상기 제2희생막을 제거하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  18. 제10항 또는 제11항에 있어서,
    상기 제1채널막을 형성하는 단계는,
    상기 전하차단막, 전하트랩막 및 터널절연막이 형성된 상기 제1트렌치 및 상기 한 쌍의 제2트렌치들의 내면을 따라 상기 제1채널막을 형성하는 단계;
    상기 제1채널막이 형성된 상기 제1트렌치 및 상기 한 쌍의 제2트렌치들 내에 절연막을 매립하는 단계;
    상기 절연막을 리세스하는 단계;
    상기 절연막이 리세스된 영역 내에 도전성 플러그를 매립하는 단계를 포함하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  19. 제18항에 있어서,
    상기 도전성 플러그는 N타입의 불순물을 포함하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  20. 제10항에 있어서,
    상기 복수의 제3도전막들, 상기 제2도전막 및 상기 제1도전막의 표면이 각각 노출되도록, 상기 복수의 제3도전막들, 상기 복수의 제2층간절연막들, 상기 제2도전막, 상기 제1층간절연막 및 상기 제1도전막을 계단형으로 패터닝하는 단계; 및
    상기 복수의 제3도전막들, 상기 제2도전막 및 상기 제1도전막과 각각 연결되는 금속 배선을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  21. 제11항에 있어서,
    상기 복수의 선택라인들, 상기 복수의 워드라인들, 상기 제2도전막 및 상기 제1도전막의 표면이 각각 노출되도록, 상기 복수의 선택라인들, 상기 복수의 워드라인들, 상기 복수의 제2층간절연막들, 상기 제2도전막, 상기 제1층간절연막 및 상기 제1도전막을 계단형으로 패터닝하는 단계; 및
    상기 복수의 선택 라인들, 상기 복수의 워드라인들, 상기 제2도전막 및 상기 제1도전막과 각각 연결되는 금속 배선을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
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