KR20190056118A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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엄대성
강정상
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에스케이하이닉스 주식회사
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Abstract

본 발명의 실시 예들은 내부에 제1 채널막의 일부가 매립된 제1 파이프 게이트; 내부에 제2 채널막의 일부가 매립되고, 제1 파이프 게이트보다 위에 배치된 제2 파이프 게이트; 및 제1 파이프 게이트와 제2 파이프 게이트 사이에 배치된 절연막을 포함하는 반도체 장치 및 그 제조방법을 개시한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 메모리 소자 및 그 제조방법에 관한 것이다.
3차원 메모리 소자는 데이터를 저장할 수 있는 메모리 셀들을 포함할 수 있다. 3차원 메모리 소자의 메모리 셀들은 서로 교차되는 제1 및 제2 방향으로 연장된 수평면 상에 배치되고, 수평면에 수직한 제3 방향을 따라 적층된다. 이러한 3차원 메모리 소자는 제한된 면적 내에서 반도체 장치의 고집적화에 유리한 구조를 가질 수 있다. 메모리 셀들의 집적도를 더욱 향상시키기 위해, 다양한 구조의 3차원 메모리 소자가 제안되고 있다. 3차원 메모리 소자의 구조적 특징에 따라 동작 특성이 열화될 수 있다. 이에 따라, 3차원 메모리 소자의 동작 특성 열화를 개선하기 위한 다양한 기술들이 요구된다.
본 발명의 실시 예는 메모리 셀들의 집적도를 향상시킬 수 있고, 동작 특성을 향상시킬 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
본 발명의 일 실시 예에 따른 반도체 장치는 제1 파이프 게이트; 상기 제1 파이프 게이트 상에 배치되는 제2 파이프 게이트; 상기 제1 파이프 게이트와 상기 제2 파이프 게이트 사이에 배치된 게이트간 절연막; 상기 제2 파이프 게이트 상에 배치된 제1 메모리 셀들 및 제2 메모리 셀들; 상기 제1 파이프 게이트 내부로부터 상기 제1 메모리 셀들을 향해 연장되고, 상기 제1 메모리 셀들을 직렬로 연결하는 제1 채널막; 상기 제2 파이프 게이트 내부로부터 상기 제2 메모리 셀들을 향해 연장되고, 상기 제2 메모리 셀들을 직렬로 연결하는 제2 채널막; 상기 제1 파이프 게이트에 연결된 제1 콘택 구조; 및 상기 제2 파이프 게이트에 연결된 제2 콘택 구조를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 제1 방향을 따라 순차로 적층된 하부 도전막, 절연막 및 상부 도전막을 포함하는 게이트 적층체; 상기 하부 도전막 내부에 매립되고, 상기 절연막 및 상기 상부 도전막을 관통하도록 상기 제1 방향을 따라 연장된 제1 채널막; 상기 상부 도전막 내부에 매립되고, 상기 상부 도전막을 관통하도록 상기 제1 방향을 따라 연장된 제2 채널막; 상기 상부 도전막을 관통하여 상기 상부 도전막을 보조 게이트와, 상기 제1 및 제2 채널막들에 공유되는 파이프 게이트 적층체로 분리하는 컷팅구조; 및 상기 보조 게이트를 관통하여 상기 보조 게이트를 상기 파이프 게이트 적층체의 상기 하부 도전막에 연결하는 게이트 콘택 패턴을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 제1 방향을 따라 순차로 적층된 하부 도전막, 절연막 및 상부 도전막을 포함하는 게이트 적층체; 상기 하부 도전막 내부에 매립되고, 상기 절연막 및 상기 상부 도전막을 관통하도록 상기 제1 방향을 따라 연장된 제1 채널막; 상기 상부 도전막 내부에 매립되고, 상기 상부 도전막을 관통하도록 상기 제1 방향을 따라 연장된 제2 채널막; 상기 게이트 적층체를 관통하여 상기 게이트 적층체를 페리 게이트와, 상기 제1 및 제2 채널막들에 공유되는 파이프 게이트 적층체로 분리하는 페리 컷팅구조; 및 상기 페리 게이트 내부에 매립되고, 상기 페리 게이트 구조의 상기 하부 도전막과 상기 상부 도전막을 연결하는 페리 게이트 콘택 패턴을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 순차로 적층된 하부 도전막, 절연막 및 상부 도전막을 포함하는 게이트 적층체를 형성하는 단계; 상기 게이트 적층체가 파이프 게이트 적층체, 보조 게이트 및 페리 게이트로 분리되도록 상기 상부 도전막, 상기 절연막, 및 상기 하부 도전막 중 적어도 하나를 관통하는 컷팅 구조들을 형성하는 단계; 상기 파이프 게이트 적층체 내부에 배치된 제1 희생도전패턴 및 제2 희생도전패턴, 상기 보조 게이트 내부로부터 상기 파이프 구조의 상기 하부 도전막 내부로 연장된 제1 게이트 콘택 패턴, 및 상기 페리 게이트 내부에 배치된 제2 게이트 콘택 패턴을 포함하는 매립도전그룹을 형성하는 단계; 상기 제1 희생도전패턴 및 상기 제2 희생도전패턴을 제거하는 단계; 및 상기 제1 희생도전패턴이 제거된 영역에 배치된 제1 채널막과 상기 제2 희생도전패턴이 제거된 영역에 배치된 제2 채널막을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따르면, 제1 채널막과 및 제2 채널막의 배치를 제어하여 메모리 셀들의 집적도를 향상시킬 수 있다.
본 발명의 실시 예에 따르면, 제1 채널막에 연결된 제1 파이프 게이트를 제2 파이프 게이트로부터 절연시켜 개별적으로 제어할 수 있으므로 반도체 장치의 동작 특성 열화를 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 나타내는 사시도이다.
도 2는 도 1에 도시된 제1 영역의 인터커넥션 영역과 제2 영역을 나타내는 단면도이다.
도 3은 도 1에 도시된 소스 사이드 적층체, 드레인 사이드 적층체, 제1 채널막 및 제2 채널막의 레이아웃을 나타내는 평면도이다.
도 4a 내지 도 4c는 도 3에 도시된 선 "Ⅰ-Ⅰ'", 선 "Ⅱ-Ⅱ'", 선 " Ⅲ-Ⅲ'" 및 선 " Ⅳ-Ⅳ''"를 따라 절취한 단면들을 설명하기 위한 단면도들이다.
도 5는 도 1, 도 2 및 도 4a 내지 도 4c에 도시된 하부 구조의 일 예를 설명하기 위한 단면도이다.
도 6a 내지 도 6l는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 후술하는 실시 예에 한정되는 것은 아니다. 단지 후술되는 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 나타내는 사시도이다. 인식의 편의를 위해, 적층체들(STD, STS) 각각에 포함된 층간 절연패턴들, 슬릿 절연막, 컷팅 구조들(CU1, CU2) 각각에 포함된 절연막, 콘택 구조들(CT1 내지 CT3)에 의해 관통되는 절연막들은 도 1에 도시하지 않았다.
도 2는 도 1에 도시된 제1 영역(A1)의 인터커넥션 영역(B2)과 제2 영역(A2)을 나타내는 단면도이다. 도 2는 도 1에 도시된 XYZ좌표계에 따른 Y-Z 평면에서의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치는 제1 영역(A1) 및 제2 영역(A2)을 포함하는 하부구조(LS)를 포함할 수 있다. 하부구조(LS)는 절연막이거나, 절연막으로 덮인 주변 회로를 포함할 수 있다. 하부구조(LS)의 구체적인 구조에 대한 일 예는 도 5를 참조하여 후술한다.
제1 영역(A1)은 메모리 스트링들의 게이트 전극들(PG1, PG2, D_WL, S_WL)에 중첩되는 영역이다. 게이트 전극들(PG1, PG2, D_WL, S_WL)은 구동 신호들을 전달하는 콘택 구조들(CT1, CT2, WCT, SCT)에 연결될 수 있다. 제1 영역(A1)은 셀 어레이 영역(B1) 및 인터커넥션 영역(B2)을 포함할 수 있다. 인터커넥션 영역(B2)은 콘택 구조들(CT1, CT2, WCT, SCT)에 중첩되는 영역으로 정의한다. 셀 어레이 영역(B1)은 메모리 스트링들의 채널막들(CH1, CH2)에 중첩되는 영역으로 정의한다.
본 발명의 실시 예에 따른 반도체 장치는 하부구조(LS)의 셀 어레이 영역(B1) 상에 배치된 제1 채널막(CH1) 및 제2 채널막(CH2), 제1 채널막(CH1) 및 제2 채널막(CH2) 중 적어도 하나를 제어하는 파이프 게이트 적층체(PG), 파이프 게이트 적층체(PG) 상에 배치된 소스 사이드 적층체(STS), 소스 사이드 적층체(STS)로부터 이격되고 파이프 게이트 적층체(PG) 상에 배치된 드레인 사이드 적층체(STD)를 포함한다. 본 발명의 실시 예에 따른 반도체 장치는 하부구조(LS)의 제2 영역(A2) 상에 배치된 페리 게이트(PEG)를 더 포함할 수 있다. 본 발명의 실시 예에 따른 반도체 장치는 하부구조(LS)의 제1 영역(A1) 상에 배치된 보조 게이트(AG)를 더 포함할 수 있다.
파이프 게이트 적층체(PG), 보조 게이트(AG), 및 페리 게이트(PEG) 각각은 게이트 적층체(GST)의 일부로 구성될 있다. 게이트 적층체(GST)는 하부구조(LS) 상에 배치되고, 제1 방향(Z방향)을 따라 순차로 적층된 하부 도전막(LC), 절연막(CI), 및 상부 도전막(UC)을 포함할 수 있다. 하부 도전막(LC) 및 상부 도전막(UC) 각각은 단일층의 도전막으로 형성되거나, 이중층 이상의 도전막들로 형성될 수 있다. 하부 도전막(LC) 및 상부 도전막(UC) 각각은 폴리 실리콘막, 금속막, 금속 실리사이드막 중 적어도 어느 하나를 포함할 수 있다. 본 발명의 실시 예는 게이트 적층체(GST)를 패터닝하여 파이프 게이트 적층체(PG), 보조 게이트(AG), 및 페리 게이트(PEG)를 형성함으로써, 반도체 장치의 제조공정을 단순화할 수 있다.
게이트 적층체(GST)는 컷팅구조들(CU1, CU2)에 의해 파이프 게이트 적층체(PG), 보조 게이트(AG), 및 페리 게이트(PEG)로 분리될 수 있다. 컷팅구조들(CU1, CU2)은 파이프 게이트 적층체(PG)와 보조 게이트(AG) 사이에 배치된 보조 컷팅구조(또는 제1 컷팅구조: CU1) 및 파이프 게이트 적층체(PG)와 페리 게이트(PEG) 사이에 배치된 페리 컷팅구조(또는 제2 컷팅구조: CU2)를 포함할 수 있다. 컷팅구조들(CU1, CU2) 각각은 상부 도전막(UC) 및 절연막(CI)을 완전히 관통하고, 하부 도전막(LC) 내부로 연장될 수 있다. 컷팅구조들(CU1, CU2) 각각은 절연물로 채워질 수 있다.
하부 도전막(LC)은 컷팅구조들(CU1, CU2)에 의해 파이프 게이트 적층체(PG)의 제1 파이프 게이트(PG1), 보조 게이트(AG)의 제1 하부 도전패턴(LG1) 및 페리 게이트(PEG)의 제2 하부 도전패턴(LG2)으로 분리될 수 있다. 제2 하부 도전패턴(LG2)은 제1 파이프 게이트(PG1)와 동일평면에 배치될 수 있다.
절연막(CI)은 컷팅구조들(CU1, CU2)에 의해 파이프 게이트 적층체(PG)의 게이트간 절연막(GILc), 보조 게이트(AG)의 제1 더미 절연막(GILa) 및 페리 게이트(PEG)의 제2 더미 절연막(GILb)로 분리될 수 있다. 제1 더미 절연막(GILa) 및 제2 더미 절연막(GILb)은 게이트간 절연막(GILc)과 동일평면에 배치될 수 있다.
상부 도전막(UC)은 컷팅구조들(CU1, CU2)에 의해 파이프 게이트 적층체(PG)의 제2 파이프 게이트(PG2), 보조 게이트(AG)의 제1 상부 도전패턴(UG1) 및 페리 게이트(PEG)의 제2 상부 도전패턴(UG2)으로 분리될 수 있다. 제1 상부 도전패턴(UG1) 및 제2 상부 도전패턴(UG2)은 제2 파이프 게이트(PG2)와 동일평면에 배치될 수 있다.
보조 게이트(AG)의 제1 하부 도전패턴(LG1)은 제1 더미 절연막(GILa)을 사이에 두고 제1 상부 도전패턴(UG1) 아래에 배치된다.
본 발명의 실시 예에 따른 파이프 게이트 적층체(PG)는 제1 파이프 게이트(PG1), 제2 파이프 게이트(PG2) 및 게이트간 절연막(GILc)을 포함한다. 제2 파이프 게이트(PG2)는 제1 파이프 게이트(PG1) 상에 배치된다. 게이트간 절연막(GILc)은 제1 파이프 게이트(PG1)와 제2 파이프 게이트(PG2) 사이에 배치된다. 게이트간 절연막(GILc)은 제2 파이프 게이트(PG2)를 제1 파이프 게이트(PG1)로부터 전기적으로 분리시킬 뿐 아니라, 구조적으로 분리시킬 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 게이트 콘택 패턴들(Ca, Cb)을 더 포함할 수 있다. 게이트 콘택 패턴들(Ca, Cb)은 보조 게이트 콘택 패턴(또는 제1 게이트 콘택 패턴: Ca) 및 페리 게이트 콘택 패턴(또는 제2 게이트 콘택 패턴: Cb)을 포함할 수 있다.
보조 게이트 콘택 패턴(Ca)은 제1 파이프 게이트(PG1)에 접촉되고, 제2 파이프 게이트(PG2)로부터 이격된다. 보조 게이트 콘택 패턴(Ca)은 보조 게이트(AG)를 관통하도록 연장된다. 보조 게이트 콘택 패턴(Ca)은 도 2에 도시된 바와 같이, 보조 게이트(AG)를 관통하는 제1 수직부(P2) 및 제1 수직부(P2)로부터 보조 게이트(AG)의 하부면을 따라 연장된 제1 수평부(P1)를 포함할 수 있다. 제1 수평부(P1)는 보조 게이트(AG)보다 넓은 폭으로 형성될 수 있다. 보조 게이트 콘택 패턴(Ca)은 제1 파이프 게이트(PG1)와 보조 게이트(AG)를 전기적으로 연결한다.
페리 게이트 콘택 패턴(Cb)은 페리 게이트(PEG) 내부에 매립된다. 페리 게이트 콘택 패턴(Cb)은 도 2에 도시된 바와 같이, 제2 하부 도전패턴(LG2) 내부에 매립된 제2 수평부(P3) 및 제2 수평부(P3)로부터 제2 더미 절연막(GILb) 및 제2 상부 도전패턴(UG2)을 관통하도록 연장된 제2 수직부(P4)를 포함할 수 있다. 제2 수평부(P3)는 페리 게이트 콘택 패턴(Cb) 보다 좁은 폭으로 형성될 수 있다. 제2 수직부(P4)는 제2 수평부(P3)의 양단에 각각 배치될 수 있다. 제2 수평부(P3) 및 제2 수직부(P4)의 형태 및 개수는 다양하게 설계 변경될 수 있다. 페리 게이트 콘택 패턴(Cb)은 제2 하부 도전패턴(LG2)과 제2 상부 도전패턴(UG2)을 전기적으로 연결한다.
파이프 게이트 적층체(PG)의 제1 파이프 게이트(PG1)는 제2 파이프 게이트(PG2)에 중첩된 중첩영역(OLA)과 제2 파이프 게이트(PG2)에 비중첩된 콘택 영역(CTA)을 포함할 수 있다. 보조 게이트 콘택 패턴(Ca)의 제1 수평부(P1)는 제1 파이프 게이트(PG1)의 콘택영역(CTA)에 접촉되고, 보조 게이트 콘택 패턴(Ca)의 제1 수직부(P2)는 제2 파이프 게이트(PG2)의 상면 높이까지 연장될 수 있다.
보조 게이트(AG)는 제1 파이프 게이트(PG1)의 콘택 영역(CTA) 상에 배치되며, 제2 파이프 게이트(PG2)로부터 이격된다. 제1 수평부(P1)는 보조 게이트(AG)와 제1 파이프 게이트(PG1)의 계면을 따라 연장된다. 제1 수평부(P1)에 중첩된 제1 파이프 게이트(PG1)의 콘택 영역(CTA) 일부의 두께(D1)는 제1 파이프 게이트(PG1)의 중첩영역(OLA)의 두께(D2) 보다 얇게 형성될 수 있다.
보조 게이트 콘택 패턴(Ca)의 제1 수평부(P1)는 보조 게이트(AG)보다 측부로 돌출될 수 있다. 제1 수평부(P1)는 제1 파이프 게이트(PG1)의 중첩영역(OLA) 측벽에 접촉되도록 연장될 수 있다. 컷팅구조들(CU1, CU2)의 깊이는 보조 게이트(AG)보다 측부로 돌출된 제1 수평부(P1)를 관통하지 않도록 제어될 수 있다. 이에 따라, 컷팅구조들(CU1, CU2) 각각의 바닥면은 제1 수평부(P1)의 상면과 공면을 이룰 수 있다. 보조 컷팅구조(CU1)는 제1 수평부(P1) 상에 배치된 하부 도전막(LC)의 일부를 관통하고, 제1 수평부(P1) 아래에 배치된 하부 도전막(LC)의 일부를 관통하지 않는다. 보조 컷팅구조(CU1)는 제1 수평부(P1) 상의 영역에 한하여 제1 수평부(P1)에 중첩되도록 배치되고, 제1 수평부(P1)보다 측부로 돌출되지 않을 수 있다. 이로써, 제1 수평부(P1) 하부의 하부 도전막(LC)의 일부가 제1 파이프 게이트(PG1)로서 잔류되고, 제1 채널막(CH1)을 향해 연장될 수 있다. 단, 페리 컷팅구조(CU2)는 하부 도전막(LC)을 제1 파이프 게이트(PG1)와 페리 게이트(PEG)의 제2 하부 도전패턴(LG2)으로 분리할 수 있도록 형성된다. 이를 위해, 페리 컷팅구조(CU2)는 제1 수평부(P1)와 페리 게이트 콘택패턴(Cb) 사이에 배치된 하부 도전막(LC)의 일부를 완전히 관통한다.
게이트 콘택 패턴들(Ca, Cb)은 식각 정지막 역할을 할 수 있는 도전물로 형성될 수 있다. 이를 위해, 게이트 콘택 패턴들(Ca, Cb)은 상부 도전막(UC) 및 하부 도전막(LC)과 다른 도전물로 형성될 수 있다. 예를 들어, 게이트 콘택 패턴들(Ca, Cb)은 티타늄 질화막(TiN)을 포함할 수 있다.
파이프 게이트 적층체(PG), 소스 사이드 적층체(STS), 및 드레인 사이드 적층체(STD)는 제1 영역(A1) 상에 배치되고, 셀 어레이 영역(B1) 상에서부터 인터커넥션 영역(B2) 상으로 연장될 수 있다. 인식의 편의를 위해, 도 1에는 드레인 사이드 적층체(STD) 일부가 +Y방향을 향하여 연장된 예를 도시하였으나, 다른 드레인 사이드 적층체(STD)가 +Y방향을 향하여 연장될 수 있다. 또한, 소스 사이드 적층체(STS)는 셀 어레이 영역(B1)으로부터 -Y방향을 따라 다른 인터커넥션 영역으로 연장될 수 있다. 드레인 사이드 적층체(STD) 및 소스 사이드 적층체(STD) 각각은 인터커넥션 영역(예를 들어, B2)에서 계단구조로 패터닝될 수 있다.
도 1을 참조하면, 제1 채널막(CH1)은 제1 파이프 채널(P_CH1), 및 파이프 게이트 적층체(PG)보다 제1 방향(Z방향)을 향하여 돌출된 제1 소스 사이드 채널(S_CH1)과 제1 드레인 사이드 채널(D_CH1)을 포함한다. 제1 파이프 채널(P_CH1)은 제1 파이프 게이트(PG1) 내부에 매립된다. 제1 소스 사이드 채널(S_CH1) 및 제1 드레인 사이드 채널(D_CH1)은 제1 파이프 채널(P_CH1)로부터 게이트간 절연막(GILc) 및 제2 파이프 게이트(PG2)를 관통하도록 연장된다. 제1 소스 사이드 채널(S_CH1) 및 제1 드레인 사이드 채널(D_CH1)은 제1 파이프 채널(P_CH1)로부터 비트 라인(BL) 및 공통 소스 라인(SL)을 향하여 연장된다.
제2 채널막(CH2)은 제2 파이프 채널(P_CH2), 및 파이프 게이트 적층체(PG)보다 제1 방향(Z방향)을 향하여 돌출된 제2 소스 사이드 채널(S_CH2)과 제2 드레인 사이드 채널(D_CH2)을 포함한다. 제2 파이프 채널(P_CH2)은 제2 파이프 게이트(PG2) 내부에 매립된다. 제2 소스 사이드 채널(S_CH2) 및 제2 드레인 사이드 채널(D_CH2)은 제2 파이프 채널(P_CH2)로부터 제2 파이프 게이트(PG2)를 관통하도록 연장된다. 제2 소스 사이드 채널(S_CH2) 및 제2 드레인 사이드 채널(D_CH2)은 제2 파이프 채널(P_CH2)로부터 비트 라인(BL) 및 공통 소스 라인(SL)을 향하여 연장된다.
제2 파이프 채널(P_CH2)은 제1 파이프 채널(P_CH1)보다 높은 위치에 배치되고 제1 파이프 채널(P_CH2)보다 짧게 형성된다. 이로써, 동일한 높이에서 동일한 길이로 배치된 파이프 채널들에 비해 본 발명의 실시 예는 제1 파이프 채널(P_CH1) 및 제2 파이프 채널(P_CH2)을 조밀하게 배치할 수 있다. 이에 따라, 본 발명의 실시 예는 메모리 셀들의 집적도를 향상시킬 수 있다.
제1 채널막(CH1) 및 제2 채널막(CH2) 각각의 중심영역은 절연물로 채워지고, 절연물을 감싸는 튜브형 반도체막을 포함할 수 있다. 또는 제1 채널막(CH1) 및 제2 채널막(CH2) 각각은 제1 채널막(CH1) 및 제2 채널막(CH2)이 배치되는 영역을 정의하는 홀의 표면으로부터 홀의 중심영역까지 완전히 채우는 매립형 반도체막으로 형성될 수 있다. 또는 제1 채널막(CH1) 및 제2 채널막(CH2) 각각은 매립형과 튜브형이 혼합된 구조로 형성될 수 있다. 도면에 도시되진 않았으나, 제1 채널막(CH1) 및 제2 채널막(CH2) 각각의 외벽은 터널 절연막, 데이터 저장막, 및 전하 차단막을 포함하는 3중층 이상의 다층 메모리막으로 둘러싸일 수 있다.
제1 채널막(CH1) 및 제2 채널막(CH2)은 비트 라인들(BL)의 연장 방향(예를 들어, X방향) 및 그에 교차되는 방향(예를 들어, +Y방향 및 -Y방향)을 따라 교대로 배치될 수 있다. 제1 채널막(CH1) 및 제2 채널막(CH2)은 지그재그로 배치될 수 있다.
소스 사이드 적층체(STS)와 드레인 사이드 적층체(STD)는 슬릿에 의해 분리될 수 있다. 소스 사이드 적층체(STS)와 드레인 사이드 적층체(STD)의 분리 구조는 슬릿의 형태에 따라 다양하게 변경될 수 있다.
소스 사이드 적층체(STS)는 제1 소스 사이드 채널(S_CH1) 및 제2 소스 사이드 채널(S_CH2)에 의해 관통된다. 소스 사이드 적층체(STS)는 서로 이격되어 적층된 소스 사이드 워드 라인들(S_WL)과, 소스 사이드 워드 라인들(S_WL) 상부에 적층된 적어도 한층의 소스 셀렉트 라인(SSL)을 포함한다. 소스 셀렉트 라인(SSL)은 소스 사이드 워드 라인들(S_WL)과 동일한 두께로 형성되거나, 소스 사이드 워드 라인들(S_WL)보다 두꺼운 두께로 형성될 수 있다. 소스 셀렉트 라인(SSL)은 소스 사이드 워드 라인들(S_WL)로부터 이격된다. 소스 사이드 워드 라인들(S_WL) 및 소스 셀렉트 라인(SSL)은 제1 소스 사이드 채널 (S_CH1) 및 제2 소스 사이드 채널(S_CH2)을 감싸며 +Y방향 및 -Y방향을 따라 연장될 수 있다.
드레인 사이드 적층체(STD)는 제1 드레인 사이드 채널(D_CH1) 및 제2 드레인 사이드 채널(D_CH2)에 의해 관통된다. 드레인 사이드 적층체(STD)는 서로 이격되어 적층된 드레인 사이드 워드 라인들(D_WL)과, 드레인 사이드 워드 라인들(D_WL) 상부에 적층된 적어도 한 층의 드레인 셀렉트 라인(DSL)을 포함한다. 드레인 셀렉트 라인 (DSL)은 드레인 사이드 워드 라인들(D_WL)로부터 이격된다. 드레인 사이드 워드 라인들(D_WL) 및 드레인 셀렉트 라인(DSL) 각각은 제1 드레인 사이드 채널(D_CH1) 및 제2 드레인 사이드 채널(D_CH2)을 감싸며 +Y방향 및 -Y방향을 따라 연장될 수 있다.
소스 사이드 적층체(STS)와 드레인 사이드 적층체(STD)는 동일한 높이로 형성될 수 있다. 소스 사이드 적층체(STS)와 드레인 사이드 적층체(STD) 상부에 공통 소스 라인(SL)과 비트 라인들(BL)이 배치된다. 공통 소스 라인(SL)과 비트 라인들(BL)은 서로 이격되어 배치된다. 예를 들어 비트 라인들(BL)은 공통 소스 라인(SL)으로부터 이격되어 공통 소스 라인(SL) 위에 배치될 수 있다.
공통 소스 라인(SL)은 제1 소스 사이드 채널(S_CH1) 및 제2 소스 사이드 채널(S_CH2)에 공통으로 연결될 수 있다. 공통 소스 라인(SL)은 +Y방향 및 -Y방향을 따라 연장될 수 있다.
비트 라인들(BL)은 X방향을 따라 연장될 수 있다. 비트 라인들(BL) 각각은 그의 연장방향을 따라 배열된 제1 및 제2 드레인 사이드 채널들(D_CH1 및 D_CH2)에 연결된다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(BCT)을 경유하여 제1 및 제2 드레인 사이드 채널들(D_CH1 및 D_CH2)에 연결될 수 있다. 비트 라인들(BL) 각각은 X방향을 따라 교대로 배열된 제1 드레인 사이드 채널(D_CH1) 및 제2 드레인 사이드 채널(D_CH2)에 연결될 수 있다. +Y방향 및 -Y방향을 따라 교대로 배열된 제1 드레인 사이드 채널(D_CH1) 및 제2 드레인 사이드 채널(D_CH2)은 서로 다른 비트 라인들(BL)에 연결될 수 있다.
제1 파이프 게이트(PG1)와 제1 채널막(CH1)의 교차부, 제2 파이프 게이트(PG2)와 제1 채널막(CH1)의 교차부, 및 제2 파이프 게이트(PG2)와 제2 채널막(CH2)의 교차부에 파이프 트랜지스터들이 형성된다. 워드 라인들(D_WL, S_WL)과 제1 채널막(CH1)의 교차부들 또는 워드 라인들(D_WL, S_WL)과 제2 채널막(CH2)의 교차부들에 메모리 셀들이 형성된다. 소스 셀렉트 라인(SSL)과 제1 채널막(CH1)의 교차부 또는 소스 셀렉트 라인(SSL)과 제2 채널막(CH2)의 교차부에 소스 셀렉트 트랜지스터가 형성된다. 드레인 셀렉트 라인(DSL)과 제1 채널막(CH1)의 교차부 또는 드레인 셀렉트 라인(DSL)과 제2 채널막(CH2)의 교차부에 드레인 셀렉트 트랜지스터가 형성된다. 이로써, 제1 채널막(CH1)에 의해 직렬로 연결된 드레인 셀렉트 트랜지스터, 메모리 셀들, 파이프 트랜지스터 및 소스 셀렉트 트랜지스터를 포함하는 제1 메모리 스트링이 하나의 비트 라인(BL)과 소스 라인(SL) 사이에 연결된다. 또한, 제2 채널막(CH2)에 의해 직렬로 연결된 드레인 셀렉트 트랜지스터, 메모리 셀들, 파이프 트랜지스터 및 소스 셀렉트 트랜지스터를 포함하는 제2 메모리 스트링이 하나의 비트 라인(BL)과 소스 라인(SL) 사이에 연결된다. 제1 메모리 스트링과 제2 메모리 스트링은 제1 파이프 채널(P_CH1) 및 제2 파이프 채널(P_CH2)의 배치에 따라 조밀하게 배치될 수 있으므로 본 발명의 실시 예는 한정된 공간에서 메모리 소자의 집적도를 향상시킬 수 있다.
도 2를 참조하면, 도 1에 도시된 소스 사이드 적층체(STS) 또는 드레인 사이드 적층체(STD)는 제2 파이프 게이트(PG2) 상에 교대로 적층된 층간 절연패턴들(ILD) 및 도전패턴들(CP)을 포함한다. 도전패턴들(CP)은 도 1에서 상술한 워드 라인들(D_WL 또는 S_WL) 및 셀렉트 라인들(DSL 또는 SSL)로 이용될 수 있다.
도 1 및 도 2를 참조하면, 워드 라인들(D_WL 또는 S_WL) 및 셀렉트 라인들(DSL 또는 SSL)로 이용되는 도전패턴들(CP)은 인터커넥션 영역(B2)에서 계단 구조로 패터닝될 수 있다. 인터커넥션 영역(B2)은 도 2에 도시된 바와 같이 상부 절연막(UID)으로 덮일 수 있다.
워드 라인들(D_WL 또는 S_WL) 및 셀렉트 라인들(DSL 또는 SSL)로 이용되는 도전패턴들(CP)은 상부 절연막(UID)을 관통하는 콘택 플러그들(WCT, SCT)에 각각 연결될 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 제1 내지 제3 콘택 플러그들(PL1 내지 PL3)을 더 포함할 수 있다.
제1 콘택 플러그(PL1)는 보조 게이트 콘택패턴(Ca) 상에 배치되고, 보조 게이트 콘택패턴(Ca)에 접촉된다. 보조 게이트 콘택패턴(Ca) 주위에 보조 게이트(AG)가 잔류되므로, 보조 게이트(AG)를 통해 제1 콘택 플러그(PL1)의 접촉면적을 확보할 수 있다. 제1 콘택 플러그(PL1)는 제1 파이프 게이트(PG1)에 제1 제어 신호(Sa)를 인가하기 위한 제1 콘택구조(CT1)의 일부이다. 제1 콘택구조(CT1)는 제1 콘택 플러그(PL1), 보조 게이트(AG) 및 보조 게이트 콘택패턴(Ca)을 포함할 수 있다. 제1 콘택구조(CT1)의 제1 콘택 플러그(PL1)에 인가된 제1 제어 신호(Sa)는 보조 게이트 콘택패턴(Ca)을 경유하여 제1 파이프 게이트(PG1)에 인가될 수 있다. 보조 게이트(AG)는 보조 게이트 콘택패턴(Ca)을 감싸고, 보조 게이트 콘택패턴(Ca)의 저항을 낮출 수 있다. 제1 콘택 플러그(PL1)는 도면에 도시된 원기둥 형태로 한정되지 않고, 도면에 도시된 개수로 한정되어 형성되지 않으며, 다양한 형태 및 개수로 형성될 수 있다.
제2 콘택 플러그(PL2)는 제2 콘택구조(CT2)로서, 도면에 도시된 원기둥 형태로 한정되지 않고, 도면에 도시된 개수로 한정되지 않으며, 다양한 형태 및 개수로 형성될 수 있다. 제2 콘택구조(CT2)는 제2 파이프 게이트(PG2) 상에 배치되고, 제2 파이프 게이트(PG2)에 접촉된다. 제2 콘택구조(CT2)에 인가된 제2 제어 신호(Sb)는 제2 파이프 게이트(PG2)에 한하여 인가될 수 있다.
제3 콘택 플러그(PL3)는 페리 게이트(PEG)의 제2 상부 도전패턴(UG2) 상에 배치되고, 제2 상부 도전패턴(UG2)에 접촉될 수 있다. 제3 콘택 플러그(PL3)는 페리 게이트(PEG)에 제3 제어 신호(Sc)를 인가하기 위한 제3 콘택구조(CT3)의 일부이다. 제3 콘택구조(CT3)는 제3 콘택 플러그(PL3), 페리 게이트 콘택패턴(Cb)을 포함할 수 있다. 제3 콘택구조(CT3)의 제3 콘택 플러그(PL3)에 인가된 제3 제어 신호(Sc)는 페리 게이트(PEG)에 인가될 수 있다. 제3 콘택 플러그(PL3)는 도면에 도시된 원기둥 형태로 한정되지 않고, 도면에 도시된 개수로 한정되지 않으며, 다양한 형태 및 개수로 형성될 수 있다.
상술한 본 발명의 실시 예에 따르면, 제1 내지 제3 콘택구조들(CT1 내지 CT3)에 서로 다른 제1 내지 제3 제어 신호들(Sa 내지 Sc)을 인가할 수 있다.
파이프 게이트 적층체(PG)에 공유되는 제1 채널막(CH1) 및 제2 채널막(CH2) 중 제1 채널막(CH)은 파이프 게이트 적층체(PG)의 제1 파이프 게이트(PG1)에 인가되는 제1 제어신호(Sa)에 의해 개별적인 제어가 가능하다. 제2 채널막(CH2)은 제1 파이프 게이트(PG1)로부터 절연되고, 제1 제어신호(Sa)의 제어로부터 벗어날 수 있다.
도 3은 도 1에 도시된 소스 사이드 적층체, 드레인 사이드 적층체, 제1 채널막 및 제2 채널막의 레이아웃을 나타내는 평면도이다.
도 3을 참조하면, 제1 파이프 채널(P_CH1) 및 제2 파이프 채널(P_CH2)은 매트릭스 형태로 배열된다. 제1 파이프 채널(P_CH1) 및 제2 파이프 채널(P_CH)은 X 방향을 따라 교대로 배열될 수 있다. 제1 파이프 채널(P_CH1) 및 제2 파이프 채널(P_CH)은 Y방향을 따라 교대로 배열될 수 있다.
서로 다른 길이로 형성되며, 서로 다른 높이에 배치된 제1 파이프 채널(P_CH1) 및 제2 파이프 채널(P_CH2)은 X 방향 및 Y 방향을 따라 교대로 배열한다. 이러한 배열을 통해 제1 파이프 채널(P_CH1) 및 제2 파이프 채널(P_CH2)을 조밀하게 배치할 수 있으므로 메모리 소자의 집적도를 향상시킬 수 있다. Y 방향을 따라 교대로 배열된 제1 파이프 채널(P_CH1) 및 제2 파이프 채널(P_CH)은 일부 중첩될 수 있다.
드레인 사이드 적층체(STD)는 제1 및 제2 드레인 사이드 채널(D_CH1, D_CH2)을 감싸며 Y방향을 따라 연장된다. 소스 사이드 적층체(STS)는 제1 및 제2 소스 사이드 채널(S_CH1, S_CH2)을 감싸며 Y 방향을 따라 연장된다.
드레인 사이드 적층체(STD)는 적어도 일렬의 제1 드레인 사이드 채널(D_CH1) 및 적어도 일렬의 제2 드레인 사이드 채널(D_CH2)을 감쌀 수 있다.
드레인 사이드 적층체(STD)와 소스 사이드 적층체(STS)는 서로 이격된다.
소스 사이드 적층체(STS)는 드레인 사이드 적층체(STD)보다 넓은 폭으로 형성될 수 있다. 예를 들어, 소스 사이드 적층체(STS)는 2열의 제1 소스 사이드 채널(S_CH1) 및 2열의 제2 소스 사이드 채널(S_CH2)을 감쌀 수 있다. 제1 파이프 채널(P_CH1), 제2 파이프 채널(P_CH2), 소스 사이드 적층체(STS) 및 드레인 사이드 적층체(STD)의 레이아웃은 도면에 도시된 예에 한정되지 않고 다양하게 변경될 수 있다.
도 4a 내지 도 4c는 도 3에 도시된 선 "Ⅰ-Ⅰ'", 선 "Ⅱ-Ⅱ'", 선 " Ⅲ-Ⅲ'" 및 선 " Ⅳ-Ⅳ''"를 따라 절취한 단면들을 설명하기 위한 단면도들이다. 도 4a는 도 3에 도시된 선 "Ⅰ-Ⅰ'" 또는 선 "Ⅱ-Ⅱ'"를 따라 절취한 단면도이다. 도 4b는 도 3에 도시된 선 " Ⅲ-Ⅲ'" 를 따라 절취한 단면도이다. 도 4c는 도 3에 도시된 " Ⅳ-Ⅳ''"를 따라 절취한 단면도이다.
도 4a 내지 도 4c를 참조하면, 도 1 및 도 2에서 상술한 바와 동일하게 본 발명의 실시 예에 따른 반도체 장치는 하부 구조(LS) 상에 순차로 적층된 제1 파이프 게이트(PG1), 게이트간 절연막(GILc) 및 제2 파이프 게이트(PG2)를 포함한다. 또한, 제2 파이프 게이트(PG2) 상에 층간 절연패턴들(ILD) 및 도전패턴들(CP)이 교대로 적층된다. 층간 절연패턴들(ILD) 및 도전패턴들(CP)은 소스 사이드 적층체(STS)를 구성하거나, 드레인 사이드 적층체(STD)를 구성할 수 있다. 소스 사이드 적층체(STS)와 드레인 사이드 적층체(STD)는 슬릿(SI)을 사이에 두고 서로 이격된다. 제1 채널막(CH1) 및 제2 채널막(CH2)의 외벽들은 제1 다층 메모리막(ML1) 및 제2 다층 메모리막(ML2)으로 각각 둘러싸일 수 있다.
도 4a를 참조하면, 제1 채널막(CH1)은 소스 사이드 적층체(STS) 또는 드레인 사이드 적층체(STD)를 관통하여 제1 파이프 게이트(PG1) 내부까지 연장된다. 제2 채널막(CH2)은 소스 사이드 적층체(STS) 또는 드레인 사이드 적층체(STD)를 관통하여 제2 파이프 게이트(PG2) 내부까지 연장된다. 제2 채널막(CH2)의 바닥면은 제2 파이프 게이트(PG2)의 바닥면보다 높은 위치에 배치된다. 즉, 제2 채널막(CH2)과 게이트간 절연막(GILc) 사이에 제2 파이프 게이트(PG2)가 잔류된다.
상술한 본 발명의 실시 예에 따른 제1 채널막(CH1)의 길이는 제2 채널막(CH2)의 길이에 비해 길게 형성된다. 제1 채널막(CH1)과 제2 채널막(CH2) 간 길이 차이에 따른 채널 전류 차이는 도 2에서 상술한 제1 제어 신호(Sa)와 제2 제어 신호(Sb)의 개별적인 제어를 통해 줄일 수 있다.
도 4b를 참조하면, 제2 파이프 게이트(PG2) 상에 배치된 도전패턴들(CP)과 제1 채널막(CH1)의 교차부들에 제1 메모리 셀들(MC1), 제1 소스 셀렉트 트랜지스터(SST1) 및 제1 드레인 셀렉트 트랜지스터(DST1)가 형성된다. 제1 채널막(CH1)은 제1 파이프 게이트(PG1) 내부로부터 제1 메모리 셀들(MC1), 제1 소스 셀렉트 트랜지스터(SST1) 및 제1 드레인 셀렉트 트랜지스터(DST1)를 향해 연장된다. 제1 채널막(CH1)은 제1 메모리 셀들(MC1), 제1 소스 셀렉트 트랜지스터(SST1) 및 제1 드레인 셀렉트 트랜지스터(DST1)를 직렬로 연결한다.
도 4c를 참조하면, 제2 파이프 게이트(PG2) 상에 배치된 도전패턴들(CP)과 제2 채널막(CH2) 의 교차부들에 제2 메모리 셀들(MC2), 제2 소스 셀렉트 트랜지스터(SST2) 및 제2 드레인 셀렉트 트랜지스터(DST2)가 형성된다. 제2 채널막(CH2)은 제2 파이프 게이트(PG2) 내부로부터 제2 메모리 셀들(MC2), 제2 소스 셀렉트 트랜지스터(SST2) 및 제2 드레인 셀렉트 트랜지스터(DST2)를 향해 연장된다. 제2 채널막(CH2)은 제2 메모리 셀들(MC2), 제2 소스 셀렉트 트랜지스터(SST2) 및 제2 드레인 셀렉트 트랜지스터(DST2)를 직렬로 연결한다.
도 5는 도 1, 도 2 및 도 4a 내지 도 4c에 도시된 하부구조의 일 예를 설명하기 위한 단면도이다.
도 5를 참조하면, 하부구조(LS)는 기판(SUB) 상에 배치되어 메모리 스트링들의 동작을 제어하기 위한 구동 트랜지스터들(PTR)을 포함할 수 있다. 구동 트랜지스터들(PTR)은 하부 절연막(LIL)으로 덮일 수 있다. 하부 절연막(LIL)의 표면은 평탄화 공정에 의해 평탄화될 수 있다. 하부 절연막(LIL)은 다층의 절연막들로 형성될 수 있다. 구동 트랜지스터들(PTR)은 다양한 구조로 배치될 수 있으며, 라우팅 배선들(RL)과 콘택 플러그들(CTR)을 통해 메모리 스트링들에 연결될 수 있다. 라우팅 배선들(RL)과 콘택 플러그들(CTR)은 다양한 레이아웃으로 배치될 수 있으며, 하부 절연막(LIL) 내에 배치될 수 있다.
도 6a 내지 도 6l는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 도 6a 내지 도 6l 각각은 도 1에 도시된 셀 어레이 영역(B1), 인터커넥션 영역(B2) 및 제2 영역(A2)의 단면도들을 나타낸다. 셀 어레이 영역(B1)의 단면도는 X-Z평면을 따라 절취한 제1 메모리 스트링의 단면과 제2 메모리 스트링의 단면을 동시에 나타내고 있으나, 제1 메모리 스트링과 제2 메모리 스트링은 동일 평면에 배치되지 않을 수 있다. 인터커넥션 영역(B2)의 단면도는 Y-Z평면을 따라 절취한 단면을 나타내고 있다.
도 6a를 참조하면, 하부구조(101) 상에 제1 도전막(103)을 형성한다. 하부구조(101)는 하부 절연막으로 덮인 기판을 포함할 수 있다. 하부구조(101)는 도 5에서 상술한 바와 하부 절연막으로 덮인 다수의 구동 트랜지스터들, 라우팅 배선들 및 콘택 플러그들을 포함할 수 있다. 제1 도전막(103)은 폴리 실리콘막 등의 도전물로 형성될 수 있다.
이어서, 제1 도전막(103)을 식각하여 제1 도전막(103) 내에 제1 내지 제3 오목부들(105a, 105b, 105c)을 형성한다. 제1 오목부(105a)는 인터커넥션 영역(B2)에 배치되고, 제2 오목부(105b)는 셀 어레이 영역(B1)에 배치되고, 제3 오목부(105c)는 제2 영역(A2)에 배치될 수 있다.
이 후, 제1 내지 제3 오목부들(105a, 105b, 105c)을 제1 매립패턴들(107a, 107b, 107c)로 채운다. 제1 매립패턴들(107a, 107b, 107c)은 제1 오목부(105a)를 채우는 제1 패턴(107a), 제2 오목부(105b)를 채우는 제2 패턴(107b) 및 제3 오목부(105c)를 채우는 제3 패턴(107c)을 포함한다. 제1 매립패턴들(107a, 107b, 107c)은 제1 도전막(103) 및 후속에서 형성되는 제2 내지 제4 도전막들과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 제1 매립패턴들(107a, 107b, 107c)은 질화막으로 형성될 수 있다.
도 6b를 참조하면, 제1 매립패턴들(107a, 107b, 107c)을 덮는 제2 도전막(111)을 제1 도전막(103) 상에 형성한다. 제2 도전막(111)은 폴리 실리콘등의 도전물로 형성될 수 있다. 이로써, 제1 매립패턴들(107a, 107b, 107c)이 내부에 매립된 하부 도전막(LC)이 형성된다.
이 후, 하부 도전막(LC) 상에 절연막(113)을 형성한다. 절연막(113)은 다양한 절연물로 형성될 수 있으며, 예를 들어, 절연막(113)은 실리콘 산화막으로 형성될 수 있다. 이어서, 절연막(113) 상에 제3 도전막(115)을 형성한다. 제3 도전막(115)은 폴리 실리콘막 등의 도전물로 형성될 수 있다.
연이어, 제3 도전막(115)을 식각하여 제3 도전막(115) 내에 제4 오목부(117)를 형성한다. 제4 오목부(117)는 셀 어레이 영역(B1)에 배치된다. 제4 오목부(117)는 제2 매립패턴(119)으로 채워진다. 제2 매립패턴(119)은 제1 내지 제3 도전막들(103, 111, 115) 및 후속에서 형성되는 제4 도전막과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 제2 매립패턴(119)은 제1 매립패턴들(107a, 107b, 107c)과 동일한 물질로 형성될 수 있다. 보다 구체적으로, 제2 매립패턴(119)은 질화막으로 형성될 수 있다.
도 6c를 참조하면, 제2 매립패턴(119)을 덮는 제4 도전막(121)을 제3 도전막(115) 상에 형성한다. 제4 도전막(121)은 폴리 실리콘등의 도전물로 형성될 수 있다. 이로써, 제2 매립패턴(119)이 내부에 매립된 상부 도전막(UC)이 형성된다.
도 6a 내지 도 6c에서 상술한 공정에 따르면, 순차로 적층된 하부 도전막(LC), 절연막(113), 및 상부 도전막(UC)을 포함하고, 내부에 제1 매립패턴들(107a, 107b, 107c) 및 제2 매립패턴(119)이 매립된 게이트 적층체(GST)가 하부구조(101) 상에 형성될 수 있다.
도 6d를 참조하면, 도 6c에 도시된 게이트 적층체(GST)를 파이프 게이트 적층체(PG), 보조 게이트(AG), 및 페리 게이트(PEG)로 분리하는 컷팅구조들(CU1, CU2)을 형성한다. 컷팅구조들(CU1, CU2)을 형성하는 단계는 제3 및 제4 도전막들(115, 121)을 포함하는 상부 도전막, 절연막(113), 그리고 제1 및 제2 도전막들(103, 111)을 포함하는 하부 도전막 중 적어도 어느 하나를 식각하여 분리 영역들을 형성하는 단계; 및 분리 영역들을 절연물(131)로 채우는 단계를 포함할 수 있다. 제1 매립패턴들(107a, 107b, 107c)은 제1 내지 제4 도전막들(103, 111, 115, 121)과 다른 식각률을 가진다. 따라서, 분리 영역들을 형성하기 위한 제1 내지 제4 도전막들(103, 111, 115, 121)의 식각 공정 시, 제1 매립패턴들(107a, 107b, 107c)은 식각 정지막 역할을 할 수 있다.
컷팅구조들(CU1, CU2)은 파이프 게이트 적층체(PG)와 보조 게이트(AG) 사이를 분리하는 보조 컷팅구조(CU1) 및 보조 게이트(AG)와 페리 게이트(PEG) 사이를 분리하는 페리 컷팅구조(CU2)를 포함할 수 있다. 보조 컷팅구조(CU1)는 제1 매립패턴들(107a, 107b, 107c) 중 제1 패턴(107a)에 중첩될 수 있다. 특히, 보조 컷팅구조(CU1)는 제1 패턴(107a) 상에 한하여 배치될 수 있다. 페리 컷팅구조(CU2)의 일부는 제1 패턴(107a)에 중첩될 수 있다. 페리 컷팅구조(CU2)의 나머지 일부는 제1 패턴(107a)과 제3 패턴(107c) 사이의 영역으로 연장될 수 있다. 제1 패턴(107a)에 중첩된 보조 컷팅구조(CU1)와 제1 패턴(107a)에 중첩된 페리 컷팅구조(CU2)의 일부는 제1 패턴(107a)을 관통하지 않고, 제1 패턴(107a) 아래의 제1 도전막(103)은 컷팅구조들(CU1, CU2)에 의해 컷팅되지 않고 파이프 게이트 적층체(PG)의 일부로서 잔류할 수 있다. 제1 패턴(107a)과 제3 패턴(107c) 사이의 제 도전막(103)은 페리 컷팅구조(CU2)에 의해 관통된다. 이로써, 제1 도전막(103)은 제1 패턴(107a)에 중첩된 제1 파이프 게이트(PG1)와, 제1 파이프 게이트(PG1)로부터 이격된 페리 게이트(PEG)의 제2 하부 도전패턴(LG)으로 분리될 수 있다.
보조 게이트(AG)는 컷팅구조들(CU1, CU2) 사이에 잔류된 제2 도전막(111), 절연막(103), 제3 도전막(115) 및 제4 도전막(121)으로 구성될 수 있다. 컷팅구조들(CU1, CU2) 사이에 잔류된 제2 도전막(111)은 보조 게이트(AG)의 제1 하부 도전패턴(LG1)으로 정의되고, 컷팅구조들(CU1, CU2) 사이에 잔류된 제3 도전막(115) 및 제4 도전막(121)은 보조 게이트(AG)의 제1 상부 도전패턴(UG1)으로 정의된다. 보조 게이트(AG)는 제1 패턴(107a)에 중첩된다.
파이프 게이트 적층체(PG)는 제1 매립패턴들(107a, 107b, 107c) 중 제2 패턴(107b)과, 제2 매립패턴(119)을 둘러싸도록 패터닝된다. 파이프 게이트 적층체(PG)는 보조 컷팅구조(CU1)에 의해 보조 게이트(AG)로부터 격리된 제1 파이프 게이트(PG1), 절연막(113), 및 제2 파이프 게이트(PG2)를 포함한다. 제1 파이프 게이트(PG1)는 보조 컷팅구조(CU1)에 의해 보조 게이트(AG)의 제1 하부도전패턴(LG1)으로부터 격리된 제2 도전막(111) 및 페리 컷팅구조(CU2)에 의해 페리 게이트(PEG)로부터 격리된 제1 도전막(103)으로 구성될 수 있다. 제1 파이프 게이트(PG1)의 제1 도전막(103)은 제1 파이프 게이트(PG1)의 제2 도전막(111) 아래에 중첩되고, 제1 패턴(107a) 아래에 중첩되도록 연장된다. 제2 패턴(107b)은 제1 파이프 게이트(PG1)의 내부에 매립된다. 제2 파이프 게이트(PG2)는 보조 컷팅구조(CU1)에 의해 보조 게이트(AG)의 제1 상부도전패턴(UG1)으로부터 격리된 제3 도전막(115) 및 제4 도전막(121)으로 구성될 수 있다. 제2 매립패턴(119)은 제2 파이프 게이트(PG2) 내부에 매립된다.
페리 게이트(PEG)는 제1 매립패턴들(107a, 107b, 107c) 중 제3 패턴(107c)을 둘러싸도록 패터닝된다. 페리 게이트(PEG)는 페리 컷팅구조(CU2)에 의해 보조 게이트(AG) 및 제1 파이프 게이트(PG1)의 제1 도전막(103)으로부터 격리된 제2 하부 도전패턴(LG2), 절연막(113), 및 제2 상부 도전패턴(UG2)을 포함한다. 제2 하부 도전패턴(LG2)은 제1 도전막(103) 및 제2 도전막(111)을 포함할 수 있다. 제2 하부 도전패턴(LG2)은 페리 컷팅구조(CU2)에 의해 제1 파이프 게이트(PG1)의 제1 도전막(103) 및 보조 게이트(AG)의 제1 하부도전패턴(LG1)으로부터 격리된다. 제3 패턴(107c)은 제2 하부 도전패턴(LG2) 내부에 매립된다. 제2 상부 도전패턴(UG2)은 제3 도전막(115) 및 제4 도전막(121)을 포함할 수 있다. 제2 상부 도전패턴(UG2)은 페리 컷팅구조(CU2)에 의해 보조 게이트(AG)의 제1 상부도전패턴(UG1)으로부터 격리된다.
파이프 게이트 적층체(PG), 보조 게이트(AG), 및 페리 게이트(PEG)의 제1 내지 제4 도전막들(103, 111, 151, 121) 및 절연막(103) 중 적어도 하나는 개구부들(OP1 내지 OP4)에 의해 관통된다. 개구부들(OP1 내지 OP4)은 제1 패턴(107a)을 노출하는 제1 개구부(OP1), 제3 패턴(107c)을 노출하는 제2 개구부(OP2), 제2 패턴(107b)을 노출하는 제3 개구부들(OP3) 및 제2 매립패턴(119)을 노출하는 제4 개구부들(OP4)을 포함한다.
제1 개구부(OP1)는 보조 컷팅구조(CU1)와 페리 컷팅구조(CU2) 사이에서 보조 게이트(AG)를 식각하여 형성될 수 있다. 제1 개구부(OP1)는 보조 게이트(AG)를 관통하여 제1 패턴(107a)을 노출한다. 보조 게이트(AG)가 식각되는 동안 제1 패턴(107a)은 식각 정지막 역할을 할 수 있다.
제2 개구부(OP2)는 하나 또는 2 이상으로 형성될 수 있다. 제2 개구부(OP2)는 페리 게이트(PEG)를 식각하여 형성될 수 있다. 제2 개구부(OP2)는 페리 게이트(PEG)의 제2 상부 도전패턴(UG2), 절연막(103) 및 제2 하부 도전패턴(LG2)의 제2 도전막(111)을 관통하여 제3 패턴(107c)을 노출한다. 페리 게이트(PEG)의 제2 상부 도전패턴(UG2), 절연막(103) 및 제2 하부 도전패턴(LG2)의 제2 도전막(111)이 식각되는 동안 제3 패턴(107c)이 식각 정지막 역할을 할 수 있다.
제3 개구부들(OP3)은 제2 패턴(107b) 양단에 중첩될 수 있다. 제3 개구부들(OP3)은 파이프 게이트 적층체(PG)를 식각하여 형성될 수 있다. 제3 개구부들(OP3)은 제2 파이프 게이트(PG2), 절연막(103) 및 제1 파이프 게이트(PG1)의 제2 도전막(111)을 관통하여 제2 패턴(107b)을 노출한다. 제2 파이프 게이트(PG2), 절연막(103) 및 제1 파이프 게이트(PG1)의 제2 도전막(111)이 식각되는 동안, 제2 패턴(107b)이 식각 정지막 역할을 할 수 있다.
제4 개구부들(OP4)은 제2 매립패턴(1119) 양단에 중첩될 수 있다. 제4 개구부들(OP4)은 파이프 게이트 적층체(PG)를 식각하여 형성될 수 있다. 제4 개구부들(OP4)은 제2 파이프 게이트(PG2)의 제4 도전막(121)을 관통하여 제2 매립패턴(119)을 노출한다. 제2 파이프 게이트(PG2)의 제4 도전막(121)이 식각되는 동안, 제2 매립패턴(119)이 식각 정지막 역할을 할 수 있다.
도 6e를 참조하면, 개구부들(OP1 내지 OP4)을 통해 도 6d에 도시된 제1 매립패턴들(107a 내지 107c) 및 제2 매립패턴(119)을 제거한다. 이로써, 제1 오목부(105a), 제2 오목부(105b), 제3 오목부(105c), 및 제4 오목부(117)가 개구된다.
도 6f를 참조하면, 도 6e에 도시된 개구부들(OP1 내지 OP4), 제1 오목부(105a), 제2 오목부(105b), 제3 오목부(105c), 및 제4 오목부(117)를 매립 도전물로 채운다. 매립 도전물은 후속 공정에서 형성되는 제1 물질막들 및 제2 물질막들과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 매립 도전물은 티타늄 질화막(TiN)으로 형성될 수 있다. 매립 도전물은 제2 파이프 게이트(PG2), 보조 게이트(AG), 및 페리 게이트(PEG)의 상면이 노출되도록 평탄화될 수 있다. 상술한 일련의 공정에 의해, 제1 게이트 콘택패턴(135a), 제2 게이트 콘택패턴(135b), 제1 희생도전패턴(135c) 및 제2 희생도전패턴(135d)을 포함하는 매립도전그룹이 형성된다.
제1 희생도전패턴(135c) 및 제2 희생도전패턴(135d)은 파이프 게이트 적층체(PG) 내부에 배치된다. 보다 구체적으로, 제1 희생도전패턴(135c)은 도 6e에 도시된 제3 개구부들(OP3) 및 제2 오목부(105b)를 채우는 패턴이다. 제1 희생도전패턴(135c)은 제2 파이프 게이트(PG2) 및 절연막(113)을 관통하여 제1 파이프 게이트(PG1) 내부로 연장된다. 제2 희생도전패턴(135d)은 도 6e에 도시된 제4 개구부들(OP4) 및 제4 오목부(117)을 채우는 패턴이다. 제2 희생도전패턴(135d)은 제2 파이프 게이트(PG2) 내부에 배치되고, 제1 희생도전패턴(135c)보다 짧게 형성된다.
제1 게이트 콘택패턴(135a)은 보조 게이트 콘택패턴(Ca)으로서, 보조 게이트(AG) 내부로부터 파이프 게이트 적층체(PG)의 제1 파이프 게이트(PG1) 내부로 연장된다. 보다 구체적으로, 보조 게이트 콘택패턴(Ca)은 도 6e에 도시된 제1 개구부(OP1) 및 제1 오목부(105a)를 채우는 패턴이다.
제2 게이트 콘택패턴(135b)은 페리 게이트 콘택패턴(Cb)으로서, 페리 게이트(PEG) 내부에 배치된다. 보다 구체적으로, 페리 게이트 콘택패턴(Cb)은 도 6e에 도시된 제2 개구부(OP2) 및 제3 오목부(105c)를 채우는 패턴이다.
도 6g를 참조하면, 제1 희생도전패턴(135c) 및 제2 희생도전패턴(135d)이 내부에 매립된 파이프 게이트 적층체(PG), 보조 게이트 콘택패턴(Ca)이 내부에 매립된 보조 게이트(AG), 및 페리 게이트 콘택패턴(Cb)이 내부에 매립된 페리 게이트(PEG) 상에 예비 적층체(140)를 형성한다. 예비 적층체(140)는 교대로 적층된 제1 물질막들(141) 및 제2 물질막들(143)을 포함한다.
제1 물질막들(141) 및 제2 물질막들(143)은 서로 다른 물질로 형성된다. 제1 경우로서, 제1 물질막들(141)은 제1 절연물로 형성되고, 제2 물질막들(143)은 제1 물질막(141)과 다른 식각률을 갖는 희생용 제2 절연물로 형성될 수 있다. 제1 절연물은 층간 절연막 역할을 할 수 있는 다양한 물질 중 선택될 수 있으며, 예를 들어 실리콘 산화막을 포함할 수 있다. 제2 절연물은 제1 절연물과 식각률 차이가 큰 다양한 물질 중 선택될 수 있으며, 예를 들어 실리콘 질화막을 포함할 수 있다. 제2 경우로서, 제1 물질막들(141)은 상술한 제1 절연물로 형성되고, 제2 물질막들(143)은 도전물로 형성될 수 있다. 도전물은 도프트 실리콘막, 금속 실리사이드막, 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 저저항 배선을 위해 도전물로서 텅스텐 등의 저저항 금속이 이용될 수 있다. 제3 경우로서, 제2 물질막들(143)은 게이트 도전물로 형성되고, 제1 물질막들(141)은 제2 물질막들(143)과 다른 식각률을 갖는 희생 도전물로 형성될 수 있다. 게이트 도전물은 도프트 실리콘막, 금속 실리사이드막 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 희생 도전물은 게이트 도전물과 식각률 차이가 큰 다양한 물질 중 선택될 수 있다. 보다 구체적으로, 게이트 도전물은 도프트 실리콘막으로 형성되고, 희생 도전물은 언도프 실리콘막으로 형성될 수 있다.
도 6h를 참조하면, 예비 적층체(140)를 식각하여 셀 적층체(140C)를 형성한다. 패터닝된 셀 적층체(140C)는 제2 파이프 게이트(PG2) 상에 배치된다. 셀 적층체(140C)의 단부는 계단구조(SWS)로 패터닝될 수 있다. 이어서, 계단 구조(SWS)를 덮고 표면이 평탄한 상부 절연막(149)을 형성한다. 셀 적층체(140C)는 제2 파이프 게이트(PG2)의 단부, 보조 게이트(AG), 및 페리 게이트(PEG)가 노출되도록 패터닝될 수 있다.
이어서, 셀 적층체(140C)를 식각하여, 제1 물질막들(141) 및 제2 물질막들(143)을 관통하는 홀들(145a, 145b)을 형성한다. 홀들(145a, 145b)은 제1 희생도전패턴(135c)을 노출하는 제1 홀들(145a) 및 제2 희생도전패턴(135d)을 노출하는 제2 홀들(145b)을 포함할 수 있다. 제1 홀들(145a)은 제1 희생도전패턴(135c)의 양단을 노출하고, 제2 홀들(145b)은 제2 희생도전패턴(135d)의 양단을 노출하도록 패터닝될 수 있다.
도 6i를 참조하면, 도 6h에 도시된 제1 희생도전패턴(135c) 및 제2 희생도전패턴(135d)은 제1 홀들(145a) 및 제2 홀들(145b)을 통해 제거된다. 이로써, 제3 개구부들(OP3), 제4 개구부들(OP4), 제2 오목부(105b), 및 제4 오목부(117)가 개구된다.
도 6j를 참조하면, 제1 메모리막(ML1) 및 제2 메모리막(ML2)을 형성한다. 제1 메모리막(ML1)은 도 6i에 도시된 제2 오목부(105b), 제3 개구부들(OP3) 및 제1 홀들(145a)의 표면들을 따라 연장된다. 제2 메모리막(ML2)은 제4 오목부(117), 제2 홀들(145b), 및 제4 개구부들(OP4)의 표면들을 따라 연장된다. 제1 메모리막(ML1) 및 제2 메모리막(ML2) 각각은 전하 차단막, 데이터 저장막 및 터널 절연막을 포함할 수 있다. 데이터 저장막은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이외에도, 데이터 저장막은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 전하 차단막은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
이어서, 도 6i에 도시된 제2 오목부(105b), 제3 개구부들(OP3) 및 제1 홀들(145a)의 내부를 채우고 제1 메모리막(ML1) 상에 배치된 제1 채널막(CH1), 및 제4 오목부(117), 제2 홀들(145b), 및 제4 개구부들(OP4)을 채우고 제2 메모리막(ML2) 상에 배치된 제2 채널막(CH2)을 형성한다. 제1 및 제2 채널막들(CH1, CH2)은 실리콘 등의 반도체막으로 형성될 수 있다.
제1 채널막(CH1)은 제1 파이프 채널(P_CH1), 제1 드레인 사이드 채널(D_CH1) 및 제1 소스 사이드 채널(S_CH1)로 구분될 수 있다. 제1 파이프 채널(P_CH1)은 제1 파이프 게이트(PG1) 내부에 배치된다. 제1 드레인 사이드 채널(D_CH1)은 제1 파이프 채널(P_CH1)로부터 제2 파이프 게이트(PG2) 및 셀 적층체(140C)를 관통하도록 연장된다. 제1 소스 사이드 채널(S_CH1)은 제1 파이프 채널(P_CH1)로부터 제2 파이프 게이트(PG2) 및 셀 적층체(140C)를 관통하도록 연장되고, 제1 드레인 사이드 채널(D_CH1)에 나란하게 배치된다.
제2 채널막(CH2)은 제2 파이프 채널(P_CH2), 제2 드레인 사이드 채널(D_CH2) 및 제2 소스 사이드 채널(S_CH2)로 구분될 수 있다. 제2 파이프 채널(P_CH2)은 제2 파이프 게이트(PG2) 내부에 배치된다. 제2 파이프 채널(P_CH2)은 제1 파이프 채널(P_CH1)보다 위에 배치되고, 제1 파이프 채널(P_CH1)의 양단은 제2 파이프 채널(P_CH2)의 양단보다 측부로 돌출된다. 제2 드레인 사이드 채널(D_CH2)은 제2 파이프 채널(P_CH2)로부터 제2 파이프 게이트(PG2) 및 셀 적층체(140C)를 관통하도록 연장된다. 제2 소스 사이드 채널(S_CH2)은 제2 파이프 채널(P_CH2)로부터 제2 파이프 게이트(PG2) 및 셀 적층체(140C)를 관통하도록 연장되고, 제2 드레인 사이드 채널(D_CH2)에 나란하게 배치된다. 제2 드레인 사이드 채널(D_CH2) 및 제2 소스 사이드 채널(S_CH2)은 제1 드레인 사이드 채널(D_CH1)과 제1 소스 사이드 채널(S_CH1) 사이에 배치될 수 있다.
도 6k를 참조하면, 제2 드레인 사이드 채널(D_CH2) 및 제2 소스 사이드 채널(S_CH2) 사이에 슬릿(151)을 형성한다. 슬릿(151)은 도 6j에 도시된 셀 적층체(140C)를 관통하여, 셀 적층체(140C)를 드레인 사이드 적층체(STD) 및 소스 사이드 적층체(STS)로 분리한다. 이 후, 슬릿(151) 내부를 절연물(153)으로 채운다. 제2 드레인 사이드 채널(D_CH2) 및 제2 소스 사이드 채널(S_CH2)은 제1 드레인 사이드 채널(D_CH1) 및 제1 소스 사이드 채널(S_CH1) 사이에 배치되므로, 슬릿(151)은 제1 드레인 사이드 채널 (D_CH1) 및 제1 소스 사이드 채널(S_CH1) 사이에 배치된다고 볼 수 있다.
도 6j에 도시된 셀 적층체(140C)의 제1 물질막들 및 제2 물질막들을 구성하는 물질에 따라, 슬릿(151)을 형성하는 단계와 절연물(153)을 형성하는 단계 사이에 리플레이스 공정이 더 실시되거나, 리플레이스 공정이 생략될 수 있다.
예를 들어, 도 6g에서 상술한 제1 경우에서와 같이 제1 물질막들은 제1 절연물로 형성되고, 제2 물질막들은 희생용 제2 절연물로 형성될 수 있다. 이러한 제1 경우, 희생용 제2 절연물은 슬릿(151)을 통해 도전패턴들(CP)로 리플레이스될 수 있다. 도전패턴들(CP)은 도프트 실리콘막, 금속 실리사이드막, 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 저저항 배선을 위해 도전패턴들(CP)은 텅스텐 등의 저저항 금속으로 형성될 수 있다. 제1 물질막들은 슬릿(151)에 의해 층간 절연패턴들(ILD)로 패터닝될 수 있다.
다른 예를 들어, 도 6g에서 상술한 제2 경우에서와 같이, 제1 물질막들은 제1 절연물로 형성되고, 제2 물질막들은 도전물로 형성될 수 있다. 이러한 제2 경우에, 리플레이스 공정은 생략될 수 있다. 이 경우, 제1 물질막들은 슬릿(151)에 의해 층간 절연패턴들(ILD)로 패터닝되고, 제2 물질막들은 슬릿(151)에 의해 도전패턴들(CP)로 패터닝될 수 있다.
또 다른 예를 들어, 도 6g에서 상술한 제3 경우에서와 같이, 제1 물질막들은 희생용 도전물로 형성되고, 제2 물질막들은 게이트 도전물로 형성될 수 있다. 이러한 제3 경우에, 희생용 도전물은 슬릿(151)을 통해 층간 절연패턴들(ILD)로 리플레이스될 수 있다. 제2 물질막들은 슬릿(151)에 의해 도전패턴들(CP)로 패터닝될 수 있다.
도 6l을 참조하면, 상부 절연막(149)을 관통하는 콘택 그룹을 형성한다. 콘택 그룹은 워드 라인 콘택 플러그들(WCT), 셀렉트 콘택 플러그(SCT), 제1 내지 제3 콘택 플러그들(PL1 내지 PL3)을 포함한다. 워드 라인 콘택 플러그들(WCT)은 도전 패턴들(CP) 중 워드 라인들에 접촉되도록 연장되고, 셀렉트 콘택 플러그(SCT)는 도전 패턴들(CP) 중 소스 셀렉트 라인 또는 드레인 셀렉트 라인에 접촉되도록 연장된다. 제1 콘택 플러그(PL1)는 보조 게이트 콘택(Ca)에 접촉되도록 연장되고, 보조 게이트 콘택(Ca)을 경유하여 제1 파이프 게이트(PG1)에 전기적으로 연결될 수 있다. 제2 콘택 플러그(PL2)는 제2 파이프 게이트(PG2)에 접촉되도록 연장된다. 제3 콘택 플러그(PL3)는 페리 게이트(PEG)의 제2 상부 도전패턴(UG2)에 접촉되도록 연장된다.
상술한 본 발명의 실시 예에 따르면, 제1 채널막에 연결된 제1 파이프 게이트를 제2 파이프 게이트와는 별도로 개별 제어할 수 있다.
본 발명의 실시 예에 따르면, 제1 채널막은 제1 파이프 게이트 내에 매립된 제1 파이프 채널로부터 연장되고, 제2 채널막은 제2 파이프 게이트보다 위에 배치된 제2 파이프 게이트 내에 매립된 제2 파이프 채널로부터 연장된다. 이러한 제1 채널막 및 제2 채널막의 배열을 이용하여 제1 채널막 및 제2 채널막에 연결된 메모리 셀들의 집적도를 향상시킬 수 있다.
제1 채널막은 제2 채널막보다 길게 형성될 수 있다. 본 발명의 실시 예에 따르면, 제1 채널막에 연결된 제1 파이프 게이트를 개별적으로 제어할 수 있으므로, 제1 채널막 및 제2 채널막의 길이 차이에 따른 채널 전류 차이를 줄일 수 있다. 이에 따라, 본 발명의 실시 예는 제1 채널막 및 제2 채널막의 길이 차이에 따른 반도체 장치의 동작 특성 열화를 줄일 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 5에서 상술한 구조들을 포함할 수 있다. 예를 들어, 메모리 소자(1120)는 내부에 제1 채널막의 일부가 매립된 하부 도전막, 내부에 제2 채널막의 일부가 매립되고 하부 도전막보다 위에 배치된 상부 도전막, 상부 도전막 및 하부 도전막 사이에 배치된 절연막을 포함하는 파이프 게이트 적층체를 포함할 수 있다. 파이프 게이트 적층체의 하부 도전막 및 상부 도전막은 제1 콘택 구조 및 제2 콘택 구조에 각각 연결되고, 개별적인 신호 인가가 가능하도록 절연막을 통해 절연된다. 이에 더해, 메모리 소자(1120)는 페리 게이트를 더 포함 할 수 있다. 페리 게이트는 하부 도전막, 절연막, 및 상부 도전막이 적층된 구조로 형성되고, 파이프 게이트 적층체로부터 이격된다. 페리 게이트의 하부 도전막 및 상부 도전막은 페리 게이트의 내부에 매립된 게이트 콘택 패턴에 의해 전기적으로 연결될 수 있다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 7을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
PG1: 제1 파이프 게이트 PG2: 제2 파이프 게이트
GILc: 게이트간 절연막 MC1: 제1 메모리 셀
MC2: 제2 메모리 셀 CH1: 제1 채널막
CH2: 제2 채널막 CT1: 제1 콘택 구조
CT2: 제2 콘택 구조 CTA: 콘택 영역
Ca, Cb, 135a, 135b: 게이트 콘택 패턴
PL1, PL2, PL3: 콘택 플러그 AG: 보조 게이트
UG1, UG2: 상부 도전패턴 GILa, GILb: 더미 절연막
LG1, LG2: 하부 도전패턴 PEG: 페리 게이트
P1, P3: 수평부 P2, P4: 수직부
Sa, Sb, Sc: 제어신호 CU1, CU2: 컷팅구조
ILD: 층간 절연패턴 CP: 도전패턴
P_CH1, P_CH2: 파이프 채널 D_CH1, D_CH2: 드레인 사이드 채널
S_CH1, S_CH2: 드레인 사이드 채널
STD: 드레인 사이드 적층체
STS: 소스 사이드 적층체 PG: 파이프 게이트 적층체
LC: 하부 도전막 UC: 상부 도전막
CI, 113: 절연막 GST: 게이트 적층체
135c, 135d: 희생도전패턴 107a 내지 107c, 119: 매립패턴
OP1 내지 OP4: 개구부 141: 제1 물질막
143: 제2 물질막 145a, 145b: 홀

Claims (33)

  1. 제1 파이프 게이트;
    상기 제1 파이프 게이트 상에 배치되는 제2 파이프 게이트;
    상기 제1 파이프 게이트와 상기 제2 파이프 게이트 사이에 배치된 게이트간 절연막;
    상기 제2 파이프 게이트 상에 배치된 제1 메모리 셀들 및 제2 메모리 셀들;
    상기 제1 파이프 게이트 내부로부터 상기 제1 메모리 셀들을 향해 연장되고, 상기 제1 메모리 셀들을 직렬로 연결하는 제1 채널막;
    상기 제2 파이프 게이트 내부로부터 상기 제2 메모리 셀들을 향해 연장되고, 상기 제2 메모리 셀들을 직렬로 연결하는 제2 채널막;
    상기 제1 파이프 게이트에 연결된 제1 콘택 구조; 및
    상기 제2 파이프 게이트에 연결된 제2 콘택 구조를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 콘택 구조는
    상기 제2 파이프 게이트에 비중첩된 상기 제1 파이프 게이트의 콘택 영역에 접촉되고, 상기 제2 파이프 게이트의 상면 높이까지 연장된 제1 게이트 콘택 패턴; 및
    상기 제1 게이트 콘택 패턴 상에 배치되고, 상기 제1 게이트 콘택 패턴에 접촉된 콘택 플러그를 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제1 콘택 구조는
    상기 제1 파이프 게이트의 상기 콘택 영역 상에 배치되고, 상기 제1 게이트 콘택 패턴에 의해 관통되고, 상기 제2 파이프 게이트로부터 이격된 보조 게이트를 더 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제1 게이트 콘택 패턴은
    상기 보조 게이트를 관통하는 수직부; 및
    상기 수직부로부터 상기 보조 게이트와 상기 제1 파이프 게이트 사이의 계면을 따라 연장된 수평부를 포함하는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 보조 게이트는
    상기 제2 파이프 게이트와 동일 평면에 배치된 제1 상부 도전패턴;
    상기 게이트간 절연막과 동일 평면에 배치된 제1 더미 절연막; 및
    상기 제1 더미 절연막을 사이에 두고 상기 제1 상부 도전패턴 아래에 배치된 제1 하부 도전패턴을 포함하는 반도체 장치.
  6. 제 2 항에 있어서,
    상기 제1 파이프 게이트의 상기 콘택 영역은 상기 제2 파이프 게이트에 중첩된 상기 제1 파이프 게이트의 중첩영역에 비해 얇은 두께로 잔류하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제1 게이트 콘택 패턴은 상기 제1 파이프 게이트의 상기 중첩 영역 측벽에 접촉되도록 연장된 반도체 장치.
  8. 제 2 항에 있어서,
    상기 제1 파이프 게이트로부터 이격된 페리 게이트를 더 포함하고,
    상기 페리 게이트는,
    상기 제1 파이프 게이트와 동일 평면에 배치된 제2 하부 도전패턴;
    상기 제2 하부 도전패턴 상에 배치되고, 상기 게이트간 절연막과 동일 평면에 배치된 제2 더미 절연막; 및
    상기 제2 더미 절연막 상에 배치되고, 상기 제2 파이프 게이트와 동일 평면에 배치된 제2 상부 도전패턴을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 페리 게이트에 연결된 제3 콘택 구조를 더 포함하고,
    상기 제3 콘택 구조는,
    상기 페리 게이트 내부에 매립되고, 상기 제2 하부 도전패턴과 상기 제2 상부 도전패턴을 연결하는 제2 게이트 콘택 패턴; 및
    상기 제2 상부 도전패턴 상에 배치되고, 상기 제2 상부 도전패턴에 접촉된 콘택 플러그를 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제2 게이트 콘택 패턴은
    상기 제2 하부 도전패턴 내부에 매립된 수평부; 및
    상기 수평부로부터 상기 제2 더미 절연막 및 상기 제2 상부 도전패턴을 관통하도록 연장된 수직부를 포함하는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제1 내지 제3 콘택 구조들에 서로 다른 제어 신호들이 인가되는 반도체 장치.
  12. 제1 방향을 따라 순차로 적층된 하부 도전막, 절연막 및 상부 도전막을 포함하는 게이트 적층체;
    상기 하부 도전막 내부에 매립되고, 상기 절연막 및 상기 상부 도전막을 관통하도록 상기 제1 방향을 따라 연장된 제1 채널막;
    상기 상부 도전막 내부에 매립되고, 상기 상부 도전막을 관통하도록 상기 제1 방향을 따라 연장된 제2 채널막;
    상기 상부 도전막을 관통하여 상기 상부 도전막을 보조 게이트와, 상기 제1 및 제2 채널막들에 공유되는 파이프 게이트 적층체로 분리하는 컷팅구조; 및
    상기 보조 게이트를 관통하여 상기 보조 게이트를 상기 파이프 게이트 적층체의 상기 하부 도전막에 연결하는 게이트 콘택 패턴을 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 게이트 콘택 패턴 및 상기 보조 게이트 상에 연결된 제1 콘택 플러그; 및
    상기 파이프 게이트의 상기 상부 도전막 상에 연결된 제2 콘택 플러그를 더 포함하는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 파이프 게이트 적층체 상에 배치되고, 서로 분리된 드레인 사이드 적층체 및 소스 사이드 적층체를 더 포함하고,
    상기 드레인 사이드 적층체 및 상기 소스 사이드 적층체 각각은 상기 파이프 게이트 적층체 상에 교대로 적층된 층간 절연패턴들 및 도전패턴들을 포함하고,
    상기 제1 채널막 및 상기 제2 채널막들 각각은 상기 드레인 사이드 적층체를 관통하는 드레인 사이드 채널 및 상기 소스 사이드 적층체를 관통하는 소스 사이드 채널을 포함하는 반도체 장치.
  15. 제 12 항에 있어서,
    상기 게이트 콘택 패턴은
    상기 보조 게이트를 관통하는 수직부; 및
    상기 수직부로부터 상기 보조 게이트의 하부면을 따라 연장된 수평부를 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 수평부는 상기 보조 게이트보다 측부로 돌출되어 상기 컷팅구조의 바닥면과 공면을 이루는 상면을 포함하는 반도체 장치.
  17. 제 15 항에 있어서,
    상기 컷팅구조는 상기 수평부 상에 배치된 상기 하부 도전막의 일부를 관통하는 반도체 장치.
  18. 제1 방향을 따라 순차로 적층된 하부 도전막, 절연막 및 상부 도전막을 포함하는 게이트 적층체;
    상기 하부 도전막 내부에 매립되고, 상기 절연막 및 상기 상부 도전막을 관통하도록 상기 제1 방향을 따라 연장된 제1 채널막;
    상기 상부 도전막 내부에 매립되고, 상기 상부 도전막을 관통하도록 상기 제1 방향을 따라 연장된 제2 채널막;
    상기 게이트 적층체를 관통하여 상기 게이트 적층체를 페리 게이트와, 상기 제1 및 제2 채널막들에 공유되는 파이프 게이트 적층체로 분리하는 페리 컷팅구조; 및
    상기 페리 게이트 내부에 매립되고, 상기 페리 게이트 구조의 상기 하부 도전막과 상기 상부 도전막을 연결하는 페리 게이트 콘택 패턴을 포함하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 파이프 게이트 적층체의 상기 하부 도전막 상에서 상기 상부 도전막을 관통하여 상기 상부 도전막을 보조 게이트와, 상기 제1 및 제2 채널막들에 공유되는 파이프 게이트로 분리하는 보조 컷팅구조; 및
    상기 보조 게이트를 관통하여, 상기 보조 게이트와 상기 파이프 게이트 적층체의 상기 하부 도전막을 연결하는 보조 게이트 콘택 패턴을 포함하는 반도체 장치.
  20. 제 18 항에 있어서,
    상기 페리 게이트의 상기 상부 도전막 상에 연결된 콘택 플러그를 더 포함하는 반도체 장치.
  21. 순차로 적층된 하부 도전막, 절연막 및 상부 도전막을 포함하는 게이트 적층체를 형성하는 단계;
    상기 게이트 적층체가 파이프 게이트 적층체, 보조 게이트 및 페리 게이트로 분리되도록 상기 상부 도전막, 상기 절연막, 및 상기 하부 도전막 중 적어도 하나를 관통하는 컷팅 구조들을 형성하는 단계;
    상기 파이프 게이트 적층체 내부에 배치된 제1 희생도전패턴 및 제2 희생도전패턴, 상기 보조 게이트 내부로부터 상기 파이프 게이트 적층체의 상기 하부 도전막 내부로 연장된 제1 게이트 콘택 패턴, 및 상기 페리 게이트 내부에 배치된 제2 게이트 콘택 패턴을 포함하는 매립도전그룹을 형성하는 단계;
    상기 제1 희생도전패턴 및 상기 제2 희생도전패턴을 제거하는 단계; 및
    상기 제1 희생도전패턴이 제거된 영역에 배치된 제1 채널막과 상기 제2 희생도전패턴이 제거된 영역에 배치된 제2 채널막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 게이트 적층체를 형성하는 단계는,
    상기 하부 도전막의 내부에 제1 매립패턴들을 형성하는 단계; 및
    상기 상부 도전막의 내부에 제2 매립패턴을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 제1 및 제2 매립패턴들은 상기 하부 도전막 및 상기 상부 도전막과 다른 식각률을 갖는 물질로 형성되는 반도체 장치의 제조방법.
  24. 제 22 항에 있어서,
    상기 제1 및 제2 매립패턴들은 질화막으로 형성되는 반도체 장치의 제조방법.
  25. 제 22 항에 있어서,
    상기 보조 게이트는 상기 제1 매립 패턴들 중 제1 패턴에 중첩되고,
    상기 파이프 게이트 적층체는 상기 제1 매립 패턴들 중 제2 패턴과, 상기 제2 매립 패턴을 둘러싸도록 패터닝되고,
    상기 페리 게이트는 상기 제1 매립 패턴들 중 제3 패턴을 둘러싸도록 패터닝되는 반도체 장치의 제조방법.
  26. 제 25 항에 있어서,
    상기 컷팅 구조들은 상기 보조 게이트와 상기 파이프 게이트 적층체 사이에 배치된 제1 컷팅 구조와 상기 보조 게이트와 상기 페리 게이트 사이에 배치된 제2 컷팅 구조를 포함하고,
    상기 제1 패턴은 상기 제1 및 제2 컷팅 구조들에 중첩되는 반도체 장치의 제조방법.
  27. 제 26 항에 있어서,
    상기 제1 컷팅 구조는 상기 제1 패턴 상에 한하여 형성되는 반도체 장치의 제조방법.
  28. 제 25 항에 있어서,
    상기 매립도전그룹을 형성하는 단계는
    상기 상부 도전막, 상기 절연막, 상기 하부 도전막 중 적어도 하나를 관통하여 상기 제1 매립 패턴들과, 상기 제2 매립 패턴을 노출하는 개구부들을 형성하는 단계;
    상기 개구부들을 통해 상기 제1 매립 패턴들과 상기 제2 매립 패턴을 제거하는 단계; 및
    상기 제1 및 제2 매립 패턴들이 제거된 영역들과 상기 개구부들을 매립 도전물로 채우는 단계를 포함하는 반도체 장치의 제조방법.
  29. 제 21 항에 있어서,
    상기 제1 희생도전패턴 및 상기 제2 희생도전패턴을 제거하는 단계는,
    상기 파이프 게이트 적층체 상에, 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 셀 적층체를 형성하는 단계;
    상기 셀 적층체를 관통하여 상기 제1 희생도전패턴을 노출하는 제1 홀들 및 상기 제2 희생도전패턴을 노출하는 제2 홀들을 형성하는 단계; 및
    상기 제1 홀들 및 상기 제2 홀들을 통해 상기 제1 희생도전패턴 및 상기 제2 희생도전패턴을 제거하는 단계를 포함하는 반도체 장치의 제조방법.
  30. 제 29 항에 있어서,
    상기 매립도전그룹은 상기 제1 물질막들 및 상기 제2 물질막들과 다른 식각율을 갖는 도전물로 형성된 반도체 장치의 제조방법.
  31. 제 29 항에 있어서,
    상기 제1 채널막은 상기 제1 홀들 내부로 연장되고, 상기 제2 채널막은 상기 제2 홀들 내부로 연장된 반도체 장치의 제조방법.
  32. 제 29 항에 있어서,
    상기 제1 홀들 사이 또는 상기 제2 홀들 사이에서 상기 제1 및 제2 물질막들을 관통하여 상기 제1 및 제2 물질막들을 드레인 사이드 적층체와 소스 사이드 적층체로 분리하는 슬릿을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  33. 제 21 항에 있어서,
    상기 제1 게이트 콘택 패턴 상에 배치된 제1 콘택 플러그, 상기 파이프 게이트 적층체의 상기 상부 도전막 상에 배치된 제2 콘택 플러그 및 상기 제2 게이트 콘택 패턴 상에 배치된 제3 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
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