CN109801915A - 半导体器件及其制造方法 - Google Patents

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CN109801915A CN201810743059.8A CN201810743059A CN109801915A CN 109801915 A CN109801915 A CN 109801915A CN 201810743059 A CN201810743059 A CN 201810743059A CN 109801915 A CN109801915 A CN 109801915A
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Abstract

半导体器件及其制造方法。提供了一种半导体器件及其制造方法。该半导体器件包括其中掩埋了第一沟道层的一部分的管栅堆叠结构。该半导体器件包括其中掩埋了第二沟道层的一部分的管栅堆叠结构。该半导体器件被配置成独立地控制所述第一沟道层和所述第二沟道层。

Description

半导体器件及其制造方法
技术领域
本公开的一方面可以总体上涉及半导体器件及其制造方法，并且具体地，涉及三维存储器件及其制造方法。
背景技术
三维存储器件包括能够存储数据的存储单元。三维存储器件的存储单元布置在沿着彼此交叉的第一方向和第二方向延伸的水平面上，并且沿着垂直于水平面的第三方向堆叠。三维存储器件可具有有利于半导体器件在有限区域内高度集成的结构。为了进一步提高存储单元的集成度，提出了具有各种结构的三维存储器件。由于三维存储器件的结构特征，导致三维存储器件的操作特性会劣化。因此，需要用于防止三维存储器件的操作特性劣化的各种技术。
发明内容
根据本公开的一方面，提供了一种半导体器件。该半导体器件可以包括：第一管栅；第二管栅，该第二管栅设置在所述第一管栅上；栅间绝缘层，该栅间绝缘层设置在所述第一管栅和所述第二管栅之间；第一存储单元和第二存储单元。所述第一存储单元和第二存储单元设置在所述第二管栅上。所述半导体器件可以包括：第一沟道层，该第一沟道层从所述第一管栅的内部朝向所述第一存储单元延伸；以及第二沟道层，该第二沟道层从所述第二管栅的内部朝向所述第二存储单元延伸。所述第一沟道层将所述第一存储单元串联连接，所述第二沟道层将所述第二存储单元串联连接。所述半导体器件可以包括第一接触结构，所述第一接触结构与所述第一管栅连接。所述半导体器件可以包括第二接触结构，所述第二接触结构与所述第二管栅连接。
根据本公开的一方面，提供了一种半导体器件。该半导体器件可以包括：栅堆叠结构，该栅堆叠结构包括沿着第一方向依次堆叠的下导电层、绝缘层和上导电层。所述半导体器件可以包括：第一沟道层的被掩埋在所述下导电层中的部分，所述第一沟道层沿着所述第一方向延伸以穿透所述绝缘层和所述上导电层。所述半导体器件可以包括：第二沟道层的被掩埋在所述上导电层中的部分，所述第二沟道层沿着所述第一方向延伸以穿透所述上导电层。所述半导体器件可以包括：切割结构，该切割结构穿透所述上导电层，使得所述上导电层被分成辅助栅和管栅堆叠结构，所述管栅堆叠结构被所述第一沟道层和所述第二沟道层共享。所述半导体器件可以包括：栅接触图案，该栅接触图案穿透所述辅助栅，所述栅接触图案将所述辅助栅与所述管栅堆叠结构的所述下导电层连接。
根据本公开的一方面，提供了一种半导体器件。该半导体器件可以包括：栅堆叠结构，该栅堆叠结构包括沿着第一方向依次堆叠的下导电层、绝缘层和上导电层。所述半导体器件可以包括：第一沟道层的被掩埋在所述下导电层中的部分，所述第一沟道层沿着所述第一方向延伸以穿透所述绝缘层和所述上导电层。所述半导体器件可以包括：第二沟道层的被掩埋在所述上导电层中的部分，所述第二沟道层沿着所述第一方向延伸以穿透所述上导电层。所述半导体器件可以包括：外围切割结构，该外围切割结构穿透所述栅堆叠结构，使得所述栅堆叠结构被分成外围栅(peri gate)和管栅堆叠结构，所述管栅堆叠结构被所述第一沟道层和所述第二沟道层共享。所述半导体器件可以包括：外围栅接触图案，该外围栅接触图案被掩埋在所述外围栅中，所述外围栅接触图案将所述外围栅的所述下导电层和所述上导电层连接。
根据本公开的一方面，提供了一种制造半导体器件的方法。该方法可以包括以下步骤：形成栅堆叠结构，其中，所述栅堆叠结构包括依次堆叠的下导电层、绝缘层和上导电层；形成切割结构，其中，所述切割结构穿透所述上导电层、所述绝缘层和所述下导电层中的至少一个，使得所述栅堆叠结构被分成管栅堆叠结构、辅助栅和外围栅。该方法可以包括：形成掩埋的导电组，其中，所述掩埋的导电组包括设置在所述管栅堆叠结构中的第一牺牲导电图案和第二牺牲导电图案、从所述辅助栅的内部延伸到所述管栅堆叠结构的所述下导电层的内部的第一栅接触图案和设置在所述外围栅中的第二栅接触图案。该方法可以包括：去除所述第一牺牲导电图案和所述第二牺牲导电图案。该方法可以包括：形成第一沟道层和第二沟道层，其中，所述第一沟道层设置在被去除了所述第一牺牲导电图案的区域中，并且所述第二沟道层设置在被去除了所述第二牺牲导电图案的区域中。
根据本公开的一方面，提供了一种半导体器件。该半导体器件可以包括管栅堆叠结构。所述半导体器件可以包括：第一存储串，该第一存储串包括经由第一沟道层彼此串联联接的存储单元和第一管式晶体管，所述第一管式晶体管形成在所述管栅堆叠结构和所述第一沟道层的交叉部分处。所述半导体器件可以包括：第二存储串，该第二存储串包括经由第二沟道层彼此串联联接的存储单元和第二管式晶体管，所述第二管式晶体管形成在所述管栅堆叠结构和所述第二沟道层的交叉部分处。所述半导体器件可以包括：第一接触结构和第二接触结构，该第一接触结构和第二接触结构被配置成分别独立控制所述第一管式晶体管和所述第二管式晶体管。
附图说明
图1示出了例示根据本公开的实施方式的半导体器件的立体图。
图2示出了例示图1中示出的第一区域和第二区域的互连区域的截面图。
图3示出了例示图1中示出的源侧堆叠结构、漏侧堆叠结构、第一沟道层和第二沟道层的布局的平面图。
图4A至图4C示出了例示沿着图1中示出的线“I-I”、“II-II”、“III-III”和“IV-IV”截取的截面的视图。
图5示出了例示图1、图2和图4A至图4C中的每一个中示出的下部结构的示例的截面图。
图6A至图6L示出了例示根据本公开的实施方式的半导体器件的制造方法的截面图。
图7是例示了根据本公开的实施方式的包括存储器件的存储系统的框图。
图8是例示了根据本公开的实施方式的包括存储系统的计算系统的框图。
具体实施方式
参照附图来描述本公开的实施方式的示例。然而，实施方式的示例可按照许多不同方式来实施并且不应该被理解为限于本文中阐述的实施方式的示例。确切地，提供实施方式的示例，使得对于本领域的技术人员而言，本教导是清楚且可行的。在不脱离本公开的范围的情况下，本教导的特征可用于各式各样的实施方式中，并未展示这些实施方式的全部。
在附图中，为了图示清晰起见，可夸大相对尺寸。应该理解，当一个元件被称为“在”两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者还可以存在一个或更多个中间元件。相似的参考标号始终是指相似的元件。
还要注意，“在...上”是指一个组件不仅可直接在另一个组件上，而且可通过一个中间组件或多个中间组件间接地在另一个组件上。另一方面，“直接在...上”是指在没有中间组件的情况下一个组件直接在另一个组件上。
实施方式提供了能够提高存储单元的集成度并且增强半导体器件的操作特性的半导体器件及其制造方法。
图1示出了例示根据本公开的实施方式的半导体器件的立体图。为了便于描述，在图1中未例示堆叠结构STD和STS中的每一个中包括的层间绝缘图案和狭缝绝缘层、切割结构CU1和CU2中的每一个中包括的绝缘层、被接触结构CT1至CT3穿透的绝缘层。
图2示出了例示图1中示出的第一区域A1和第二区域A2的互连区域B2的截面图。图2示出了根据图1中示出的XYZ坐标系的Y-Z平面上的截面图。
参照图1和图2，根据实施方式的半导体器件可以包括下部结构LS，下部结构LS包括第一区域A1和第二区域A2。下部结构LS可以包括绝缘层或者包括被绝缘层覆盖的外围电路。以下，将参照图5来描述下部结构LS的详细结构的示例。
第一区域A1是与存储串的栅极PG1、PG2、D_WL和S_WL交叠的区域。栅极PG1、PG2、D_WL和S_WL可以与用于传输驱动信号的接触结构CT1、CT2、WCT和SCT连接。第一区域A1可以包括单元阵列区域B1和互连区域B2。互连区域B2被限定为与接触结构CT1、CT2、WCT和SCT交叠的区域。单元阵列区域B1被限定为与存储串的沟道层CH1和CH2交叠的区域。
根据本公开的实施方式的半导体器件包括：第一沟道层CH1和第二沟道层CH2，该第一沟道层CH1和第二沟道层CH2设置在下部结构LS的单元阵列区域B1上；管栅堆叠结构PG，该管栅堆叠结构PG用于控制第一沟道层CH1和第二沟道层CH2中的至少一个；源侧堆叠结构STS，该源侧堆叠结构STS设置在管栅堆叠结构PG上；以及漏侧堆叠结构STD，该漏侧堆叠结构STD与源侧堆叠结构STS分隔开，漏侧堆叠结构STD设置在管栅堆叠结构PG上。根据本公开的实施方式的半导体器件还可以包括设置在下部结构LS的第二区域A2上的外围栅PEG。根据本公开的实施方式的半导体器件还可以包括设置在下部结构LS的第一区域A1上的辅助栅AG。
管栅堆叠结构PG、辅助栅AG和外围栅PEG中的每一个可以被配置为栅堆叠结构GST的一部分。栅堆叠结构GST可以包括设置在下部结构LS上并且沿着第一方向(Z方向)依次堆叠的下导电层LC、绝缘层C1和上导电层UC。下导电层LC和上导电层UC中的每一个可被形成为单层的导电层或者形成为两层或更多层的导电堆叠层。下导电层LC和上导电层UC中的每一个可以包括多晶硅层、金属层和金属硅化物层中的至少一个。在本公开的实施方式中，通过对栅堆叠结构GST进行构图来形成管栅堆叠结构PG、辅助栅AG和外围栅PEG，使得能够简化半导体器件的制造处理。
可以通过切割结构CU1和CU2，将栅堆叠结构GST分成管栅堆叠结构PG、辅助栅AG和外围栅PEG。切割结构CU1和CU2可以包括设置在管栅堆叠结构PG和辅助栅AG之间的辅助切割结构(或第一切割结构)CU1以及设置在管栅堆叠结构PG和外围栅PEG之间的外围切割结构(或第二切割结构)CU2。切割结构CU1和CU2中的每一个可完全穿透上导电层UC和绝缘层C1并且延伸到下导电层LC的内部。切割结构CU1和CU2中的每一个可填充有绝缘材料。
下导电层LC可通过切割结构CU1和CU2而分成管栅堆叠结构PG的第一管栅PG1、辅助栅AG的第一下导电图案LG1和外围栅PEG的第二下导电图案LG2。第二下导电图案LG2可设置在与第一管栅PG1相同的平面上。
绝缘层CI可通过切割结构CU1和CU2而分成管栅堆叠结构PG的栅间绝缘层GILc、辅助栅AG的第一虚设绝缘层GILa和外围栅PEG的第二虚设绝缘层GILb。第一虚设绝缘层GILa和第二虚设绝缘层GILb可设置在与栅间绝缘层GILc相同的平面上。
上导电层UC可通过切割结构CU1和CU2而分成管栅堆叠结构PG的第二管栅PG2、辅助栅AG的第一上导电图案UG1和外围栅PEG的第二上导电图案UG2。第一上导电图案UG1和第二上导电图案UG2可设置在与第二管栅PG2相同的平面上。
辅助栅AG的第一下导电图案LG1设置在第一上导电图案UG1下方，第一虚设绝缘层GILa插置在第一下导电图案LG1和第一上导电图案UG1之间。
根据本公开的实施方式的管栅堆叠结构PG包括第一管栅PG1、第二管栅PG2和栅间绝缘层GILc。第二管栅PG2设置在第一管栅PG1上。栅间绝缘层GILc设置在第一管栅PG1和第二管栅PG2之间。栅间绝缘层GILc不仅可以使得第二管栅PG2能够与第一管栅PG1电分离，而且可以使得第二管栅PG2能够在结构上与第一管栅PG1分离。
根据本公开的实施方式的半导体器件还可以包括栅接触图案Ca和Cb。栅接触图案Ca和Cb可以包括辅助栅接触图案(或第一栅接触图案)Ca和外围栅接触图案(或第二栅接触图案)Cb。
辅助栅接触图案Ca与第一管栅PG1接触，并且与第二管栅PG2分隔开。辅助栅接触图案Ca延伸以穿透辅助栅AG。如图2中所示，辅助栅接触图案Ca可以包括穿过辅助栅AG的第一垂直部P2和从第一垂直部P2沿着辅助栅AG的下表面延伸的第一水平部P1。第一水平部P1可以被形成为宽度比辅助栅AG的宽度宽。辅助栅接触图案Ca将第一管栅PG1和辅助栅AG电连接。
外围栅接触图案Cb被掩埋在外围栅PEG中。如图2中所示，外围栅接触图案Cb可以包括第二水平部P3和第二垂直部P4，第二水平部P3被掩埋在第二下导电图案LG2中，第二垂直部P4从第二水平部P3延伸以穿透第二虚设绝缘层GILb和第二上导电图案UG2。第二水平部P3可以被形成为宽度比外围栅PEG的宽度窄。第二垂直部P4可以设置在第二水平部P3的两端处。第二水平部P3和第二垂直部P4的形状和数目可以被不同地设计和修改。外围栅接触图案Cb将第二下导电图案LG2和第二上导电图案UG2电连接。
管栅堆叠结构PG的第一管栅PG1可以包括与第二管栅PG2交叠的交叠区域OLA，并且可以包括不与第二管栅PG2交叠的接触区域CTA。辅助栅接触图案Ca的第一水平部P1可以与第一管栅PG1的接触区域CTA接触，并且辅助栅接触图案Ca的第一垂直部P2可以延伸达到第二管栅PG2的顶表面的高度。
辅助栅AG设置在第一管栅PG1的接触区域CTA上，并且与第二管栅PG2分隔开。第一水平部P1在辅助栅AG和第一管栅PG1之间延伸。第一管栅PG1的接触区域CTA的与第一水平部P1交叠的部分的厚度D1可以被形成得比第一管栅PG1的交叠区域OLA的厚度D2薄。
辅助栅接触图案Ca的第一水平部P1可以比辅助栅AG横向突出更远。第一水平部P1可以延伸以与第一管栅PG1的交叠区域OLA的侧壁接触。可以控制切割结构CU1和CU2中的每一个的深度，使得切割结构CU1和CU2中的每一个都不穿透比辅助栅AG横向突出更远的第一水平部P1。因此，切割结构CU1和CU2中的每一个的局部表面与第一水平部P1的顶表面形成公共表面。辅助切割结构CU1被设置成与第一水平部P1交叠，并且可以只设置在第一水平部P1上的区域中。辅助切割结构CU1可以不比第一水平部P1横向突出更远。因此，下导电层LC的在第一水平部P1下方的部分保持为第一管栅PG1。第一管栅PG1的下导电层LC朝向第一沟道层CH1延伸。外围切割结构CU2被形成为将下导电层LC分离成第一管栅PG1和外围栅PEG的第二下导电图案LG2。为此目的，外围切割结构CU2完全穿透下导电层LC的设置在第一水平部P1和外围栅接触图案Cb之间的部分。
栅接触图案Ca和Cb可以由能够用作蚀刻阻止层的导电材料形成。为此目的，栅接触图案Ca和Cb可以由与上导电层UC和下导电层LC的导电材料不同的导电材料形成。例如，栅接触图案Ca和Cb可以包括钛氮化物层(TiN)。
管栅堆叠结构PG、源侧堆叠结构STS和漏侧堆叠结构STD设置在第一区域A1上，并且可以从单元阵列区域B1延伸到互连区域B2。为了便于描述，在图1中例示了其中一个漏侧堆叠结构STD沿着+Y方向延伸的示例，但是另一个漏侧堆叠结构STD可以沿着+Y方向延伸。另外，源侧堆叠结构STS可以沿着-Y方向从单元阵列区域B1延伸到另一个互连区域。漏侧堆叠结构STD和源侧堆叠结构STD中的每一个可以在互连区域(例如，B2)中被构图成台阶结构。
参照图1，第一沟道层CH1包括比管栅堆叠结构PG沿着第一方向(Z方向)突出更远的第一管沟道P_CH1、第一源侧沟道S_CH1和第一漏侧沟道D_CH1。第一管沟道P_CH1被掩埋在第一管栅PG1中。第一源侧沟道S_CH1和第一漏侧沟道D_CH1从第一管沟道P_CH1延伸以穿透栅间绝缘层GILc和第二管栅PG2。第一源侧沟道S_CH1和第一漏侧沟道D_CH1从第一管沟道P_CH1朝向位线BL和公共源线SL延伸。
第二沟道层CH2包括比管栅堆叠结构PG沿着第一方向(Z方向)突出更远的第二管沟道P_CH2、第二源侧沟道S_CH2和第二漏侧沟道D_CH2。第二管沟道P_CH2被掩埋在第二管栅PG2中。第二源侧沟道S_CH2和第二漏侧沟道D_CH2沿着第一方向从第二管沟道P_CH2延伸以穿透第二管栅PG2。第二源侧沟道S_CH2和第一漏侧沟道D_CH2从第二管沟道P_CH2朝向位线BL和公共源线SL延伸。
第二管沟道P_CH2设置在比第一管沟道P_CH1高的位置处，并且被形成为比第一管沟道P_CH1短。因此，在本公开的实施方式中，与长度相同并且设置在同一高度处的管沟道相比，第一管沟道P_CH1和第二管沟道P_CH2可以被密集地设置。因此，在本公开的实施方式中，能够改善存储单元的集成度。
第一沟道层CH1和第二沟道层CH2中的每一个可以包括具有填充有绝缘材料的中心区域的管状半导体层，并且包围绝缘材料。另选地，第一沟道层CH1和第二沟道层CH2中的每一个可以包括掩埋半导体层，该掩埋半导体层被完全填充在孔中，该孔限定沟道层从该孔的表面到该孔的中心区域被设置的区域。另选地，第一沟道层CH1和第二沟道层CH2中的每一个可以形成在通过将掩埋半导体层和管状半导体层组合而获得的结构中。虽然在附图中未示出，但是第一沟道层CH1和第二沟道层CH2中的每一个的外壁可以被包括隧穿绝缘层、数据存储层和电荷阻挡层的三层或更多层的多层存储层包围。
第一沟道层CH1和第二沟道层CH2可以沿着位线BL的延伸方向(例如，X方向)和与位线BL的延伸方向交叉的方向(例如，+Y方向和-Y方向)交替地设置。第一沟道层CH1和第二沟道层CH2可以设置成Z字形图案。
源侧堆叠结构STS和漏侧堆叠结构STD可以通过狭缝分开。源侧堆叠结构STS和漏侧堆叠结构STD的分离结构可以根据狭缝的形状进行各种改变。
源侧堆叠结构STS被第一源侧沟道S_CH1和第二源侧沟道S_CH2穿透。源侧堆叠结构STS包括按彼此分隔开的方式堆叠的源侧字线S_WL和堆叠在源侧字线S_WL上方的至少一条源选择线SSL。源选择线SSL可以被形成为厚度等于源侧字线S_WL的厚度，或者被形成为厚度比源侧字线S_WL的厚度厚。源选择线SSL与源侧字线S_WL分隔开。源侧字线S_WL和源选择线SSL可以在包围第一源侧沟道S_CH1和第二源侧沟道S_CH2的同时沿着+Y方向和-Y方向延伸。
漏侧堆叠结构STD被第一源侧沟道D_CH1和第二漏侧沟道D_CH2穿透。漏侧堆叠结构STD包括按彼此分隔开的方式堆叠的漏侧字线D_WL和堆叠在漏侧字线D_WL上方的至少一条漏选择线DSL。漏选择线DSL与漏侧字线D_WL分隔开。漏侧字线D_WL和漏选择线DSL中的每一个可以在包围第一漏侧沟道D_CH1和第二漏侧沟道D_CH2的同时沿着+Y方向和-Y方向延伸。
源侧堆叠结构STS和漏侧堆叠结构STD可以按具有相同高度的方式形成。公共源线SL和位线BL设置在源侧堆叠结构STS和漏侧堆叠结构STD的上方。公共源线SL和位线BL按彼此分隔开的方式设置。例如，位线BL可以与公共源线SL分隔开，以设置在公共源线SL上方。
公共源线SL可以与第一源侧沟道S_CH1和第二源侧沟道S_CH2共同连接。公共源线SL可以沿着+Y方向和-Y方向延伸。
位线BL可以沿着X方向延伸。位线BL中的每一条与沿着位线BL中的每一条的延伸方向布置的第一漏侧沟道D_CH1和第二漏侧沟道D_CH2连接。位线BL可以经由位线接触插塞BCT与第一漏侧沟道D_CH1和第二漏侧沟道D_CH2连接。位线BL中的每一条可以与沿着X方向交替布置的第一漏侧沟道D_CH1和第二漏侧沟道D_CH2连接。沿着+Y方向和-Y方向交替布置的第一漏侧沟道D_CH1和第二漏侧沟道D_CH2可以与彼此不同的位线连接。
管式晶体管PT形成在第一管栅PG1和第一沟道层CH1的交叉部分、第二管栅PG2和第一沟道层CH1的交叉部分以及第二管栅PG2和第二沟道层CH2的交叉部分处。第一管栅PG1和第二管栅PG2被用作管式晶体管PT的栅极。例如，第一管栅PG1可以被用作形成在第一管栅PG1和第一沟道层CH1的交叉部分处的第一管式晶体管PT1的第一栅极，并且第二管栅PG2可以被用作形成在第二管栅PG2和第二沟道层CH2的交叉部分处的第二管式晶体管PT2的第二栅极。存储单元形成在字线D_WL和S_WL与第一沟道层CH1的交叉部分或字线D_WL和S_WL与第二沟道层CH2的交叉部分处。源选择晶体管形成在源选择线SSL和第一沟道层CH1的交叉部分或源选择线SSL和第二沟道层CH2的交叉部分处。漏选择晶体管形成在漏选择线DSL和第一沟道层CH1的交叉部分或漏选择线DSL和第二沟道层CH2的交叉部分处。因此，包括通过第一沟道层CH1串联连接的漏选择晶体管、存储单元、管式晶体管PT和源选择晶体管的第一存储串连接在一条位线BL和源线SL之间。另外，包括通过第二沟道层CH2串联连接的漏选择晶体管、存储单元、管式晶体管PT和源选择晶体管的第二存储串连接在一条位线BL和源线SL之间。可根据第一管沟道P_CH1和第二管沟道P_CH2的布置来密集地布置第一存储串和第二存储串。因此，在本公开的实施方式中，能够提高存储器件在有限空间内的集成度。
参照图2，图1中示出的源侧堆叠结构STS或漏侧堆叠结构STD包括交替堆叠在第二管栅PG2上的层间绝缘图案ILD和导电图案CP。导电图案CP可以被用作图1中描述的字线D_WL或S_W以及选择线DSL或SSL。
参照图1和图2，用作字线D_WL或S_W和选择线DSL或SSL的导电图案CP可以在互连区域B2中被构图成台阶结构。如图2中所示，互连区域B2可以被上绝缘层UID覆盖。
用作字线D_WL或S_W和选择线DSL或SSL的导电图案CP可以分别与穿透上绝缘层UID的接触插塞WCT和SCT连接。
根据本公开的实施方式的半导体器件还可以包括第一接触插塞PL1至第三接触插塞PL3。
第一接触插塞PL1设置在辅助栅接触图案Ca上，并且与辅助栅接触图案Ca接触。由于辅助栅AG保留在辅助栅接触图案Ca周围，因此能够通过辅助栅AG确保第一接触插塞PL1的接触面积。第一接触插塞PL1是第一接触结构CT1的用于向第一管栅PG1施加第一控制信号Sa的部分。第一接触结构CT1可以包括第一接触插塞PL1、辅助栅AG和辅助栅接触图案Ca。施加到第一接触结构CT1的第一接触插塞PL1的第一控制信号Sa可以经由辅助栅接触图案Ca施加到第一管栅PG1。辅助栅AG可以包围辅助栅接触图案Ca并且减小辅助栅接触图案Ca的电阻。第一接触插塞PL1的形状不限于图中示出的圆柱形形状，并且第一接触插塞PL1的数目不限于图中示出的数目。第一接触插塞PL1的形状和数目可以被不同地改变。
第二接触插塞PL2是第二接触结构CT2。第二接触插塞PL2的形状不限于图中示出的圆柱形形状，并且第二接触插塞PL2的数目不限于图中示出的数目。第二接触插塞PL2的形状和数目可以被不同地改变。第二接触结构CT2设置在第二管栅PG2上，并且与第二管栅PG2接触。施加到第二接触结构CT2的第二控制信号Sb可以只施加到第二管栅PG2。
第三接触插塞PL3设置在外围栅PEG的第二上导电图案UG2上，并且可以与第二上导电图案UG2接触。第三接触插塞PL3是第三接触结构CT3的用于向外围栅PEG施加第三控制信号Sc的部分。第三接触结构CT3可以包括第三接触插塞PL3和外围栅接触图案Cb。施加到第三接触结构CT3的第三接触插塞PL3的第三控制信号Sc可以被施加到外围栅PEG。第三接触插塞PL3的形状不限于图中示出的圆柱形形状，并且第三接触插塞PL3的数目不限于图中示出的数目。第三接触插塞PL3的形状和数目可以被不同地改变。
根据本公开的上述实施方式，可以将互不相同的第一控制信号Sa至第三控制信号Sc施加到第一接触结构CT1至第三接触结构CT3。
可以通过施加到管栅堆叠结构PG的第一管栅PG1的第一控制信号Sa来独立地控制被管栅堆叠结构PG共享的第一沟道层CH1和第二沟道层CH之中的第一沟道层CH1。第二沟道层CH2与第一管栅PG1绝缘，并且与第一控制信号Sa的控制相隔离。
图3示出了例示图1中示出的源侧堆叠结构、漏侧堆叠结构、第一沟道层和第二沟道层的布局的平面图。
参照图3，第一管沟道P_CH1和第二管沟道P_CH2按矩阵方式布置。第一管沟道P_CH1和第二管沟道P_CH2可以沿着X方向交替地布置。第一管沟道P_CH1和第二管沟道P_CH2可以沿着Y方向交替地布置。
以不同长度形成并且设置在不同高度处的第一管沟道P_CH1和第二管沟道P_CH2沿着X方向和Y方向交替地布置。第一管道P_CH1和第二管道P_CH2可以通过该布置密集地设置，并因此能够提高存储器件的集成度。沿着Y方向布置的第一管沟道P_CH1和第二管沟道P_CH2可以彼此交叠。
漏侧堆叠结构STD在包围第一漏侧沟道D_CH1和第二漏侧沟道D_CH2的同时沿着Y方向延伸。源侧堆叠结构STS在包围第一源侧沟道S_CH1和第二源侧沟道S_CH2的同时沿着Y方向延伸。
漏侧堆叠结构STD可以包围至少一条线的第一漏侧沟道D_CH1和至少一条线的第二漏侧沟道D_CH2。
漏侧堆叠结构STD和源侧堆叠结构STS彼此分隔开。
源侧堆叠结构STS可以被形成为宽度比漏侧堆叠结构STD的宽度宽。例如，源侧堆叠结构STS可以包围两条线的第一源侧沟道S_CH1和两条线的第二源侧沟道S_CH2。第一管沟道P_CH1、第二管沟道P_CH2、源侧堆叠结构STS和漏侧堆叠结构STD的布局不限于图中示出的示例，并且可以被不同地修改。
图4A至图4C示出了例示沿着图1中示出的线“I-I”、“II-II”、“III-III”和“IV-IV”截取的截面的视图。图4A示出沿着图1中示出的线“I-I”或“II-II”截取的截面图。图4B示出沿着图1中示出的线“III-III”截取的截面图。图4C示出沿着图1中示出的线“IV-IV”截取的截面图。
参照图4A至图4C，根据本公开的实施方式的半导体器件包括依次堆叠在下部结构LS上的第一管栅PG1、栅间绝缘层GILc和第二管栅PG2，如图1和图2中所描述。另外，层间绝缘图案ILD和导电图案CP交替地堆叠在第二管栅PG2上。层间绝缘图案ILD和导电图案CP可以构成源侧堆叠结构STS或者构成漏侧堆叠结构STD。漏侧堆叠结构STS和漏侧堆叠结构STD彼此分隔开，在它们之间插置狭缝SI。第一沟道层CH1和第二沟道层CH2的外壁可以分别被第一多层存储层ML1和第二多层存储层ML2包围。
参照图4A，第一沟道层CH1穿透源侧堆叠结构STS或漏侧堆叠结构STD并且向下延伸到第一管栅PG1的内部。第二沟道层CH2穿透源侧堆叠结构STS或漏侧堆叠结构STD并且向下延伸到第二管栅PG2的内部。第二沟道层CH2的底表面被设置成高于第二管栅PG2的底表面。也就是说，第二管栅PG2保留在第二沟道层CH2和栅间绝缘层GILc之间。
根据本公开的实施方式的第一沟道层CH1的长度被形成为比第二沟道层CH2的长度长。可以通过独立控制图2中描述的第一控制信号Sa和第二控制信号Sb来减小因第一沟道层CH1和第二沟道层CH2之间的长度差而引起的沟道电流差。
参照图4B，第一存储单元MC1、第一源选择晶体管SST1和第一漏选择晶体管DST1形成在设置在第二管栅PG2上的导电图案CP和第一沟道层CH1的交叉部分处。第一沟道层CH1从第一管栅PG1的内部朝向第一存储单元MC1、第一源选择晶体管SST1和第一漏选择晶体管DST1延伸。第一沟道层CH1将第一存储单元MC1、第一源选择晶体管SST1和第一漏选择晶体管DST1串联连接。
参照图4C，第二存储单元MC2、第二源选择晶体管SST2和第二漏选择晶体管DST2形成在设置在第二管栅PG2上的导电图案CP和第二沟道层CH2的交叉部分处。第二沟道层CH2从第二管栅PG2的内部朝向第二存储单元MC2、第二源选择晶体管SST2和第二漏选择晶体管DST2延伸。第二沟道层CH2将第二存储单元MC2、第二源选择晶体管SST2和第二漏选择晶体管DST2串联连接。
图5示出了例示图1、图2和图4A至图4C中的每一个中示出的下部结构的示例的截面图。
参照图5，下部结构LS可以包括设置在基板SUB上的驱动晶体管PTR，以控制存储串的操作。驱动晶体管PTR可以被下绝缘层LIL覆盖。可通过平整处理使下绝缘层LIL的表面平整。下绝缘层LIL可以由多层绝缘层形成。驱动晶体管PTR可以按各种结构设置。驱动晶体管PTR可以通过布线RL和接触插塞CTR与存储串连接。布线RL和接触插塞CTR可以按各种布局设置。布线RL和接触插塞CTR可以设置在下绝缘层LIL中。
图6A至图6L是例示了根据本公开的实施方式的半导体器件的制造方法的截面图。图6A至图6L中的每一个例示了图1中示出的单元阵列区域B1、互连区域B2和第二区域A2的截面图。单元阵列区域B1的截面图同时例示了沿着X-Z平面截取的第一存储串的截面和第二存储串的截面，但是第一存储串和第二存储串可以不设置在同一X-Z平面上。互连区域B2的截面图例示了沿着Y-Z平面截取的截面。
参照图6A，在下部结构101上形成第一导电层103。下部结构101可以包括被下绝缘层覆盖的基板。下部结构101可以包括被如图5中描述的下绝缘层覆盖的多个驱动晶体管、布线和接触插塞。第一导电层103可以由诸如多晶硅层这样的导电材料形成。
随后，通过蚀刻第一导电层103，在第一导电层103中形成第一凹陷部分105a、第二凹陷部分105b和第三凹陷部分105c。第一凹陷部分105a可以设置在互连区域B2中，第二凹陷部分105b可以设置在单元阵列区域B1中，并且第三凹陷部分105c可以设置在第二区域A2中。
此后，用第一掩埋图案107a、107b和107c填充第一凹陷部分105a、第二凹陷部分105b和第三凹陷部分105c。第一掩埋图案107a、107b和107c包括填充在第一凹陷部分105a中的第一图案107a、填充在第二凹陷部分105b中的第二图案107b和填充在第三凹陷部分105c中的第三图案107c。第一掩埋图案107a、107b和107c可以由蚀刻速率与第一导电层103以及在后续处理中形成的第二导电层至第四导电层的蚀刻速率不同的材料形成。例如，第一掩埋图案107a、107b和107c可以由氮化物层形成。
参照图6B，在第一导电层103上形成覆盖第一掩埋图案107a、107b和107c的第二导电层111。第二导电层111可以由诸如多晶硅这样的导电材料形成。因此，形成其中掩埋有第一掩埋图案107a、107b和107c的下导电层LC。
此后，在下导电层LC上形成绝缘层113。绝缘层113可以由各种绝缘材料形成。例如，绝缘层113可以由硅氧化物层形成。随后，在绝缘层113上形成第三导电层115。第三导电层115可以由诸如多晶硅层这样的导电材料形成。
接连地，通过蚀刻第三导电层115，在第三导电层115中形成第四凹陷部分117。第四凹陷部分117设置在单元阵列区域B1中。第四凹陷部分117填充有第二掩埋图案119。第二掩埋图案119可以由蚀刻速率与第一导电层103、第二导电层111和第三导电层115以及在后续处理中形成的第四导电层的蚀刻速率不同的材料形成。例如，第二掩埋图案119可以由与第一掩埋图案107a、107b和107c相同的材料形成。更具体地，第二掩埋图案119可以由氮化物层形成。
参照图6C，在第三导电层115上形成覆盖第二掩埋图案119的第四导电层121。第四导电层121可以由诸如多晶硅这样的导电材料形成。因此，形成其中掩埋有第二掩埋图案119的上导电层UC。
根据图6A至图6C中描述的处理，在下部结构101上形成栅堆叠结构GST。栅堆叠结构GST包括依次堆叠的下导电层LC、绝缘层113和上导电层UC，并且具有掩埋在其中的第一掩埋图案107a、107b和107c以及第二掩埋图案119。
参照图6D，形成切割结构CU1和CU2，切割结构CU1和CU2将图6C中示出的栅堆叠结构GST分离成管栅堆叠结构PG、辅助栅AG和外围栅PEG。
形成切割结构CU1和CU2可以包括：通过蚀刻包括第三导电层115和第四导电层121的上导电层和包括第一导电层103和第二导电层111的下导电层中的至少一个来形成分离区域；以及用绝缘材料131填充分离区域。第一掩埋图案107a、107b和107c的蚀刻速率与第一导电层103、第二导电层111、第三导电层115和第四导电层121的蚀刻速率不同。因此，第一掩埋图案107a、107b和107c能够在蚀刻用于形成分离区域的第一导电层103、第二导电层111、第三导电层115和第四导电层121的处理中用作蚀刻阻止层。
切割结构CU1和CU2可以包括用于分离管栅堆叠结构PG和辅助栅AG的辅助切割结构CU1和用于分离辅助栅AG和外围栅PEG的外围切割结构CU2。辅助切割结构CU1可以与第一掩埋图案107a、107b和107c当中的第一图案107a交叠。特别地，辅助切割结构CU1可以只设置在第一图案107a上。外围切割结构CU2的一部分可以与第一图案107a交叠。外围切割结构CU2的其它部分可以延伸到第一图案107a和第三图案107c之间的区域。与第一图案107a交叠的辅助切割结构CU1和外围切割结构CU2的与第一图案107a交叠的部分没有穿透第一图案107a。第一图案107a下方的第一导电层103未被切割结构CU1和CU2切割，而是可以保留作为管栅堆叠结构PG的一部分。第一图案107a和第三图案107c之间的第一导电层103被外围切割结构CU2穿透。因此，第一导电层103可以被分成与第一图案107a交叠的第一管栅PG1和与第一管栅PG1分隔开的外围栅PEG的第二下导电图案LG2。
辅助栅AG可以被配置有保留在切割结构CU1和CU2之间的第二导电层111、绝缘层113、第三导电层115和第四导电层121。保留在切割结构CU1和CU2之间的第二导电层111被限定为辅助栅AG的第一下导电图案LG1，并且保留在切割结构CU1和CU2之间的第三导电层115和第四导电层121被限定为辅助栅AG的第一上导电图案UG1。辅助栅AG与第一图案107a交叠。
管栅堆叠结构PG被构图为包围第一掩埋图案107a、107b和107c以及第二掩埋图案119当中的第二图案107b。管栅堆叠结构PG包括通过辅助切割结构CU1与辅助栅AG隔离的第一管栅PG1、绝缘层113和第二管栅PG2。第一管栅PG1可以被配置有通过辅助切割结构CU1与辅助栅AG的第一下导电图案LG1隔离的第二导电层111和通过外围切割结构CU2与外围栅PEG隔离的第一导电层103。第一管栅PG1的第一导电层103延伸以与第一管栅PG1的第二导电层111交叠并且与第一图案107a交叠。第二图案107b被掩埋在第一管栅PG1中。第二管栅PG2可以被配置有通过辅助切割结构CU1与辅助栅AG的第一上导电图案UG1隔离的第三导电层115和第四导电层121。第二掩埋图案119被掩埋在第二管栅PG2中。
外围栅PEG被构图为包围第一掩埋图案107a、107b和107c当中的第三图案107c。外围栅PEG包括通过外围切割结构CU2与辅助栅AG和第一管栅PG1的第一导电层103隔离的第二下导电图案LG2、绝缘层113和第二上导电图案UG2。第二下导电图案LG2可以包括第一导电层103和第二导电层111。第二下导电图案LG2通过外围切割结构CU2与第一管栅PG1的第一导电层103和辅助栅AG的第一下导电图案LG1隔离。第三图案107c被掩埋在第二下导电图案LG2中。第二上导电图案UG2可以包括第三导电层115和第四导电层121。第二上导电图案UG2通过外围切割结构CU2与辅助栅AG的第一上导电图案UG1隔离。
管栅堆叠结构PG、辅助栅AG以及第一导电层103、第二导电层111、第三导电层151和第四导电层121和外围栅PEG的绝缘层113中的至少一个被开口OP1至OP4穿透。开口OP1至OP4包括暴露第一图案107a的第一开口OP1、暴露第三图案107c的第二开口OP2、暴露第二图案107b的第三开口OP3以及暴露第二掩埋图案119的第四开口OP4。
可以通过蚀刻辅助切割结构CU1和外围切割结构CU2之间的辅助栅AG来形成第一开口OP1。第一开口OP1因穿透辅助栅AG而暴露第一图案17a。第一图案107a可以在辅助栅AG正被蚀刻的同时用作蚀刻阻止层。
可以形成一个或两个或更多个第二开口OP2。可以通过蚀刻外围栅PEG来形成第二开口OP2。第二开口OP2因穿透外围栅PEG的第二上导电图案UG2、绝缘层103和第二下导电图案LG2的第二导电层111而暴露第三图案107c。第三图案107c可以在外围栅PEG的第二上导电图案UG2、绝缘层103和第二下导电图案LG2的第二导电层111正被蚀刻的同时用作蚀刻阻止层。
第三开口OP3可以与第二图案107b的两端交叠。可以通过蚀刻管栅堆叠结构PG来形成第三开口OP3。第三开口OP3因穿透第二管栅PG2、绝缘层103和第一管栅PG1的第二导电层111而暴露第二图案107b。第二图案107b可以在第二管栅PG2、绝缘层103和第一管栅PG1的第二导电层111正被蚀刻的同时用作蚀刻阻止层。
第四开口OP4可以与第二掩埋图案119的两端交叠。可以通过蚀刻管栅堆叠结构PG来形成第四开口OP4。第四开口OP4因穿透第二管栅PG2的第四导电层121而暴露第二掩埋图案119。第二掩埋图案119可以在第二管栅PG2的第四导电层121正被蚀刻的同时用作蚀刻阻止层。
参照图6E，通过开口OP1至OP4，去除图6D中示出的第一掩埋图案107a至107c和第二掩埋图案119。因此，第一凹陷部分105a、第二凹陷部分105b、第三凹陷部分105c和第四凹陷部分117敞开。
参照图6F，图6E中示出的开口OP1至OP4、第一凹陷部分105a、第二凹陷部分105b、第三凹陷部分105c和第四凹陷部分117被填充有掩埋的导电材料。掩埋的导电材料可以由蚀刻速率与在后续处理中形成的第一材料层和第二材料层的蚀刻速率不同的材料形成。例如，掩埋的导电材料可以由钛氮化物层(TiN)形成。可以使掩埋的导电材料平整，使得第二管栅PG2的顶表面、辅助栅AG的顶表面和外围栅PEG的顶表面被暴露。通过上述一系列处理，形成掩埋的导电组，该掩埋的导电组包括第一栅接触图案135a、第二栅接触图案135b、第一牺牲导电图案135c和第二牺牲导电图案135d。
第一牺牲导电图案135c和第二牺牲导电图案135d设置在管栅堆叠结构PG中。更具体地，第一牺牲导电图案135c是填充在图6E中示出的第三开口OP3和第二凹陷部分105b中的图案。第一牺牲导电图案135c穿透第二管栅PG2和绝缘层113，并且延伸到第一管栅PG1的内部。第二牺牲导电图案135d是填充在图6E中示出的第四开口OP4和第四凹陷部分117中的图案。第二牺牲导电图案135d设置在第二管栅PG2中，并且被形成为比第一牺牲导电图案135c短。
第一栅接触图案135a是辅助栅接触图案Ca，并且从辅助栅AG的内部延伸到管栅堆叠结构PG的第一管栅PG1的内部。更具体地，辅助栅接触图案Ca是填充在图6E中示出的第一开口OP1和第一凹陷部分105a中的图案。
第二栅接触图案135b是外围栅接触图案Cb，并且设置在外围栅PEG中。例如，外围栅接触图案Cb是填充在图6E中示出的第二开口OP2和第三凹陷部分105c中的图案。
参照图6G，在其中掩埋了第一牺牲导电图案135c和第二牺牲导电图案135d的管栅堆叠结构PG、其中掩埋了辅助栅接触图案Ca的辅助栅AG以及其中掩埋了外围栅接触图案Cb的外围栅PEG上形成初步堆叠结构140。初步堆叠结构140包括交替堆叠的第一材料层141和第二材料层143。
第二材料层141可以由与第一材料层143的材料不同的材料形成。
在第一种情况下，第一材料层141可以由第一绝缘材料形成，并且第二材料层143可以由用于牺牲层的第二绝缘材料形成，该第二绝缘材料的蚀刻速率与第一材料层141的蚀刻速率不同。第一绝缘材料可以从能够用作层间绝缘层的各种材料当中选择。例如，第一绝缘材料可以包括氧化硅层。第二绝缘材料可以从与第一绝缘材料在蚀刻速率方面具有大的差异的各种材料当中选择。例如，第二绝缘材料可以包括氮化硅层。
在第二种情况下，第一材料层141可以由上述的第一绝缘材料形成，并且第二材料层143可以由导电材料形成。导电材料可以包括掺杂硅层、金属硅化物层和金属层中的至少一种。为了实现低电阻布线，可以使用诸如钨这样的低电阻材料作为导电材料。
在第三种情况下，第二材料层143可以由栅导电材料形成，并且第一材料层141可以由蚀刻速率与第二绝缘材料143的蚀刻速率不同的牺牲导电材料形成。栅导电材料可以包括掺杂硅层、金属硅化物层和金属层中的至少一种。牺牲导电材料可以从与栅导电材料在蚀刻速率方面具有大的差异的各种材料当中选择。例如，栅导电材料可以由掺杂硅层形成，并且牺牲导电材料可以由未掺杂硅层形成。
参照图6H，通过蚀刻初步堆叠结构140来形成单元堆叠结构140C。单元堆叠结构140C设置在第二管栅PG2上。单元堆叠结构140C的端部可以被构图成台阶结构SWS。随后，形成覆盖台阶结构SWS并具有平坦表面的上绝缘层149。单元堆叠结构140C可以被构图成使得第二管栅PG2、辅助栅AG和外围栅PEG的端部被暴露。
随后，通过蚀刻单元堆叠结构140C来形成穿透第一材料层141和第二材料层143的孔145a和145b。孔145a和145b可以包括暴露第一牺牲导电图案135c的第一孔145a和暴露第二牺牲导电图案135d的第二孔145b。第一孔145a可以被构图成暴露第一牺牲导电图案135c的两端，并且第二孔145b可以被构图成暴露第二牺牲导电图案135d的两端。
参照图6I，通过第一孔145a和第二孔145b去除图6H中示出的第一牺牲导电图案135c和第二牺牲导电图案135d。因此，第三开口OP3、第四开口OP4、第二凹陷部分105b和第四凹陷部分117敞开。
参照图6J，形成第一存储层ML1和第二存储层ML2。第一存储层ML1沿着图6I中示出的第二凹陷部分105b、第三开口OP3和第一孔145a的表面延伸。第二存储层ML2沿着图6I中示出的第四凹陷部分117、第二孔145b和第四开口OP4的表面延伸。第一存储层ML1和第二存储层ML2中的每一个可以包括电荷阻挡层、数据存储层和隧穿绝缘层。数据存储层可以由各种材料形成。例如，数据存储层可以由其中能够捕获电荷的氮化物层形成。另外，数据存储层可以包含硅、相变材料、纳米点等。电荷阻挡层可以包含能够阻挡电荷的氧化物层。隧穿绝缘层可以由其中可获得电荷隧穿的氧化硅层形成。
随后，形成第一沟道层CH1和第二沟道层CH2。第一沟道层CH1填充在图6I中示出的第二凹陷部分105b、第三开口OP3和第一孔145a中，并且设置在第一存储层ML1上。第二沟道层CH2填充在图6I中示出的第四凹陷部分117、第二孔145b和第四开口OP4中，并且设置在第二存储层ML2上。第一沟道层CH1和第二沟道层CH2可以由诸如硅这样的半导体层形成。
第一沟道层CH1可以被分成第一管沟道P_CH1、第一漏侧沟道D_CH1和第一源侧沟道S_CH1。第一管沟道P_CH1设置在第一管栅PG1中。第一漏侧沟道D_CH1从第一管沟道P_CH1延伸以穿透第二管栅PG2和单元堆叠结构140C。第一源侧沟道S_CH1从第一管沟道P_CH1延伸以穿透第二管栅PG2和单元堆叠结构140C，并且与第一漏侧沟道D_CH1平行地设置。
第二沟道层CH2可以被分成第二管沟道P_CH2、第二漏侧沟道D_CH2和第二源侧沟道S_CH2。第二管沟道P_CH2设置在第二管栅PG2中。第二管沟道P_CH2设置在第一管沟道P_CH1的上方，第一管沟道P_CH1的两端比第二管沟道P_CH2的两端横向突出更远。第二漏侧沟道D_CH2从第二管沟道P_CH2延伸以穿透第二管栅PG2和单元堆叠结构140C。第二源侧沟道S_CH2从第二管沟道P_CH2延伸以穿透第二管栅PG2和单元堆叠结构140C，并且与第二漏侧沟道D_CH2平行地设置。第二漏侧沟道D_CH2和第二源侧沟道S_CH2可以设置在第一漏侧沟道D_CH1与第一源侧沟道S_CH1之间。
参照图6K，在第二漏侧沟道D_CH2和第二源侧沟道S_CH2之间形成狭缝151。狭缝151穿透图6J中示出的单元堆叠结构140C，并且将电池堆叠结构140C分成漏侧堆叠结构STD和源侧堆叠结构STS。此后，狭缝151被填充有绝缘材料153。由于第二漏侧沟道D_CH2和第二源侧沟道S_CH2设置在第一漏侧沟道D_CH1和第一源侧沟道S_CH1之间，因此可以看出，狭缝151设置在第一漏侧沟道D_CH1和第一源侧沟道S_CH1之间。
根据构成图6J中示出的单元堆叠结构140C的第一材料层和第二材料层的材料，可以在形成狭缝151和形成绝缘材料153之间进一步执行替换处理。另选地，可以省略替换处理。
例如，如同图6G中描述的第一种情况一样，第一材料层可以由第一绝缘材料形成，并且第二材料层可以由用于牺牲层的第二绝缘材料形成。在第一种情况下，可以通过狭缝151用导电图案CP替换用于牺牲层的第二绝缘材料。导电图案CP可以包括掺杂硅层、金属硅化物层和金属层中的至少一个。为了实现低电阻布线，导电图案CP可以由诸如钨这样的低电阻金属形成。可以通过狭缝151将第一材料层构图为层间绝缘图案ILD。
又如，如同图6G中描述的第二种情况一样，第一材料层可以由第一绝缘材料形成，并且第二材料层可以由导电材料形成。在第二种情况下，可以省略替换处理。在这种情况下，可以通过狭缝151将第一材料层构图为层间绝缘图案ILD，并且可以通过狭缝151将第二材料层构图为导电图案CP。
再如，如同图6G中描述的第三种情况一样，第一材料层可以由牺牲层的导电材料形成，并且第二材料层可以由栅导电材料形成。在第三种情况下，可以通过狭缝151用层间绝缘图案ILD替换用于牺牲层的导电材料。可以通过狭缝151将第二材料层构图为导电图案CP。
参照图6L，形成穿透上绝缘层149的接触组。该接触组包括字线接触插塞WCT、选择接触插塞SCT以及第一接触插塞PL1至第三接触插塞PL3。字线接触插塞WCT延伸以与导电图案CP当中的字线接触，并且选择接触插塞SCT延伸以与导电图案CP当中的源选择线或漏选择线接触。第一接触插塞PL1延伸以与辅助栅接触件Ca接触，并且可以经由辅助栅接触件Ca与第一管栅PG1电连接。第二接触插塞PL2延伸以与第二管栅PG2接触。第三接触插塞PL3延伸以与外围栅PEG的第二上导电图案UG2接触。
如上所述，根据本公开的实施方式，可以将与第一沟道层连接的第一管栅与第二管栅分开进行控制。
根据本公开的实施方式，第一沟道层从掩埋在第一管栅中的第一管沟道延伸，并且第二沟道层从掩埋在第二管栅中的第二管沟道延伸，设置在第二管栅上方。可以使用第一沟道层和第二沟道层的布置来提高与第一沟道层和第二沟道层连接的存储单元的集成度。
第一沟道层被形成得比第二沟道层长。根据本公开的实施方式，能够独立地控制与第一沟道层连接的第一管栅，因此能够减小由第一沟道层和第二沟道层之间的长度差异导致的沟道电流差异。因此，在本公开的实施方式中，能够使由于第一沟道层和第二沟道层之间的长度差异导致的半导体器件的操作特性劣化最小化。
图7是例示了根据本公开的实施方式的包括存储器件的存储系统的框图。
参照图7，根据本公开的实施方式的存储系统1100包括存储器件1120和存储控制器1110。
存储器件1120可以包括图1至图5中描述的结构。例如，存储器件1120可以包括管栅堆叠结构，该管栅堆叠结构包括：下导电层，在该下导电层中掩埋有第一沟道层的一部分；上导电层，在该上导电层中掩埋有第二沟道层的一部分，上导电层设置在下导电层上方；以及绝缘层，该绝缘层设置在上导电层和下导电层之间。管栅堆叠结构的下导电层和上导电层分别与第一接触结构和第二接触结构连接，并且通过绝缘层彼此绝缘，使得能够向它们独立施加信号。另外，存储器件1120还可以包括外围栅。外围栅被形成为其中下导电层、绝缘层和上导电层堆叠的结构，并且与管栅极堆叠结构分隔开。外围栅的下导电层和上导电层可以通过掩埋在外围栅中的栅接触图案而彼此电连接。
存储器件1120可以是配置有多个闪速存储芯片的多芯片封装。
存储控制器1110被配置为控制存储器件1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错码(ECC)电路1114和存储接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112对存储控制器1110的数据交换执行整体控制操作，并且主机接口1113利用用于与存储系统1100连接的主机的数据交换协议。ECC电路1114检测并纠正从存储器件1120读取的数据中包括的错误，并且存储接口1115与存储器件1120接口连接。另外，存储控制器1110还可以包括用于存储用于与主机接口连接的代码数据等的ROM。
如上所述配置的存储系统1100可以是其中存储器件1120与存储控制器1110组合的存储卡或固态盘(SSD)。例如，当存储系统1100是SSD时，存储控制器1100可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、快速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议和集成驱动电子(IDE)协议等这样的各种接口协议当中的一种来与外部装置(例如，主机)通信。
图8是例示了根据本公开的实施方式的包括存储系统的计算系统的框图。
参照图8，计算系统1200可以包括与系统总线1260电连接的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储系统1210。当计算系统1200是移动装置时，还可以包括用于向计算系统1200供应操作电压的电池。另外，还可以包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。
存储系统1210可以被配置有存储器件1212和存储控制器1211。对于一些实施方式，存储器件1212和存储控制器1211分别与图7的存储器件1120和存储控制器1110对应。
根据本公开，能够通过控制第一沟道层和第二沟道层的布置来提高存储单元的集成度。
另外，根据本公开，与第一沟道层连接的第一管栅与第二管栅绝缘，使得能够独立地控制第一管栅和第二管栅。
本文中已经公开了实施方式的示例，并且虽然采用了具体术语，但是这些术语被使用并且将只按照一般描述性含义来进行解释，而非出于限制目的。在一些情形下，如自提交本申请起本领域普通技术人员将清楚的，结合特定实施方式描述的特征、特性和/或元件可以被单独地或与结合其它实施方式描述的特征、特性和/或元件组合地使用，除非另外具体指明。因此，本领域的技术人员将要理解，可在不脱离所附的权利要求所阐述的本公开的精神和范围的情况下进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求于2017年11月16日在韩国知识产权局提交的韩国专利申请号10-2017-0153228的优先权，该韩国专利申请的全部公开以引用方式并入本文中。

Claims (37)

1.一种半导体器件，该半导体器件包括：
第一管栅；
第二管栅，该第二管栅设置在所述第一管栅上；
栅间绝缘层，该栅间绝缘层设置在所述第一管栅和所述第二管栅之间；
第一存储单元和第二存储单元，所述第一存储单元和所述第二存储单元设置在所述第二管栅上；
第一沟道层，该第一沟道层从所述第一管栅的内部朝向所述第一存储单元延伸，所述第一沟道层将所述第一存储单元串联连接；
第二沟道层，该第二沟道层从所述第二管栅的内部朝向所述第二存储单元延伸，所述第二沟道层将所述第二存储单元串联连接；
第一接触结构，该第一接触结构与所述第一管栅连接；以及
第二接触结构，该第二接触结构与所述第二管栅连接。
2.一种半导体器件，该半导体器件包括：
管栅堆叠结构；
第一存储串，该第一存储串包括经由第一沟道层彼此串联联接的存储单元和第一管式晶体管，所述第一管式晶体管形成在所述管栅堆叠结构和所述第一沟道层的交叉部分处；
第二存储串，该第二存储串包括经由第二沟道层彼此串联联接的存储单元和第二管式晶体管，所述第二管式晶体管形成在所述管栅堆叠结构和所述第二沟道层的交叉部分处；以及
第一接触结构和第二接触结构，该第一接触结构和该第二接触结构被配置成分别独立控制所述第一管式晶体管和所述第二管式晶体管。
3.根据权利要求2所述的半导体器件，
其中，所述第一接触结构与所述第一管式晶体管联接，以提供第一控制信号，并且
其中，所述第二接触结构与所述第二管式晶体管联接，以提供与所述第一控制信号不同的第二控制信号。
4.根据权利要求2所述的半导体器件，其中，所述管栅堆叠结构包括：
第一管栅，该第一管栅被用作所述第一管式晶体管的第一栅极；以及
第二管栅，该第二管栅设置在所述第一管栅上，并且被用作所述第二管式晶体管的第二栅极。
5.根据权利要求4所述的半导体器件，其中，所述管栅堆叠结构包括：
栅间绝缘层，该栅间绝缘层设置在所述第一管栅和所述第二管栅之间。
6.根据权利要求4所述的半导体器件，其中，所述第一管栅包括不与所述第二管栅交叠的接触区域，
其中，所述第一接触结构包括：
第一栅接触图案，该第一栅接触图案与所述第一管栅的所述接触区域接触，所述第一栅接触图案延伸达到所述第二管栅的顶表面的高度；以及
接触插塞，该接触插塞设置在所述第一栅接触图案上，所述接触插塞与所述第一栅接触图案接触。
7.根据权利要求6所述的半导体器件，其中，所述第一接触结构还包括设置在所述第一管栅的所述接触区域上的辅助栅，所述辅助栅被所述第一栅接触图案穿透，所述辅助栅与所述第二管栅分隔开。
8.根据权利要求7所述的半导体器件，其中，所示第一栅接触图案包括：
垂直部，该垂直部穿透所述辅助栅；以及
水平部，该水平部从所述垂直部延伸以设置在所述辅助栅和所述第一管栅之间。
9.根据权利要求7所述的半导体器件，
其中，所述管栅堆叠结构包括设置在所述第一管栅和所述第二管栅之间的栅间绝缘层，并且
其中，所述辅助栅包括：
第一上导电图案，该第一上导电图案设置在与所述第二管栅相同的平面上；
第一虚设绝缘层，该第一虚设绝缘层设置在与所述栅间绝缘层相同的平面上；以及
第一下导电图案，该第一下导电图案设置在所述第一上导电图案下方，所述第一虚设绝缘层插置在所述第一下导电图案和所述第一上导电图案之间。
10.根据权利要求6所述的半导体器件，其中，所述第一管栅包括与所述第二管栅交叠的交叠区域，
其中，所述第一管栅的所述接触区域的厚度比所述第一管栅的所述交叠区域的厚度薄。
11.根据权利要求10所述的半导体器件，其中，所述第一栅接触图案延伸以与所述第一管栅的所述交叠区域的侧壁接触。
12.根据权利要求6所述的半导体器件，
其中，所述管栅堆叠结构包括设置在所述第一管栅和所述第二管栅之间的栅间绝缘层，并且
该半导体器件还包括与所述第一管栅分隔开的外围栅，
其中，所述外围栅包括：
第二下导电图案，该第二下导电图案设置在与所述第一管栅相同的平面上；
第二虚设绝缘层，该第二虚设绝缘层设置在所述第二下导电图案上，所述第二虚设绝缘层设置在与所述栅间绝缘层相同的平面上；以及
第二上导电图案，该第二上导电图案设置在所述第二虚设绝缘层上，所述第二上导电图案设置在与所述第二管栅相同的平面上。
13.根据权利要求12所述的半导体器件，该半导体器件还包括与所述外围栅连接的第三接触结构，
其中，所述第三接触结构包括：
第二栅接触图案，该第二栅接触图案被掩埋在所述外围栅中，所述第二栅接触图案将所述第二下导电图案和所述第二上导电图案连接；以及
接触插塞，该接触插塞设置在所述第二上导电图案上，所述接触插塞与所述第二上导电图案接触。
14.根据权利要求13所述的半导体器件，其中，所示第二栅接触图案包括：
水平部，该水平部被掩埋在所述第二下导电图案中；以及
垂直部，该垂直部从所述水平部延伸以穿透所述第二虚设绝缘层和所述第二上导电图案。
15.根据权利要求13所述的半导体器件，其中，向所述第一接触结构至所述第三接触结构施加不同的控制信号。
16.一种半导体器件，该半导体器件包括：
栅堆叠结构，该栅堆叠结构包括沿着第一方向依次堆叠的下导电层、绝缘层和上导电层；
第一沟道层的被掩埋在所述下导电层中的部分，所述第一沟道层沿着所述第一方向延伸以穿透所述绝缘层和所述上导电层；
第二沟道层的被掩埋在所述上导电层中的部分，所述第二沟道层沿着所述第一方向延伸以穿透所述上导电层；
切割结构，该切割结构穿透所述上导电层，使得所述上导电层被分成辅助栅和管栅堆叠结构，所述管栅堆叠结构被所述第一沟道层和所述第二沟道层共享；以及
栅接触图案，该栅接触图案穿透所述辅助栅，所述栅接触图案将所述辅助栅与所述管栅堆叠结构的所述下导电层连接。
17.根据权利要求16所述的半导体器件，该半导体器件还包括：
第一接触插塞，该第一接触插塞与所述栅接触图案和所述辅助栅连接；以及
第二接触插塞，该第二接触插塞与所述管栅堆叠结构的所述上导电层连接。
18.根据权利要求16所述的半导体器件，该半导体器件还包括设置在所述管栅堆叠结构上的漏侧堆叠结构和源侧堆叠结构，所述漏侧堆叠结构和所述源侧堆叠结构彼此分开，
其中，所述漏侧堆叠结构和所述源侧堆叠结构中的每一个包括层间绝缘图案和导电图案，所述层间绝缘图案和所述导电图案交替地堆叠在所述管栅堆叠结构上，
其中，所述第一沟道层和所述第二沟道层中的每一个包括穿透所述漏侧堆叠结构的漏侧沟道和穿透所述源侧堆叠结构的源侧沟道。
19.根据权利要求16所述的半导体器件，其中，所示栅接触图案包括：
垂直部，该垂直部穿透所述辅助栅；以及
水平部，该水平部从所述垂直部延伸以设置在所述辅助栅的下表面上。
20.根据权利要求19所述的半导体器件，其中，所述水平部包括顶表面，所述顶表面比所述辅助栅横向突出更远，以与所述切割结构的底表面形成公共表面。
21.根据权利要求19所述的半导体器件，其中，所述切割结构穿透所述下导电层的设置在所述水平部上的部分。
22.一种半导体器件，该半导体器件包括：
栅堆叠结构，该栅堆叠结构包括沿着第一方向依次堆叠的下导电层、绝缘层和上导电层；
第一沟道层的被掩埋在所述下导电层中的部分，所述第一沟道层沿着所述第一方向延伸以穿透所述绝缘层和所述上导电层；
第二沟道层的被掩埋在所述上导电层中的部分，所述第二沟道层沿着所述第一方向延伸以穿透所述上导电层；
外围切割结构，该外围切割结构穿透所述栅堆叠结构，使得所述栅堆叠结构被分成外围栅和管栅堆叠结构，所述管栅堆叠结构被所述第一沟道层和所述第二沟道层共享；以及
外围栅接触图案，该外围栅接触图案被掩埋在所述外围栅中，所述外围栅接触图案将所述外围栅的所述下导电层和所述上导电层连接。
23.根据权利要求22所述的半导体器件，该半导体器件还包括：
辅助切割结构，该辅助切割结构穿透所述管栅堆叠结构的所述上导电层，使得所述上导电层被分成辅助栅和管栅，所述管栅被所述第一沟道层和所述第二沟道层共享；以及
辅助栅接触图案，该辅助栅接触图案穿透所述辅助栅，所述辅助栅接触图案将所述辅助栅与所述管栅堆叠结构的所述下导电层连接。
24.根据权利要求22所述的半导体器件，该半导体器件还包括与所述外围栅的所述上导电层连接的接触插塞。
25.一种制造半导体器件的方法，该方法包括以下步骤：
形成栅堆叠结构，其中，所述栅堆叠结构包括依次堆叠的下导电层、绝缘层和上导电层；
形成切割结构，其中，所述切割结构穿透所述上导电层、所述绝缘层和所述下导电层中的至少一个，使得所述栅堆叠结构被分成管栅堆叠结构、辅助栅和外围栅；
形成掩埋的导电组，其中，所述掩埋的导电组包括设置在所述管栅堆叠结构中的第一牺牲导电图案和第二牺牲导电图案、从所述辅助栅的内部延伸到所述管栅堆叠结构的所述下导电层的内部的第一栅接触图案和设置在所述外围栅中的第二栅接触图案；
去除所述第一牺牲导电图案和所述第二牺牲导电图案；以及
形成第一沟道层和第二沟道层，其中，所述第一沟道层设置在被去除了所述第一牺牲导电图案的区域中，并且所述第二沟道层设置在被去除了所述第二牺牲导电图案的区域中。
26.根据权利要求25所述的方法，其中，形成所述栅堆叠结构的步骤包括以下步骤：
在所述下导电层中形成第一掩埋图案；以及
在所述上导电层中形成第二掩埋图案。
27.根据权利要求26所述的方法，其中，所述第一掩埋图案和所述第二掩埋图案由蚀刻速率与所述下导电层和所述上导电层的蚀刻速率不同的材料形成。
28.根据权利要求26所述的方法，其中，所述第一掩埋图案和所述第二掩埋图案由氮化物层形成。
29.根据权利要求26所述的方法，其中，所述辅助栅与所述第一掩埋图案当中的第一图案交叠，
所述管栅堆叠结构被构图为包围所述第一掩埋图案当中的第二图案并且包围所述第二掩埋图案，并且
所述外围栅被构图为包围所述第一掩埋图案当中的第三图案。
30.根据权利要求29所述的方法，其中，所述切割结构包括设置在所述辅助栅和所述管栅堆叠结构之间的第一切割结构以及设置在所述辅助栅和所述外围栅之间的第二切割结构，
其中，所述第一图案与所述第一切割结构和所述第二切割结构交叠。
31.根据权利要求30所述的方法，其中，所述第一切割结构仅形成在所述第一图案上。
32.根据权利要求29所述的方法，其中，形成所述掩埋的导电组的步骤包括以下步骤：
形成开口，其中，所述开口通过穿透所述上导电层、所述绝缘层和所述下导电层中的至少一个而暴露所述第一掩埋图案和所述第二掩埋图案；
通过所述开口去除所述第一掩埋图案和所述第二掩埋图案；以及
用掩埋导电图案填充被去除了所述第一掩埋图案和所述第二掩埋图案的区域以及所述开口。
33.根据权利要求25所述的方法，其中，去除所述第一牺牲导电图案和所述第二牺牲导电图案的步骤包括以下步骤：
在所述管栅堆叠结构上形成单元堆叠结构，其中，所述单元堆叠结构包括交替堆叠的第一材料层和第二材料层；
通过穿透所述单元堆叠结构来形成第一孔和第二孔，其中，所述第一孔暴露所述第一牺牲导电图案并且所述第二孔暴露所述第二牺牲导电图案；以及
通过所述第一孔和所述第二孔来去除所述第一牺牲导电图案和所述第二牺牲导电图案。
34.根据权利要求33所述的方法，其中，所述掩埋的导电组由蚀刻速率与所述第一材料层和所述第二材料层的蚀刻速率不同的导电材料形成。
35.根据权利要求33所述的方法，其中，所述第一沟道层延伸到所述第一孔的内部，并且所述第二沟道层延伸到所述第二孔的内部。
36.根据权利要求33所述的方法，该方法还包括以下步骤：形成狭缝，其中，所述狭缝穿透所述第一孔之间或所述第二孔之间的所述第一材料层和所述第二材料层，并且将所述第一材料层和所述第二材料层分成漏侧堆叠结构和源侧堆叠结构。
37.根据权利要求25所述的方法，该方法还包括以下步骤：形成第一接触插塞、第二接触插塞和第三接触插塞，其中，所述第一接触插塞设置在所述第一栅接触图案上，所述第二接触插塞设置在所述管栅堆叠结构的所述上导电层上，并且所述第三接触插塞设置在所述第二栅接触图案上。
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