CN109509756A - 半导体器件及其制造方法 - Google Patents

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Abstract

公开了一种半导体器件及其制造方法。该半导体器件包括：下绝缘层；栅极堆叠件，所述栅极堆叠件被设置在所述下绝缘层上方；多个支承件，所述多个支承件从所述下绝缘层朝向所述栅极堆叠件延伸；源层，所述源层被设置在所述下绝缘层与所述栅极堆叠件之间；以及沟道图案，所述沟道图案包括设置在所述源层与所述栅极堆叠件之间的连接部。

Description

半导体器件及其制造方法
技术领域
本公开的各种实施方式涉及半导体器件及其制造方法，更具体地，涉及一种三维半导体器件及其制造方法。
背景技术
半导体器件包括能够存储数据的多个存储单元晶体管。存储单元晶体管可串联联接在选择晶体管之间，由此形成存储串。众所周知的是通过将存储单元晶体管的栅极和选择晶体管的栅极垂直堆叠在基板上而实现的三维半导体器件。然而，由于增加了器件密度，因此它们的运行速度和稳定性仍然是一项挑战并且是重大研究的主题。
发明内容
本公开的一种实施方式可以提供一种半导体器件，该半导体器件包括：下绝缘层；栅极堆叠件，所述栅极堆叠件被设置在所述下绝缘层上方；多个支承件，所述多个支承件从所述下绝缘层朝向所述栅极堆叠件延伸；源层，所述源层被设置在所述下绝缘层与所述栅极堆叠件之间；以及沟道图案，所述沟道图案包括设置在所述源层与所述栅极堆叠件之间的连接部。
本公开的一种实施方式可以提供一种制造半导体器件的方法，该方法包括以下步骤：在包括第一区域和第二区域的下绝缘层上方形成源层和牺牲层；通过对所述源层和所述牺牲层进行蚀刻来形成第一开口和第二开口，所述第一开口使所述下绝缘层的所述第一区域暴露，所述第二开口使所述下绝缘层的所述第二区域暴露；用绝缘材料填充所述第一开口和所述第二开口；形成包括孔并且设置在所述牺牲层上方的堆叠件；通过经由所述孔去除所述牺牲层来使所述源层与所述堆叠件之间的水平空间敞开；以及在所述孔和所述水平空间中形成沟道层。
根据以下参照附图的详细描述，本发明的这些特征和优点以及其它特征和优点对于本发明所属领域的技术人员而言将变得显而易见。
附图说明
图1是例示根据本公开的一种实施方式的半导体器件的框图。
图2是例示根据本公开的一种实施方式的半导体器件的平面图。
图3A和图3B是例示根据本公开的一种实施方式的半导体器件的截面图。
图4是例示根据本公开的一种实施方式的半导体器件的截面图。
图5是图3A、图3B或图4所示的区域C的放大图。
图6、图7A、图7B、图7C、图8、图9A、图9B、图9C、图10、图11A、图11B、图11C、图11D和图11E是例示根据本公开的一种实施方式的制造半导体器件的方法的截面图。
图12是例示源极分离绝缘层的变形例的立体图。
图13是例示根据本公开的一种实施方式的存储系统的配置的框图。
图14是例示根据本公开的一种实施方式的计算系统的配置的框图。
具体实施方式
现在将参照附图在下文中更全面地描述示例实施方式；然而，我们注意到，本发明可按照不同的形式来实施，并且不应被解释为限于在此阐述的实施方式。相反，提供这些实施方式以使得本公开将是透彻和完整的，并且将本发明的示例性实施方式的范围充分传达给本发明的技术领域的普通技术人员。
在附图中，为了说明清楚起见，可能夸大了尺寸。将理解的是，当元件被称为“在”两个元件“之间”时，该元件可以是所述两个元件之间的唯一元件，或者也可能存在一个或更多个中间元件。
在下文中，将参照附图描述实施方式。在本文中参照作为实施方式的示意图(和中间结构)的截面图来描述实施方式。因此，作为例如制造技术和/或公差的结果的图示的形状变化是预期的。因此，实施方式不应被解释为受本文所示的区域的特定形状限制，而是可以包括例如由制造导致的形状偏差。在附图中，为了清楚起见，可能夸大了层和区域的长度和尺寸。附图中相同的附图标记表示相同的元件。
可使用诸如“第一”和“第二”这样的术语来描述各种组件，但是它们不应限制所述各种组件。这些术语仅被用于将一个组件与其它组件区分开。例如，在不脱离本公开的精神和范围的情况下，可将第一组件称为第二组件，并且可将第二组件称为第一组件等。此外，“和/或”可包括所提及组件中的任何一种或其组合。
此外，只要在句子中没有具体提及，单数形式可包括复数。此外，在本说明书中使用的“包括/包含”表示除了任何陈述的组件、步骤、操作和元件之外，还可存在一个或更多个组件、步骤、操作和元件。
还要注意的是，除非另外定义，否则本说明书中使用的包括技术和科学术语在内的所有术语具有与本领域技术人员根据本说明书通常理解的含义相同的含义。通用字典中所定义的术语应被解释为具有与在相关技术的背景下解释的含义相同的含义，而不应被解释为具有理想化的或过于正式的含义，除非在本说明书中另外明确定义。
还应注意，在本说明书中，“连接/联接”是指一个组件不仅直接联接另一部件，而且还通过中间组件间接联接另一组件。另一方面，“直接连接/直接联接”是指一个组件直接联接另一组件而没有中间组件。
本公开的各种实施方式可以提供一种具有高结构稳定性并且能够简化制造方法的三维半导体器件以及制造该半导体器件的方法。
贯穿本公开，在本发明的各个附图和实施方式中，相同的附图标记指代相同的部件。
在以下描述中，阐述了许多具体细节以便提供对本发明的透彻理解。本领域技术人员应理解，本发明也可在没有这些具体细节的一些或全部的情况下来实践。在其它情况下，没有详细描述公知处理结构和/或处理以免不必要地混淆本发明。
还应注意的是，在一些情况下，除非另有明确说明，否则如对相关领域技术人员而言显而易见的是，针对一种实施方式描述的特征或元件可以单独使用或者与另一实施方式的其它特征或元件结合使用。
图1是例示根据本公开的一种实施方式的半导体器件的框图。
参照图1，根据本公开的一种实施方式的半导体器件可包括存储单元阵列10和外围电路40。
存储单元阵列10可包括多个存储块BLK0至BLKn。存储块BLK0至BLKn中的每一个可包括多个存储串。每个存储串可包括联接在源层与位线之间的柱形式的沟道图案。多个存储单元晶体管和选择晶体管可沿着沟道图案的柱堆叠。每个存储单元晶体管可存储一位或更多位。
外围电路40可包括行解码器20和页缓冲器30。
行解码器20可通过分别从存储单元晶体管和选择晶体管的栅极延伸的字线和选择线与存储单元阵列10电联接。行解码器20可被配置为根据地址信息来选择存储块。
页缓冲器30可通过位线与存储单元阵列10电联接。页缓冲器30可被配置为选择性地对位线预充电或使用位线的电位来感测存储单元的阈值电压。
包括行解码器20和页缓冲器30的外围电路40可按照各种布局来设置。例如，外围电路40可设置在基板的不与存储单元阵列10交叠的一个区域上。在一种实施方式中，外围电路40可设置在存储单元阵列10的下方，使得外围电路40与存储单元阵列10交叠。
图2是例示根据本公开的一种实施方式的半导体器件的平面图。具体地，图2是例示存储块的一端的平面图。在图2中，虚线表示设置在栅极堆叠件GST下方的支承件IP的布局。
参照图2，半导体器件可包括：栅极堆叠件GST；沟道图案CH，其穿过栅极堆叠件GST中的每一个；多层存储层ML，其包围沟道图案CH的外表面；以及源接触线SCL，其设置在栅极堆叠件GST之间。尽管在图2中未示出，但是可在栅极堆叠件GST下方设置下绝缘层和源层，并且源接触线SCL可与源层接触。将参照图3A、图3B或图4来描述源层和下绝缘层中的每一个的结构。
如稍后将描述的，下绝缘层包括第一区域R1和第二区域R2，并且源层延伸到第一区域R1上。源层不延伸到第二区域R2上。第一区域R1可被限定为源层的交叠区域，而第二区域R2可被限定为源层的非交叠区域。
每个栅极堆叠件GST可形成存储块。栅极堆叠件GST中的每一个可在彼此相交的第一方向I和第二方向II上延伸。源接触线SCL可沿第二方向II设置在两个相邻的栅极堆叠件GST之间。沿着栅极堆叠件GST的侧壁形成的绝缘间隔物IS可使源接触线SCL与栅极堆叠件GST绝缘。源接触线SCL与源层联接。将参照图3A、图3B或图4来描述源层与源接触线SCL联接的结构。
每个堆叠件GST可包括栅极SSL、WL1至WLn、DSL1和DSL2。栅极SSL、WL1至WLn、DSL1和DSL2堆叠在第一区域R1上并且彼此间隔开。栅极可包括至少一条源极选择线SSL、多条字线WL1至WLn以及第一漏极选择线DSL1和第二漏极选择线DSL2。在图2中，为了简单起见，例示了单条字线WL1，然而，如图3A和图3B所示，通常在源极选择线SSL上堆叠多条字线WL1至WLn。源极选择线SSL可被设置为在字线WL1下方具有单层结构或者两层或更多层结构。第一漏极选择线DSL1和第二漏极选择线DSL2设置在同一平面上，并且在第二方向II上通过漏极分离绝缘层DS彼此分离。当从顶部观看时，漏极分离绝缘层DS可具有沿第一方向I延伸的细长条形状。漏极分离绝缘层DS可在第三方向III上延伸以将第一漏极选择线DSL1和第二漏极选择线DSL2分离，但是可以不穿过字线WL1至WLn和源极选择线SSL。如图3A、图3B和图4所示，第三方向III可以指与沿着第一方向I和第二方向II延伸的平面垂直相交的方向。第一漏极选择线DSL1可被设置为在字线WL1至WLn上具有单层结构或者两层或更多层结构。第二漏极选择线DSL2可被设置为在字线WL1至WLn上具有单层结构或者两层或更多层结构。
栅极SSL、WL1至WLn、DSL1和DSL2中的每一个可包括单元阵列区域CAR和接触区域CTR。栅极SSL、WL1至WLn、DSL1和DSL2中的每一个可从单元阵列区域CAR朝向接触区域CTR延伸。单元阵列区域CAR和接触区域CTR可与第一区域R1交叠。接触区域CTR可延伸到第一区域R1与第二区域R2之间的边界，或者延伸到第二区域R2的与第一区域R1相邻的一端。
栅极SSL、WL1至WLn、DSL1和DSL2可被图案化以在接触区域CTR中形成阶梯式结构。因此，栅极SSL、WL1至WLn、DSL1和DSL2中的每一个的端部可通过接触区域CTR中的阶梯式结构而暴露。
沟道图案CH可包括在单元阵列区域CAR中间隔开的多个柱PP。为了增加存储串的配置密度，柱PP可如图2所示以Z字形配置而被布置，然而，本发明不限于这种方式。每个柱PP可穿过栅极堆叠件GST。柱PP可被划分成第一组GR1和第二组GR2。第一组GR1和第二组GR2可由源极选择线SSL和字线WL1至WLn中的每一个共同控制。第一组GR1和第二组GR2可由不同的漏极选择线来控制。例如，第一组GR1可由第一漏极选择线DSL1控制，而第二组GR2可由第二漏极选择线DSL2控制。尽管在图2中未示出，但是沟道图案CH可包括连接部。连接部可联接到柱PP并且在栅极堆叠件GST与源层之间延伸。在图3A、图3B和图4中示出了沟道图案CH的连接部的结构。
由每个柱PP限定的沟道图案CH的中心区域的一部分可用封盖图案(cappingpattern)CAP填充。柱PP可被设置成不与支承件IP交叠，或者另选地，可被设置为使得柱PP的一部分与对应支承件IP交叠。支承件IP中的每一个可以是穿过源层并且联接到下绝缘层的图案。支承件IP可由绝缘材料制成。如图2所示，支承件IP可设置在以Z字形配置布置的孔中。尽管在附图中未示出，但是支承件IP中的每一个可具有在沿一个方向延伸的对应沟槽中设置的线的形式。每个支承件IP的形状和支承件IP的布局可按照各种形式改变，使得可确保沟道图案CH中的最短电流路径。
在下文中，将参照截面图更详细地描述沟道图案CH的连接部、源层、下绝缘层、支承件IP等的结构。
图3A和图3B是例示根据本公开的一种实施方式的半导体器件的截面图。图4是例示根据本公开的一种实施方式的半导体器件的截面图。图3A和图4是沿着图2中所示的线A-A’截取的截面图。图3B是沿着图2所示的线B-B’截取的截面图。图3A、图3B和图4仅示意性地例示了位线BL与沟道图案CH的柱PP之间的联接关系。图3A、图3B和图4中所示的位线BL可使用体现所示的联接关系的各种结构来实现。
参照图3A至图4，下绝缘层LIL可被划分成第一区域R1和第二区域R2。源层SL可仅设置在下绝缘层LIL的第一区域R1上，而不设置在第二区域R2上。详细地，源层SL可以不与第二区域R2交叠，并且源层SL的边缘EG1可设置在第一区域R1与第二区域R2之间的边界上。源层SL可以是用作源极区域的硅层。源层SL可以是掺杂硅层或包括掺杂硅层。在一种实施方式中，源层SL可具有包括未掺杂硅层和掺杂硅层的堆叠结构。源层SL可包含第一导电类型掺杂剂。第一导电类型掺杂剂可以是n型掺杂剂。
可在源层SL与下绝缘层LIL之间进一步形成金属层MT。金属层MT可由用于降低源层SL的电阻的低电阻金属形成。例如，金属层MT可包含钨。尽管在附图中未示出，但是可在源层SL与金属层MT之间进一步设置形成阱结构的掺杂半导体层。形成阱结构的掺杂半导体层可包括与第一导电类型掺杂剂不同的第二导电类型掺杂剂。第二导电类型掺杂剂可以是p型掺杂剂。
栅极堆叠件GST可设置在下绝缘层LIL上方。如图2所述，栅极堆叠件GST可包括单元阵列区域CAR和接触区域CTR。源层SL设置在栅极堆叠件GST与下绝缘层LIL之间。源层SL与下绝缘层LIL接触，并且与栅极堆叠件GST间隔开。
栅极堆叠件GST可包括在第三方向III上交替堆叠的栅极SSL、WL1至WLn、DSL1和DSL2以及层间绝缘层ILD。
每个层间绝缘层ILD可由诸如氧化物层之类的绝缘材料形成。每个层间绝缘层ILD可设置在沿第三方向III相邻的两个栅极之间。
栅极SSL、WL1至WLn、DSL1和DSL2可包括用作源极选择晶体管的栅极的源极选择线SSL、用作对应存储单元晶体管的栅极的字线WL1至WLn以及用作对应漏极选择晶体管的栅极的第一漏极选择线DSL1和第二漏极选择线DSL2。
在栅极SSL、WL1至WLn、DSL1和DSL2当中，设置在与源层SL相邻的最下层中的源极选择线SSL可具有包括第一导电层CP1和第二导电层CP2的堆叠结构。第一导电层CP1和第二导电层CP2中的每一个可由从各种导电材料当中选择的一种形成。例如，第一导电层CP1和第二导电层CP2中的每一个可由掺杂硅层、金属层、金属硅化物层和阻挡金属层中的至少一个制成或者包括掺杂硅层、金属层、金属硅化物层和阻挡金属层中的至少一个。
在一种实施方式中，第一导电层CP1可由能够用作蚀刻阻挡层的导电材料形成，并且第二导电层CP2可由适于形成低电阻线的导电材料形成。在这种情况下，第一导电层CP1和第二导电层CP2可由不同的导电材料形成。更详细地，用于形成第一导电层CP1的导电材料可考虑蚀刻速率来选择，以使得第一导电层CP1可在制造半导体器件的工艺期间用作蚀刻停止层。例如，第一导电层CP1可由掺杂硅层形成。第一导电层CP1可包含n型掺杂剂。第一导电层CP1可具有比第二导电层CP2相对更大的厚度，这是因为第一导电层CP1需要具有足够的厚度以使得它可以在制造工艺期间用作蚀刻停止层。第一导电层CP1的厚度可在第三方向III上大于字线WL1至WLn中的每一条的厚度。第二导电层CP2可由其电阻比第一导电层CP1的电阻低的导电材料形成。例如，第二导电层CP2可由钨层制成。虽然未示出，但是源极选择线SSL还可包括在第二导电层CP2与层间绝缘层ILD之间以及在第二导电层CP2与沟道图案CH之间延伸的阻挡金属层。可在字线WL1至WLn下方设置各自包括层间绝缘层ILD和第二导电层CP2的一组源极选择组或者两组或更多组源极选择组。
字线WL1至WLn堆叠在源极选择线SSL上并且彼此间隔开。字线WL1至WLn中的每一条可由与第二导电层CP2的导电材料相同的导电材料形成。字线WL1至WLn中的每一条还可包括阻挡金属层。
第一漏极选择线DSL1和第二漏极选择线DSL2可设置在字线WL1至WLn上方。第一漏极选择线DSL1和第二漏极选择线DSL2可设置在同一平面上。第一漏极选择线DSL1和第二漏极选择线DSL2中的每一个可在第一方向I上延伸。第一漏极选择线DSL1和第二漏极选择线DSL2可在第二方向II上彼此间隔开。第一漏极选择线DSL1和第二漏极选择线DSL2可通过在第三方向III上延伸的漏极分离绝缘层DS而彼此分离。可控制漏极分离绝缘层DS的深度，以防止漏极分离绝缘层DS穿过源极选择线SSL和字线WL1至WLn。
第一漏极选择线DSL1和第二漏极选择线DSL2中的每一个可由与第二导电层CP2的导电材料相同的导电材料形成。第一漏极选择线DSL1和第二漏极选择线DSL2中的每一个还可包括阻挡金属层。可在字线WL1至WLn上方设置各自包括层间绝缘层ILD以及在层间绝缘层ILD上设置在同一平面上的第一漏极选择线DSL1和第二漏极选择线DSL2在内的一组漏极选择组或者两组或更多组漏极选择组。
栅极SSL、WL1至WLn、DSL1和DSL2中的每一个可从单元阵列区域CAR朝向接触区域CTR延伸。栅极SSL、WL1至WLn、DSL1和DSL2可被图案化以在接触区域CTR上形成阶梯式结构SWS。由于阶梯式结构SWS，导致栅极SSL、WL1至WLn、DSL1和DSL2的各个层可被暴露。由于阶梯式结构SWS而暴露的栅极SSL、WL1至WLn、DSL1和DSL2的各个层与相应的栅极接触插塞GCT联接，以便从外围电路接收信号。每个栅极接触插塞GCT可在第三方向III上延伸。设置在阶梯式结构SWS的最下层的源极选择线SSL的侧壁可与源层SL的边缘EG1设置在同一条线上，或者可与源层SL的边缘EG1错开。
为了简化制造工艺，可通过与将源层SL和金属层MT切割的源极分离绝缘层SIL的掩模工艺相同的掩模工艺来形成用于支承栅极堆叠件GST与源层SL之间的空间而设置的支承件IP。源极分离绝缘层SIL可直接联接到下绝缘层LIL的第二区域R2。由于该工艺的特性，源极分离绝缘层SIL和支承件IP可由相同的材料形成。
通过与源极分离绝缘层SIL的掩模工艺相同的掩模工艺形成的支承件IP可附接到下绝缘层LIL的第一区域R1，并且朝向栅极堆叠件GST延伸。换句话说，支承件IP可穿过设置在栅极堆叠件GST与下绝缘层LIL之间的源层SL和金属层MT，并且直接联接到下绝缘层LIL。支承件IP由绝缘材料形成。例如，每个支承件IP可由诸如铝氧化物层或硅氧化物层之类的各种氧化物层形成。因为支承件IP由与下绝缘层LIL的绝缘材料相同种类的绝缘材料形成，所以下绝缘层LIL与支承件IP之间的附着力大于由不同种类材料制成的材料层之间的附着力。因此，与下绝缘层LIL接触的支承件IP可稳定地支承栅极堆叠件GST与源层SL之间的空间。
源极分离绝缘层SIL具有与源层SL的边缘EG1和金属层MT的边缘EG2共面的侧壁。通过与支承件IP的掩模工艺相同的掩模工艺形成的源极分离绝缘层SIL也可沿着沟道图案CH的设置在栅极堆叠件GST下方的连接部LP的侧壁延伸。
沟道图案CH沿着源层SL与栅极堆叠件GST之间的空间在第一方向I和第二方向II上延伸，并且在第三方向III上突出以穿过栅极堆叠件GST。更详细地，沟道图案CH可被划分成连接部LP和柱PP。连接部LP和柱PP可形成为其间没有界面的整体的沟道图案CH。
柱PP从连接部LP延伸以穿过栅极堆叠件GST。柱PP是被栅极堆叠件GST包围的部分，并且沿着穿过栅极堆叠件GST的孔的相应内表面延伸。柱PP设置在单元阵列区CAR中。
连接部LP设置在源层SL与栅极堆叠件GST之间的空间中，并且包围支承件IP。连接部LP将柱PP彼此联接。连接部LP沿着栅极堆叠件GST的底部、源极分离绝缘层SIL的侧壁、支承件IP的侧壁以及源层SL的上表面延伸。连接部LP从单元阵列区域CAR朝向源极分离绝缘层SIL延伸。连接部LP可具有面向源极分离绝缘层SIL的侧壁SW。
沟道图案CH可被多层存储层ML包围。多层存储层ML沿着沟道图案CH的外表面延伸。换句话说，多层存储层ML沿着柱PP和连接部LP的表面延伸。沟道图案CH可按照包围间隙填充绝缘图案FI的方式形成。
间隙填充绝缘图案FI被柱PP包围，并且延伸到源层SL与栅极堆叠件GST之间的空间并被连接部LP包围。间隙填充绝缘图案FI的高度可小于柱PP的高度。在这种情况下，封盖图案CAP可设置在每个间隙填充绝缘图案FI的顶部上。每个封盖图案CAP可被相关柱PP的上端包围。封盖图案CAP中的每一个可由包含第一导电类型掺杂剂的半导体层形成。例如，封盖图案CAP中的每一个可由掺杂有n型掺杂剂的硅层形成。每个封盖图案CAP可被用作漏极结。
封盖图案CAP可以比栅极堆叠件GST更加突出。封盖图案CAP可被上绝缘层UIL覆盖。上绝缘层UIL也可设置在栅极堆叠件GST上以覆盖阶梯式结构SWS，并且延伸以覆盖源极分离绝缘层SIL。上绝缘层UIL被栅极接触插塞GCT穿透。栅极接触插塞GCT可进一步穿过层间绝缘层ILD并且与对应的栅极接触。
每个支承件IP具有被连接部LP包围的侧表面。多层存储层ML在连接部LP与支承件IP之间延伸。
沟道图案CH的每个柱PP可联接到位线BL中的对应的一条位线。位线BL可经由穿过上绝缘层UIL的位接触插塞BCT联接到沟道图案CH的柱PP。每个位接触插塞BCT可联接到对应的封盖图案CAP。位线BL中的每一条可与穿过第一漏极选择线DSL1的柱PP中的一个和穿过第二漏极选择线DSL2的柱PP中的一个共同联接。在图3A、图3B和图4中，为了说明起见，仅示出了位线BL与位接触插塞BCT之间的对应关系。为了将位线BL与位接触插塞BCT联接，还可在它们之间设置焊盘图案和接触结构，并且可按照各种方式设计位线BL、焊盘图案和接触结构的布局。
源接触线SCL可与沟道图案CH和源层SL接触。源接触线SCL从源层SL的内部沿第三方向III延伸，使得源接触线SCL面向栅极堆叠件GST的侧壁。源接触线SCL通过设置在源接触线SCL与栅极堆叠件GST之间的绝缘间隔物IS与栅极堆叠件GST的栅极SSL、WL1至WLn、DSL1和DSL2绝缘。
源接触线SCL与沟道图案CH的连接部LP接触。沟道图案CH的连接部LP可延伸以与绝缘间隔物IS的底表面交叠。换句话说，连接部LP比栅极堆叠件GST的侧壁更向侧部突出，以与绝缘间隔物IS的底表面交叠。源接触线SCL可按照穿过连接部LP的这种方式与连接部LP接触。
源接触线SCL可突出穿过沟道图案CH的接触部LP并且部分地进入到源层SL中。源接触线SCL可包括掺杂半导体层SE和形成在掺杂半导体层SE上的金属层ME。
掺杂半导体层SE可以是与源层SL和沟道图案CH的连接部LP接触的图案，并且具有比栅极堆叠件GST的高度小的高度。掺杂半导体层SE可包含第一导电类型掺杂剂以将第一导电类型掺杂剂提供给源层SL和沟道图案CH。第一导电类型掺杂剂可以是n型掺杂剂。更详细地，掺杂半导体层SE可由n型掺杂硅层形成。
金属层ME可由低电阻金属形成以降低源接触线SCL的电阻。尽管在附图中未示出，但是可在金属层ME与掺杂半导体层SE之间进一步设置金属硅化物层。金属层ME可包含钨等。源接触线SCL还可包括沿金属层ME与绝缘间隔物IS之间的界面以及掺杂半导体层SE与金属层ME之间的界面延伸的阻挡金属层BM。阻挡金属层BM可防止金属扩散，并且可由钛氮化物层、钨氮化物层、钽氮化物层等制成或者包括钛氮化物层、钨氮化物层、钽氮化物层等。
第一导电类型掺杂剂可被分布在沟道图案CH的连接部LP的与源接触线SCL相邻的一部分中。沟道图案CH的连接部LP的包含第一导电类型掺杂剂的一部分可被用作源极结。
如图4所述，下绝缘层LIL可设置在基板SUB上以覆盖形成外围电路PERI的驱动晶体管PTR。驱动晶体管PTR可设置在下绝缘层LIL下方，使得驱动晶体管PTR与下绝缘层LIL的第一区域R1和第二区域R2中的至少一个交叠。
图5是图3A、图3B或图4所示的区域C的放大图。
参照图5，沟道图案CH可具有面向封盖图案CAP和间隙填充绝缘图案FI的内表面和被多层存储层ML包围的外表面。
多层存储层ML可包括：隧道绝缘层TI，其包围沟道图案CH；数据存储层DL，其包围隧道绝缘层TI；以及阻挡绝缘层BI，其包围数据存储层DL。数据存储层DL可存储使用由图2、图3A、图3B和图4中所示的字线WL1至WLn之间的电压差引起的福勒-诺德海姆隧穿(Fowler-Nordheim tunneling)改变的数据。对于该操作，数据存储层DL可由例如能够捕获电荷的氮化物层的各种材料形成。此外，数据存储层DL可包含硅、相变材料、纳米点等。阻挡绝缘层BI可包括能够阻挡电荷的氧化物层。隧道绝缘层TI可由硅氧化物层形成。
沟道图案CH可由例如硅层的半导体层形成。在下文中，将参照图6至图11E来描述根据本公开的一种实施方式的制造半导体器件的方法。
图6是例示形成支承件IP和源极分离绝缘层SIL的步骤的处理结果的平面图。
参照图6，可使用用于对第一堆叠件STA1进行图案化的掩模工艺来形成支承件IP和源极分离绝缘层SIL。支承件IP可分别设置在穿过第一堆叠件STA1的第一开口121H中。支承件IP或第一开口121H可按照Z字形布置间隔开。源极分离绝缘层SIL可设置在限定第一堆叠件STA1的边缘的第二开口121T中。
第一堆叠件STA1、支承件IP和源极分离绝缘层SIL可形成在下绝缘层上。在形成图4所示的外围电路PERI的驱动晶体管PTR已被设置在基板SUB上之后，可形成下绝缘层以覆盖外围电路PERI。在下文中，将参照图7A至图7C更详细地描述形成设置在下绝缘层上的第一堆叠件STA1、支承件IP和源极分离绝缘层SIL的工艺。
图7A至图7C是例示形成图6所示的支承件IP和源极分离绝缘层SIL的工艺的截面图。图7A至图7C示出了该工艺的各个步骤中沿着图6的线D-D’截取的截面图。
参照图7A，在包括第一区域R1和从第一区域R1延伸的第二区域R2的下绝缘层101上依次堆叠金属层111、源层113和牺牲层115。金属层111可由诸如钨之类的低电阻金属形成以形成低电阻线。源层113可由n型掺杂硅层形成。牺牲层115可由其蚀刻速率与源层113的蚀刻速率不同的材料层形成。更详细地，牺牲层115可由使源层113的损耗最小化并且在牺牲层115的蚀刻工艺期间选择性地可蚀刻的材料层形成。例如，牺牲层115可由钛氮化物TiN层形成。
随后，可在牺牲层115上形成掩模图案117。掩模图案117可以是通过光刻工艺形成的光致抗蚀剂图案。掩模图案117可包括限定将形成第二开口121T的区域和将形成第一开口121H的区域的开口。
然后，可通过经由将掩模图案117用作蚀刻阻挡层的蚀刻工艺对牺牲层115、源层113和金属层111进行蚀刻来形成第一堆叠件STA1。第一堆叠件STA1延伸为与下绝缘层101的第一区域R1交叠。第一堆叠件STA1被通过去除下绝缘层101的第二区域R2中的牺牲层115、源层113和金属层111而限定的第二开口121T切断。
第二开口121T可具有从下绝缘层101的第一区域R1与第二区域R2之间的边界延伸以使下绝缘层101的整个第二区域R2暴露的沟槽形状。换句话说，下绝缘层101的第二区域R2被暴露并且没有被第一堆叠件STA1覆盖。
第一堆叠件STA1被使下绝缘层101的第一区域R1暴露的第一开口121H穿透。第一开口121H中的每一个可被形成为孔形状，如图所示。尽管未示出，但是当从顶部观看时，第一开口121H中的每一个可具有沿一个方向延伸的线形状。
参照图7B，在图7A中所述的掩模图案117已被去除之后，形成绝缘层125以使得第一开口121H和第二开口121T完全被绝缘层125填充。绝缘层125可由与下绝缘层101的材料相同种类的材料形成，以增加下绝缘层101与绝缘层125之间的附着力。例如，绝缘层125可以是氧化物层。
参照图7C，通过使图7B所示的绝缘层125的表面平整而暴露牺牲层115。因此，绝缘层125作为支承件IP保留在相应的第一开口121H内部，并且也作为源极分离绝缘层SIL保留在第二开口121T内部。
如图7A至图7C所述，支承件IP通过用于形成源极分离绝缘层SIL的相同掩模工艺形成。因此，根据本公开的所述实施方式，可在没有用于制造半导体器件的附加掩模工艺的情况下形成支承件IP。此外，因为支承件IP与下绝缘层101接触，所以与支承件IP与导电材料或半导体材料接触的情况相比，支承件IP可更可靠地附接到下绝缘层101。
图8是例示通过形成阶梯式结构SWS和沟道层153的步骤提供的处理结果的平面图。
参照图8，可通过对包括多个层的第二堆叠件STA2图案化来形成阶梯式结构SWS。阶梯式结构SWS可被限定在第二堆叠件STA2的端部上，并且设置在第一区域R1与第二区域R2之间的边界上或者与第一区域R1和第二区域R2之间的边界相邻设置。
形成第二堆叠件STA2的一些层可被漏极分离绝缘层DS穿透。第二堆叠件STA2被由多层存储层151包围的沟道层153穿透。图8例示了沟道层153的多个柱PP。每个柱PP可被形成为包围对应的封盖图案157。柱PP可按照Z字形方式布置以提高半导体器件的集成度。柱PP可在漏极分离绝缘层DS的相对两侧上布置成多行。
图9A至图9C和图10是例示形成图8所示的阶梯式结构SWS和沟道层153的工艺的截面图。图9A至图9C示出了在制造工艺的各个步骤中沿着图8的线B-B’截取的截面图。图10是沿着图8中所示的线A-A’截取的截面图。
参照图9A，可在牺牲层115上形成第二堆叠件STA2。第二堆叠件STA2可包括堆叠在牺牲层115上的第一导电层127以及交替堆叠在第一导电层127上的多个第一材料层131和多个第二材料层133。第一材料层131限定将要设置栅极的区域，而第二材料层133限定将要设置层间绝缘层的区域。
第一导电层127可由与第一材料层131和第二材料层133的材料不同的材料形成。更详细地，第一导电层127可由不仅可用作栅极而且还可在随后形成狭缝的工艺期间用作蚀刻停止层的材料形成。例如，第一导电层127可由掺杂硅层形成。更详细地，第一导电层127可由包含n型掺杂剂的掺杂硅层形成。
第二材料层133可由与第一材料层131的材料不同的材料形成。第一材料层131可由牺牲绝缘材料制成，并且第二材料层133可由用于层间绝缘层的绝缘材料制成。详细地，每个第一材料层131可由硅氮化物层形成，并且每个第二材料层133可由硅氧化物层形成。
虽然在附图中未示出，但是第一材料层131可由用于图2至图4中所示的栅极SSL、WL1至WLn、DSL1和DSL2的第二导电层形成，并且第二材料层133可由用于层间绝缘层的绝缘材料形成。
在已形成第二堆叠件STA2之后，漏极分离绝缘层DS可穿过第一材料层131和第二材料层133中的一些层。漏极分离绝缘层DS可被形成为将第一漏极选择线和第二漏极选择线彼此分离。漏极分离绝缘层DS的深度可根据设计以各种方式改变。根据需要，可省略漏极分离绝缘层DS。
随后，可在第二堆叠件STA2上形成掩模图案141。掩模图案141可通过光刻工艺来图案化。掩模图案141可包括使将要限定孔145的区域暴露的开口。此后，可通过经由将掩模图案141用作蚀刻阻挡层的蚀刻工艺对第二堆叠件STA2进行蚀刻来形成暴露牺牲层115的孔145。在牺牲层115由包含金属的材料(诸如钛氮化物TiN)制成的情况下，可利用第二堆叠件STA2与牺牲层115之间的大的蚀刻速率差来将每个孔145的底部形成为具有相对较大的宽度。
孔145的中心轴可与支承件IP的中心轴错开。例如，孔145可被设置为不与支承件IP交叠。
参照图9B，经由孔145去除图9A中所示的牺牲层115。因此，水平空间147在已去除牺牲层115的区域中敞开。水平空间147联接到孔145，并且被限定在源层113与第二堆叠件STA2之间。
支承件IP的上端可被水平空间147暴露。支承件IP可支承第二堆叠件STA2，使得水平空间147的间隙被保持。因为支承件IP以高附着力附接到下绝缘层101，所以支承件可以可靠地保持水平空间147。
参照图9C和图10，多层存储层151可被形成为沿着孔145的表面、水平空间147的表面和支承件IP的暴露的侧表面延伸。形成多层存储层151的步骤可包括：首先形成阻挡绝缘层，然后在阻挡绝缘层上形成数据存储层，并且然后在数据存储层上形成隧道绝缘层。阻挡绝缘层、数据存储层和隧道绝缘层中的每一个的结构和材料与参照图5描述的结构和材料相同。
此后，沟道层153可形成在多层存储层151的表面上并且沿着孔145的表面、水平空间147的表面和支承件IP的侧表面延伸。沟道层153可被多层存储层151包围。
沟道层153可由半导体层形成。例如，沟道层153可通过沉积硅层来形成。沟道层153可被形成为没有任何内部界面的单个连续的整体层。
由沟道层153限定的每个孔145的中心区域以及水平空间147的中心区域可使用间隙填充绝缘层155来填充。间隙填充绝缘层155可被沟道层153包围。形成间隙填充绝缘层155的步骤可包括用绝缘材料填充孔145和水平空间147。可从各种材料当中选择绝缘材料层。例如，可通过使用具有流动性的材料来形成绝缘材料。在这种情况下，容易填充孔145和水平空间147。在一种实施方式中，聚硅氮烷(PSZ)可被用作具有足够流动性的材料层以填充孔145和水平空间147。在PSZ已填充孔和水平空间之后，随后可通过退火使其固化成固体材料。
形成间隙填充绝缘层155的步骤还可包括使间隙填充绝缘层155的一部分凹陷以使得间隙填充绝缘层155的高度小于沟道层153的高度的步骤。因此，间隙填充绝缘层155被沟道层153包围，并且具有比沟道层153的高度小的高度。沟道层153的暴露在间隙填充绝缘层155上的中心区域可用封盖图案157填充。封盖图案157可由包含第一导电类型掺杂剂的掺杂硅层形成。
随后，可通过对第二堆叠件STA2进行图案化来形成阶梯式结构SWS。此后，去除掩模图案。源极分离绝缘层SIL可通过阶梯式结构SWS暴露。
此后，可在第二堆叠件STA2上形成上绝缘层161以覆盖封盖图案157和阶梯式结构SWS。可使上绝缘层161的表面平整。上绝缘层161可延伸以覆盖源极分离绝缘层SIL的上表面。
图11A至图11E示出了例示形成源接触线的工艺的各个步骤的截面图。
参照图11A，通过经由在第一导电层127被暴露时停止的蚀刻工艺对参照图8、图9C和图10描述的上绝缘层161和第二堆叠件STA2进行蚀刻来形成第一穿通部165。第一导电层127由其蚀刻速率与第二堆叠件STA2的第一材料层131和第二材料层133的蚀刻速率不同的材料形成。结果，可很容易地控制第一穿通部165的深度，使得第一穿通部165穿过第一材料层131和第二材料层133而不穿过第一导电层127。为了形成第一穿通部165，可在上绝缘层161上形成使将要形成第一穿通部165的区域开口的掩模图案(未示出)。可在已形成第一穿通部165之后去除掩模图案。
在第一材料层131由牺牲绝缘材料形成的情况下，可经由第一穿通部165去除第一材料层131。因此，栅极区域167可在第二材料层133之间以及第一导电层127和与其相邻的第二材料层133之间敞开。
参照图11B，形成源接触线的工艺还可包括分别在栅极区域167中形成第二导电层171的步骤。形成第二导电层171的步骤可包括：经由第一穿通部165形成第三材料层以便用第三材料填充栅极区域167的步骤，以及从第一穿通部165去除第三材料层以使得第三材料层被分离成第二导电层171的步骤。第三材料层可以是形成第二导电层171的导电材料并且可以是具有比第一导电层127的电阻低的电阻的金属层。在形成第三材料层之前，可沿着栅极区域167的表面进一步形成铝氧化物层(未示出)。铝氧化物层可用作阻挡绝缘层。
根据参照图11A和图11B描述的前述工艺，可经由第一穿通部165用第二导电层171替换第一材料层。在一种实施方式中，在第一材料层由导电材料制成的情况下，第一材料层可通过第一穿通部165保持分离成多个栅极而不被第二导电层171替代。即，第一材料层可被图案化为栅极。
参照图11C，第一穿通部165可延伸到将第一导电层127穿透的深度。第一导电层127可通过回蚀工艺来蚀刻。从而，可使参照图2至图4描述的栅极堆叠件GST图案化。栅极堆叠件GST可被第一穿通部165分离。
随后，可在第一穿通部165的侧壁上形成绝缘间隔物173。形成绝缘间隔物173的步骤可包括首先沿着第一穿通部165的表面沉积绝缘层，然后通过回蚀工艺对绝缘层进行蚀刻。通过对绝缘层进行蚀刻，可使多层存储层151通过第一穿通部165的底部暴露。
此后，通过对经由第一穿通部165的底部暴露的多层存储层151、沟道层153和间隙填充绝缘层155进行蚀刻来形成第二穿通部175。第二穿通部175与第一穿通部165联接并且朝向源层113延伸。第二穿通部175穿过多层存储层151、沟道层153和间隙填充绝缘层155，并且使源层113暴露。
第一穿通部165和第二穿通部175限定将要设置图2所述的源接触线SCL的狭缝177。第一穿通部165和第二穿通部175也在图2所示的第一方向I上延伸。
参照图11D，可在狭缝177中形成与源层113和沟道层153联接的掺杂半导体层181。掺杂半导体层181可具有比狭缝177的高度小的高度。
掺杂半导体层181可包含第一导电类型掺杂剂。例如，第一导电类型掺杂剂可以是n型掺杂剂。详细地，掺杂半导体层181可以是n型掺杂硅层。掺杂半导体层181的第一导电类型掺杂剂可被扩散到与掺杂半导体层181接触的沟道层153和源层113中。
参照图11E，可形成金属层185。但是在形成金属层185之前，可沿着绝缘间隔物173的表面以及在掺杂半导体层181的顶表面上共形地形成阻挡金属层183。
因此，未被掺杂半导体层181和阻挡金属层183填充的狭缝177的剩余部分可被金属层185完全填充。金属层185可包含诸如钨等的金属。阻挡金属层183可包括钛氮化物层、钨氮化物层、钽氮化物层等。
包括掺杂半导体层181、阻挡金属层183和金属层185的源接触线SCL可通过上述工艺形成。
随后，可执行诸如形成穿过上绝缘层161的位接触插塞187的工艺之类的后续工艺。
图12是例示源极分离绝缘层SIL的变形例的立体图。为了描述起见，在图12中仅示出了设置在栅极堆叠件下方的结构。
参照图12，如参照图3A和图4所述，源极分离绝缘层SIL可直接联接到包括第一区域R1和第二区域R2的下绝缘层LIL。如图4所述，下绝缘层LIL设置在包括驱动晶体管PTR的基板SUB上。
驱动晶体管PTR可通过设置在基板SUB中的隔离层ISO彼此绝缘。驱动晶体管PTR中的每一个可联接到在下绝缘层LIL中形成的多层金属图案MLM。
金属层MT和MTD以及源层SL和SLD可设置在下绝缘层LIL上。源层SL和SLD可包括保留在下绝缘层LIL的第一区域R1上的单元源层SL和保留在下绝缘层LIL的第二区域R2上的虚拟源层SLD。单元源层SL和虚拟源层SLD由与参照图3A和图4描述的源层的材料相同的材料形成。
如参照图3A和图4所述，可形成金属层MT和MTD以降低源层SL和SLD的电阻。金属层MT和MTD可包括保留在下绝缘层LIL的第一区域R1上的单元金属层MT和保留在下绝缘层LIL的第二区域R2上的虚拟金属层MTD。
源极分离绝缘层SIL可具有沿着第一区域R1与第二区域R2之间的边界延伸的线的形式。这种源极分离绝缘层SIL将单元源层SL与虚拟源层SLD分离，并且将单元金属层MT与虚拟金属层MTD分离。
虚拟源层SLD和虚拟金属层MTD可保留以防止在形成源极分离绝缘层SIL的工艺期间的凹陷现象(dishing phenomenon)。
虚拟源层SLD和虚拟金属层MTD可被平行于支承件IP延伸的外围绝缘柱PIP穿透。外围绝缘柱PIP与下绝缘层LIL的上表面直接接触。
外围绝缘柱PIP可被外围接触插塞PCT穿透。外围接触插塞PCT中的每一个可延伸到下绝缘层LIL中并且联接到与其对应的多层金属图案MLM。
在本公开的实施方式中，下绝缘层LIL的第二区域R2可与虚拟源层SLD和虚拟金属层MTD交叠。
包括图12中所示的结构的半导体器件可通过对参照图6至图11E描述的工艺进行修改来形成。
详细地，为了形成图12所示的源极分离绝缘层SIL和外围绝缘柱PIP，可修改用于形成图7A中描述的第一开口和第二开口的掩模的形状。根据本公开的一种实施方式的第二开口可包括设置在下绝缘层LIL的第一区域R1和第二区域R2之间的边界上的沟槽T以及在下绝缘层LIL的第二区域R2上彼此间隔开的外围孔PH。沟槽T穿过源层并且将源层分离成单元源层SL和虚拟源层SLD。沟槽T穿过金属层并且将金属层分离成单元金属层MT和虚拟金属层MTD。随后，通过执行参照图7B和图7C描述的工艺，使源极分离绝缘层SIL和外围绝缘柱PIP与支承件IP同时形成。源极分离绝缘层SIL形成在沟槽T中，并且外围绝缘柱PIP形成在相应的外围孔PH中。
随后，可以进一步执行形成穿过相应的外围绝缘柱PIP的外围接触插塞PCT的步骤。
后续工艺与参照图8至图11E描述的工艺相同。
图13是例示根据本公开的一种实施方式的存储系统1100的配置的框图。
参照图13，根据一种实施方式的存储系统1100包括存储装置1120和存储控制器1110。
如参照图2、图3A、图3B、图4和图12所述，存储装置1120可包括与设置在源层下方的下绝缘层联接并且支承在源层与栅极堆叠件之间的支承件。重要的是，支承件可通过使用形成将源层切断的源极分离绝缘层的工艺来形成，因此不需要附加制造工艺。此外，支承件可被形成为比在现有工艺中更稳定，从而提供更强健且更不易出错的三维半导体存储器件。在一种实施方式中，存储装置1120可被实现为包括多个闪存芯片的多芯片封装件。
存储控制器1110可被配置为控制存储装置1120，并且可包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)1114和存储接口1115。SRAM 1111被用作CPU 1112的操作存储器。CPU 1112可执行用于存储控制器1110的数据交换的总体控制操作。主机接口1113可设置有与存储系统1100联接的主机的数据交换协议。此外，ECC 1114可检测并纠正从存储装置1120读取的数据中包含的错误，并且存储接口1115可将控制器1110与存储装置1120接口连接。此外，存储控制器1110还可包括存储用于与主机接口连接的代码数据的只读存储器(ROM)等。
上述存储系统1100可被实现为包括但不限于配备有存储装置1120和控制器1110的存储卡或固态盘(SSD)在内的各种半导体装置中的一种。例如，当存储系统1100是SSD时，存储控制器1110可经由诸如以下各种接口协议中的一种与外部装置(例如，主机)通信：通用串行总线(USB)、多媒体卡(MMC)、外围组件快速互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小接口(SCSI)、增强型小磁盘接口(ESDI)以及集成式驱动电子装置(IDE)。
图14是例示根据本公开的一种实施方式的计算系统1200的配置的框图。
参照图14，计算系统1200可包括与系统总线1260电联接的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储系统1210。此外，如果计算系统1200是移动设备，则它还可包括用于向计算系统1200提供操作电压的电池。可进一步包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。
如以上参照图13所述，存储系统1210可配置有存储装置1212和存储控制器1211。
在本公开的一种实施方式中，半导体器件的结构稳定性可通过上述支承件得到提高。在本公开的一种实施方式中，支承件和源极分隔绝缘层可通过单个掩模工艺形成，由此可简化制造半导体器件的工艺。此外，支承件可被形成为比在现有工艺中更稳定，从而提供更强健且更不易出错的三维半导体存储器件。在一种实施方式中，存储装置1212可被实现为包括多个闪存芯片的多芯片封装件。
在本文中已公开了实施方式的示例，并且虽然采用了特定术语，但是这些特定术语仅以一般性和描述性的意义来使用和解释，而不是出于限制的目的。在一些情况下，如自提交本申请之日起对本领域普通技术人员来说将明显的是，除非另外明确指出，否则结合特定实施方式描述的特征、特性和/或元素可单独使用，或者与结合其它实施方式描述的特征、特性和/或元素组合使用。因此，本领域技术人员将理解的是，可在不脱离如在所附的权利要求中阐述的本公开的精神和范围的情况下进行形式和细节方面的各种改变。
相关申请的交叉引用
本申请要求于2017年9月12日提交的韩国专利申请No.10-2017-0116715的优先权，该韩国专利申请的全部公开内容通过引用并入本文中。

Claims (23)

1.一种半导体器件，该半导体器件包括：
下绝缘层；
栅极堆叠件，所述栅极堆叠件被设置在所述下绝缘层上方；
多个支承件，所述多个支承件从所述下绝缘层朝向所述栅极堆叠件延伸；
源层，所述源层被设置在所述下绝缘层与所述栅极堆叠件之间；以及
沟道图案，所述沟道图案包括设置在所述源层与所述栅极堆叠件之间的连接部。
2.根据权利要求1所述的半导体器件，其中，所述支承件支承所述栅极堆叠件并且穿透所述源层。
3.根据权利要求1所述的半导体器件，该半导体器件还包括源极分离绝缘层，所述源极分离绝缘层具有与所述源层的边缘共面的侧壁，并且所述源极分离绝缘层延伸到所述连接部的侧壁上。
4.根据权利要求3所述的半导体器件，该半导体器件还包括：
虚拟源层，所述虚拟源层面向所述源层，且所述源极分离绝缘层插置在所述虚拟源层与所述源层之间；
外围绝缘柱，所述外围绝缘柱穿过所述虚拟源层并且平行于所述支承件延伸；
外围接触插塞，所述外围接触插塞穿过相应的外围绝缘柱并且延伸到所述下绝缘层中；以及
驱动晶体管，所述驱动晶体管联接到相应的外围接触插塞。
5.根据权利要求3所述的半导体器件，其中，所述源极分离绝缘层和所述支承件由相同的材料形成。
6.根据权利要求1所述的半导体器件，其中，所述支承件由绝缘材料形成。
7.根据权利要求1所述的半导体器件，该半导体器件还包括金属层，所述金属层被设置在所述源层与所述下绝缘层之间，其中，所述金属层被所述支承件穿透。
8.根据权利要求1所述的半导体器件，该半导体器件还包括源接触线，所述源接触线从所述源层起沿着所述栅极堆叠件的侧壁延伸并且与所述沟道图案的所述连接部和所述源层接触。
9.根据权利要求8所述的半导体器件，其中，所述源接触线包括与所述源层和所述连接部接触的掺杂半导体层以及形成在所述掺杂半导体层上的金属层。
10.根据权利要求1所述的半导体器件，
其中，所述下绝缘层包括第一区域和第二区域，并且
其中，所述支承件从所述下绝缘层的所述第一区域延伸。
11.根据权利要求10所述的半导体器件，该半导体器件还包括驱动晶体管，所述驱动晶体管被设置在所述下绝缘层下方以与所述第一区域和所述第二区域中的至少一个交叠，并且被配置为形成外围电路。
12.根据权利要求1所述的半导体器件，
其中，所述沟道图案包括从所述连接部延伸并且穿过所述栅极堆叠件的柱，并且
其中，所述连接部围绕所述支承件。
13.根据权利要求12所述的半导体器件，
其中，所述栅极堆叠件包括交替堆叠的栅极和层间绝缘层，并且
其中，所述栅极和所述层间绝缘层围绕所述柱。
14.根据权利要求13所述的半导体器件，其中，所述栅极包括：
源极选择线，所述源极选择线由第一导电材料和第二导电材料的堆叠结构形成；以及
字线和漏极选择线，所述字线和所述漏极选择线被设置在所述源极选择线上并且由所述第二导电材料形成。
15.一种制造半导体器件的方法，该方法包括以下步骤：
在包括第一区域和第二区域的下绝缘层上方形成源层和牺牲层；
通过对所述源层和所述牺牲层进行蚀刻来形成第一开口和第二开口，所述第一开口使所述下绝缘层的所述第一区域暴露，所述第二开口使所述下绝缘层的所述第二区域暴露；
用绝缘材料填充所述第一开口和所述第二开口；
形成包括孔并且设置在所述牺牲层上方的堆叠件；
通过经由所述孔去除所述牺牲层来使所述源层与所述堆叠件之间的水平空间敞开；以及
在所述孔和所述水平空间中形成沟道层。
16.根据权利要求15所述的方法，其中，形成包括所述孔的所述堆叠件的步骤包括以下步骤：
在所述牺牲层上方形成第一导电层；
在所述第一导电层上方交替地堆叠第一材料层和第二材料层；以及
形成穿过所述第一材料层、所述第二材料层和所述第一导电层并且使所述牺牲层暴露的所述孔。
17.根据权利要求16所述的方法，该方法还包括以下步骤：用第二导电层替换所述第一材料层，
其中，所述第二材料层限定了设置有层间绝缘层的区域。
18.根据权利要求15所述的方法，该方法还包括以下步骤：
通过对所述堆叠件进行蚀刻来形成阶梯式结构以使所述第二开口中的所述绝缘材料暴露；以及
形成上绝缘层以覆盖所述阶梯式结构。
19.根据权利要求15所述的方法，该方法还包括以下步骤：
形成包括第一穿通部和第二穿通部的狭缝，所述第一穿通部将所述堆叠件分离成栅极堆叠件，所述第二穿通部从所述第一穿通部朝向所述源层延伸并且穿过所述沟道层；以及
在所述狭缝中形成与所述源层和所述沟道层接触的源接触线。
20.根据权利要求15所述的方法，其中，所述第二开口包括设置在所述第一区域与所述第二区域之间的边界上的沟槽。
21.根据权利要求20所述的方法，其中，所述沟槽延伸以使所述下绝缘层的整个所述第二区域暴露。
22.根据权利要求20所述的方法，
其中，所述沟槽将所述源层分离成设置在所述第一区域上方的单元源层和设置在所述第二区域上方的虚拟源层，并且
其中，所述第二开口还包括穿过所述虚拟源层的外围孔。
23.根据权利要求22所述的方法，该方法还包括以下步骤：
形成穿过填充所述外围孔的所述绝缘材料并且延伸到所述下绝缘层中的外围插塞。
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