CN112563279A - 半导体装置及其制造方法 - Google Patents

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Abstract

提供了半导体装置及其制造方法。半导体装置包括：堆叠结构，其包括以交替方式堆叠的多个层间绝缘层和多个栅极导电层；至少一个支撑结构，其以实质上垂直的方式穿透堆叠结构，至少一个支撑结构形成在接触区域中；接触插塞，其以实质上垂直的方式穿透堆叠结构，接触插塞形成在接触区域中，接触插塞连接到设置在堆叠结构的底部上的接触焊盘。至少一个支撑结构由氧化物层形成。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请要求于2019年9月25日在韩国知识产权局提交的韩国专利申请号10-2019-0118206的优先权，其全部公开内容通过引用并入本文。
技术领域
本公开一般地涉及电子装置，并且更具体地涉及半导体装置及其制造方法。
背景技术
非易失性存储器装置是无论电源是接通还是关断都保留所存储的数据的存储器装置。提高二维非易失性存储器装置的集成密度、在衬底之上的单个层中形成存储器单元已经很难。因此，已提出了三维非易失性存储器装置，其中存储器单元在垂直方向上堆叠在衬底之上。
三维存储器装置包括以交替方式堆叠的层间绝缘层和栅极电极。三维存储器装置还包括穿透层间绝缘层和栅极电极的沟道层以及沿沟道层堆叠的存储器单元。已开发了各种结构和制造方法来改进三维非易失性存储器装置的操作可靠性。
发明内容
根据本公开的一个方面，提供了一种半导体装置，包括：堆叠结构，其包括以交替方式堆叠的多个层间绝缘层和多个栅极导电层的；至少一个支撑结构，其以实质上垂直的方式穿透堆叠结构，至少一个支撑结构形成在接触区域中；第一阻挡层，其形成在至少一个支撑结构的每一个的侧壁上；以及接触插塞，其以实质上垂直的方式穿透堆叠结构，接触插塞形成在接触区域中，接触插塞连接到设置在堆叠结构的底部上的接触焊盘，其中至少一个支撑件结构可以由氧化物层形成。
根据本公开的另一方面，提供了一种制造半导体装置的方法，该方法包括：形成其中多个层间绝缘层和多个牺牲层以交替方式堆叠的堆叠结构；通过蚀刻堆叠结构来同时形成用于形成穿透堆叠结构的接触插塞的第一孔和用于形成支撑结构的第二孔；通过利用阻挡层和用于栅极的导电层填充第一孔来形成接触插塞；在填充第一孔时，同时利用阻挡层和用于栅极的导电层填充第三孔；在堆叠结构的顶部上形成包括第一开口的掩模图案，第二孔的区域通过第一开口而暴露；通过使用掩模图案执行第一蚀刻过程来去除第二孔中的用于栅极的导电层；以及通过利用绝缘层填充第二孔来形成支撑结构。
根据本公开的又一方面，提供了一种制造半导体装置的方法，该方法包括：形成堆叠结构，在堆叠结构中多个层间绝缘层和多个牺牲层以交替方式堆叠在半导体衬底上，半导体衬底由单元区域和接触区域限定；通过在单元区域中蚀刻堆叠结构来形成用于沟道插塞的第一孔，第一孔穿透堆叠结构；通过利用存储器层和沟道层填充第一孔来形成沟道插塞；通过在接触区域中蚀刻堆叠结构来形成用于形成接触插塞的第二孔和用于形成支撑结构的第三孔；通过利用阻挡层和用于栅极的导电层填充第二孔来形成接触插塞；在填充第二孔时，同时利用阻挡层和用于栅极的导电层来填充第三孔；在堆叠结构的顶部上形成掩模图案，掩模图案包括第一开口和第二开口，第三孔的区域通过第一开口被暴露，沟道插塞之间的部分区域通过第二开口被暴露；通过使用掩模图案执行第一蚀刻过程来去除第三孔中的用于栅极的导电层，并形成第一狭缝，第一狭缝以实质上垂直的方式穿透至少一个层间绝缘层和至少一个牺牲层，至少一个牺牲层和至少一个层间绝缘层被设置在沟道插塞之间的堆叠结构的上端部处；以及通过利用绝缘层填充第一狭缝和第二孔来形成第一垂直结构和支撑结构。
附图说明
现在将在下文中参考附图来更全面地描述示例实施例；然而，示例实施例可以以不同的形式体现，并且不应被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并且将示例实施例的范围完全传达给本领域技术人员。
在附图中，为了图示清楚，可能会放大尺寸。将理解，当一个元件被称为在两个元件之间时，它可以是两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。贯穿全文，相同的附图标记指代相同的元件。
图1A和图1B是示意性地图示根据本公开的实施例的半导体装置的框图。
图2是示意性地图示外围电路结构的截面图。
图3A和图3B是图示根据本公开的一个实施例的半导体装置的平面图和截面图。
图4至图11是图示根据本公开的一个实施例的半导体装置的制造方法的截面图和平面图。
图12A和图12B是图示根据本公开的另一实施例的半导体装置的平面图。
图13是图示根据本公开的一个实施例的半导体装置中包括的存储器块的视图。
图14是图示根据本公开的一个实施例的存储器系统的配置的框图。
图15是图示根据本公开的一个实施例的存储器系统的配置的框图。
图16是图示根据本公开的一个实施例的计算系统的配置的框图。
图17是图示根据本公开的一个实施例的计算系统的配置的框图。
具体实施方式
本文所公开的特定结构或功能描述仅是例示性的，目的是描述根据本公开的概念的实施例。根据本公开的概念的实施例可以以各种形式实现，并且不能被解释为限于本文阐述的实施例。
在下文中，将参考附图来详细描述本公开的示例性实施例，以使得本领域技术人员能够容易地实现本公开的技术精神。
将理解，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于区分一个元件和另一元件。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。
此外，将理解，当一个元件被称为“连接”或“耦合”到另一元件时，它可以直接连接或耦合到另一元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦合”至另一元件时，则不存在中间元件。
实施例提供了具有容易的制造过程、稳定的结构和改进的特性的半导体装置以及半导体装置的制造方法。
图1A和图1B是示意性地图示根据本公开的实施例的半导体装置的框图。
参考图1A和图1B，每个半导体装置可以包括设置在衬底SUB上的外围电路结构PC和单元阵列CAR。
衬底SUB可以是单晶半导体层。例如，衬底SUB可以是体硅衬底、绝缘体上硅衬底、锗衬底、绝缘体上锗衬底、硅锗衬底或可以通过选择性外延生长过程而形成的外延薄膜。
单元阵列CAR可以包括多个存储器块。每个存储器块可以包括多个单元串。每个单元串可以电连接到位线、源极线、字线和选择线。每个单元串可以包括串联连接的存储器单元和选择晶体管。每个选择线可以用作与其对应的选择晶体管的栅极电极，并且每个字线可以用作与其对应的存储器单元的栅极电极。
外围电路结构PC可以包括电连接到单元阵列CAR的NMOS晶体管、PMOS晶体管、电阻器和电容器。NMOS晶体管、PMOS晶体管、电阻器和电容器可以用作构成行解码器、列解码器、页缓冲器和控制电路的元件。
如图1A所示，外围电路结构PC可以设置在衬底SUB的部分区域上，而没有与单元阵列CAR重叠。
可替代地，如图1B所示，外围电路结构PC可以设置在单元阵列CAR和衬底SUB之间。外围电路结构PC与单元阵列CAR重叠，使得可以减小由单元阵列CAR和外围电路结构PC占据的衬底SUB的面积。
图2是示意性地图示外围电路结构的截面图。
图2所示的外围电路结构PC可以被包括在图1A所示的外围电路结构中或者被包括在图1B所示的外围电路结构中。
参考图2，外围电路结构PC可以包括外围栅极电极PG、外围栅极绝缘层PGI、结Jn、外围电路线PCL和外围接触插塞PCP。外围电路结构PC可以由可以形成在衬底SUB上的外围电路绝缘层PIL覆盖。
外围栅极电极PG可以分别用作外围电路PC的NMOS晶体管和PMOS晶体管的栅极电极。外围栅极绝缘层PGI可以设置在每个外围栅极电极PG和衬底SUB之间。
结Jn可以是通过将n型或p型杂质注入有源区域而限定的区域。结Jn可以设置在每个外围栅极电极PG的两侧处，以用作源极结或漏极结。衬底SUB的有源区域可以被可以形成在衬底SUB中的隔离层ISO划分。隔离层ISO可以由绝缘材料形成。
外围电路线PCL可以通过外围接触插塞PCP电连接到构成外围电路结构PC的电路的晶体管、电阻器和电容器。
外围电路绝缘层PIL可以包括以多层结构堆叠的绝缘层。
图3A和图3B是图示根据本公开的一个实施例的半导体装置的平面图和截面图。
参考图3A，半导体装置的单元阵列(图1A和图1B所示的CAR)可以包括单元区域Cell和接触区域CT。多个沟道插塞CP1和CP2可以规则地布置在单元区域Cell中。另外，多个沟道插塞CP1和多个沟道插塞CP2之间设置的具有线状形状的第一垂直结构VS1可以设置在单元区域Cell的中央部分处。第二垂直结构VS2可以设置在单元区域Cell的两个端部处，实质上平行于第一垂直结构VS1。多个沟道插塞CP1和CP2可以布置在第二垂直结构VS2之间。多个沟道插塞CP1和CP2中的每一个可以包括沟道层112和围绕沟道层112的存储器层111。第一垂直结构VS1和第二垂直结构VS2可以是绝缘层，并且可以由例如氧化物层形成。然而，绝缘层的组成不限于此。
多个接触插塞CT1和CT2可以规则地布置在接触区域CT上。另外，至少一个支撑结构119和第二垂直结构VS2可以布置在接触区域CT上的多个接触插塞CT1和CT2之间的空间中。在实施例中，支撑结构119和第二垂直结构VS2可以设置在多个接触插塞CT1和多个接触插塞CT2之间。支撑结构119可以由与第一垂直结构VS1相同的材料形成。支撑结构119可以是绝缘层，并且可以由例如氧化物层形成。然而，绝缘层的组成不限于此。支撑结构119和第二垂直结构VS2可以以在与单元区域Cell的第一垂直结构VS1和第二垂直结构VS2实质上相同的方向的一个方向上延伸的线形设置。支撑结构119和第二垂直结构VS2可以实质上彼此平行，而没有彼此相交或重叠。
参考图3B，部分A-A’可以是单元区域Cell的一部分，并且部分B-B’可以是接触区域CT的一部分。
半导体装置的单元区域Cell可以包括源极线层101、堆叠在源极线层101上的堆叠结构105/123、在垂直方向上穿透堆叠结构105/123以与源极线层101接触的沟道插塞CP1和CP2、垂直地设置在堆叠结构105/123的两个端部处以与源极线层101接触的第二垂直结构VS2、以及被设置为穿透堆叠结构105/123的设置在沟道插塞CP1和CP2之间的一部分的第一垂直结构VS1。
源极线层101可以是掺杂的半导体层。例如，源极线层101可以是掺杂有n型杂质的半导体层。在一个实施例中，源极线层101可以通过将杂质注入到图1A所示的衬底SUB的表面中来形成，或者可以通过在衬底SUB上沉积至少一个掺杂的硅层来形成。在一个实施例中，可以通过在图1B所示的外围电路结构PC上形成绝缘层、然后在绝缘层上沉积至少一个掺杂的硅层来形成源极线层101。
堆叠结构105/123具有这样的结构，其中多个栅极导电层123和多个层间绝缘层105可以以交替的方式堆叠，并且层间绝缘层105可以设置在堆叠结构105/123的最下端和最上端处。堆叠结构105/123的最下端部处设置的至少一个栅极导电层123可以是源极选择线SSL，堆叠结构105/123的最上端部处设置的至少一个栅极导电层123可以是漏极选择线DSL，并且其余的栅极导电层可以是字线WL。在实施例中，堆叠结构105/123的最下端部处设置的前两个栅极导电层123可以是源极选择线SSL，堆叠结构105/123的最上端部处设置的前两个栅极导电层123可以是漏极选择线DSL，并且其余的栅极导电层可以是字线WL。
沟道插塞CP1和CP2可以穿透堆叠结构105/123，并且可以垂直地布置。沟道插塞CP1和CP2中的每一个可以包括沟道层112和围绕沟道层112的存储器层111。
第一垂直结构VSl可以被设置为穿透至少一个栅极导电层123，该至少一个栅极导电层123被设置在堆叠结构105/123的最上端部处，被设置在沟道插塞CPl和CP2之间，并且是用作漏极选择线DSL的至少一个栅极导电层123。即，第一垂直结构VS1将漏极选择线DSL的连接到第一沟道插塞CP1的部分与连接到第二沟道插塞CP2的漏极选择线DSL电分离。
半导体装置的接触区域CT可以包括源极线层101、接触焊盘层103、设置在源极线层101和接触焊盘层103之间的隔离层102、堆叠在源极线层101、隔离层102和接触焊盘层103上的堆叠结构105/123、在垂直方向上穿透堆叠结构105/123以与接触焊盘层103接触的接触插塞CT1和CT2、在垂直方向上穿透堆叠结构105/123以与源极线层101接触的第二垂直结构VS2、以及至少一个支撑结构119。
源极线层101和接触焊盘层103可以形成在同一层上。源极线层101和接触焊盘层103可以通过设置在其间的隔离层102彼此电分离。隔离层102可以是绝缘层，并且可以由例如氧化物层形成。然而，绝缘层的组成不限于此。接触焊盘层103可以电连接到图1A和图1B中所示的外围电路结构PC。
接触插塞CT1和CT2中的每一个可以包括用于接触插塞的导电层116和包围用于接触插塞的导电层116的阻挡层115。阻挡层115可以形成在支撑结构119的侧壁上。
在半导体装置中，用于支撑堆叠结构105/123的支撑结构119可以设置在接触区域CT上，并且可以由与第一垂直结构VS1相同的材料(即，氧化物层)形成，使得可以防止由于在随后的过程中生成的热而导致的支撑结构119的氧化和膨胀。
图4至图11是图示根据本公开的一个实施例的半导体装置的制造方法的截面图和平面图。
参考图4，源极线层101可以形成在半导体装置的单元区域Cell和接触区域CT上。源极线层101可以是掺杂的半导体层。例如，源极线层101可以是掺杂有n型杂质的半导体层。在一个实施例中，如图1A所示，可以通过将杂质注入到衬底SUB的表面中来形成源极线层101，或者可以通过在衬底SUB上沉积至少一个掺杂的硅层来形成源极线层101。在一个实施例中，可以通过在如图1B所示的外围电路结构PC上形成绝缘层、然后在绝缘层上沉积至少一个掺杂的硅层来形成源极线层101。
随后，接触焊盘层可以通过蚀刻可以形成在接触区域CT上的源极线层101的一部分来形成。接触焊盘层可以形成在其中的区域可以被限定为电连接到如图1A和图1B所示的外围电路结构PC的区域。随后，接触焊盘层103可以形成在通过蚀刻和去除源极线层101而创建的开口中。隔离层102可以形成在接触焊盘层103和源极线层101之间，使得接触焊盘层103和源极线层101可以彼此电分离。隔离层102可以是绝缘层，并且可以由例如氧化物层形成。然而，绝缘层的组成不限于此。
随后，第一材料层105和第二材料层107以交替的方式堆叠的堆叠结构105/107可以形成在单元区域Cell和接触区域CT上。第二材料层107可以用于形成诸如字线、选择线和焊盘的导电层，并且第一材料层105可以用于使得堆叠的导电层彼此绝缘。
第一材料层105可以由具有比第二材料层107的蚀刻速率高的蚀刻速率的材料形成。在一个实施例中，第一材料层105可以包括诸如氧化物的绝缘材料，并且第二材料层107可以包括诸如氮化物的牺牲材料。
参考图5A和图5B，第一掩模图案109可以形成在堆叠结构105/107的单元区域Cell和接触区域CT上。第一掩模图案109具有第一开口OP1，以便在单元区域Cell中形成沟道插塞。
参考图6A和图6B，可以通过使用第一掩模图案作为阻挡层蚀刻堆叠结构105/107，来形成穿透堆叠结构105/107的第一孔H1。可以通过第一掩模图案来防止对接触区域CT的蚀刻，因此不形成孔。
随后，第一掩模图案可以被去除。
随后，沟道插塞CP1和CP2(各自包括沟道层112和围绕沟道层112的存储器层111)可以形成在第一孔H1中。例如，首先，存储器层111可以形成在第一孔H1的侧壁上。存储器层111可以包括电荷阻挡层、数据存储层和隧道绝缘层中的至少一个。数据存储层可以包括诸如硅的浮栅、诸如氮化物的电荷陷阱材料、相变材料、纳米点等。随后，沟道插塞CP1和CP2可以通过利用沟道层112完全填充第一孔H1来形成。在另一实施例中，沟道层112可以以其中第一孔H1的中央区域被开放的结构来形成，并且间隙填充层可以形成在开放的中央区域中。
随后，第二掩模图案113可以形成在单元区域Cell中的沟道插塞CP1和CP2和堆叠结构105/107之上以及接触区域CT中的堆叠结构105/107之上。第二掩模图案113具有第二开口OP2，以便在接触区域CT中形成接触插塞和支撑结构。在本公开的实施例中，以支撑结构形成为线形状的情况为例进行描述。然而，本公开不限于此。例如，支撑结构可以以诸如圆形、椭圆形、矩形、菱形等各种图案来形成。
参考图7，穿透堆叠结构105/107的第二孔H2可以通过使用第二掩模图案作为阻挡层蚀刻接触区域CT上的堆叠结构105/107来形成。可以通过第二掩模图案来防止单元区域Cell的蚀刻。
随后，第二掩模图案被去除。
随后，阻挡层115可以形成在第二孔H2的侧壁上。然后，可以通过利用导电层116填充第二孔H2来形成连接到接触焊盘层103的接触插塞CT1和CT2。
形成阻挡层115和用于接触插塞的导电层116的同一过程可以用于形成连接到源极线层101的支撑结构。形成接触插塞和支撑结构可以发生在同一过程期间。即，阻挡层115可以形成在暴露源极线层101的第二孔H2的侧壁上，并且相同的用于接触插塞的导电层116可以形成在第二孔H2的内部，连接至源极线层101。
参考图8A和图8B，第三掩模图案117可以形成在单元区域Cell中的沟道插塞CP1和CP2和堆叠结构105/107之上以及在接触区域CT中的接触插塞CT1和CT2和堆叠结构105/107之上。第三掩模图案117可以形成为具有第三开口OP3以形成附加开口，以随后在单元区域Cell中在第一沟道插塞CP1和第二沟道插塞CP2之间形成第一垂直结构，并且在接触区域CT中形成支撑结构。如图8B所示，单元区域Cell中的第三开口OP可以以线形状来形成，并且如图8B所示，接触区域CT的第三开口OP3可以以线形状来形成。在另一实施例中，接触区域CT的第三开口OP3可以被形成为使得在支撑结构将要形成的区域中可以形成的用于接触插塞的导电层116的一部分可以被暴露。
参考图9，可以通过使用第三掩模图案作为阻挡层，通过蚀刻单元区域Cell中的沟道插塞CP1和CP2之间形成的堆叠结构105/107的上端部的一部分来形成第一狭缝SI1。第一狭缝SI1可以形成为穿透至少一个第二材料层107，该至少一个第二材料层107设置在待形成漏极选择线的堆叠结构105/107的最上端处。
随后，可以通过使用第三掩模图案作为阻挡层，通过蚀刻接触区域CT中暴露的导电层116来形成第三孔H3。阻挡层115可以保留在第三孔H3的侧壁上。
随后，可以通过利用绝缘层填充第一狭缝SI1和第三孔H3来同时形成第一垂直结构VS1和支撑结构119。第一垂直结构VS1和支撑结构119可以由氧化物层形成。然而，绝缘层的组成不限于此。
参考图10A和图10B，第四掩模图案121可以形成在单元区域Cell中的沟道插塞CP1和CP2、第一垂直结构VS1和堆叠结构105/107之上。第四掩模图案121也可以形成在接触区域CT中的接触插塞CT1和CT2、支撑结构119和堆叠结构105/107之上。第四掩模图案121可以形成为在单元区域Cell中在沟道插塞CP1和CP2被设置的区域的两个端部处具有第四开口OP4。第四掩模图案121也可以形成为在接触区域CT中在支撑结构119之间的区域处具有第四开口OP4。即，第四掩模图案121可以形成为具有第四开口OP4以便形成第二垂直结构。如图10B所示，第四开口OP4可以以线形状形成，并且第四开口OP4可以被设置为彼此实质上平行或设置为彼此实质上垂直。在不同的实施例中，第四开口OP4可以以各种形状形成。
随后，可以通过使用第四掩模图案121作为阻挡层，通过第四开口OP4蚀刻堆叠结构105/107来形成第二狭缝SI2。第二狭缝SI2暴露第一材料层105和第二材料层107的侧壁。
随后，第二材料层107可以通过第二狭缝SI2被去除，并且栅极导电层123可以代替第二材料层而形成。栅极导电层123之中的最下端部处设置的至少一个栅极导电层123可以是下选择线(源极选择线)，在上端部处设置并且被第一垂直结构VS1分离的至少一个栅极导电层123可以是上选择线(漏极选择线)，并且其余的栅极导电层123可以是字线。
参考图11，第二垂直结构VS2可以通过利用绝缘层填充第二狭缝来形成。第二垂直结构VS2可以由氧化物层形成。然而，绝缘层的组成不限于此。
如上所述，根据本公开的实施例的半导体装置的制造方法，支撑结构119可以由与第一垂直结构VS1相同的材料(即，氧化物层)形成，使得可以防止由于在后续过程中生成的热引起的支撑结构119的氧化和膨胀。此外，尽管在形成接触插塞CT1和CT2的过程中，可以在待形成支撑结构119的孔中形成用于接触插塞的导电层116，但是可以使用用于形成第一垂直结构VS1的掩模图案来去除用于接触插塞的导电层116。
图12A和图12B是图示根据本公开的另一实施例的半导体装置的平面图。
参考图12A，可以设置以四边形形成的多个支撑结构119。另外，如图所示，支撑结构119可以以与第二垂直结构VS2相邻的线来设置。另外，支撑结构119可以设置在接触插塞CT1和CT2之间的空间中。即，支撑结构119也可以设置在接触插塞CT1之间的空间和接触插塞CT2之间的空间中。
在不同的实施例中，除了四边形之外，支撑结构119还可以以例如圆形、椭圆形、十字形(+)等各种形状来形成。
参考图12B，支撑结构119可以设置为围绕接触插塞CT1和CT2的外围。尽管在图12B中图示了一个支撑结构119被设置为围绕多个接触插塞的外围的情况，但是本公开不限于此。例如，一个支撑结构119可以以凹形形状形成为围绕一个接触插塞的外围。
图13是图示根据本公开的一个实施例的半导体装置中包括的存储器块的视图。
半导体装置可以包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz可以被布置为沿位线BL1至BLm延伸的方向Y彼此间隔开。例如，第一存储器块BLK1至第z存储器块BLKz可以被布置为沿第二方向Y彼此间隔开，并且包括沿第三方向Z堆叠的多个存储器单元。第一存储器块BLK1至第z存储器块BLKz可以通过使用狭缝彼此间隔开。
多个存储器块BLK1和BLKz中的每一个可以包括如图3A和图3B或图12A和图12B所示的多个沟道插塞、多个接触插塞和多个支撑结构。
图14是图示根据本公开的一个实施例的存储器系统的配置的框图。
参考图14，根据本公开的实施例的存储器系统1000包括存储器装置1200和控制器1100。
存储器装置1200可以用于存储具有各种数据格式(例如，文本、图形和软件代码)的数据信息。存储器装置1200可以是参考图1A、图1B、图2、图3A和图3B、图12A或图12B描述的半导体装置，并且可以根据参考图4至图11描述的制造方法来制造。存储器装置1200的结构和制造方法与上述相同，因此将省略其详细描述。
控制器1100可以连接到主机和存储器装置1200，并且可以被配置为响应于来自主机的请求来访问存储器装置1200。例如，控制器1100可以被配置为控制存储器装置1200的读取、写入、擦除和后台操作。
控制器1100包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140、存储器接口1150等。
RAM 1110可以用作CPU 1120的工作存储器、存储器装置1200与主机之间的高速缓冲存储器以及存储器装置1200与主机之间的缓冲存储器。RAM 1110可以替换为静态随机存取存储器(SRAM)、只读存储器(ROM)等。
CPU 1120可以被配置为控制控制器1100的整体操作。例如，CPU 1120可以被配置为操作诸如RAM 1110中存储的闪存转换层(FTL)的固件。
主机接口1130可以被配置为与主机对接。例如，控制器1100使用多种接口协议(例如，通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子器件(IDE)协议和专用协议)中的至少一个与主机进行通信。
ECC电路1140可以被配置为使用纠错码(ECC)来检测和纠正从存储器装置1200读取的数据中包括的错误。
存储器接口1150可以被配置为与存储器装置1200对接。例如，存储器接口1150包括NAND接口或NOR接口。
控制器1100可以进一步包括用于临时存储数据的缓冲存储器(未示出)。缓冲存储器可以用于临时存储通过主机接口1130传送到外部的数据或者通过存储器接口1150从存储器装置1200传送的数据。控制器1100可以进一步包括存储用于与主机对接的代码数据的ROM。
如上所述，根据本公开的实施例的存储器系统1000包括具有改进的集成度和改进的特性的存储器装置1200，因此存储器系统1000的集成度和特性可以被改进。
图15是图示根据本公开的一个实施例的存储器系统的配置的框图。在下文中，将省略与上述内容重复的内容的描述。
参考图15，根据本公开的实施例的存储器系统1000’包括存储器装置1200’和控制器1100。控制器1100包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140、存储器接口1150等。
存储器装置1200’可以是非易失性存储器。存储器装置1200’可以是参考图1A、图1B、图2、图3A和图3B、图12A或图12B描述的半导体装置，并且可以根据参考图4至图11描述的制造方法来制造。存储器装置1200’的结构和制造方法与上述相同，因此将省略其详细描述。
存储器装置1200’可以是包括多个存储器芯片的多芯片封装。多个存储器芯片可以被划分为多个组，多个组被配置为通过第一通道至第k通道(CH1至CHk)与控制器1100通信。另外，一个组中包括的存储器芯片可以被配置为通过公共通道与控制器1100通信。作为参考，存储器系统1000’可以被修改为使得一个存储器芯片可以连接到一个通道。
如上所述，根据本公开的实施例的存储器系统1000’包括具有改进的集成度和改进的特性的存储器装置1200’，并且因此存储器系统1000’的集成度和特性可以被改进。特别地，存储器装置1200’可以被配置为多芯片封装，使得可以增加存储器系统1000’的数据存储容量，并且可以改进存储器系统1000’的操作速度。
图16是图示根据本公开的一个实施例的计算系统的配置的框图。在下文中，将省略与上述内容重复的内容的描述。
参考图16，根据本公开的实施例的计算系统2000包括存储器装置2100、CPU 2200、RAM 2300、用户接口2400、电源2500、系统总线2600等。
存储器装置2100存储通过用户接口2400提供的数据、由CPU 2200处理的数据等。另外，存储器装置2100可以通过系统总线2600电连接到CPU 2200、RAM 2300、用户接口2400、电源2500等。例如，存储器装置2100可以通过控制器(未示出)或直接连接到系统总线2600。当存储器装置2100直接连接到系统总线2600时，控制器的功能可以由CPU 2200、RAM2300等执行。
存储器装置2100可以是非易失性存储器。存储器装置2100可以是参考图1A、图1B、图2、图3A和图3B、图12A或图12B描述的半导体装置，并且可以根据参考图4至图11描述的制造方法来制造。存储器装置2100的结构和制造方法与上述相同，因此将省略其详细描述。
存储器装置2100可以是如参考图9所描述的包括多个存储器芯片的多芯片封装。
如上所述配置的计算系统2000可以是计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能手机、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于在无线环境中通信信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、RFID装置等。
如上所述，根据本公开的实施例的计算系统2000包括具有改进的集成度和改进的特性的存储器装置2100，因此计算系统2000的特性也可以被改进。
图17是图示根据本公开的一个实施例的计算系统的配置的框图。
参考图17，根据本公开的实施例的计算系统3000包括软件层，软件层包括操作系统3200、应用3100、文件系统3300、转换层3400等。另外，计算系统3000包括存储器装置3500的硬件层等。
操作系统3200可以管理计算系统3000的软件资源、硬件资源等，并控制中央处理单元的程序执行。应用3100可以是在计算系统3000上运行的各种应用程序之一，并且可以是由操作系统3200执行的实体。
文件系统3300意味着用于管理计算系统3000中的数据、文件等的逻辑结构，并根据规则来组织存储器装置3500中存储的数据或文件。文件系统3300可以根据计算系统3000中使用的操作系统3200来确定。例如，当操作系统3200是微软的Windows操作系统之一时，文件系统3300可以是文件分配表(FAT)或NT文件系统(NTFS)。当操作系统3200是Unix/Linux操作系统之一时，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)或日志文件系统(JFS)。
在该图中，操作系统3200、应用3100和文件系统3300被示出为单独的框。然而，应用3100和文件系统3300可以被包括在操作系统3200中。
转换层3400响应于来自文件系统3300的请求，将地址转换为适合于存储器装置3500的形式。例如，转换层3400将由文件系统3300生成的逻辑地址转换为存储器装置3500的物理地址。逻辑地址和物理地址之间的映射信息可以被存储为地址转换表。例如，转换层3400可以是闪存转换层(FTL)、通用闪存链接层(ULL)等。
存储器装置3500可以是非易失性存储器。存储器装置3500可以是参考图1A、图1B、图2、图3A和图3B、图12A或图12B描述的半导体装置，并且可以根据参考图4至图11描述的制造方法来制造。存储器装置3500的结构和制造方法与上述相同，因此将省略其详细描述。
如上所述配置的计算系统3000可以被划分为在较高级别区域中执行的操作系统层和在较低级别区域中执行的控制器层。应用3100、操作系统3200和文件系统3300被包括在操作系统层中，并且可以由计算系统3000的工作存储器来驱动。另外，转换层3400可以被包括在操作系统层或控制器层中。
如上所述，根据本公开的实施例的计算系统3000包括具有改进的集成度和改进的特性的存储器装置3500，因此计算系统3000的特性也可以被改进。
根据本公开，可以制造具有稳定结构的半导体装置，并且可以通过简化制造过程来降低制造成本。
已在附图和说明书中描述了本公开的示例性实施例。尽管此处使用特定术语，但是这些术语仅为了解释本公开的实施例。因此，本公开不限于上述实施例，并且在本公开的精神和范围内，许多变型是可能的。对于本领域技术人员显而易见的是，除了本文所公开的实施例之外，还可以基于本公开的技术范围进行各种修改。
除非没有另外定义，否则本文所使用的所有术语(包括技术术语或科学术语)均具有本公开所属领域的技术人员通常理解的含义。具有在字典中所限定的定义的术语应当被理解为使得它们具有与相关技术的上下文一致的含义。只要在本申请中没有明确定义，就不应以理想的或过度正式的方式来理解术语。

Claims (20)

1.一种半导体装置，包括：
堆叠结构，包括以交替方式堆叠的多个层间绝缘层和多个栅极导电层；
至少一个支撑结构，以实质上垂直的方式穿透所述堆叠结构，所述至少一个支撑结构形成在接触区域中；
第一阻挡层，形成在所述至少一个支撑结构的每个支撑结构的侧壁上；以及
接触插塞，以实质上垂直的方式穿透所述堆叠结构，所述接触插塞形成在所述接触区域中，所述接触插塞连接到设置在所述堆叠结构的底部上的接触焊盘，
其中所述至少一个支撑结构由氧化物层形成。
2.根据权利要求1所述的半导体装置，其中所述接触插塞中的每个接触插塞包括用于接触插塞的导电层和围绕用于接触插塞的所述导电层的第二阻挡层。
3.根据权利要求2所述的半导体装置，其中所述第一阻挡层和所述第二阻挡层由相同的材料制成。
4.根据权利要求1所述的半导体装置，进一步包括：
沟道插塞，以实质上垂直的方式穿透所述堆叠结构；以及
第一垂直结构，以实质上垂直的方式穿透至少一个栅极导电层和至少一个层间绝缘层，所述至少一个栅极导电层和所述至少一个层间绝缘层被设置在所述堆叠结构的上端部处，
其中所述至少一个支撑结构和所述第一垂直结构由相同的材料形成。
5.根据权利要求1所述的半导体装置，其中所述至少一个支撑结构以在一个方向上延伸的线形状来形成。
6.根据权利要求5所述的半导体装置，进一步包括以实质上垂直的方式穿透所述堆叠结构的第二垂直结构，
其中所述至少一个支撑结构和所述第二垂直结构彼此不重叠。
7.根据权利要求1所述的半导体装置，其中所述至少一个支撑结构具有四边形、圆形、十字形或凹形，并且
其中所述至少一个支撑结构被设置为围绕所述接触插塞的外围。
8.一种制造半导体装置的方法，所述方法包括：
形成堆叠结构，在所述堆叠结构中多个层间绝缘层和多个牺牲层以交替方式堆叠；
通过蚀刻所述堆叠结构来同时形成第一孔和第二孔，所述第一孔用于形成穿透所述堆叠结构的接触插塞，所述第二孔用于形成支撑结构；
通过利用阻挡层和用于栅极的导电层填充所述第一孔来形成接触插塞；
在填充所述第一孔时，同时利用所述阻挡层和用于栅极的所述导电层来填充所述第二孔；
在所述堆叠结构的顶部上形成包括第一开口的掩模图案，所述第二孔的区域通过所述第一开口被暴露；
通过使用所述掩模图案执行第一蚀刻过程来去除所述第二孔中的用于栅极的所述导电层；以及
通过利用绝缘层填充所述第二孔来形成支撑结构。
9.根据权利要求8所述的方法，其中所述接触插塞形成在所述第一孔中，并且同时所述阻挡层和用于栅极的所述导电层形成在所述第二孔中。
10.根据权利要求8所述的方法，其中所述掩模图案进一步包括第二开口，以允许在所述堆叠结构中形成第一垂直结构。
11.根据权利要求10所述的方法，进一步包括：通过使用所述掩模图案执行第二蚀刻过程来形成第一狭缝，所述第一狭缝以实质上垂直的方式穿透至少一个牺牲层和至少一个层间绝缘层，所述至少一个牺牲层和所述至少一个层间绝缘层被设置在所述堆叠结构的上端部处。
12.根据权利要求11所述的方法，其中通过利用所述绝缘层填充所述第二孔来形成所述支撑结构，并且同时通过利用所述绝缘层填充所述第一狭缝来形成所述第一垂直结构。
13.根据权利要求12所述的方法，其中所述第一垂直结构是用于将用于上选择线的栅极导电层电分离的隔离层。
14.根据权利要求8所述的方法，进一步包括：
在形成所述支撑结构之后，形成穿透所述堆叠结构的第二狭缝；
去除通过所述第二狭缝暴露的所述多个牺牲层；以及
形成用于栅极的导电层来替换所述多个牺牲层。
15.一种制造半导体装置的方法，所述方法包括：
形成堆叠结构，在所述堆叠结构中多个层间绝缘层和多个牺牲层以交替方式堆叠在半导体衬底上，所述半导体衬底由单元区域和接触区域限定；
通过在所述单元区域中蚀刻所述堆叠结构来形成穿透所述堆叠结构的用于沟道插塞的第一孔；
通过利用存储器层和沟道层填充所述第一孔来形成沟道插塞；
通过在所述接触区域中蚀刻所述堆叠结构来形成用于形成接触插塞的第二孔和用于形成支撑结构的第三孔；
通过利用阻挡层和用于栅极的导电层填充所述第二孔来形成接触插塞；
在填充所述第二孔时，同时利用所述阻挡层和用于栅极的所述导电层来填充所述第三孔；
在所述堆叠结构的顶部上形成掩模图案，所述掩模图案包括第一开口和第二开口，所述第三孔的区域通过所述第一开口被暴露，所述沟道插塞之间的部分区域通过所述第二开口被暴露；
通过使用所述掩模图案执行第一蚀刻过程来去除所述第三孔中的用于栅极的所述导电层，并且形成第一狭缝，所述第一狭缝以实质上垂直的方式穿透至少一个层间绝缘层和至少一个牺牲层，所述至少一个牺牲层和所述至少一个层间绝缘层被设置在所述沟道插塞之间的所述堆叠结构的上端部处；以及
通过利用绝缘层填充所述第一狭缝和所述第二孔来形成第一垂直结构和所述支撑结构。
16.根据权利要求15所述的方法，其中所述接触插塞形成在所述第二孔中，并且同时所述阻挡层和用于栅极的所述导电层形成在所述第三孔中。
17.根据权利要求16所述的方法，其中所述阻挡层保留在所述支撑结构的侧壁上。
18.根据权利要求15所述的方法，进一步包括：
在形成所述支撑结构之后，形成穿透所述单元区域和所述接触区域的所述堆叠结构的第二狭缝；
去除通过所述第二狭缝暴露的所述多个牺牲层；以及
形成用于栅极的导电层来替换所述多个牺牲层。
19.根据权利要求18所述的方法，其中在用于栅极的所述导电层之中的被设置在上部处的至少一个用于栅极的导电层由所述第一垂直结构分离。
20.根据权利要求15所述的方法，其中所述支撑结构具有在一个方向上延伸的线形、四边形、圆形、椭圆形、十字形或凹形，并且
其中所述支撑结构被设置为围绕所述接触插塞的外围。
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