CN108933141B - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件及其制造方法。一种半导体器件包括堆叠部、穿过堆叠部的多个沟道结构、设置在堆叠部下面以用于将沟道结构彼此联接并且具有不平坦的下表面的联接结构以及与联接结构电联接的源极拾取线。

Description

半导体器件及其制造方法
技术领域
本公开的各种实施方式总体上涉及电子装置，更具体地，涉及一种半导体器件及其制造方法。
背景技术
非易失性存储器装置保持所存储的数据而不管电源开/关条件如何。近来，由于在基板上形成单层存储器单元的二维非易失性存储器装置在增强其集成度方面已达到极限，所以已提出了在基板上垂直地层叠存储器单元的三维非易失性存储器装置。
三维非易失性存储器装置可包括彼此交替地层叠的层间绝缘层和栅极以及穿过其的沟道层，存储器单元沿着沟道层层叠。为了改进这种具有三维结构的非易失性存储器装置的操作可靠性，已开发了各种结构和制造方法。
发明内容
本公开的各种实施方式涉及一种半导体器件及其制造方法，该半导体器件被配置为有利于其制造工艺并且具有稳定的结构和改进的特性。
本公开的实施方式可提供一种半导体器件，该半导体器件包括：堆叠部；多个沟道结构，其穿过堆叠部；联接结构，其被设置在堆叠部下方以用于将沟道结构彼此联接，该联接结构具有不平坦的下表面；以及源极拾取线，其与联接结构电联接。
本公开的实施方式可提供一种半导体器件，该半导体器件包括：堆叠部；多个沟道结构，其穿过堆叠部；源极层，其被设置在堆叠部下方并且包括具有不平坦的下表面的开口；以及联接结构，其形成在源极层的开口中并将所述多个沟道结构彼此联接。
本公开的实施方式可提供一种制造半导体器件的方法，该方法包括以下步骤：在源极层上形成第一堆叠部；形成穿过第一堆叠部的第一开口；在源极层中形成第二开口，该第二开口将第一开口彼此联接；在各个第一开口中形成沟道结构；在第二开口中形成联接结构，该联接结构将沟道结构彼此联接；以及形成穿过第一堆叠部并联接到联接结构的源极拾取线。
附图说明
图1A和图1B是示出根据本公开的实施方式的半导体器件的结构的示图。
图2A、图2B和图2C是示出根据本公开的实施方式的半导体器件的联接结构和半导体器件的源极层的结构的示图。
图3A、图3B、图4A、图4B和图5至图14是示出根据本公开的实施方式的半导体器件的制造方法的示图。
图15和图16是示出根据本公开的实施方式的存储器系统的配置的框图。
图17和图18是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
现在将参照附图在下文中更充分地描述示例实施方式；然而，其可按照不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，这些实施方式被提供以使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。
以下，将参照附图描述实施方式。本文中参照作为实施方式(以及中间结构)的示意图的横截面图来描述实施方式。因此，由于例如制造技术和/或公差而相对于例示形状的变化是预期的。因此，实施方式不应被解释为限于本文所示的区域的特定形状，而是可包括例如由制造导致的形状偏差。在附图中，为了清晰起见，层和区域的长度和尺寸可能被夸大。附图中的相同标记表示相同元件。
诸如“第一”和“第二”的术语可用于描述各种组件，但是其不应限制各种组件。这些术语仅用于将组件与其它组件相区分。例如，在不脱离本公开的精神和范围的情况下，第一组件可被称为第二组件，并且第二组件可被称为第一组件等。另外，“和/或”可包括所提及的组件中的任一个或组合。
另外，只要在句子中没有具体地提及，单数形式可包括复数形式。另外，本说明书中所使用的“包括/包含”表示存在或可添加一个或更多个组件、步骤、操作和元件。
另外，除非另外定义，否则本说明书中所使用的所有术语(包括技术和科学术语)具有与相关领域的技术人员通常理解的含义相同的含义。常用字典中定义的术语应被解释为具有与在相关领域的上下文中解释的含义相同的含义，并且除非在本说明书中清楚地另外定义，否则不应被解释为具有理想化或过度形式上的含义。
还应注意，在本说明书中，“连接/联接”是指一个组件不仅直接联接另一部件，而且还间接地通过中间组件联接另一组件。另一方面，“直接连接/直接联接”是指一个组件在没有中间组件的情况下直接联接另一组件。
图1A和图1B是示出根据本公开的实施方式的半导体器件的结构的示图。图1A是布局图。图1B是截面图。
参照图1A和图1B，根据本公开的实施方式的半导体器件可包括堆叠部ST、穿过堆叠部ST的沟道(channel)结构CH、设置在堆叠部ST下方的联接结构CN以及穿过堆叠部ST的源极拾取线23。半导体器件还可包括穿过堆叠部ST的虚拟沟道结构D_CH、源极层10、位线21和至少一条阱拾取线22。
堆叠部ST可包括交替地层叠的导电层11和绝缘层12。各个导电层11可以是存储器单元、选择晶体管等的栅极，并且由多晶硅、含多晶硅的材料、合适的金属或含金属的材料制成。例如，各个导电层11可由诸如钨的金属制成或者包含诸如钨的金属。绝缘层12可使层叠的导电层11彼此绝缘，并且可由诸如例如氧化物的合适的绝缘材料制成或者包含诸如例如氧化物的合适的绝缘材料。例如，至少一个最上面的导电层11可以是漏极选择晶体管(drain select transistor)的栅极，至少一个最下面的导电层11可以是源极选择晶体管(source select transistor)的栅极，其它导电层11可以是存储器单元的栅极。在这种情况下，至少一个源极选择晶体管、多个存储器单元和至少一个漏极选择晶体管可串联联接以构成存储器串。存储器串可具有垂直取向。
堆叠部ST可被设置在源极层10上。源极层10可由任何合适的导电材料或者任何合适的半导体材料(包括例如多晶硅)制成。外围电路(未示出)可被设置在源极层10下面，如本领域中熟知的。层间绝缘层13可被设置在堆叠部ST上。位线21和阱拾取线22可被设置在层间绝缘层13中。
各个沟道结构CH可包括穿过堆叠部ST的沟道图案15A。各个沟道图案15A可以是由包括例如硅(Si)和锗(Ge)的半导体材料制成的半导体图案。各个沟道图案15A可具有实心结构或者其中心区域开放的管状结构。在各个沟道图案15A具有管状结构的情况下，如图11和图1B的示例中一样，沟道图案15A可填充有由任何合适的绝缘材料制成的间隙填充绝缘图案16A。各个沟道图案15A可具有诸如圆形、圆柱形、椭圆形、矩形或多边形的横截面。
各个沟道结构CH还可包括包围对应沟道图案15A的侧壁的存储器图案14A。存储器图案14A可包括依次包围沟道图案15A的侧壁的隧道绝缘层、数据存储层和电荷阻挡层。数据存储层可包括浮栅、电荷捕获层、氮化物、相变材料、可变电阻材料、纳米点等。
各个沟道结构CH还可包括被设置在对应间隙填充绝缘图案16A上的第一焊盘17A。第一焊盘17A可与对应沟道图案15A接触。沟道图案15A和对应位线21可通过第一焊盘17A彼此联接。第一焊盘17A可包括N型杂质。
沟道结构CH可在第一方向I-I’上成行布置，在与第一方向I-I’交叉的第二方向II-II’上成列布置。沟道结构CH可交替地布置，使得相邻沟道结构的中心相对于彼此偏移。例如，在II-II’方向上形成列的沟道结构每隔与布置在I-I’方向上的沟道结构所形成的行的一个交点设置。同样，在I-I’方向上形成行的沟道结构每隔与布置在II-II’方向上的沟道结构所形成的列的一个交点设置。因此，如图1A所示，在第一方向I-I’和第二方向II-II’上彼此相邻设置的五个沟道结构CH形成矩形，其中四个沟道结构在矩形的拐角处，一个沟道结构CH在由这四个沟道结构CH形成的矩形的中心处。构成单个存储器块的列和行中的沟道结构的数量可根据设计选择而变化。在实施方式中，可在单个存储器块中布置八个或九个沟道列。
虚拟沟道结构D_CH可与沟道结构CH相似，并且可由与用于沟道结构CH的材料相似的材料制成。各个虚拟沟道结构D_CH可包括虚拟沟道图案15B、虚拟存储器图案14B、虚拟间隙填充绝缘图案16B和第二焊盘17B。第二焊盘17B可与虚拟沟道图案15B接触。虚拟沟道图案15B和对应阱拾取线22可通过第二焊盘17B彼此联接。第二焊盘17B可包括与包括在第一焊盘17A中的杂质类型不同的杂质。例如，第二焊盘17B可包括P型杂质。
虚拟沟道图案15B对应于沟道图案15A，虚拟存储器图案14B对应于存储器图案14A，虚拟间隙填充绝缘图案16B对应于间隙填充绝缘图案16A；因此，这些结构的详细描述被省略，以避免以重复、冗余的说明模糊说明书。
虚拟沟道结构D_CH可设置在沟道结构CH之间。例如，虚拟沟道结构D_CH可沿着第二方向II-II’成列布置，使得虚拟沟道结构D_CH的中心与在第一方向I-I’上与其相邻的对应沟道结构CH的中心错开。通常，在各个存储器块中将设置比沟道结构CH少的虚拟沟道结构D_CH。例如，在单个存储器块包括依次布置的第一至第九沟道列(沟道结构列和虚拟沟道结构列)的情况下，单个虚拟沟道列可作为第五沟道列设置在第四沟道列和第六沟道列之间。
联接结构CN被设置为将沟道结构CH彼此联接，并且被设置在源极层10和堆叠部ST之间。在半导体器件包括虚拟沟道结构D_CH的情况下，联接结构CN可将虚拟沟道结构D_CH彼此联接，将沟道结构CH彼此联接，并且将沟道结构CH和虚拟沟道结构D_CH彼此联接。
联接结构CN与源极拾取线23联接，并且在源极拾取线23和沟道结构CH之间提供电流路径。因此，联接结构CN具有较大的宽度并朝着源极拾取线23突出，以使得联接结构CN可容易地与源极拾取线23联接。换言之，相对于沟道图案15A的侧壁，联接图案15C的侧壁朝着源极拾取线23突出了距离X。联接结构CN可具有不平坦的下表面。例如，联接结构CN可具有这样的下表面，该下表面包括与基本上平坦的下表面部分交替的多个半球形表面部分。联接部分的下表面的半球形部分可基本上与沟道结构CH和D_CH对齐。
联接结构CN可包括联接图案15C和虚拟存储器图案14C。联接图案15C可由包括例如硅(Si)、锗(Ge)等的半导体材料制成。联接图案15C可具有实心结构、或者其中心区域开放的管状结构。在联接图案15C具有管状结构的情况下，联接图案15C可填充有虚拟间隙填充绝缘图案16C。
虚拟存储器图案14C可以是包围联接图案15C的外表面的多层，并且包括隧道绝缘层、数据存储层或电荷阻挡层中的至少一层。虚拟存储器图案14C可包括开口，通过该开口暴露联接图案15C的一部分。例如，该开口可暴露联接图案15C的侧壁。
沟道结构CH、虚拟沟道结构D_CH和联接结构CN可通过相同的工艺来形成。例如，沟道图案15A、虚拟沟道图案15B和联接图案15C可形成单个集成的半导体层，并且根据半导体层的区域而具有不同的功能。存储器图案14A、虚拟存储器图案14B和虚拟存储器图案14C也可形成单个集成的层。间隙填充绝缘图案16A、虚拟间隙填充绝缘图案16B和虚拟间隙填充绝缘图案16C也可形成单个集成的层。
源极拾取线23可穿过堆叠部ST并与源极层10和联接结构CN联接。源极拾取线23可在第二方向II-II’上延伸。源极拾取线23可具有不平坦的下表面23L，其具有例如半球形下表面。源极拾取线23的半球形下表面23L可在水平方向上比穿透堆叠部ST的源极拾取线23的下部的宽度宽。如图1B所示，源极拾取线23的穿透堆叠部ST的部分可具有略呈锥形的形状，其顶部的宽度大于底部的宽度。
源极拾取线23可直接与联接结构CN接触。例如，源极拾取线23可直接与通过虚拟存储器图案14C的开口暴露的联接图案15C的侧壁接触。在这种情况下，源极拾取线23可为多层，其包括直接与联接结构CN接触的第一层23A以及电阻低于第一层23A的第二层23B。第一层23A可以是例如N型多晶硅层。第二层23B可以是例如金属或含金属的层，包括例如钨或含钨的层。
源极拾取线23的侧壁可被绝缘间隔体24包围。绝缘间隔体24可由任何合适的绝缘材料制成，包括例如氧化物层或氮化物层，并且可用于将源极拾取线23与导电层11绝缘。
源极层10可直接与源极拾取线23接触。例如，源极层10可直接与源极拾取线23的第一层23A接触。虚拟存储器图案14C可被夹在源极层10和联接图案15C之间。因此，源极层10可通过源极拾取线23与联接图案15C联接，而非直接与联接图案15C联接。换言之，源极层10可通过源极拾取线23与联接结构CN电联接。
根据上述结构，沟道结构CH和源极拾取线23可利用具有不平坦的下表面的联接结构CN容易地彼此联接。结果，在读操作期间，可在位线21、沟道结构CH、联接结构CN、源极拾取线23和源极层10之间提供电流路径。另外，在擦除操作期间，由于可在阱拾取线22、虚拟沟道结构D_CH、联接结构CN和沟道结构CH之间提供空穴移动路径，所以可向存储器单元供应足够量的空穴。
图2A至图2C是示出根据本公开的实施方式的半导体器件的联接结构CN和源极层10的结构的示图。图2A是布局图。图2B是沿图2A的线A-A’截取的截面图。图2C是沿图2A的线B-B’截取的截面图。
参照图2A至图2C，源极层10包括具有不平坦的下表面的开口OP，并且联接结构CN形成在源极层10的开口OP中。开口OP可包括多个凹陷区域R，各个凹陷区域R具有半球形形状。凹陷区域R被布置在第一方向I以及与第一方向I交叉的第二方向II上。与沟道和虚拟沟道结构的图案匹配，凹陷区域R可被交替地布置，使得其中心彼此偏移。例如，五个相邻的凹陷区域R在第一方向I和第二方向II上彼此相邻设置，以使得它们中的四个被设置在矩形的顶点处，它们中的第五个被设置在由这四个凹陷区域R形成的矩形的中心处。
凹陷区域R可被设置在与各个沟道结构CH和各个虚拟沟道结构D_CH对应的位置处。例如，凹陷区域R可被设置在各个沟道结构CH和各个虚拟沟道结构D_CH下方。各个凹陷区域R的中心可与沟道结构CH和虚拟沟道结构D_CH中的对应一个的中心对齐。然而，各个凹陷区域R的直径可大于各个沟道结构CH或各个虚拟沟道结构D_CH(D1<D2)。
在第一方向I上彼此相邻设置的凹陷区域R彼此间隔开，并且在第二方向II上彼此相邻设置的凹陷区域R彼此间隔开。另一方面，在与第一方向I和第二方向II交叉的第三方向III上彼此相邻设置的凹陷区域R可彼此交叠(参照参考符号“Y”)。例如，在第一方向I上彼此相邻设置的凹陷区域R的中心之间的距离被指定为D3，在第二方向II上彼此相邻设置的凹陷区域R的中心之间的距离被指定为D4，在第三方向III上彼此相邻设置的凹陷区域R的中心之间的距离被指定为D5。在这种情况下，D3可大于D5(D3>D5)，并且D4可大于D5(D4>D5)。
在凹陷区域R彼此部分地交叠的情况下，开口OP可具有网状横截面。源极层10可包括支撑部SP，其被设置在彼此相邻设置的凹陷区域R之间并且在各个凹陷区域R之间突出以支撑堆叠部ST。同样，由于联接结构CN形成在开口OP中，所以联接结构CN也可具有网状下表面。在这种情况下，源极层10的支撑部SP在联接结构CN中突出，并且联接结构CN的虚拟存储器图案14C和联接图案15C包围源极层10的支撑部SP的侧壁。
凹陷区域R之间的距离以及各个凹陷区域R的直径可根据设计条件而改变为各种值。例如，在第一方向I和第二方向II上彼此相邻设置的凹陷区域R可彼此交叠。在这种情况下，源极层10可不包括支撑部SP。
图3A、图3B、图4A、图4B和图5至图14是示出根据本公开的实施方式的半导体器件的制造方法的示图。图3A和图4A是布局图。图3B、图4B和图5至图14是截面图。下文中，重复的说明如果被认为冗余的话将被省略.
参照图3A和3B，在源极层30上形成第一堆叠部ST1。第一堆叠部ST1可包括交替地层叠的一个或更多个第一材料层31A和一个或更多个第二材料层32A。
第一材料层31可被设置为形成存储器单元、选择晶体管等的栅极。第二材料层32可被设置为将层叠的栅极彼此绝缘。第一材料层31A可由对第二材料层32A具有高蚀刻选择性的材料制成。例如，第一材料层31A可以是包括氮化物等的牺牲层，第二材料层32A可以是包括氧化物等的绝缘层。另选地，第一材料层31A可以是包括多晶硅、钨等的导电层，第二材料层32A可以是包括氧化物等的绝缘层。作为另外的选择，第一材料层31A可以是包括掺杂多晶硅等的导电层，第二材料层32A可以是包括未掺杂多晶硅等的牺牲层。
此后，形成第一开口OP1以穿过第一堆叠部ST1，使得通过第一开口OP1暴露源极层30。例如，在第一堆叠部ST1上形成掩模图案33。此后，使用掩模图案33作为蚀刻阻挡物来蚀刻第一堆叠部ST1，以形成开口OP1。各个开口OP1穿透第一堆叠部ST1并暴露源极层30。在形成第一开口OP1时源极层30也可被蚀刻预定深度。
第一开口OP1在第一方向I以及与第一方向I交叉的第二方向II上按照之前针对沟道结构和虚拟沟道结构所描述的图案布置。因此，第一开口OP1可交替地布置，使得其中心彼此偏移，以使得每五个相邻的开口OP1中，四个被设置在矩形的顶点处，第五个被设置在矩形的中心处。
各个第一开口OP1之间的距离可考虑要通过后续工艺形成的凹陷区域的宽度来确定。例如，当期望使凹陷区域交叠时，第一开口OP1可按照相对小的间隔设置。当期望使凹陷区域彼此分离时，第一开口OP1可按照相对大的间隔设置。另外，第一开口OP1可根据方向按照不同的间隔设置。例如，在第一方向I上彼此相邻设置的第一开口OP1的中心之间的距离被指定为W1，在第二方向II上彼此相邻设置的第一开口OP1的中心之间的距离被指定为W2，在第三方向III上彼此相邻设置的第一开口OP1的中心之间的距离被指定为W3。在这种情况下，W1可大于W3(W1>W3)，并且W2可大于W3(W2>W3)。作为参考，图3B的虚线表示设置在图3B所示的横截面后面的各个第一开口OP1。
参照图4A和图4B，去除掩模图案33。此后，在源极层30中形成第二开口OP2，第一开口OP1通过所述第二开口OP2彼此联接。例如，通过选择性地蚀刻通过第一开口OP1暴露的源极层30来在各个第一开口OP1下面形成凹陷区域R。由于通过各向同性蚀刻工艺(参照箭头)来蚀刻源极层30，所以各个凹陷区域R可形成为半球形形状。
初始凹陷区域R彼此分离。然而，随着蚀刻工艺执行，各个凹陷区域R的宽度增加，由此彼此相邻设置的凹陷区域R彼此联接。这样，可形成使第一开口OP1彼此联接的第二开口OP2。作为参考，图4B的虚线表示设置在图4B所示的横截面后面的各个凹陷区域R。
各个第二开口OP2的形状可根据第一开口OP1的布置方法、各个凹陷区域R的宽度、源极层30的蚀刻条件、源极层30的蚀刻速率等而改变。在彼此相邻设置的第一开口OP1之间的距离相对小或者源极层30的蚀刻速率相对高的情况下，相邻凹陷区域R彼此交叠和联接。在相邻第一开口OP1之间的距离相对大或者源极层30的蚀刻速率相对低的情况下，相邻凹陷区域R可彼此间隔开和分离。
例如，由于在第三方向III上彼此相邻设置的凹陷区域R按照相对小的间隔设置，所以相邻凹陷区域R彼此交叠和联接。另一方面，由于在第一方向I上或在第二方向II上彼此相邻设置的凹陷区域R按照相对大的间隔设置，所以相邻凹陷区域R彼此分离。因此，源极层30的部分保留在第一方向I上或第二方向II上彼此相邻设置的凹陷区域R之间。源极层30的各个剩余部分用作支撑部SP。第二开口OP2具有网状横截面。
作为参考，在源极层30的蚀刻速率增加，即，各个凹陷区域R的宽度增加的情况下，凹陷区域R可在没有支撑部SP的情况下彼此联接。在这种情况下，不仅在第一方向I上彼此相邻设置的凹陷区域R可彼此交叠和联接，而且在第二方向II上彼此相邻设置的凹陷区域R也可彼此交叠和联接。
参照图5，在第一开口OP1和第二开口OP2中形成牺牲层34。例如，在第一堆叠部ST1上形成牺牲层34，使得第一开口OP1和第二开口OP2被牺牲层34填充。此后，对牺牲层34进行平坦化，直到第一堆叠部ST1的表面暴露。这里，包括在第一堆叠部ST1中的最上面的第二材料层32A可被蚀刻预定厚度。
牺牲层34可由对源极层30、第一材料层31A和第二材料层32A具有高蚀刻选择性的材料制成。在源极层30为多晶硅层的情况下，第一材料层31A为氮化物层，并且第二材料层32A为氧化物层，牺牲层34可包括氮化钛。
此后，在第一堆叠部ST1上形成第二堆叠部ST2。第二堆叠部ST2可包括交替地层叠的第一材料层31B和第二材料层32B。第一材料层31B可被设置为形成存储器单元、选择晶体管等的栅极。第二材料层32B可被设置为将层叠的栅极彼此绝缘。这里，第一材料层31B由对第二材料层32B具有高蚀刻选择性的材料制成。例如，第一材料层31B可以是牺牲层，第二材料层32B可以是绝缘层。替代地，第一材料层31B可以是导电层，第二材料层32B可以是绝缘层。作为另外的选择，第一材料层31B可以是导电层，第二材料层32B可以是包括未掺杂多晶硅等的牺牲层。
作为参考，第一堆叠部ST1可被设置为形成至少一个下选择晶体管，第二堆叠部ST2可被设置为形成存储器单元和至少一个上晶体管。第一材料层31A和第一材料层31B可由基本上相同的材料制成。第二材料层32A和第二材料层32B可由基本上相同的材料制成。
随后，第三开口OP3被形成以穿过第二堆叠部ST2并且与各个第一开口OP1联接。第三开口OP3可按照与各个第一开口OP1的图案对应的图案设置。各个第三开口OP3的宽度可从其上端到下端减小。
参照图6，通过第三开口OP3去除牺牲层34。因此，第一开口OP1和第二开口OP2再次打开，并且第一开口OP1至第三开口OP3彼此一体地联接。第二开口OP2上方的第一堆叠部ST1和第二堆叠部ST2由源极层30的支撑部SP支撑。
此后，形成沟道结构CH、虚拟沟道结构D_CH和联接结构CN。各个沟道结构CH可包括设置在对应第一开口OP1和第三开口OP3中的存储器图案35A、半导体图案36A和间隙填充绝缘图案37A。各个虚拟沟道结构D_CH可包括设置在对应第一开口OP1和第三开口OP3中的虚拟存储器图案35B、虚拟半导体图案36B和虚拟间隙填充绝缘图案37B。联接结构CN可包括设置在第二开口OP2中的虚拟存储器图案35C、虚拟半导体图案36C和虚拟间隙填充绝缘图案37C。
例如，存储器层35A至35C、半导体层36A至36C和间隙填充绝缘层37A至37C可依次形成在第一开口OP1至第三开口OP3中，由此可形成沟道结构CH、虚拟沟道结构D_CH和联接结构CN。存储器层35A至35C可包括电荷阻挡层、数据存储层或隧道绝缘层中的至少一个。数据存储层可包括浮栅、电荷捕获层、氮化物、相变材料、可变电阻材料、纳米点等。
参照图7，将各个间隙填充绝缘层37A、37B蚀刻预定深度，由此第三开口OP3的上侧区域再次打开。此后，在第二堆叠部ST2上形成第一导电层38以使得再次打开的区域被第一导电层38填充。第一导电层38可包括N型杂质并且是多晶硅层。
参照图8，选择性地去除第一导电层38的与虚拟沟道结构D_CH对应的区域。例如，在第一导电层38上形成包括暴露与虚拟沟道结构D_CH对应的区域的开口的掩模图案39。此后使用掩模图案39作为蚀刻阻挡物来蚀刻第一导电层38。在蚀刻第一导电层38的工艺期间，虚拟沟道图案36B可随第一导电层38一起被蚀刻。这样，第三开口OP3的设置有虚拟沟道结构D_CH的上侧区域再次打开。
参照图9，去除掩模图案39，然后形成第二导电层40。第二导电层40可包括类型与第一导电层38不同的杂质。例如，第二导电层40可以是包括P型杂质的多晶硅层。
参照图10，对第一导电层38和第二导电层40进行平坦化直到第二堆叠部ST2的表面暴露，由此形成第一焊盘38A和第二焊盘40A。各个第一焊盘38A可被设置在对应间隙填充绝缘图案37A上并被设置在对应沟道图案36A中。各个第二焊盘40A可被设置在对应虚拟间隙填充绝缘图案37B上并被设置在对应虚拟沟道图案36B的上部。另外，当如上所述，虚拟沟道图案36B随第一导电层38一起被蚀刻时，各个第二焊盘40A可具有比各个第一焊盘38A大的宽度(W4>W5)。
这样，各个沟道结构CH可包括存储器图案35A、半导体图案36A、间隙填充绝缘图案37A和第一导电图案38A。各个虚拟沟道结构D_CH可包括虚拟存储器图案35B、虚拟半导体图案36B、虚拟间隙填充绝缘图案37B和第二焊盘40A。
在实施方式中，第一焊盘38A和第二焊盘40A可仅使用第一导电层38来形成。例如，第一焊盘38A和第二焊盘40A可通过对图7的第一导电层38进行平坦化来形成。此后，可向第二焊盘40A中选择性地掺杂杂质。
参照图11，在第二堆叠部ST2上形成第一层间绝缘层41，然后形成狭缝SL以穿过第一堆叠部ST1和第二堆叠部ST2。狭缝SL可形成至使得源极层30暴露的预定深度，并且在源极层30的上部内延伸。
此后，通过狭缝SL用第三材料层42取代第一材料层31A和31B或第二材料层32A和32B。例如，在第一材料层31A和31B为牺牲层并且第二材料层32A和32B为绝缘层的情况下，导电层可取代第一材料层31A和31B。另选地，在第一材料层31A和31B为导电层并且第二材料层32A和32B为绝缘层的情况下，第一材料层31A和31B被硅化。作为另外的选择，在第一材料层31A和31B为导电层并且第二材料层32A和32B为牺牲层的情况下，绝缘层可取代第二材料层32A和32B。
参照图12，在狭缝SL的内壁上形成绝缘间隔体43。绝缘间隔体43不仅用于在后续工艺期间保护第一堆叠部ST1和第二堆叠部ST2，而且用于将源极拾取线与导电层(例如，第三材料层42)绝缘。因此，绝缘间隔体43考虑其在后续工艺期间的损耗形成至足够的厚度。
此后，将通过狭缝SL暴露的源极层30部分地蚀刻，由此暴露联接结构CN。例如，狭缝SL的下侧区域通过经由各向同性蚀刻工艺蚀刻源极层30而扩大。当蚀刻源极层30时可使用浸出(dip-out)工艺，并且源极层30可被蚀刻成半球形形状。
如上所述，由于联接结构CN包括各自具有半球形形状的多个凹陷区域R，所以联接结构CN被设置在比各个沟道结构CH更靠近狭缝SL的位置处。因此，可容易地通过扩大狭缝SL的下侧区域来暴露联接结构CN。
参照图13，去除通过狭缝SL的下侧区域暴露的虚拟存储器图案35C。结果，虚拟存储器图案35C具有开口，并且通过该开口暴露虚拟沟道图案36C。在去除虚拟存储器图案35C的工艺期间，绝缘间隔体43可被去除预定厚度。
参照图14，在扩大的狭缝SL中形成源极拾取线44。源极拾取线44可与源极层30和联接结构CN联接，并且直接与源极层30和联接结构CN的虚拟沟道图案36C接触。源极拾取线44可包括填充扩大的狭缝SL的下侧区域的第一层44A以及填充扩大的狭缝SL的上侧区域的第二层44B。
例如，形成第一层44A，使得扩大的狭缝SL的下侧区域被第一层44A填充。此后，形成第二层44B。第一层44A可以是多晶硅层。第二层44B可以是电阻低于第一层44A的金属层。
可通过经由沉积工艺沉积多晶硅层，然后执行回蚀工艺来形成第一层44A。另选地，可通过经由选择性生长工艺从源极层30和虚拟沟道图案36C生长多晶硅层来形成第一层44A。可通过沉积包括钨等的金属层，然后执行平坦化工艺，使得第一层间绝缘层41的表面暴露来形成第二层44B。
此后，形成包括位线45和阱拾取线46的第二层间绝缘层47。位线45可与各个沟道结构CH联接，并且阱拾取线46可与虚拟沟道结构D_CH联接。位线45和阱拾取线46可被设置在相同的水平上或不同的水平上。当形成源极拾取线44的第二层44B时，位线45和阱拾取线46的接触插塞(contact plug)可随第二层44B一起形成。
根据所述制造方法，由于联接结构CN形成在包括半球形凹陷区域R的第二开口OP中，所以源极拾取线44和联接结构CN可容易地彼此联接。另外，由于源极层30包括支撑部SP，所以可防止在制造工艺期间发生诸如堆叠部的塌陷、倾斜等的缺陷。
图15是示出根据本公开的实施方式的存储器系统的配置的框图。
参照图15，根据本公开的实施方式的存储器系统1000包括存储器装置1200和控制器1100。
存储器装置1200用于存储具有诸如文本、图形和软件代码的各种数据形式的数据信息。存储器装置1200可以是非易失性存储器。另外，存储器装置1200可具有上面参照图1A至图14所描述的结构，并且可通过上面参照图1A至图14所描述的制造方法来制造。在实施方式中，存储器装置1200可包括：堆叠部；沟道结构，其穿过堆叠部；联接结构，其被设置在堆叠部下面并将沟道结构彼此联接，并且具有不平坦的下表面；以及源极拾取线，其穿过堆叠部并联接到联接结构。存储器装置1200的结构及其制造方法与上面所述相同；因此，其详细说明将被省略。
控制器1100可联接到主机Host和存储器装置1200。控制器1100可响应于来自主机Host的请求访问存储器装置1200。例如，控制器1100可控制存储器装置1200的读、写、擦除和后台操作。
控制器1100可包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140和存储器接口1150。
RAM 1110可用作CPU 1120的操作存储器、存储器装置1200与主机Host之间的高速缓存存储器、存储器装置1200与主机Host之间的缓冲存储器等。作为参考，RAM 1110可由静态随机存取存储器(SRAM)、只读存储器(ROM)等代替。
CPU 1120可控制控制器1100的总体操作。例如，CPU 1120可被配置为操作存储在RAM 1110中的诸如闪存转换层(FTL)的固件。
主机接口1130可被配置为与主机Host联系。例如，控制器1100被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-express(PCI-e)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动电子器件(IDE)协议、私有协议等的各种接口协议中的至少一个来与主机Host通信。
ECC电路1140可使用纠错码(ECC)来检测并纠正从存储器装置1200读取的数据中的错误。
存储器接口1150可被配置为与存储器装置1200联系。例如，存储器接口1150可包括NAND接口或NOR接口。
作为参考，控制器1100还可包括用于暂时地存储数据的缓冲存储器(未示出)。缓冲存储器可用于暂时地存储要从主机接口1130传送到外部装置的数据或者要从存储器接口1150传送到存储器装置1200的数据。另外，控制器1100还可包括存储用于与主机Host联系的代码数据的ROM。
由于根据实施方式的存储器系统1000包括具有改进的集成度和特性的存储器装置1200，所以存储器系统1000的集成度和特性也可改进。
图16是示出根据本公开的实施方式的存储器系统的配置的框图。下文中，重复的说明如果被认为冗余的话将被省略。
参照图16，根据实施方式的存储器系统1000’可包括存储器装置1200’和控制器1100。控制器1100包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140、存储器接口1150等。
存储器装置1200’可以是非易失性存储器。另外，存储器装置1200’可具有上面参照图1A至图14所描述的结构，并且可通过上面参照图1A至图14所描述的制造方法来制造。在实施方式中，存储器装置1200’可包括：堆叠部；沟道结构，其穿过堆叠部；联接结构，其被设置在堆叠部下面并将沟道结构彼此联接，并且具有不平坦的下表面；以及源极拾取线，其穿过堆叠部并联接到联接结构。存储器装置1200’的结构及其制造方法与上面所述相同；因此，其详细说明将被省略。
另外，存储器装置1200’可以是包括多个存储器芯片的多芯片封装。多个存储器芯片可被分成多个组。多个组可被配置为通过第一至第k通道(channel)CH1至CHk来与控制器1100通信。各个组的存储器芯片可通过公共通道来与控制器1100通信。作为参考，存储器系统1000’可被修改，使得各个单个存储器芯片联接到对应单个通道。
如上所述，由于根据实施方式的存储器系统1000’包括具有改进的集成度和特性的存储器装置1200’，所以存储器系统1000’的集成度和特性也可改进。具体地，存储器装置1200’由多芯片封装形成，由此数据存储容量及其操作速度可增强。
图17是示出根据本公开的实施方式的计算系统的配置的框图。下文中，重复的描述如果被认为冗余的话将被省略。
参照图17，根据本公开的实施方式的计算系统2000可包括存储器装置2100、CPU2200、RAM 2300、用户接口2400、电源2500以及在操作上将各种组件联接在一起的系统总线2600。
存储器装置2100可存储经由用户接口2400提供的数据和/或由CPU 2200处理的数据。存储器装置2100经由系统总线2600电联接至CPU 2200、RAM 2300、用户接口2400、电源2500。例如，存储器装置2100可经由控制器(未示出)联接至系统总线2600，或者另选地，直接联接至系统总线2600。在存储器装置2100直接联接至系统总线2600的情况下，控制器的功能可由CPU 2200或RAM 2300执行。
存储器装置2100可以是非易失性存储器。另外，存储器装置2100可具有上面参照图1A至图14所描述的结构，并且可通过上面参照图1A至图14所描述的制造方法来制造。在实施方式中，存储器装置2100可包括：堆叠部；沟道结构，其穿过堆叠部；联接结构，其被设置在堆叠部下面并将沟道结构彼此联接，并且具有不平坦的下表面；以及源极拾取线，其穿过堆叠部并联接到联接结构。存储器装置2100的结构及其制造方法与上面所述相同；因此，其详细说明将被省略。
如上面参照图16所描述的，存储器装置2100可以是利用多个存储器芯片配置的多芯片封装。
具有上述配置的计算系统2000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络本、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数字相机、三维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置之一、用于形成计算机网络的各种电子装置之一、用于形成信息通信网络的各种电子装置之一、RFID装置等的电子装置的各种元件之一来提供。
如上所述，由于根据实施方式的计算系统2000包括具有改进的集成度和特性的存储器装置2100，所以计算系统2000的特性也可改进。
图18是示出根据本公开的实施方式的计算系统的框图。
参照图18，根据本公开的实施方式的计算系统3000可包括具有操作系统3200、应用3100、文件系统3300、转换层3400等的软件层。另外，计算系统3000包括诸如存储器装置3500的硬件层。
操作系统3200管理计算系统3000的软件资源和硬件资源等，并且可通过CPU来控制程序执行。应用3100可以是在计算系统3000中执行的各种应用程序，并且可以是由操作系统3200执行的实用程序。
文件系统3300可指用于控制存在于计算系统3000中的数据、文件等的逻辑结构，并且可根据给定规则来组织要存储在存储器装置3500等中的文件或数据。文件系统3300可根据计算系统3000中所使用的操作系统3200来确定。例如，如果操作系统3200是Microsoft的Windows系统，则文件系统3300可以是文件分配表(FAT)、NT文件系统(NTFS)等。如果操作系统3200是Unix/Linux系统，则文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)、日志文件系统(JFS)等。
尽管在图中操作系统3200、应用3100和文件系统3300由单独的块表示，应用3100和文件系统3300可被包括在操作系统3200中。
响应于来自文件系统3300的请求，转换层3400可将地址转换成适合于存储器装置3500的形式。例如，转换层3400可将由文件系统3300生成的逻辑地址转换成存储器装置3500的物理地址。逻辑地址与物理地址的映射信息可被存储在地址转换表中。例如，转换层3400可以是闪存转换层(FTL)、通用闪存存储链接层(ULL)等。
存储器装置3500可以是非易失性存储器。另外，存储器装置3500可具有上面参照图1A至图14所描述的结构，并且可通过上面参照图1A至图14所描述的制造方法来制造。在实施方式中，存储器装置3500可包括：堆叠部；沟道结构，其穿过堆叠部；联接结构，其被设置在堆叠部下面并将沟道结构彼此联接，并且具有不平坦的下表面；以及源极拾取线，其穿过堆叠部并联接到联接结构。存储器装置3500的结构及其制造方法与上面所述相同；因此，其详细说明将被省略。
具有上述配置的计算系统3000可被分为在较高级别区域中实现的操作系统层以及在较低级别区域中实现的控制器层。应用3100、操作系统3200和文件系统3300可被包括在操作系统层中，并且可由计算系统3000的操作存储器驱动。转换层3400可被包括在操作系统层或控制器层中。
如上所述，由于根据实施方式的计算系统3000包括具有改进的集成度和特性的存储器装置3500，所以计算系统3000的特性也可改进。
本公开可提供一种具有稳定的结构和改进的可靠性的半导体器件。在制造该半导体器件时，可方便制造工艺，并且可简化其过程，并且可降低制造成本。
本文已公开了实施方式的示例，尽管采用了特定术语，但是这些术语被使用并且将仅在一般和描述性意义上解释，而不是为了限制的目的。在一些情况下，对于本领域普通技术人员而言将显而易见的是，自本申请提交起，除非另外具体地指示，结合特定实施方式描述的特征、特性和/或元件可单独地使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求书中所阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求2017年5月26日提交的韩国专利申请号10-2017-0065521的优先权，其完整公开通过引用并入本文。

Claims (28)

1.一种半导体器件，该半导体器件包括：
堆叠部；
穿过所述堆叠部的多个沟道结构；
联接结构，所述联接结构被设置在所述堆叠部下方以用于将所述沟道结构彼此联接，其中，所述联接结构的底部与所述多个沟道结构间隔开，并且具有面对所述沟道结构的第一区域和位于所述第一区域之间的第二区域，所述第一区域具有与所述第二区域不同的深度；
源极拾取线，所述源极拾取线与所述联接结构电联接；以及
源极层，所述源极层被设置在所述联接结构下方，
其中，所述源极层的凹陷区域对应于所述联接结构的底部的所述第一区域并且设置在各个所述沟道结构下方，
其中，在第一方向上彼此相邻地设置的所述凹陷区域彼此间隔开，并且在与所述第一方向交叉的第二方向上彼此相邻地设置的所述凹陷区域彼此交叠。
2.根据权利要求1所述的半导体器件，其中，所述源极层通过所述源极拾取线电联接到所述联接结构。
3.根据权利要求2所述的半导体器件，其中，所述源极层包括支撑部，所述支撑部突出到所述联接结构中以支撑所述堆叠部，所述支撑部不与所述多个沟道结构交叠。
4.根据权利要求1所述的半导体器件，该半导体器件还包括：
穿过所述堆叠部的多个虚拟沟道结构，其中，所述多个虚拟沟道结构通过所述联接结构与所述沟道结构联接。
5.根据权利要求4所述的半导体器件，该半导体器件还包括：
第一焊盘，所述第一焊盘与各个沟道结构联接，所述第一焊盘中的每一个包括N型杂质；以及
第二焊盘，所述第二焊盘与各个虚拟沟道结构联接，所述第二焊盘中的每一个包括P型杂质。
6.根据权利要求4所述的半导体器件，该半导体器件还包括：
阱拾取线，所述阱拾取线与所述虚拟沟道结构电联接。
7.根据权利要求1所述的半导体器件，其中，所述源极拾取线包括：
N型多晶硅层，所述N型多晶硅层接触所述联接结构；以及
金属层，所述金属层被设置在所述多晶硅层上。
8.根据权利要求7所述的半导体器件，其中，所述源极拾取线的所述多晶硅层具有半球形下表面。
9.一种半导体器件，该半导体器件包括：
堆叠部；
穿过所述堆叠部的多个沟道结构；
源极层，所述源极层被设置在所述堆叠部下方并且包括具有不平坦的下表面的开口，所述开口的所述不平坦的下表面与所述多个沟道结构间隔开；
联接结构，所述联接结构形成在所述源极层的所述开口中并且将所述多个沟道结构彼此联接；以及
凹陷区域，所述凹陷区域形成在所述源极层的所述开口中并且设置在各个沟道结构下方，
其中，在第一方向上彼此相邻地设置的所述凹陷区域彼此间隔开，并且在与所述第一方向交叉的第二方向上彼此相邻地设置的所述凹陷区域彼此交叠。
10.根据权利要求9所述的半导体器件，其中，所述凹陷区域是半球形的并且彼此联接。
11.根据权利要求10所述的半导体器件，其中，各个所述凹陷区域的宽度大于各个所述沟道结构的宽度。
12.根据权利要求10所述的半导体器件，其中，所述源极层包括在各个凹陷区域之间突出的支撑部，所述支撑部不与所述多个沟道结构交叠。
13.根据权利要求9所述的半导体器件，该半导体器件还包括：
源极拾取线，所述源极拾取线穿过所述堆叠部并联接到所述源极层和所述联接结构。
14.根据权利要求13所述的半导体器件，其中，所述源极拾取线具有半球形下表面。
15.根据权利要求13所述的半导体器件，其中，所述源极拾取线包括：
N型多晶硅层，所述N型多晶硅层接触所述联接结构；以及
金属层，所述金属层被设置在所述多晶硅层上。
16.根据权利要求9所述的半导体器件，该半导体器件还包括：
虚拟沟道结构，所述虚拟沟道结构穿过所述堆叠部并通过所述联接结构与所述沟道结构联接。
17.根据权利要求16所述的半导体器件，该半导体器件还包括：
第一焊盘，所述第一焊盘与各个沟道结构联接，各个所述第一焊盘包括N型杂质；以及
第二焊盘，所述第二焊盘与各个虚拟沟道结构联接，各个所述第二焊盘包括P型杂质。
18.根据权利要求16所述的半导体器件，该半导体器件还包括：
阱拾取线，所述阱拾取线与所述虚拟沟道结构电联接。
19.一种制造半导体器件的方法，该方法包括以下步骤：
在源极层上形成第一堆叠部；
形成穿过所述第一堆叠部的第一开口；
在所述源极层中形成第二开口，所述第二开口将所述第一开口彼此联接，其中，所述第二开口的底部具有面对所述第一开口的第一区域和位于所述第一区域之间的第二区域，并且所述第一区域具有与所述第二区域不同的深度；
在各个第一开口中形成沟道结构；
在所述第二开口中形成联接结构，该联接结构将所述沟道结构彼此联接；以及
形成穿过所述第一堆叠部并联接到所述联接结构的源极拾取线，
其中，形成所述第二开口的步骤包括通过经由所述第一开口蚀刻所述源极层来在各个第一开口下方形成凹陷区域，
其中，在第一方向上彼此相邻地设置的所述凹陷区域彼此间隔开，并且在与所述第一方向交叉的第二方向上彼此相邻地设置的所述凹陷区域彼此交叠。
20.根据权利要求19所述的方法，其中，形成所述第二开口的步骤包括通过各向同性地蚀刻所述源极层来形成半球形凹陷区域。
21.根据权利要求20所述的方法，
其中，各个所述凹陷区域的宽度大于各个所述第一开口的宽度。
22.根据权利要求19所述的方法，该方法还包括以下步骤：
在所述第一开口和所述第二开口中形成牺牲层；
在所述第一堆叠部上形成第二堆叠部；
形成穿过所述第二堆叠部并与各个第一开口联接的第三开口；以及
通过所述第三开口去除所述牺牲层。
23.根据权利要求19所述的方法，其中，形成所述联接结构的步骤包括：
在所述第二开口中形成虚拟存储器图案；以及
在所述虚拟存储器图案中形成虚拟沟道图案。
24.根据权利要求23所述的方法，其中，形成所述源极拾取线的步骤包括：
形成穿过所述第一堆叠部并暴露所述联接结构的狭缝；以及
去除所述虚拟存储器图案的通过所述狭缝暴露的部分。
25.根据权利要求19所述的方法，其中，形成所述源极拾取线的步骤包括：
形成穿过所述第一堆叠部的狭缝；
扩大所述狭缝的下侧区域，使得所述联接结构被暴露；以及
在扩大的狭缝中形成所述源极拾取线，所述源极拾取线接触所述联接结构。
26.根据权利要求25所述的方法，其中，通过各向同性地蚀刻所述源极层来扩大所述狭缝的所述下侧区域。
27.根据权利要求25所述的方法，其中，形成所述源极拾取线的步骤包括：
在所述狭缝的扩大的下侧区域中形成N型多晶硅层，该多晶硅层接触所述联接结构；以及
在所述多晶硅层上形成金属层。
28.根据权利要求25所述的方法，
其中，所述第一堆叠部包括交替地层叠的一个或更多个第一材料层和一个或更多个第二材料层，并且
其中，通过所述狭缝用第三材料层取代所述第一材料层。
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