CN109671712B - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件及其制造方法。一种半导体器件包括：空穴源图案；位于相邻的空穴源图案之间的电子源图案；在空穴源图案和电子源图案上方的层叠结构；以及穿透层叠结构的沟道层，其中，各个沟道层与对应空穴源图案以及与所述对应空穴源图案相邻的电子源图案接触。

Description

半导体器件及其制造方法
技术领域
本公开总体上涉及电子装置，更具体地，涉及一种半导体器件及其制造方法。
背景技术
即使当装置的电源被切断时，非易失性存储器装置仍保持所存储的数据。最近，由于存储器单元在基板上按照单个层形成的二维非易失性存储器装置的集成度的改进已达到上限，所以正提出存储器单元在基板上按照多个层垂直地层叠的三维非易失性存储器装置。
通常，三维非易失性存储器装置包括交替地层叠的多个层间绝缘层和栅极以及穿透层间绝缘层和栅极的沟道层。存储器单元沿着沟道层层叠。已开发出各种结构和制造方法以用于改进三维非易失性存储器装置的操作可靠性。
发明内容
本发明的各种实施方式提供一种方便制造工艺并具有稳定的结构和改进的特性的半导体器件以及该半导体器件的制造方法。
根据本公开的一方面，提供了一种半导体器件，该半导体器件包括：空穴源图案；位于相邻空穴源图案之间的电子源图案；在空穴源图案和电子源图案上方的层叠结构；以及穿透层叠结构的沟道层，其中，各个沟道层与对应空穴源图案以及与对应空穴源图案相邻的电子源图案接触。
根据本公开的另一方面，提供了一种半导体器件，该半导体器件包括：交替地布置的空穴源图案和电子源图案；形成在空穴源图案和电子源图案上方的层叠结构；以及穿透层叠结构的沟道层，各个沟道层与空穴源图案以及与空穴源图案相邻的电子源图案共同接触，其中，在擦除操作中从空穴源图案向沟道层供应空穴，并且在读操作中电流从沟道层当中的选定沟道层流到电子源图案。
根据本公开的另一方面，提供了一种制造半导体器件的方法，该方法包括以下步骤：形成空穴源图案以及位于空穴源图案之间的电子源图案；在空穴源图案和电子源图案上方形成层叠结构，该层叠结构包括交替地层叠的第一材料层和第二材料层；以及形成穿透层叠结构的沟道层，所述沟道层与相邻的空穴源图案和电子源图案共同接触。
根据本公开的另一方面，提供了一种半导体器件，该半导体器件包括：层叠结构，其由沿着与第一方向和第二方向所限定的平面垂直的第三方向交替地层叠的多个绝缘层和多个导电层形成，各个绝缘层和各个导电层在第一方向和第二方向上延伸；沿着第二方向交替地形成的空穴源图案和电子源图案；以及沟道层，其穿透层叠结构以暴露并接触空穴源图案和电子源图案，其中，各个沟道层与对应空穴源图案以及在空穴源图案的任一侧相邻的两个电子源图案接触，并且其中，各个空穴源图案经由阻挡图案与相邻的电子源图案电隔离。
附图说明
现在将参照附图在下文中更充分地描述示例实施方式；然而，其可按照不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，这些实施方式被提供以使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1A至图1C是示出根据本公开的实施方式的半导体器件的结构的示图。
图2A至图2C是示出根据本公开的实施方式的半导体器件的结构的示图。
图3A至图3C是示出根据本公开的实施方式的半导体器件的制造方法的截面图。
图4A至图4D是示出根据本公开的实施方式的半导体器件的制造方法的立体图。
图5和图6是示出根据本公开的各种实施方式的存储器系统的配置的框图。
图7和图8是示出根据本公开的各种实施方式的计算系统的配置的框图。
具体实施方式
将参照附图描述本公开的示例实施方式。然而，本公开的示例实施方式可按照许多不同的形式具体实现，不应被解释为限于本文所阐述的示例实施方式。相反，提供示例实施方式以使得本公开的公开将彻底和完整，并且将向本领域技术人员充分传达本公开的范围。在不脱离本公开的范围的情况下，本公开的示例实施方式的特征可在各种众多的实施方式中采用。在附图中，为了清晰，层和区域的尺寸和相对尺寸可能被夸大。附图未按比例。相似的标号始终表示相似的元件。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到所述另一元件或者可在其间插入有一个或更多个中间元件的情况下间接连接或联接到所述另一元件。另外，除非另外清楚地说明，否则当元件被称为“包括”组件时，这指示该元件还可包括另一组件，而非排除另一组件。
图1A至图1C是示出根据本公开的实施方式的半导体器件的结构的示图。图1A是布局，图1B和图1C是截面图。
参照图1A和图1B，半导体器件可包括空穴源图案11、电子源图案12、阻挡图案13、层叠结构ST、沟道结构CH和连接层14。半导体器件可以是诸如NAND闪存装置的半导体存储器装置。
空穴源图案11是用于在擦除操作中向存储器单元供应空穴的空穴源，并且可包括第一类型的杂质。例如，第一类型可为P型，并且空穴源图案11可以是包括P型杂质的多晶硅层。
电子源图案12是用于在读操作中向沟道层供应电子的电子源，并且可包括与第一类型不同的第二类型的杂质。例如，第二类型可为N型，并且电子源图案12可以是包括N型杂质的多晶硅层。
这里，空穴源图案11可具有在第一方向I上延伸的线形。另外，电子源图案12位于彼此相邻的空穴源图案11之间，并且也可具有在第一方向I上延伸的线形。因此，空穴源图案11和电子源图案12可沿着与第一方向I交叉的第二方向II交替地布置。
阻挡图案13可被插置在空穴源图案11与电子源图案12之间。阻挡图案13防止包括在空穴源图案11中的第一类型的杂质以及包括在相邻的电子源图案12中的第二类型的杂质混合在一起。空穴源图案11和电子源图案12可经由阻挡图案彼此电隔离。例如，阻挡图案13可具有间隔物形状，并且由诸如氧化物或氮化物的介电材料制成或包括所述介电材料。阻挡图案13在第二方向II上的宽度(或厚度)可根据设计而变化，但是可各自具有远比空穴源图案11和电子源图案12小的宽度。
这里，空穴源图案11和电子源图案12可具有在第一方向I上延伸的线形，并且阻挡图案13可被插置在彼此相邻的空穴源图案11与电子源图案12之间。因此，阻挡图案13也可具有在第一方向I上延伸的线形。在这种情况下，空穴源图案11、阻挡图案13、电子源图案12和阻挡图案13可在第二方向II上依次布置，并且这种布置方式可重复。
另外，空穴源图案11、电子源图案12和阻挡图案13位于相同的高度，并且构成第一基板10。这里，空穴源图案11和电子源图案12可以是通过单独的工艺形成的层。在这种情况下，可存在空穴源图案11与电子源图案12之间的界面。另选地，空穴源图案11和电子源图案12可形成为一层，并且可各自被限定为掺杂有相应杂质的区域。
连接层14位于空穴源图案11和电子源图案12下方，并且与空穴源图案11和电子源图案12共同接触。例如，连接层14的上表面与空穴源图案11和电子源图案12的底表面直接接触。这里，连接层14可在擦除操作中用作可传送擦除偏压的路径，或者在读操作中用作电流路径。例如，连接层14可以是由多晶硅、金属等制成或包括多晶硅、金属等的导电层。
层叠结构ST可包括交替地层叠的第一材料层15和第二材料层16。第一材料层15可以是导电层。第二材料层16可以是绝缘层。例如，层叠结构ST的最上部的至少一个第一材料层15可以是上选择晶体管的栅极，层叠结构ST的最下部的至少一个第一材料层15可以是下选择晶体管的栅极，其它材料层15可以是存储器单元的栅极。因此，至少一个下选择晶体管、多个存储器单元和至少一个上选择晶体管可串联连接，以构成存储器串。
多个沟道结构CH可沿着第一方向I和第二方向II按照行和列布置。各个沟道结构CH可在贯穿层叠结构ST的第三方向上延伸。另外，相邻沟道结构CH的中心可在第一方向I或第二方向II上偏移，从而导致交错形式的布置。各个沟道结构CH可与其相邻的沟道结构CH间隔开。各个沟道结构CH可包括存储器层17、沟道层18和间隙填充层19。存储器层17可包括隧道绝缘层、数据存储层和电荷阻挡层中的至少一个，其全部为本领域中熟知的，因此，本文中将省略其详细描述。例如，数据存储层可包括浮栅、电荷存储材料、电荷捕获材料、相变材料、可变电阻材料、纳米点等。沟道层18是形成有选择晶体管、存储器单元等的沟道的区域，并且可以是由硅(Si)、锗(Ge)等制成或包括硅(Si)、锗(Ge)等的半导体层。沟道层18可具有甚至在其中心也被填充的结构，或者具有其中心部分敞开的管状结构。间隙填充层19可填充在沟道层18的敞开的中心部分中。
各个沟道层18与至少一个空穴源图案11和至少一个电子源图案12共同接触。例如，各个沟道层18与彼此相邻的空穴源图案11和电子源图案12共同接触。图1A所示的连接区域CA示出沟道层18与空穴源图案11和电子源图案12接触的截面，并且可看出，沟道层18的底表面与空穴源图案11和电子源图案12共同接触。另外，当阻挡图案13被插置在彼此相邻的空穴源图案11与电子源图案12之间时，各个沟道层18可与连续地布置的空穴源图案11、阻挡图案13和电子源图案12共同接触。
根据上述结构，各个沟道层18与空穴源图案11和电子源图案12共同接触，因此确保电流路径和空穴供给路径。此外，由于空穴源图案11和电子源图案12交替地布置，所以即使当沟道结构CH未对准时，各个沟道层18也可与空穴源图案11和电子源图案12共同接触。
此外，由于阻挡图案13被插置在空穴源图案11与电子源图案12之间，所以可防止包括在空穴源图案11中的杂质与包括在电子源图案12中的杂质扩散到彼此中。另外，电流路径和空穴供给路径可彼此电隔离。
图1C是示出互连结构24和外围电路位于存储器单元阵列下方的半导体器件的结构的截面图。在图1C中，空穴供给路径和电流路径由箭头指示。
参照图1C，连接层14可连接到互连结构24，并且存储器串可通过第一基板10、连接层14和互连结构24连接到外围电路。例如，第二基板20可位于第一基板10下方，并且层间绝缘层25可被插置在第一基板10与第二基板20之间。另外，包括晶体管、电阻器等的外围电路和互连结构24可位于第二基板20上方。这里，晶体管可包括栅极21、栅极绝缘层22和结23。另外，互连结构24可包括多个高度的线以及将不同高度的线电连接的接触插塞。
在擦除操作中，可通过连接层14施加擦除偏压。当擦除偏压被传送至空穴源图案11时，从空穴源图案11向沟道层18传送空穴。因此，可供应足够量的空穴。
在读操作中，从电子源图案12向沟道层18供应电子，并且经由沟道层18、电子源图案12和互连结构24形成电流路径。因此，电流从沟道层18当中的选定沟道层18通过电子源图案12和连接线14流向互连结构24。
图2A和图2B是示出根据本公开的实施方式的半导体器件的结构的示图。图2A是布局，图2B和图2C是截面图。以下，与上述实施方式重复的描述和内容将被省略。
参照图2A和图2B，根据本公开的实施方式的半导体器件可包括空穴源图案31、电子源图案32、层叠结构ST、沟道结构CH和连接层34。尽管图中未示出，如参照图1A至图1C所描述的，阻挡图案可被插置在空穴源图案31与电子源图案32之间。
空穴源图案31可包括第一类型的杂质，电子源图案32可包括与第一类型不同的第二类型的杂质。例如，空穴源图案31可包括P型杂质，电子源图案32可包括N型杂质。
这里，空穴源图案31可具有岛形状，并且在第一方向I以及与第一方向I交叉的第二方向II上按照间隔开的关系布置。另外，空穴源图案31可按照其中心在第一方向I或第二方向II上错位的交错形式布置。各个空穴源图案31可具有诸如圆形、椭圆形、四边形和多边形的各种形状的截面。
电子源图案32可被形成为填充彼此相邻的空穴源图案31之间的空间。电子源图案32可彼此连接。即，如图2A所示，多个空穴源图案31可分布在单个连续的电子源图案32内。在这种情况下，电子源图案32位于相邻的空穴源图案31之间，因此空穴源图案31和电子源图案32在第一方向I或第二方向II上的截面上交替地布置。
另外，空穴源图案31和电子源图案32位于相同的高度，以构成一个第一基板30。这里，空穴源图案31和电子源图案32可以是通过单独的工艺形成的层。在这种情况下，可存在空穴源图案31与电子源图案32之间的界面。另选地，空穴源图案31和电子源图案32可形成为一层，并且可各自被限定为掺杂有杂质的区域。
连接层34位于空穴源图案31和电子源图案32下方，并且与空穴源图案31和电子源图案32共同接触。例如，连接层34可以是由多晶硅、金属等制成或包括多晶硅、金属等的导电层。
层叠结构ST可包括交替地层叠的第一材料层35和第二材料层36。这里，第一材料层35可以是导电层，第二材料层36可以是绝缘层。沟道结构CH可穿透层叠结构ST。各个沟道结构CH可包括存储器层37、沟道层38和间隙填充层39。
各个沟道层38与彼此相邻的空穴源图案31和电子源图案32共同接触。图2A所示的连接区域AR示出沟道层38与空穴源图案31和电子源图案32接触的截面，并且可看出，沟道层38的底表面与空穴源图案31和电子源图案32共同接触。这里，空穴源图案31的宽度W1可比连接区域AR的宽度W2窄。另外，空穴源图案31的中心与连接区域AR的中心C可彼此对应或偏移。
根据上述结构，由于岛形空穴源图案31分布并设置在电子源图案32中，所以即使当沟道结构CH未对准时，各个沟道层38也可与空穴源图案31和电子源图案32共同接触。
图2C是示出互连结构44和外围电路位于存储器单元阵列下方的半导体器件的结构的截面图。在图2C中，空穴供给路径和电流路径由箭头指示。
参照图2C，连接层34可连接到互连结构44，并且存储器串可通过第一基板30、连接层34和互连结构44连接到外围电路。例如，第二基板40可位于第一基板30下方，并且层间绝缘层45可被插置在第一基板30与第二基板40之间。另外，包括晶体管、电阻器等的外围电路和互连结构44可位于第二基板40上方。这里，晶体管可包括栅极41、栅极绝缘层42和结43。
在擦除操作中，可通过连接层34施加擦除偏压。当擦除偏压被传送至空穴源图案31时，从空穴源图案31向沟道层38传送空穴。因此，可向沟道层38供应足够量的空穴。
在读操作中，从电子源图案32向沟道层38供应电子，并且经由沟道层38、电子源图案32和互连结构44形成电流路径。因此，电流从沟道层38当中的选定沟道层38通过电子源图案32和连接线34流向互连结构44。
图3A至图3C是示出根据本公开的实施方式的半导体器件的制造方法的截面图。以下，与上述实施方式重复的内容将被省略。
参照图3A，在包括外围电路、互连结构等的下部结构(未示出)上方形成连接层51。例如，在基板上方形成外围电路之后，在基板上方形成层间绝缘层以及通过穿透层间绝缘层连接到外围电路的互连结构。随后，形成连接到互连结构的连接层51。这里，连接层51可由包括多晶硅、金属等的导电材料制成或包括所述导电材料。
随后，在连接层51上方形成空穴源图案52。例如，可在连接层上方形成包括第一类型的杂质的材料层，并且可通过按照以规则的间隔彼此间隔开的多个线形对材料层进行构图来形成空穴源图案52。可使用任何合适的方法(例如，蚀刻工艺、镶嵌工艺等)来形成空穴源图案52。空穴源图案52可以是包括P型杂质的多晶硅层。
这里，空穴源图案52的宽度W3以及相邻的空穴源图案52之间的空间的宽度W4可彼此相等或不同。在附图中，示出了宽度W3和W4基本上彼此相等，但是本公开不限于此。例如，通过考虑后续工艺中要形成的阻挡图案的宽度，空间宽度W4可大于空穴源图案52的宽度W3。
参照图3B，在空穴源图案52的暴露的侧壁上方形成阻挡图案53。例如，在沿着形成有空穴源图案52的所得结构的整个表面形成阻挡层之后，通过各向异性地蚀刻阻挡层来形成具有间隔物形状的阻挡图案53。这里，阻挡图案53可由诸如氧化物或氮化物的介电材料制成或包括所述介电材料。
在此实施方式的变型中，形成阻挡图案53的工艺可被省略。在这种情况下，空穴源图案52与在后续工艺中形成的电子源图案彼此直接接触。
参照图3C，在彼此相邻的空穴源图案52之间形成电子源图案54。例如，可在形成有空穴源图案52和阻挡图案53的所得结构上方形成电子源材料层。此时，可不仅在相邻的空穴源图案52之间，而且在空穴源图案52和阻挡图案53的顶部形成电子源材料层。随后，可将电子源材料层平坦化，直至空穴源图案52和阻挡图案53的上表面暴露。例如，可使用化学机械抛光(CMP)将电子源材料层平坦化。因此，形成电子源图案54。
这里，空穴源图案52的宽度W3和电子源图案54的宽度W5可彼此相等或不同。在附图中，示出了空穴源图案52具有比电子源图案54的宽度宽的宽度，但是本公开不限于此。电子源图案54可具有比空穴源图案52的宽度宽的宽度，或者具有与空穴源图案52的宽度基本上相等的宽度。
随后，尽管未示出，可执行形成层叠结构以及穿透层叠结构的沟道结构的工艺。
根据上述制造方法，可容易地形成交替地布置的空穴源图案52和电子源图案54。此外，可容易地形成插置在空穴源图案52与电子源图案54之间的阻挡图案53。
图4A至图4D是示出根据本公开的实施方式的半导体器件的制造方法的立体图。以下，与上述实施方式重复的内容将被省略。
参照图4A，在包括外围电路等的下部结构(未示出)上方形成连接层61。随后，在连接层61上方形成牺牲层62。这里，牺牲层62可以是包括硅(Si)、锗(Ge)等的半导体层。
随后，使用掩模70在牺牲层62上方形成第一掩模图案63。掩模70可以是光掩模或分划板(reticle)，并且包括光阻挡部70A和光透射部70B。例如，光阻挡部70A可被定位成与用于后续工艺中要形成的沟道的开口所在的区域对应。作为参考，光阻挡部和光透射部彼此相对，并且“70A”和“70B”可分别是光透射部和光阻挡部。
第一掩模图案63可以是负型光致抗蚀剂图案。在这种情况下，负型光致抗蚀剂被涂覆在牺牲层62上，然后使用掩模70曝光。随后，当光致抗蚀剂被显影时，未通过掩模70曝光的区域被去除，并且通过掩模70曝光的区域保留。因此，形成具有多个第一开口OP1的第一掩模图案63。这里，第一开口OP1可被定位成与用于后续工艺中要形成的沟道的开口所在的区域对应。作为参考，当“70A”和“70B”可分别是光透射部和光阻挡部时，正型光致抗蚀剂图案可用作第一掩模图案63。
随后，通过使用第一掩模图案63作为阻挡物将第一类型的杂质离子注入到牺牲层62中来形成空穴源图案64。在这种情况下，在与第一开口OP1对应的位置处形成与连接层61接触的空穴源图案64。
参照图4B，在第一掩模图案63被去除之后，使用掩模70在牺牲层62上方形成第二掩模图案65。第二掩模图案65可以是正型光致抗蚀剂图案，并且具有与第一掩模图案63相反的形状。作为参考，当“70A”和“70B”可分别是光透射部和光阻挡部时，正型光致抗蚀剂图案可用作第一掩模图案63，并且负型光致抗蚀剂图案可用作第二掩模图案65。
例如，正型光致抗蚀剂被涂覆在牺牲层62上，然后使用掩模70曝光。随后，当光致抗蚀剂被显影时，通过掩模70曝光的区域被去除，并且未通过掩模70曝光的区域保留。因此，形成包括岛形图案的第二掩模图案65。这里，岛形图案可被定位成与用于后续工艺中要形成的沟道的开口所在的区域对应。
随后，通过使用第二掩模图案65作为阻挡物将第二类型的杂质离子注入到牺牲层62中来形成电子源图案66。此时，可通过控制第二类型的杂质的离子注入条件来减小先前形成的空穴源图案64A的宽度。例如，如果第二类型的杂质的浓度增加，则先前形成的空穴源图案64A的宽度可减小。
参照图4C，在空穴源图案64A和电子源图案66上方形成层叠结构ST。例如，通过交替地层叠第一材料层67和第二材料层68来形成层叠结构ST。这里，第一材料层67可用于形成存储器单元、选择晶体管等的栅极，并且第二材料层68可用于将层叠的栅极彼此绝缘。
第一材料层67由蚀刻选择比高于第二材料层68的材料形成。作为示例，第一材料层67可以是包括氮化物等的牺牲层，并且第二材料层68可以是包括氧化物等的绝缘层。作为另一示例，第一材料层67可以是由多晶硅、钨等制成或包括多晶硅、钨等的导电层，并且第二材料层68可以是由氧化物等制成或包括氧化物等的绝缘层。作为另一示例，第一材料层67可以是包括掺杂多晶硅等的导电层，并且第二材料层68可以是包括未掺杂多晶硅等的牺牲层。
随后，使用掩模70在层叠结构ST上方形成第三掩模图案69。第三掩模图案69可以是负型光致抗蚀剂图案，并且可具有与第一掩模图案63基本上相等的形状。作为参考，当“70A”和“70B”分别是光透射部和光阻挡部时，正型光致抗蚀剂图案可用作第一掩模图案63和第三掩模图案69，并且负型光致抗蚀剂图案可用作第二掩模图案65。
例如，负型光致抗蚀剂被涂覆在层叠结构ST上，然后使用掩模70曝光。随后，如果光致抗蚀剂被显影，则未通过掩模70曝光的区域被去除，并且通过掩模70曝光的区域保留。因此，可形成具有与第二掩模图案65相反的形状的第三掩模图案69。
随后，通过使用第三掩模图案69作为蚀刻阻挡物蚀刻层叠结构ST来形成第三开口OP3。这里，各个第三开口P3使空穴源图案64A和电子源图案66通过其共同暴露。
参照图4D，在第三开口OP3中分别形成沟道结构CH。例如，在各个第三开口OP3中形成存储器层73、沟道层72和间隙填充层71。因此，形成与空穴源图案64A和电子源图案66共同接触的沟道层72。
随后，可根据第一材料层67和第二材料层68的材料执行附加工艺。作为示例，当第一材料层67是牺牲层并且第二材料层68是绝缘层时，第一材料层67被导电层74替代。作为另一示例，当第一材料层67是导电层并且第二材料层68是绝缘层时，第一材料层67被硅化。作为另一示例，当第一材料层67是导电层并且第二材料层68是牺牲层时，第二材料层68被绝缘层替代。
根据上述制造方法，可使用一个掩模70形成空穴源图案64A、电子源图案66和第三开口OP3。换言之，使用用于形成第三开口OP3的掩模来形成空穴源图案64A和电子源图案66，从而可形成空穴源图案64A和电子源图案66而无需任何附加掩模。
图5是示出根据本公开的实施方式的存储器系统1000的配置的框图。
参照图5，存储器系统1000包括存储器装置1200和控制器1100。
存储器装置1200用于存储具有诸如文本、图形和软件代码的各种数据格式的数据信息。存储器装置1200可以是非易失性存储器。另外，存储器装置1200可具有参照图1A至图4D所描述的结构，并且根据参照图1A至图4D所描述的制造方法来制造。在实施方式中，存储器装置1200可包括：空穴源图案；位于相邻的空穴源图案之间的电子源图案；在空穴源图案和电子源图案上方的层叠结构；以及穿透层叠结构的沟道层，沟道层与空穴源图案当中的至少一个空穴源图案和电子源图案当中的至少一个电子源图案共同接触，其中，在擦除操作中从空穴源图案向沟道层供应空穴，在读操作中从电子源图案向沟道层供应电子。存储器装置1200的结构和制造方法与上面所描述的相同，因此，将省略其详细描述。
控制器1100连接到主机和存储器装置1200，并且被配置为响应于来自主机的请求访问存储器装置1200。例如，控制器1100被配置为控制存储器装置1200的读、写、擦除和后台操作。
控制器1100包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140、存储器接口1150等。
这里，RAM 1110可用作CPU 1120的操作存储器、存储器装置1200与主机之间的高速缓存存储器以及存储器装置1200与主机之间的缓冲存储器。作为参考，RAM 1110可被静态随机存取存储器(SRAM)、只读存储器(ROM)等代替。
CPU 1120被配置为控制控制器1100的总体操作。例如，CPU 1120被配置为操作存储在RAM 1110中的诸如闪存转换层(FTL)的固件。
主机接口1130被配置为与主机接口。例如，控制器1100可使用诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子器件(IDE)协议和私有协议的各种接口协议中的至少一种来与主机通信。
ECC电路1140被配置为使用纠错码(ECC)来检测并纠正包括在从存储器装置1200读取的数据中的错误。
存储器接口1150可被配置为与存储器装置1200接口。例如，存储器接口1150可包括NAND接口或NOR接口。
作为参考，控制器1100还可包括用于暂时地存储数据的缓冲存储器(未示出)。这里，缓冲存储器可用于暂时地存储通过主机接口1130传送到外部的数据或者通过存储器接口1150从存储器装置1200传送的数据。控制器1100还可包括存储用于与主机接口的代码数据的ROM。
如上所述，根据本公开的实施方式的存储器系统1000包括具有改进的集成度和改进的特性的存储器装置1200，因此，可改进存储器系统1000的集成度和特性。
图6是示出根据本公开的另一实施方式的存储器系统1000’的配置的框图。以下，与上面所描述的内容重复的内容的描述将被省略。
参照图6，存储器系统1000’可包括存储器装置1200’和控制器1100。控制器1100包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140、存储器接口1150等。
存储器装置1200’可以是非易失性存储器。另外，存储器装置1200’可具有参照图1A至图4D所描述的结构，并且根据参照图1A至图4D所描述的制造方法来制造。在实施方式中，存储器装置1200'可包括：空穴源图案；位于相邻的空穴源图案之间的电子源图案；在空穴源图案和电子源图案上方的层叠结构；以及穿透层叠结构的沟道层，沟道层与空穴源图案当中的至少一个空穴源图案和电子源图案当中的至少一个电子源图案共同接触，其中，在擦除操作中从空穴源图案向沟道层供应空穴，在读操作中从电子源图案向沟道层供应电子。存储器装置1200’的结构和制造方法与上面所描述的相同，因此，将省略其详细描述。
存储器装置1200’可以是包括多个存储器芯片的多芯片封装。多个存储器芯片被分成多个组，其被配置为经由第一至第k通道(CH1至CHk)与控制器1100通信。另外，包括在一个组中的存储器芯片可被配置为经由公共通道与控制器1100通信。作为参考，存储器系统1000’可被修改，使得一个存储器芯片连接到一个通道。
如上所述，根据本公开的实施方式的存储器系统1000’包括具有改进的集成度和改进的特性的存储器装置1200’，因此，可改进存储器系统1000’的集成度和特性。具体地，存储器装置1200’被配置成多芯片封装，以使得可增加存储器系统1000’的数据存储容量并且改进存储器系统1000’的操作速度。
图7是示出根据本公开的实施方式的计算系统的配置的框图。以下，与上面所描述的内容重复的内容的描述将被省略。
参照图7，根据本公开的实施方式的计算系统2000包括存储器装置2100、CPU2200、RAM 2300、用户接口2400、电源2500、系统总线2600等。
存储器装置2100存储通过用户接口2400提供的数据、由CPU 2200处理的数据等。另外，存储器装置2100通过系统总线2600电连接到CPU 2200、RAM 2300、用户接口2400、电源2500等。例如，存储器装置2100可通过控制器(未示出)或直接连接到系统总线2600。当存储器装置2100直接连接到系统总线2600时，控制器的功能可由CPU 2200、RAM 2300等执行。
存储器装置2100可以是非易失性存储器。另外，存储器装置2100可具有参照图1A至图4D所描述的结构，并且根据参照图1A至图4D所描述的制造方法来制造。在实施方式中，存储器装置2100可包括：空穴源图案；位于相邻的空穴源图案之间的电子源图案；在空穴源图案和电子源图案上方的层叠结构；以及穿透层叠结构的沟道层，沟道层与空穴源图案当中的至少一个空穴源图案和电子源图案当中的至少一个电子源图案共同接触，其中，在擦除操作中从空穴源图案向沟道层供应空穴，在读操作中从电子源图案向沟道层供应电子。存储器装置2100的结构和制造方法与上面所描述的相同，因此，将省略其详细描述。
存储器装置2100可以是包括参照图8所描述的多个存储器芯片的多芯片封装。
如上所述配置的计算系统2000可以是计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图像记录仪、数字图像播放器、数字视频记录仪、数字视频播放器、用于在无线环境中通信信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息网络的各种电子装置之一、RFID装置等。
如上所述，根据本公开的实施方式的计算系统2000包括具有改进的集成度和改进的特性的存储器装置2100，因此，可改进计算系统2000的集成度和特性。
图8是示出根据本公开的实施方式的计算系统3000的框图。
参照图8，计算系统3000包括软件层，该软件层包括操作系统3200、应用3100、文件系统3300、转换层3400等。另外，计算系统3000包括存储器装置3500的硬件层。
操作系统3200可管理计算系统3000的软件资源、硬件资源等，并且控制中央处理单元的程序执行。应用3100是在计算系统3000上运行的各种应用程序之一，并且可以是由操作系统3200执行的实用程序。
文件系统3300意指用于管理计算系统3000中的数据、文件等的逻辑结构，并且根据规则来组织存储在存储器装置3500中的数据或文件。文件系统3300可根据计算系统3000中所使用的操作系统3200来确定。例如，当操作系统3200是微软公司(Microsoft)的Windows操作系统之一时，文件系统3300可以是文件分配表(FAT)或NT文件系统(NTFS)。当操作系统3200是Unix/Linux操作系统之一时，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)或日志文件系统(JFS)。
在此图中，操作系统3200、应用3100和文件系统3300作为单独的块被示出。然而，应用3100和文件系统3300可被包括在操作系统3200中。
响应于来自文件系统3300的请求，转换层3400将地址转换成适合于存储器装置3500的形式。例如，转换层3400可将文件系统3300所生成的逻辑地址转换成存储器装置3500的物理地址。逻辑地址与物理地址之间的映射信息可作为地址转换表存储。例如，转换层3400可以是闪存转换层(FTL)、通用闪存链路层(ULL)等。
存储器装置3500可以是非易失性存储器。另外，存储器装置3500可具有参照图1A至图4D所描述的结构，并且根据参照图1A至图4D所描述的制造方法来制造。在实施方式中，存储器装置3500可包括：空穴源图案；位于相邻的空穴源图案之间的电子源图案；在空穴源图案和电子源图案上方的层叠结构；以及穿透层叠结构的沟道层，沟道层与空穴源图案当中的至少一个空穴源图案和电子源图案当中的至少一个电子源图案共同接触，其中，在擦除操作中从空穴源图案向沟道层供应空穴，在读操作中从电子源图案向沟道层供应电子。存储器装置3500的结构和制造方法与上面所描述的相同，因此，将省略其详细描述。
如上所述配置的计算系统3000可被分为在上层区域中执行的操作系统层以及在下层区域中执行的控制器层。这里，应用3100、操作系统3200和文件系统3300被包括在操作系统层中并且可由计算系统3000的操作存储器驱动。另外，转换层3400可被包括在操作系统层或控制器层中。
如上所述，根据本公开的实施方式的计算系统3000包括具有改进的集成度和改进的特性的存储器装置3500，因此，可改进计算系统3000的集成度和特性。
根据本公开，可提供一种具有稳定的结构和改进的可靠性的半导体器件。另外，在制造该半导体器件时，工艺的难度级别可降低，制造过程可简化，并且制造成本可降低。
本文已公开了示例实施方式，尽管采用了特定术语，但是这些术语被使用并且将仅在一般和描述性意义上解释，而不是为了限制的目的。在一些情况下，对于本领域普通技术人员而言将显而易见的是，自本申请提交起，除非另外具体地指示，结合特定实施方式描述的特征、特性和/或元件可单独地使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求书中所阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求2017年10月13日提交的韩国专利申请No.10-2017-0133244的优先权，其整体通过引用并入本文。

Claims (26)

1.一种半导体存储器装置，该半导体存储器装置包括：
空穴源图案；
位于相邻的空穴源图案之间的电子源图案；
在所述空穴源图案和所述电子源图案上方的层叠结构；以及
穿透所述层叠结构的沟道层，
其中，各个沟道层与对应的空穴源图案以及与所述对应的空穴源图案相邻的电子源图案接触，并且
其中，在擦除操作中从所述空穴源图案向所述沟道层供应空穴，并且在读操作中从所述电子源图案向所述沟道层供应电子。
2.根据权利要求1所述的半导体存储器装置，其中，所述空穴源图案包括第一类型的杂质，并且所述电子源图案包括与所述第一类型不同的第二类型的杂质。
3.根据权利要求1所述的半导体存储器装置，其中，所述空穴源图案是包括P型杂质的多晶硅层，并且所述电子源图案是包括N型杂质的多晶硅层。
4.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括阻挡图案，所述阻挡图案被插置在所述空穴源图案与所述电子源图案之间以将所述空穴源图案和所述电子源图案彼此电隔离。
5.根据权利要求1所述的半导体存储器装置，其中，所述空穴源图案和所述电子源图案具有在第一方向上延伸的线形。
6.根据权利要求5所述的半导体存储器装置，该半导体存储器装置还包括被插置在所述空穴源图案与所述电子源图案之间的阻挡图案，所述阻挡图案具有在所述第一方向上延伸的线形。
7.根据权利要求1所述的半导体存储器装置，
其中，所述空穴源图案按照岛形布置，并且所述电子源图案填充相邻的空穴源图案之间的空间并且彼此连接。
8.根据权利要求7所述的半导体存储器装置，其中，各个所述空穴源图案具有比各个所述沟道层窄的宽度。
9.根据权利要求8所述的半导体存储器装置，其中，各个所述空穴源图案在所述沟道层下方居中设置。
10.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
与所述空穴源图案和所述电子源图案共同接触的连接层；以及
位于所述连接层下方的互连结构，其中，在所述擦除操作中，通过所述连接层对所述空穴源图案施加擦除偏压。
11.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
与所述空穴源图案和所述电子源图案共同接触的连接层；以及
位于所述连接层下方的互连结构，
其中，在所述读操作中，电流从所述沟道层当中的选定沟道层通过所述电子源图案和所述连接层流向所述互连结构。
12.一种半导体存储器装置，该半导体存储器装置包括：
交替地布置的空穴源图案和电子源图案；
形成在所述空穴源图案和所述电子源图案上方的层叠结构；以及
穿透所述层叠结构的沟道层，各个沟道层与空穴源图案以及与所述空穴源图案相邻的电子源图案共同接触，
其中，在擦除操作中从所述空穴源图案向所述沟道层供应空穴，并且在读操作中电流从所述沟道层当中的选定沟道层流向所述电子源图案。
13.根据权利要求12所述的半导体存储器装置，该半导体存储器装置还包括插置在所述空穴源图案与所述电子源图案之间的阻挡图案。
14.根据权利要求12所述的半导体存储器装置，该半导体存储器装置还包括：
与所述空穴源图案和所述电子源图案共同接触的连接层；以及
位于所述连接层下方的互连结构，
其中，在所述擦除操作中通过所述连接层施加擦除偏压。
15.根据权利要求12所述的半导体存储器装置，该半导体存储器装置还包括：
与所述空穴源图案和所述电子源图案共同接触的连接层；以及
位于所述连接层下方的互连结构，
其中，在所述读操作中电流从所述沟道层通过所述电子源图案和所述连接层流向所述互连结构。
16.一种制造半导体存储器装置的方法，该方法包括以下步骤：
形成空穴源图案以及位于所述空穴源图案之间的电子源图案；
在所述空穴源图案和所述电子源图案上方形成层叠结构，所述层叠结构包括交替地层叠的第一材料层和第二材料层；以及
形成穿透所述层叠结构的沟道层，所述沟道层与相邻的空穴源图案和电子源图案共同接触，使得在擦除操作中从所述空穴源图案向所述沟道层供应空穴，并且在读操作中从所述电子源图案向所述沟道层供应电子。
17.根据权利要求16所述的方法，其中，形成所述空穴源图案和所述电子源图案的步骤包括以下步骤：
形成包括第一类型的杂质并具有线形的空穴源图案；以及
在相邻的空穴源图案之间形成包括与所述第一类型不同的第二类型的杂质的电子源图案。
18.根据权利要求17所述的方法，该方法还包括以下步骤：在所述空穴源图案与所述电子源图案之间形成阻挡图案。
19.根据权利要求16所述的方法，其中，形成所述空穴源图案和所述电子源图案的步骤包括以下步骤：
形成包括P型杂质并具有线形的空穴源图案；
在所述空穴源图案的侧壁上形成阻挡图案；以及
在所述阻挡图案之间形成包括N型杂质并具有线形的电子源图案。
20.根据权利要求16所述的方法，其中，形成所述空穴源图案和所述电子源图案的步骤包括以下步骤：
形成牺牲层；
使用掩模在所述牺牲层上方形成第一掩模图案；
通过使用所述第一掩模图案作为阻挡物将第一类型的杂质离子注入到所述牺牲层中来形成所述空穴源图案；
使用所述掩模在所述牺牲层上方形成具有与所述第一掩模图案相反的形状的第二掩模图案；以及
通过使用所述第二掩模图案作为阻挡物将与所述第一类型不同的第二类型的杂质离子注入到所述牺牲层中来形成所述电子源图案。
21.根据权利要求20所述的方法，其中，在形成所述电子源图案的步骤中，所述第二类型的杂质的注入浓度被控制，使得所述空穴源图案的宽度减小。
22.根据权利要求20所述的方法，其中，形成所述沟道层的步骤包括以下步骤：
使用掩模在所述层叠结构上方形成具有与所述第二掩模图案相反的形状的第三掩模图案；
使用所述第三掩模图案作为蚀刻阻挡物来形成开口，其中，所述开口穿透所述层叠结构并且使所述空穴源图案和所述电子源图案通过所述开口共同暴露；以及
在所述开口中形成所述沟道层。
23.根据权利要求16所述的方法，该方法还包括以下步骤：在形成所述空穴源图案和所述电子源图案之前，
形成外围电路；
形成连接到所述外围电路的互连结构；以及
形成连接到所述互连结构的连接层。
24.一种半导体存储器装置，该半导体存储器装置包括：
层叠结构，该层叠结构由沿着第三方向交替地层叠的多个绝缘层和多个导电层形成，所述第三方向与第一方向和第二方向所限定的平面垂直，各个绝缘层和各个导电层在所述第一方向和所述第二方向上延伸；
沿着所述第二方向交替地形成的空穴源图案和电子源图案；以及
沟道层，所述沟道层穿透所述层叠结构以暴露并接触所述空穴源图案和所述电子源图案，
其中，各个沟道层与对应的空穴源图案以及在所述空穴源图案的任一侧相邻的两个电子源图案接触，
其中，各个空穴源图案经由阻挡图案与相邻的电子源图案电隔离，并且
其中，在擦除操作中从所述空穴源图案向所述沟道层供应空穴，并且在读操作中从所述电子源图案向所述沟道层供应电子。
25.根据权利要求24所述的半导体存储器装置，该半导体存储器装置还包括：
连接层，该连接层包括导电材料并且被设置在交替的空穴源图案和电子源图案下方；
层间绝缘层，该层间绝缘层被设置在所述连接层下方；
第二基板；
互连结构，该互连结构形成在所述层间绝缘层内；以及
至少一个晶体管，所述至少一个晶体管至少部分地形成在所述第二基板上方并且包括栅极绝缘层、结区和栅极，
其中，所述连接层通过所述互连结构电联接到所述晶体管。
26.根据权利要求24所述的半导体存储器装置，其中，所述半导体存储器装置是NAND闪存装置。
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