KR101755234B1 - 비휘발성 메모리 장치 - Google Patents

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Abstract

본 발명은 비휘발성 메모리 장치에 관한 것이다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 반도체 기판에 제1 방향으로 연장되는 공통 소스 라인 형성용 구조체를 형성하고, 상기 반도체 기판 상에 다수의 희생막 및 다수의 절연막을 교대로 적층하여 몰드 구조물을 형성하고, 상기 구조체의 일부를 노출시키는 개구부를 상기 몰드 구조물에 형성하고, 상기 구조체의 일측에 제1 메모리 셀 스트링과, 상기 구조체의 타측에 제2 메모리 셀 스트링을 형성하는 것을 포함하되, 상기 개구부는 제1 관통홀 및 제2 관통홀을 포함하고, 상기 제1 관통홀과 제2 관통홀은 상기 구조체와 중첩되고 이웃하여 위치한다.

Description

비휘발성 메모리 장치{Method for fabricating non-volatile memory device}
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 소자의 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다.
하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위한 대안으로서 메모리 셀들을 3차원적으로 형성하는 수직 셀 스트링 구조가 연구되고 있다.
한편, 수직형 비휘발성 메모리 장치의 집적도가 증가됨에 따라, 비휘발성 메모리 장치에 포함된 몰드 구조물의 기계적 강도도 향상되는 것이 필요하였다.
본 발명이 해결하려는 과제는, 기계적 강도가 향상된 몰드 구조물을 포함하는 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 해결하려는 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하려는 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 반도체 기판에 제1 방향으로 연장되는 공통 소스 라인 형성용 구조체를 형성하고, 상기 반도체 기판 상에 다수의 희생막 및 다수의 절연막을 교대로 적층하여 몰드 구조물을 형성하고, 상기 구조체의 일부를 노출시키는 개구부를 상기 몰드 구조물에 형성하고, 상기 구조체의 일측에 제1 메모리 셀 스트링과, 상기 구조체의 타측에 제2 메모리 셀 스트링을 형성하는 것을 포함하되, 상기 개구부는 제1 관통홀 및 제2 관통홀을 포함하고, 상기 제1 관통홀과 제2 관통홀은 상기 구조체와 중첩되고 이웃하여 위치한다.
상기 해결하려는 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 반도체 기판에 메모리 셀 스트링 형성 영역을 정의하고, 상기 영역의 일측에 제1 공통 소스 라인을 형성하고, 상기 영역의 타측에 제2 공통 소스 라인을 형성하고, 상기 제1 및 제2 공통 소스 라인의 일부를 노출시키는 다수의 개구부와 상기 다수의 개구부 각각의 사이에 위치하는 연결부를 포함하는 절연막을 포함하는 몰드 구조물을 형성하고, 상기 영역에 제1 및 제2 메모리 셀 스트링을 형성하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따라 제조된 비휘발성 메모리 장치의 사시도이다.
도 2는 도 1은 본 발명의 일 실시예에 따라 제조된 비휘발성 메모리 장치의 평면도이다.
도 3은 도 2의 I-I’선을 따라 절단한 단면도이다.
도 4는 도 2의 II-II’선을 따라 절단한 단면도이다.
도 5는 본 발명의 일 실시예에 따라 제조된 비휘발성 메모리 장치에 포함된 메모리 셀 스트링의 회로도이다.
도 6은 본 발명의 실시예 들에 따른 비휘발성 메모리 장치의 제조 방법을 나타낸 순서도이다.
도 7 내지 도 16b는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도이다.
도 17은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 것이다.
도 18은 도 2의 I-I’선을 따라 절단한 단면도이다.
도 19는 도 2의 II-II’선을 따라 절단한 단면도이다.
도 20 내지 도 24b는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도이다.
도 25는 본 발명의 실시예들에 따라 제조된 비휘발성 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 26은 본 발명의 실시예들에 따라 제조된 비휘발성 메모리 장치를 구비한 정보 처리 시스템을 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 26을 참조하여 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 설명한다.
먼저, 도 1 내지 도 5를 참조하여, 본 발명의 실시예들에 따라 제조된 비휘발성 메모리 장치를 설명한다. 도 1은 본 발명의 일 실시예에 따라 제조된 비휘발성 메모리 장치의 사시도이고, 도 2는 도 1은 본 발명의 일 실시예에 따라 제조된 비휘발성 메모리 장치의 평면도이고, 도 3은 도 2의 I-I’선을 따라 절단한 단면도이고, 도 4는 도 2의 II-II’선을 따라 절단한 단면도이고, 도 5는 본 발명의 일 실시예에 따라 제조된 비휘발성 메모리 장치에 포함된 메모리 셀 스트링의 회로도이다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시예에 따라 제조된 비휘발성 메모리 장치(1)는 반도체 기판(100), 몰드 구조물(120), 메모리 셀 스트링(31)을 포함할 수 있다.
반도체 기판(100)은 단결정 반도체 물질로 이루어질 수 있다. 반도체 기판(100)은 예를 들어, 단결정 실리콘으로 이루어질 수 있다. 한편, 반도체 기판(100)과 반도체 패턴(132) 사이에는 제1 접합 영역(미도시)이 더 포함될 수 있다. 소오스(미도시)는 반도체 패턴(132)의 하단부를 차지할 수 있다. 반도체 기판(100)과 소오스는 서로 다른 도전형으로 도핑되어 있을 수 있다. 일례로, 반도체 기판(100)은 단결정 실리콘에 붕소(B)와 같은 3B족 원소가 도핑된 P형일 수 있고, 소오스는 단결정 실리콘에 인(P)과 같은 5B족 원소가 도핑된 N형일 수 있다.
반도체 기판(100)에는 공통 소스 라인(117)이 구비될 수 있다. 공통 소스 라인(117)은 예를 들어, 반도체 기판(100)의 제1 방향(Y방향)으로 연장될 수 있다. 공통 소스 라인(117)은 예를 들어, 코발트(Co)나 니켈(Ni)을 포함하는 실리사이드로 형성될 수 있다. 공통 소스 라인(117)은 반도체 기판(100)에 형성된 소오스와 전기적으로 연결된다.
반도체 기판(100) 상에는 반도체 기판(100)과 수직인 방향으로 연장되는 필러 형상의 반도체 패턴(132)들이 형성될 수 있다. 여기서, 반도체 패턴(132)들은 반도체 기판(100) 상에서 규칙적인 배열을 갖도록 배치될 수 있다. 예를 들어, 반도체 패턴(132)들은 제1 방향으로 각각 일정 간격을 유지하면서 공통 소스 라인(117)과 나란하게 배열될 수 있다. 즉, 반도체 패턴(132)들은 하나의 공통 소스 라인(117)의 일측과 타측에 위치하여 제1 방향으로 배열될 수 있다.
반도체 패턴(132)은 예를 들어, 단결정 실리콘으로 이루어질 수 있다. 예를 들어, 반도체 패턴(132)은 반도체 기판(100)과 동일한 도전형, 예를 들어 P형 단결정 실리콘으로 구성될 수 있다. 반도체 패턴(132)들은 비정질 실리콘을 형성한 후, 이에 열을 가하여 비정질 실리콘을 단결정 실리콘으로 상전이시켜 형성된 것일 수 있다. 또는, 반도체 패턴(132)들은 기판(100)을 시드(seed)로 하는 에피택시얼(epitaxial) 성장 공정을 통해 형성된 것일 수도 있다.
하나의 반도체 패턴(132)에는 하나의 메모리 셀 스트링(31)을 이루는 다수의 셀 트랜지스터들이 형성될 수 있다. 셀 트랜지스터들은 수직 방향으로 직렬 연결될 수 있다. 통상적으로, 반도체 기판(100) 상에 형성되는 하나의 메모리 셀 스트링(31) 내에는 2m개(m은 1이상의 자연수)의 셀 트랜지스터들이 형성될 수 있다.
본 발명의 일 실시예에 따라 제조된 비휘발성 메모리 장치(1)의 경우, 메모리 셀 스트링(31) 내에 포함되어 있는 셀 트랜지스터들의 수가 증가되면 셀 트랜지스터들이 적층되는 높이도 증가될 수 있다. 이하에서는 하나의 메모리 셀 스트링(31)은 6개의 셀 트랜지스터들이 직렬 연결된 것으로 가정한다.
한편, 메모리 셀 스트링(31)은 셀 트랜지스터들을 이루는 게이트 그룹(142)을 포함할 수 있다. 게이트 그룹(142)은 다수의 게이트 전극(142a~142f)을 포함할 수 있다.
다수의 게이트 전극(142a-142f) 중에서 최하층의 게이트 전극(142f)은 하부 선택 게이트로 활용될 수 있고, 최상층의 게이트 전극(142a)은 상부 선택 게이트로 활용될 수 있으며, 중간층의 다수의 게이트 전극(142b-142e)은 각각 제어 게이트로 활용될 수 있다. 다수의 게이트 전극(142a-142f)은 각각 수평적인 플레이트 형상일 수 있다. 이때, 반도체 패턴(132)는 게이트 그룹(142)을 수직적으로 관통할 수 있다. 반도체 패턴(132)의 상하단부에는 드레인(미도시)과 소오스(미도시)가 배치될 수 있다. 비트 라인(70)은 반도체 패턴(132)과 직접 전기적으로 연결될 수 있다. 또는, 비트 라인(70)과 반도체 패턴(132)은 플러그를 통해 전기적으로 연결될 수 있다. 게이트 그룹(142)은 도전성 물질로 형성될 수 있는데, 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 따위의 도전성 물질이나 실리콘으로 형성될 수 있는데 이에 한정되는 것은 아니다.
다수의 게이트 전극(142a-142f)은 서로 같은 두께를 가지거나, 서로 다른 두께를 가질 수 있다. 다수의 게이트 전극(142a-142f) 각각의 두께는 채널 길이를 결정할 수 있으므로 그 두께는 단채널에 따른 전기적 특성 문제점을 해결할 수 있는 범위에서 임의적으로 선택될 수 있다.
한편, 도시되지는 않았지만, 비휘발성 메모리 장치(1)에는 메모리 셀 스트링(31)을 동작시키는 주변 회로가 포함된 주변 영역이 더 포함될 수 있다. 주변 회로는 예를 들어, 상부 선택 게이트(142a)에 전기적으로 연결된 상부 선택라인 구동회로와, 복수개의 제어 게이트(142b-142e)에 전기적으로 연결된 워드라인 구동회로와, 하부 선택 게이트(142f)에 전기적으로 연결된 하부 선택라인 구동회로가 더 포함될 수 있다.
게이트 그룹(142)과 반도체 패턴(132) 사이에 전하 저장막 그룹(144)이 위치할 수 있다. 보다 구체적으로, 각 게이트 전극(142a-142f)과 반도체 패턴(132) 사이에 전하 저장막(144a-144f)이 위치할 수 있다. 이때, 제어 게이트(142b-142e)와 반도체 패턴(132) 사이에 위치하는 전하 저장막(144b-144e)들은 전하를 트랩하여 정보를 저장하는 기능을 수행한다. 여기서 전하 저장막(144a-144f)은 예를 들어, 오엔오(ONO)막, 오엔에이(ONA)막 또는 오엔오에이(ONOA)막으로 형성될 수 있다.
전하 저장막(144b-144e)이 예를 들어, 오엔오(ONO)막으로 구성될 경우, 실리콘 질화막은 실리콘 질화막은 실제로 전하를 트랩하여 정보를 저장하고, 2개의 실리콘 산화막 중 어느 하나는 터널 절연막으로 다른 하나는 블록킹 절연막으로 활용될 수 있다. 한편, 전하 저장막(144b-144e)이 예를 들어, 오엔에이(ONA)막 구성될 경우, 실리콘 질화막은 실리콘 질화막은 실제로 전하를 트랩하여 정보를 저장하고, 실리콘 산화막 및 알루미나막중 어느 하나는 터널 절연막으로 다른 하나는 블록킹 절연막으로 활용될 수 있다.
하부 선택 게이트(142f)와 반도체 패턴(132) 사이, 그리고 상부 선택 게이트(142a)와 반도체 패턴(132) 사이에 배치된 전하 저장막(144a, 144f)은 게이트 절연막으로 활용될 수 있다.
한편, 메모리 셀 스트링(31)은 몰드 구조물(120)에 의해 지지될 수 있다. 몰드 구조물(120)은 셀 트랜지스터들을 이루는 게이트 전극들(142a-142f) 사이에 위치하는 절연막(121a-121g)을 포함하는 절연막 그룹(121)을 포함할 수 있다. 절연막(121a-121g)은 각층에 위치하는 게이트 전극들(142a~142f)을 각각 절연시킨다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 절연막(121a-121g)은 일부 영역막이 개방된 그물 구조로 형성된다. 즉, 각 층의 절연막(121a-121g)은 각각 공통 소스 라인(117)을 부분적으로 노출시키는 다수의 관통홀(161a-161d, 도 11c참조)을 포함하는 개구부(161, 도 11c참조)를 포함할 수 있다. 또한, 개구부(161)의 각 관통홀(161a-161d) 사이에는 연결부(163)가 위치하여 다수의 관통홀(161a-161d) 각각을 서로 연결할 수 있다.
이때, 개구부(161)는 다수의 관통홀(161a-161d)이 공통 소스 라인(117)을 따라 배열된 것일 수 있다. 이때, 비휘발성 메모리 장치(1)의 몰드 구조물의 기계적 강도를 보다 강하게 하기 위하여, 상기 개구부는 절연성 물질로 채워질 수 있다. 예를 들어, 반도체 기판(100) 상에 필러형 절연 패턴(162)이 절연막 그룹(121)을 관통하는 구조일 수 있다. 절연막(142a~142f)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막등으로 형성될 수 있다.
한편, 메모리 셀 스트링(31) 내에 포함되어 있는 셀 트랜지스터들의 수가 증가되면 셀 트랜지스터들이 적층되는 높이도 증가될 수 있는데. 이에 따라, 게이트 전극의 수도 증가하게 된다. 이에 의해, 몰드 구조물의 각 절연막에 가해지는 하중도 증가할 수 있고, 몰드 구조물 중에서 기계적 강도가 상대적으로 약한 부분에 하중이 집중될 수 있다. 이 경우, 메모리 셀 스트링(31)이 휘어질 수 있고, 심한 경우에는 부러질 수도 있어, 메모리 셀을 집적화하기 어려워 질 수 있다.
본 발명의 일 실시예에 의해 제조된 비휘발성 메모리 장치(1)는 상술한 바와 같이, 절연막(121a-121g)이 그물 구조로 형성됨을써, 각 층에 위치하는 절연막(121a-121g)의 기계적 강도를 향상시킬 수 있다. 이에 따라, 메모리 셀 스트링(31) 내에 포함되어 있는 셀 트랜지스터들의 수가 증가되어, 셀 트랜지스터들의 적층 높이가 증가되더라도, 메모리 셀 스트링(31)이 휘어지거나, 부러지는 것을 방지할 수 있으므로, 본 발명은 메모리 셀의 집적화에 유리할 수 있다.
본 실시예의 불휘발성 메모리 소자(100)에 있어서 복수개의 제어 게이트(142b-142e) 복수개의 워드 라인으로 사용되고, 상부 선택 게이트(142a)는 상부 선택 라인으로 사용되고, 하부 선택 게이트(142f)는 하부 선택 라인으로 사용되고, 복수개의 도전막(70)은 비트 라인으로 사용될 수 있다. 메모리 셀 스트링(31)은 비트 라인 각각에 복수개 연결되어 하나의 블록이 정의될 수 있다. 본 실시예의 불휘발성 메모리 장치(1)는 예를 들어, 블록 단위로 소거 동작이 구현될 수 있다.
워드 라인은 2차원적으로 펼쳐져 있는 평면 구조를 가질 수 있으며, 메모리 셀 스트링(31)에 대해 실질적으로 수직일 수 있다. 하부 선택 라인은 상부 선택 라인 각각과 직렬 연결된다. 또한, 상부 선택 라인은 비트 라인과 전기적으로 연결될 수 있다. 이에 따라, 하나의 메모리 셀 스트링이 독립적으로 선택될 수 있다.
이를 따라, 도 4를 참조하면, 각각의 메모리 셀 스트링에 포함된 상부 선택 게이트(142a)는 서로 전기적으로 절연될 수 있다. 한편, 상부 선택 게이트(142a)를 절연시키기 위하여 최상층의 절연막(121a)도 부분 식각될 수 있다. 한편, 상부 선택 게이트(142a)와 최상층의 절연막(121a)이 식각된 공간(172)에는 절연 물질이 채워질 수 있다.
본 발명의 일 실시예에 따라 제조된 비휘발성 메모리 장치(1)에 있어서 프로그램 동작은 선택된 워드 라인과 반도체 패턴(132) 사이에 전압차를 설정하여 전하를 전하 저장막(144)에 주입함으로써 구현될 수 있다. 예를 들어, 선택된 워드 라인에 프로그램 전압(Vprog)을 인가하므로써 파울러-노던하임 터널링 현상을 이용하여 반도체 패턴(132)으로부터 프로그램하고자 하는 워드 라인에 속한 메모리 트랜지스터(33b-33e, MT)의 전하 저장막(144)으로 전자를 주입하여 프로그램을 구현할 수 있다. 선택된 워드 라인에 인가된 프로그램 전압은 비선택 워드 라인에 속한 메모리 트랜지스터를 프로그램시킬 수 있으므로, 부스팅 기술을 이용하여 의도되지 않는 프로그램을 방지할 수 있다.
판독 동작은 판독하고자 하는 메모리 트랜지스터(33b-33e, MT)가 연결된 워드 라인(WL)에 가령 0볼트(volt)로 설정하고, 다른 워드 라인에는 읽기 전압(Vread)을 설정한다. 그 결과, 판독하고자 하는 메모리 트랜지스터(33b-33e, MT)의 문턴 전압(Vth)이 0볼트보다 큰지 또는 작은지에 의존하여 비트 라인에 전류가 충전되는지가 결정되며, 이에 따라, 비트 라인의 전류를 감지함으로써 판독하고자 하는 메모리 트랜지스터(33b-33e, MT)의 데이터 정보가 판독될 수 있다.
소거 동작은 이른바 "게이트 유도 드레인 누설전류(GIDL)"를 이용하여 블록 단위로 수행될 수 있다. 예를 들어, 선택된 비트 라인과 반도체 기판(100)에 소거 전압(Verase)을 인가함으로써, 반도체 패턴(132)의 전위를 상승시킨다. 이때, 반도체 패턴(132)의 전위는 약간 지연되면서 상승되도록 할 수 있다. 이에 수반하여, 하부 선택 게이트(142a)의 단자에서 GIDL이 발생하고, GIDL에 의해 생성된 전자는 반도체 기판(102)으로 방출되고 생성된 정공은 반도체 패턴(132)으로 방출된다. 이로 인해 소거 전압(Verase) 근처의 전위가 메모리 트랜지스터(33b-33e, MT)의 채널, 즉 반도체 패턴(132)으로 전달될 수 있다. 이때, 워드 라인의 전위가 0볼트로 설정되면 메모리 트랜지스터(33b-33e, MT)에 축적된 전자들이 빠져나오게 되어 데이터 소거가 구현될 수 있다. 한편, 의도되지 않은 소거 동작이 행해지지 않도록 비선택 블록의 워드 라인을 플로팅시킬 수 있다.
다음으로, 도 1 내지 도 16b를 참조하여, 본 발명의 제1 실시예예 따른 비휘발성 메모리 장치의 제조 방법을 설명한다. 도 6은 본 발명의 실시예 들에 따른 비휘발성 메모리 장치의 제조 방법을 나타낸 순서도이고, 도 7내지 도 16b는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도이다. 설명의 편의상, 도 1 내지 도 5에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
먼저, 도 6 및 도 7을 참조하면, 반도체 기판(100)의 제1 방향으로 연장되도록 공통 소스 라인 형성용 구조체(115)를 형성한다(S1010). 이때, 구조체(115)는 제1 방향으로 연장되는 트렌치(111)와 트렌치(111) 내에 형성된 희생 패턴(113)을 포함할 수 있다.
트렌치(111)를 형성하기 위하여 반도체 기판(100) 상에 포토레지스트 패턴(미도시)을 형성할 수 있다. 한편, 트렌치(111)가 형성된 반도체 기판(100)의 전면상에 예를 들어, 실리콘 질화물(SiNx)을 이용하여 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정에 의해 희생 패턴 형성용막(미도시)을 형성하고, 반도체 기판(100)의 상면이 드러나도록 희생 패턴 형성용막을 에치백(etch back)하여 트렌치(111) 내에 희생 패턴(113)을 형성한다.
한편, 공통 소스 라인 형성용 구조체(115)가 형성됨으로써, 공통 소스 라인 형성용 구조체(115) 사이의 영역은 메모리 셀 스트링 형성 영역(20)으로 정의된다. 이때, 메모리 셀 스트링 형성 영역(20)의 일측과 타측에는 공통 소스 라인 형성용 구조체(115)가 위치하게 된다.
다음으로, 도 6 및 도 8을 참조하면, 도 7의 결과물 상에 다수의 희생막(123)과 다수의 절연막(121)을 교대로 적층하여 몰드 구조물(120)을 형성한다(S1020).
희생막(123)들이 제거된 영역에 게이트 전극들(142a~142f)이 형성되므로, 희생막(123) 및 절연막(121)이 각각 적층되는 수는 메모리 셀 스티링(31) 내에 포함되는 셀 트랜지스터의 개수와 동일하거나 더 많을 수 있다. 예를 들어, 메모리 셀 스트링(31) 내에 n개의 셀 트랜지스터가 직렬 연결될 경우, 1 내지 n+1층의 희생막(123) 및 1 내지 n+1 절연막(121)이 서로 교대로 적층될 수 있다. 제1 실시예에서는 하나의 메모리 셀 스트링(31)에 6개의 셀 트랜지스터가 연결되므로, 도시된 바와 같이, 제1 내지 제 6층의 희생막(123a-123f) 및 제1 내지 7층의 절연막(121a-121g)이 서로 교대로 적층될 수 있다.
한편, 희생막(123)과 절연막(121)은 서로 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 여기서, 희생막(123)과 절연막(121)의 식각 선택비는 예를 들어, 10:1의 비율일 수 있으나, 이에 한정되는 것은 아니고, 희생막(123)이 추후의 공정에서 제거될 때, 절연막(121)이 잔류할 수 있는 정도의 식각 선택비면 충분하다. 희생막(123)은 예를 들어, 실리콘 질화물(SiNx)로 절연막(121)은 실리콘 산화물(SiOx)로 형성될 수 있다. 또는 이와 반대로 형성될 수도 있다. 몰드 구조물(120)은 실리콘 질화물과 실리콘 산화물을 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정에 의해 반도체 기판(100) 상에 교대로 증착하여 형성될 수 있다.
한편, 도면 전반에서 희생막(123)의 두께를 동일하게 도시하였지만, 희생막(123)의 두께는 각 층마다 다르게 형성될 수 있다. 즉, 희생막(123a-123f)은 이후의 공정에서 제거되고, 희생막(123)이 제거된 영역에 셀 트랜지스터의 게이트 전극(142a-142f)이 형성되는데, 셀 트랜지스터에 요구되는 특성에 따라 채널의 길이를 달리 형성해야 할 경우가 있다. 이에 따라, 희생막(123a-123f)의 두께를 조절하면, 희생막(123a-123g)이 제거되는 영역의 두께를 조절할 수 있고, 상기 영역에 형성되는 셀 트랜지스터의 게이트 전극(142a-142f)의 두께도 조절할 수 있으므로, 셀 트랜지스터의 각 트랜지스터의 채널 길이를 다르게 형성할 수 있다.
몰드 구조물(120)의 희생막(123)과 공통 소스 라인 형성용 구조체(115)에 포함된 희생 패턴(113)은 동일한 식각 선택바를 갖는 물질로 형성될 수 있다. 이에 의해, 희생막(123) 제거시 희생 패턴(113)도 동시에 제거될 수 있다.
다음으로, 도 9를 참조하면, 도 8의 결과물에 반도체 패턴 형성용 홀(131)을 형성한다. 이때, 상기 홀(131)은 몰드 구조물(120)의 절연막(121)과 희생막(123)을 관통하여 형성될 수 있다. 또한, 상기 홀(131)은 공통 소스 라인 형성용 구조체(115) 사이에 위치하도록 형성될 수 있다. 한편, 도 9에는 공통 소스 라인 형성용 구조체(115) 사이에 하나의 홀(131)이 형성된 것을 나타내었으나, 공통 소스 라인 형성용 구조체(115) 사이에 복수의 반도체 패턴(132)을 형성하는 경우에는 공통 소스 라인 형성용 구조체(115) 사이에 복수의 홀(131)이 형성될 수 있다.
다음으로, 도 10을 참조하면, 도 9의 홀(131)내에 반도체 패턴(131)을 형성한다. 반도체 패턴(131)은 반도체 기판(100)과 수직인 방향으로 연장되는 필러 형상으로 형성될 수 있다. 반도체 패턴(132)은 예를 들어, 단결정 실리콘으로 이루어질 수 있다. 반도체 패턴(132)들은 비정질 실리콘을 형성한 후, 이에 열을 가하여 비정질 실리콘을 단결정 실리콘으로 상전이시켜 형성된 것일 수 있다. 또는, 반도체 패턴(132)들은 기판(100)을 시드(seed)로 하는 에피택시얼(epitaxial) 성장 공정을 통해 형성된 것일 수도 있다. 이후, 필요에 따라 몰드 구조물(120)의 상면을 노출시키기 위하여, 화학적 기계적 연막(CMP) 공정이 추가로 수행될 수 있다.
상기 홀(131)내에 반도체 물질을 채움으로써, 반도체 기판(100)과 수직인 방향으로 연장되고 몰드 구조물(120)을 관통하는 반도체 패턴(132)이 형성된다.
다음으로, 도 11a 내지 도 11c를 참조하면, 도 10의 결과물에 개구부(161)를 형성한다(S1030). 여기서, 도 11a는 도 2의 I-I’선을 따라 절단한 제조 공정중의 단면을 나타내고, 도 11b는 도 2의 II-II’선을 따라 절단한 제조 공정중의 단면을 나타낸다. 도 11c는 제조중인 비휘발성 메모리 장치의 평면도이다. 참고로, 이하에서 도면 번호에 ‘a’가 포함된 것은 도 2의 I-I’선을 따라 절단한 제조 공정중의 단면을 나타내는 것이고, ‘b’가 포함된 것은 도 2의 II-II’선을 따라 절단한 제조 공정중의 단면을 나타내는 것이다.
개구부(161)는 제1 내지 제4 관통홀(161a-161d)를 포함할 수 있다. 제1 내지 제4 관통홀(161a-161d)은 몰드 구조물(120)의 일부 영역을 관통하는데, 제1 내지 제4 관통홀(161a-161d)에 의해 공통 소스 라인 형성용 구조체(115)의 일부가 외부로 노출될 수 있다. 즉, 제1 내지 제4 관통홀(161a-161d)은 공통 소스 라인 형성용 구조체(115)가 연장된 제1 방향(Y)을 따라 일정 간격 이격되어 배열될 수 있다. 또한, 제1 내지 제4 관통홀(161a-161d) 각각은 서로 이웃하여 위치하고, 공통 소스 라인 형성용 구조체(115)와 중첩되어 위치한다. 이때, 제1 내지 제4 관통홀(161a-161d)의 폭(W1)은 공통 소스 라인 형성용 구조체(115)의 폭(W2)보다 넓게 형성될 수 있다. 제1 내지 제4 관통홀(161a-161d)은 이후의 고정에서 희생막(123a-123f)을 제거하기 위한 에천트가 투입되는 경로로 사용될 수 있으므로, 공통 소스 라인 형성용 구조체(115)의 폭(W2)보다 상대적으로 넓게 형성될 수 있다.
한편, 제1 내지 제4 관통홀(161a-161d)이 형성되지 않은 영역은 제1 내지 제4 관통홀(161a-161d)을 연결하는 연결부(163)로 기능할 수 있다. 즉, 연결부(163)는 절연막(121a-121g)에 개구부(161)가 형성됨에 따라, 개구부(161) 사이에 배치되는 절연막(121a-121g)의 부분일 수 있다. 예를 들어, 도 11c에 도시된 것처럼, 연결부(163)는 제1 관통홀(161a)과 제2 관통홀(161b) 사이에 배치되어 제1 관통홀(161a)과 제2 관통홀(161b)을 연결하는 절연막(121a)의 부분일 수 있다. 이에 따라, 도 11c에 도시된 바와 같이, 각 층의 절연막(121a-121g)은 예를 들어, 그물 형상의 구조로 형성될 수 있다. 이에 의해, 도 11c에 도시된 바와 같이, 각 층의 절연막(121a-121g)은 제1 내지 제4 관통홀(161a-161d)과 연결부(163)를 포함함으로써, 연결부 없이 연속적으로 이어진 트렌치를 포함하는 절연막에 비해, 상대적으로 강한 기계적 강도를 확보할 수 있다. 또한, 메모리 셀 스트링(31)내에 셀 트랜지스터들의 적층 높이가 증가되더라도, 메모리 셀 스트링(31)이 휘어지거나, 부러지는 것을 방지할 수 있다. 이에 따라, 본 발명의 제1 실시예에 의할 경우, 메모리 셀 스트링(31)내에 셀 트랜지스터들의 적층 높이를 증가시킬 수 있으므로, 메모리 셀의 집적화에 유리할 수 있다.
한편, 절연막(121a-121g)의 하부에 위치하는 희생막(123a-123f)도 제1 내지 제4 관통홀(161a-161d)과 연결부(163)를 포함하는 그물 구조의 형상일 수 있다.
다음으로, 도 12a 및 도 12b를 참조하면, 몰드 구조물(120)에서 희생막(123a-123f)을 선택적으로 제거하여 각각의 절연막(121a-121g) 사이에 위치하는 다수의 홈부(141a-141f)를 포함하는 홈부 그룹(141)을 형성한다. 이와 동시에, 공통 소스 라인 형성용 구조체(115)에 포함된 희생 패턴(113)도 동시에 제거될 수 있다. 이는, 희생막(123a-123f)과 희생 패턴(113)이 동일한 식각 선택비를 갖는 물질로 형성될 경우에 가능하다.
희생막(123a-123f)과 희생 패턴(113)을 제거하기 위하여, 개구부(161)내로 에천트를 제공한다. 여기서, 에천트는 예를 들어 인산을 포함할 수 있다. 희생 패턴(113)이 제거됨으로써, 개구부(161)에 의해 트렌치(111)가 외부로 노출될 수 있다.
다음으로, 도6, 도 13a 및 도 13b를 참조하면, 공통 소스 라인(117)을 형성한다(S1040).
이를 위해, 먼저 트렌치(111)를 채우도록 도전 패턴(미도시)을 형성한다. 도전 패턴은 예를 들어, 코발트(Co)를 이용하여 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD)에 의해 형성될 수 있다. 계속해서, 도전 패턴을 실리콘(Si) 가스 분위기에서 실리사이드화(silicidation) 공정을 수행하여 공통 소스 라인(117)을 형성한다. 이에 의해, 메모리 셀 스트링 형성 영역(도 7의 ‘20’ 참조)의 일측에 위치하는 제1 공통 소스 라인(117)과 타측에 위치하는 공통 소스 라인(117)이 형성될 수 있다.
다음으로, 도 14a 및 도 14b를 참조하면, 도 13a 및 도 13b의 결과물에 전하 저장막 형성용층(145)을 형성한다.
전하 저장막 형성용층(145)은 다수의 홈부(141a-141f), 절연막(121a-121g)의 전면에 컨포말하게(confirmally) 형성될 수 있다. 전하 저장막 형성용층(145)은 예를 들어, 오엔에이(ONA)막으로 형성될 수 있다. 이를 위해, 전하 저장막 형성용층(145)은 실리콘 산화물, 실리콘 질화물 및 알루미나를 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD)에 의해 순차적으로 적층하여 형성할 수 있다.
계속해서, 전하 저장막 형성용층(145) 중에서 반도체 패턴(132)과 접촉하는 부분을 제외한 나머지 부분을 모두 제거하여 홈부(141a-141f)내에 전하 저장막 (144a-144f)을 형성한다.
다음으로, 도 15a 및 도 15b를 참조하면, 전하 저장막 (144a-144f)이 형성된 다수의 홈부(141a-141f)에 도전성 물질을 채워, 도전층(146)을 형성한다. 도전층(146)은 예를 들어, 텅스텐(W)을 이용하여 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD)으로 형성될 수 있다.
다음으로, 도 16a 및 도 16b를 참조하면, 도전층(146) 중에서 홈부(141a-141f)에 위치하는 부분을 제외한 나머지 부분을 제거하여 다수의 게이트 전극(142a-142f)를 포함하는 게이트 그룹(142)을 형성한다.
이에 의해, 메모리 셀 형성 영역(20)에 메모리 셀 스트링(31)이 형성된다(S1050). 구체적으로, 메모리 셀 스트링 형성 영역(20)에 공통 소스 라인(117)의 일측에 제1 메모리 셀 스트링이, 타측에 제2 메모리 셀 스트링이 형성될 수 있다.
한편, 다수의 게이트 전극(142a-142f)은 각각 수평적인 플레이트 형상일 수 있다. 이에 의해, 어느 하나의 메모리 셀 스트링에 포함된 게이트 전극과 상기 메모리 셀 스트링과 이격되어 위치하는 다른 메모리 셀 스트링에 포함된 게이트 전극은 서로 전기적으로 연결된 상태일 수 있다.
계속해서, 도 4를 참조하면, 각각의 메모리 셀 스트링에 포함된 상부 선택 게이트(142a)상의 절연막(121a)을 일부 제거하여 개구를 형성한다. 이에 의해, 상부 선택 게이트(142a)의 일부가 노출된다. 이후, 상기 개구에 의해 노출된 상부 선택 게이트(142a)의 일부를 제거한다. 이에 의해, 각각의 메모리 셀 스트링에 포함된 상부 선택 게이트(142a) 각각이 전기적으로 절연된다. 즉, 어느 하나의 메모리 셀 스트링에 포함된 상부 선택 게이트(142a)와 상기 메모리 셀 스트링과 이격되어 위치하는 다른 메모리 셀 스트링에 포함된 상부 선택 게이트(142a)는 서로 전기적으로 절연될 수 있다. 이후, 상부 선택 게이트(142a)가 일부 제거된 영역과 상기 개구를 포함하는 공간(172)에 절연 물질을 채워넣는다.
계속해서, 도 1을 참조하면, 반도체 패턴(132)과 연결되는 비트 라인(70)을 형성하여 비휘발성 메모리 장치(1)를 완성한다.
다음으로, 도 17을 참조하여, 본 발명의 제2 실시예예 따른 비휘발성 메모리 장치의 제조 방법을 설명한다. 도 17은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 것이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 제2 실시예는 공통 소스 라인 형성용 구조체를 형성하는 것과 이에 의해 공통 소스 라인을 형성하는 방법을 제외하고 제1 실시예와 동일한 방법으로 비휘발성 메모리 장치를 제조할 수 있다.
구체적으로, 도 17을 참조하면, 반도체 기판(100)의 제1 방향으로 연장되도록 공통 소스 라인 형성용 구조체(215)를 형성한다(S1010). 제2 실시예에 따른 공통 소스 라인 형성용 구조체(215)는 트렌치(211)와 도전 패턴(213)을 포함할 수 있다.
계속해서, 도 8 내지 도 12b에 도시된 공정을 수행하고, 도 13a 및 도 13b에 도시된 바와 같이, 도전 패턴(213)을 실리콘(Si) 가스 분위기에서 실리사이드화(silicidation) 공정을 수행하여 공통 소스 라인(117)을 형성한다.
계속해서, 도 1 내지 도 4 및 도 14a 내지 도 16b에 도시된 공정을 수행하여 제2 실시예에 따른 비휘발성 메모리 장치를 형성한다.
다음으로, 도 2, 도 6, 도 9 및 도 18 내지 도 24b를 참조하여, 본 발명의 제3 실시예를 설명한다. 도 18은 도 2의 I-I’선을 따라 절단한 단면도이고, 도 19는 도 2의 II-II’선을 따라 절단한 단면도이고, 도 20 내지 도 24b는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
도 18 및 도 19를 참조하면, 제3 실시예에 따라 제조된 비휘발성 메모리 장치는 절연막(121a-121g)과 반도체 패턴(332) 사이에 절연 패턴막(311a-311g)이 위치하는 것을 제외하고 제1 실시예 따라 제조된 비휘발성 메모리 장치와 기본적으로 동일하다.
절연 패턴막(311a-311g)은 반도체 패턴(332)의 측벽에 위치하여 공통 소스 라인(117) 형성시 발생될 수 있는 반도체 패턴(332)의 손상을 방지할 수 있다. 이에 대해서는 후술한다.
도 20을 참조하면, 도 9의 반도체 패턴 형성용 홀(131)에 절연 패턴(310)을 형성한다. 구체적으로, 상기 홀(131)의 측벽 상에 절연 패턴(310)을 형성한다. 여기서, 절연 패턴(310)은 희생막(123a-123f)과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 보다 구체적으로, 절연막(121a-121g)과 희생막(123a-123f) 사이의 식각 선택비를 갖는 물질로 형성될 수 있다.
계속해서, 절연 패턴(310)이 형성된 상기 홀(131)내에 반도체 패턴(332)을 형성한다. 제3 실시예의 반도체 패턴(332)은 제1 실시예의 반도체 패턴(132)과 동일한 방법으로 형성될 수 있으므로, 반복되는 설명은 생략한다.
계속해서, 도 21a 및 도 21b를 참조하면, 도 20의 결과물에 개구부(161)를 형성한다. 제3 실시예의 개구부(161)는 제1 실시예의 개구부(161)와 동일한 방법으로 형성될 수 있으므로, 반복되는 설명은 생략한다.
계속해서, 도 22a 및 도 22b를 참조하면, 몰드 구조물(120)에서 희생막(123a-123f)을 선택적으로 제거하여 각각의 절연막(121a-121g) 사이에 위치하는 다수의 홈부(341a-341f)를 포함하는 홈부 그룹(341)을 형성한다. 이와 동시에, 공통 소스 라인 형성용 구조체(215)에 포함된 희생 패턴(213)도 동시에 제거될 수 있다. 이는, 희생막(123a-123f)과 희생 패턴(213)이 동일한 식각 선택비를 갖는 물질로 형성될 경우에 가능하다.
희생막(123a-123f)과 희생 패턴(213)을 제거하기 위하여, 개구부(161)내로 에천트를 제공한다. 여기서, 에천트는 예를 들어 인산을 포함할 수 있다. 희생 패턴(213)이 제거됨으로써, 개구부(161)에 의해 트렌치(211)가 외부로 노출될 수 있다.
계속해서, 도 23a 및 23b를 참조하면, 공통 소스 라인(117)을 형성한다.
이를 위해, 먼저 트렌치(211)를 채우도록 도전 패턴(미도시)을 형성한다. 도전 패턴은 예를 들어, 코발트(Co)를 이용하여 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD)에 의해 형성될 수 있다. 계속해서, 도전 패턴을 실리콘(Si) 가스 분위기에서 실리사이드화(silicidation) 공정을 수행하여 공통 소스 라인(117)을 형성한다. 이에 의해, 메모리 셀 스트링 형성 영역(도 7의 ‘20’ 참조)의 일측에 위치하는 제1 공통 소스 라인(117)과 타측에 위치하는 공통 소스 라인(117)이 형성될 수 있다.
한편, 반도체 패턴(332)의 측면에는 절연 패턴(310)이 형성되어 있으므로, 다수의 홈부(341a-341f)가 형성되더라도, 절연 패턴(310)에 의해 반도체 패턴(332)의 측면이 노출되지 않는다. 이에 의해, 공통 소스 라인(117) 형성시 금속 물질 증착 및 실리사이드화(silicidation) 공정을 수행하더라도, 반도체 패턴(332)이 손상되는 것을 방지할 수 있다.
계속해서, 도 24a 및 24b를 참조하면, 절연 패턴(310) 중에서 절연막(121a-121g)의 하부에 위치하는 부분을 제외한 나머지 부분을 제거한다. 이때, 절연막(121a-121g)은 절연 패턴(310)에 대한 마스크로 기능할 수 있다. 이에 의해, 홈부(341a-341f)에 위치하는 절연 패턴(310)은 제거될 수 있다. 또한, 절연막(121a-121g)의 하부에 위치하는 절연 패턴(310)은 절연 패턴막(311a-311g)으로 형성될 수 있다.
계속 해서, 도 14a 내지 도 16b에 도시된 공정을 수행하여 도 18 및 도 19에 도시된 비휘발성 메모리 장치를 형성한다.
다음으로, 도 25 및 도 26을 참조하여 본 발명의 실시예들에 따라 제조된 비휘발성 메모리 장치의 응용예를 설명한다. 도 25는 본 발명의 실시예들에 따라 제조된 비휘발성 메모리 장치를 구비한 메모리 카드를 도시한 블록도이고, 도 26은 본 발명의 실시예들에 따라 제조된 비휘발성 메모리 장치를 구비한 정보 처리 시스템을 도시한 블록도이다.
도 25를 참조하면, 메모리 카드(1200:MEMORY CARD)는 고용량의 데이터 저장 능력을 지원하기 위한 것으로 플래시 메모리(1210)를 포함한다. 플래시 메모리(1210)는 상술한 본 발명의 실시예들에 따라 제조된 비휘발성 메모리 장치, 가령 낸드 플래시 메모리 소자를 포함할 수 있다.
메모리 카드(1200)는 호스트(HOST)와 플래시 메모리(1210:FALSH MEMORY) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220:MEMORY CONTROLLER)를 포함할 수 있다. 에스램(1221:SRAM)은 중앙처리장치(1222:CPU)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223:HOST INTERFACE)는 메모리 카드(1200)와 접속되는 호스트(HOST)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224:ECC)는 플래시 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225:MEMORY INTERFACE)는 플래시 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 메모리 카드(1200)는 호스트(HOST)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬(ROM)을 더 포함할 수 있다.
도 26을 참조하면, 본 발명의 실시예들에 따라 제조된 비휘발성 메모리 장치를 구비한 정보 처리 시스템은(1300)은 상술한 실시예들에 따라 제조된 비휘발성 메모리 장치, 일례로 플래시 메모리 소자(예: 낸드 플래시 메모리 소자)를 구비한 플래시 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다.
예를 들어, 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320:MODEM), 중앙처리장치(1330:CPU), 램(1340:RAM), 유저 인터페이스(1350:USER INTERFACE)를 포함할 수 있다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.
정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 예를 들어, 플래시 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
본 발명의 실시예들에 따라 제조된 비휘발성 메모리 장치는 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, 본 발명의 실시예들에 따라 제조된 비휘발성 메모리 장치는 패키지 온 패키지(Package on Package), 볼 그리드 어레이(Ball Grid Arrays), 칩 스케일 패키지(Chip scale packages), 플라스틱 리드 칩 캐리어(Plastic Leaded Chip Carrier), 플라스틱 듀얼 인라인 패키지(Plastic Dual In-Line Package), 멀티 칩 패키지(Multi Chip Package), 웨이퍼 레벨 패키지(Wafer Level Package), 웨이퍼 레벨 제조 패키지(Wafer Level Fabricated Package), 웨이퍼 레벨 프로세스 스택 패키지(Wafer Level Processed Stack Package), 다이 온 와플 패키지(Die On Waffle Package), 다이 인 웨이퍼 폼(Die in Wafer Form), 칩 온 보오드(Chip On Board), 세라믹 듀얼 인라인 패키지(Ceramic Dual In-Line Package), 플라스킥 메트릭 쿼드 플랫 패키지(Plastic Metric Quad Flat Pack), 씬 쿼드 플랫 패키지(Thin Quad Flat Pack), 스몰 아웃라인 패키지(Small Outline Package), 축소 스몰 아웃라인 패키지(Shrink Small Outline Package), 씬 스몰 아웃라인 패키지(Thin Small Outline Package), 씬쿼드 플랫 패키지(Thin Quad Flat Package), 시스템 인 패키지(System In Package) 등과 같은 방식으로 패키징될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판 117: 공통 소스 라인
120: 몰드 구조물 121: 절연막 그룹
132: 반도체 패턴 142: 게이트 그룹
144: 전하 저장막 그룹

Claims (10)

  1. 반도체 기판에 제1 방향으로 연장되는 공통 소스 라인 형성용 구조체를 형성하고,
    상기 반도체 기판 상에 다수의 희생막 및 다수의 절연막을 교대로 적층하여 몰드 구조물을 형성하고,
    상기 구조체의 일부를 노출시키는 개구부를 상기 몰드 구조물에 형성하고,
    상기 구조체의 일측에 제1 메모리 셀 스트링과, 상기 구조체의 타측에 제2 메모리 셀 스트링을 형성하는 것을 포함하되,
    상기 개구부는 제1 관통홀 및 제2 관통홀을 포함하고, 상기 제1 관통홀과 제2 관통홀은 상기 구조체와 중첩되고 이웃하여 위치하는 비휘발성 메모리 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 구조체를 형성하는 것은,
    상기 반도체 기판에 상기 제1 방향으로 연장되는 트렌치를 형성하고,
    상기 트렌치 내에 희생 패턴을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  3. 제2 항에 있어서,
    공통 소스 라인을 형성하는 것을 더 포함하되,
    상기 공통 소스 라인을 형성하는 것은 상기 희생 패턴을 제거하여 상기 트렌치에 도전 패턴을 형성하고, 상기 도전 패턴을 실리사이드화하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 구조체를 형성하는 것은,
    상기 반도체 기판에 상기 제1 방향으로 연장되는 트렌치를 형성하고,
    상기 트렌치 내에 도전 패턴을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  5. 제4 항에 있어서,
    공통 소스 라인을 형성하는 것을 더 포함하되,
    상기 공통 소스 라인을 형성하는 것은, 상기 도전 패턴을 실리사이드화하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  6. 제1 항에 있어서,
    상기 몰드 구조물을 형성한 후에, 상기 몰드 구조물을 관통하고 상기 반도체 기판과 수직인 방향으로 연장되는 반도체 패턴을 형성하는 것을 더 포함하고,
    상기 제1 및 제2 메모리 셀 스트링을 형성하는 것은,
    상기 반도체 패턴의 측면에 다수의 전하 저장막을 형성하고,
    상기 전하 저장막을 사이에 두고 상기 반도체 패턴과 접촉하는 다수의 게이트를 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  7. 제6 항에 있어서,
    상기 반도체 패턴을 형성하는 것은,
    상기 반도체 패턴의 측면에 상기 희생막과 식각 선택비가 다른 절연 패턴을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  8. 반도체 기판에 메모리 셀 스트링 형성 영역을 정의하고,
    상기 영역의 일측에 제1 공통 소스 라인을 형성하고,
    상기 영역의 타측에 제2 공통 소스 라인을 형성하고,
    상기 제1 및 제2 공통 소스 라인의 일부를 노출시키는 다수의 개구부와 상기 다수의 개구부 각각의 사이에 위치하는 연결부를 포함하는 절연막을 포함하는 몰드 구조물을 형성하고,
    상기 영역에 제1 및 제2 메모리 셀 스트링을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 몰드 구조물을 형성한 후에, 상기 몰드 구조물을 관통하고 상기 반도체 기판과 수직인 방향으로 연장되는 반도체 패턴을 형성하는 것을 더 포함하고,
    상기 제1 및 제2 메모리 셀 스트링을 형성하는 것은,
    상기 반도체 패턴의 측면에 다수의 전하 저장막을 형성하고,
    상기 전하 저장막을 사이에 두고 상기 반도체 패턴과 접촉하는 다수의 게이트를 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 다수의 게이트 중에서 상기 제1 메모리 셀 스트링의 최상부에 위치하는 게이트와 상기 제2 메모리 셀 스트링의 최상부에 위치하는 게이트를 전기적으로 절연시키는 것을 더 포함하는 비휘발성 메모리 장치의 제조 방법.
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