CN104201176B - 3d nand闪存结构及其制作方法 - Google Patents
3d nand闪存结构及其制作方法 Download PDFInfo
- Publication number
- CN104201176B CN104201176B CN201410491328.8A CN201410491328A CN104201176B CN 104201176 B CN104201176 B CN 104201176B CN 201410491328 A CN201410491328 A CN 201410491328A CN 104201176 B CN104201176 B CN 104201176B
- Authority
- CN
- China
- Prior art keywords
- layer
- polysilicon
- dielectric layer
- nand flash
- flash memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims abstract description 71
- 238000002360 preparation method Methods 0.000 title claims abstract description 21
- 238000000926 separation method Methods 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 14
- 238000002955 isolation Methods 0.000 claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 72
- 229920005591 polysilicon Polymers 0.000 claims description 56
- 238000009825 accumulation Methods 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims 2
- 238000003860 storage Methods 0.000 abstract description 9
- 230000000903 blocking effect Effects 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000739 chaotic effect Effects 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000012913 prioritisation Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明提出了一种3D NAND闪存结构及其制作方法，在相邻的阵列串之间的衬底内形成隔离层和CSL，通过引入深掩埋隔离层的方法提供阵列串间的有效隔绝，从结构根本上阻断热电子漂移的通道，可以有效的降低存储阵列串的互扰现象，从而可以很好的提高产品的编程和擦除循环的可靠性。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存结构及其制作方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NAND闪存。
具体的，请参考图1，图1为现有技术中3D NAND闪存结构中阵列串的剖面示意图，包括衬底10、CSL(Common Source Line，常规源线)11、多个交错堆叠的第一介质层20和存储单元、多晶硅40、多晶硅介质层41及连线50，其中，所述多晶硅介质层41形成于所述多晶硅40内，所述多个交错堆叠的第一介质层20和存储单元形成于所述多晶硅40的两侧，从而组成一个阵列串，所述存储单元由存储层30和第三介质层21组成，所述存储层30与第二介质层20、多晶硅40之间均由第三介质层21隔开，所述CSL11形成于相邻阵列串之间的衬底10内。
在现有的各种垂直型沟道的3D NAND结构中，都应用了阵列串作为其基本存储单元，两排阵列串之间会通过多晶硅(Word Line，WL)切割处(Cut)的氧化物进行隔绝。但是在WL Cut的底部会通过N型掺杂来形成共用的有源区。在此结构基础上，当其中一条阵列进行编程操作时，热电子会从有源区下方漂 移到相邻的存储阵列(如图1中椭圆形和箭头所示)，从而影响其相邻的存储阵列的电特性。故在以此结构为基础的前提下，阵列之间的干扰(Disturb)现象无法避免。
不同阵列串之间的Disturb现象是困扰三维闪存存储器技术发展的最大难题。目前主要是从设计和操作模式的方面有提出优化方案，以降低干扰现象，然而并不能从根本上解决此问题。
发明内容
本发明的目的在于提供一种3D NAND闪存结构及其制作方法，能够从根本上解决不同阵列串之间的干扰现象。
为了实现上述目的，本发明提出了一种3D NAND闪存结构，包括：
衬底；
多个阵列串，所述阵列串形成在所述衬底上，并由第一介质层隔离开；
隔离层及CSL，所述CSL形成在所述隔离层的上方，所述隔离层和CSL均形成于所述衬底内，并且位于所述第一介质层的下方。
进一步的，在所述的3D NAND闪存结构中，所述隔离层的深度范围是1000埃～1500埃。
进一步的，在所述的3D NAND闪存结构中，所述CSL的厚度范围是800埃～1200埃。
进一步的，在所述的3D NAND闪存结构中，所述阵列串由多晶硅、多晶硅介质层、多个堆叠的存储单元和第二介质层组成，所述存储单元包括存储层和第三介质层，所述存储单元位于所述多晶硅的两侧，所述存储单元形成于相邻的第二介质层之间，所述第三介质层形成于所述存储层、多晶硅及所述第二介质层之间，所述多晶硅介质层形成于所述多晶硅的内部，所述多晶硅与所述衬底相接触。
进一步的，在所述的3D NAND闪存结构中，所述第一介质层形成在相邻的 阵列串之间的衬底上，覆盖所述存储单元并且暴露出所述多晶硅的表面。
本发明还提出了一种3D NAND闪存结构的制作方法，包括步骤：
提供衬底，所述衬底表面形成有多个阵列串单元，所述阵列串单元之间设有暴露出所述衬底的沟道，所述阵列串单元包括多晶硅、多晶硅介质层及多个堆叠的第二介质层和牺牲介质层，所述多晶硅介质层形成于所述多晶硅的内部，所述牺牲介质层形成于相邻的第二介质层之间，所述多个交错堆叠的第二介质层和牺牲介质层位于所述多晶硅的两侧；
刻蚀沟道中暴露出的衬底，形成隔离沟槽；
在所述隔离沟槽中形成隔离层，所述隔离层的深度小于所述隔离沟槽的深度；
在所述隔离层的表面形成CSL，所述CSL的厚度值和所述隔离层的深度值之和等于所述隔离沟槽的深度值；
刻蚀去除所述牺牲介质层；
形成存储单元，所述存储单元形成于相邻的第二介质层之间，获得阵列串；
在所述沟道中形成第一介质层，所述第一介质层形成于所述CSL的表面。
进一步的，在所述的3D NAND闪存结构的制作方法中，所述隔离沟槽采用干法刻蚀形成。
进一步的，在所述的3D NAND闪存结构的制作方法中，形成所述隔离层的步骤包括：
采用原子沉积法在所述阵列串单元的表面及隔离沟槽中形成隔离层；
采用干法回刻蚀及湿法刻蚀去除位于所述阵列串单元的表面及隔离沟槽中部分隔离层，使残留的隔离层深度小于所述隔离沟槽的深度。
进一步的，在所述的3D NAND闪存结构的制作方法中，形成所述CSL的步骤包括：
采用选择性外延生长法在所述隔离层的表面形成多晶硅，所述多晶硅的厚度值和所述隔离层的深度值之和等于所述隔离沟槽的深度值；
采用离子注入法对所述多晶硅进行掺杂；
对掺杂的多晶硅进行退火处理，获得所述CSL。
进一步的，在所述的3D NAND闪存结构的制作方法中，形成所述存储单元的步骤包括：
在相邻的第二介质层之间的第二介质层和多晶硅的表面形成第三介质层；
在所述第三介质层、第二介质层及多晶硅的表面形成存储层；
对所述存储层进行刻蚀，使残留的存储层位于所述第三介质层的表面，从而获得由所述存储层和第三介质层组成的存储单元。
进一步的，在所述的3D NAND闪存结构的制作方法中，形成第一介质层的步骤包括：
在所述阵列串单元及沟道中形成第一介质层；
采用化学机械研磨对所述第一介质层进行研磨，暴露出所述多晶硅的表面。
与现有技术相比，本发明的有益效果主要体现在：在相邻的阵列串之间的衬底内形成隔离层和CSL，通过引入深掩埋隔离层的方法提供阵列串间的有效隔绝，从结构根本上阻断热电子漂移的通道，可以有效的降低存储阵列串的互扰现象，从而可以很好的提高产品的编程和擦除循环的可靠性。
附图说明
图1为现有技术中3D NAND闪存结构中阵列串的剖面示意图；
图2为本发明一实施例中3D NAND闪存结构的制作方法的流程图；
图3至图13为本发明一实施例中3D NAND闪存结构制作过程中的剖面示意图。
具体实施方式
下面将结合示意图对本发明的3D NAND闪存结构及其制作方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被 理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图2，在本实施例中，提出了一种3D NAND闪存结构的制作方法，包括步骤：
S100：提供衬底，所述衬底表面形成有多个阵列串单元，所述阵列串单元之间设有暴露出所述衬底的沟道，所述阵列串单元包括多晶硅、多晶硅介质层及多个堆叠的第二介质层和牺牲介质层，所述多晶硅介质层形成于所述多晶硅的内部，所述牺牲介质层形成于相邻的第二介质层之间，所述多个交错堆叠的第二介质层和牺牲介质层位于所述多晶硅的两侧；
S200：刻蚀沟道中暴露出的衬底，形成隔离沟槽；
S300：在所述隔离沟槽中形成隔离层，所述隔离层的深度小于所述隔离沟槽的深度；
S400：在所述隔离层的表面形成CSL，所述CSL的厚度值和所述隔离层的深度值之和等于所述隔离沟槽的深度值；
S500：刻蚀去除所述牺牲介质层；
S600：形成存储单元，所述存储单元形成于相邻的第二介质层之间，获得阵列串；
S700：在所述沟道中形成第一介质层，所述第一介质层形成于所述CSL的表面。
具体的，请参考图3，在步骤S100中，提供衬底100，所述阵列串单元之间设有暴露出所述衬底100的沟道410，所述阵列串单元包括多晶硅300、多晶硅介质层240及多个堆叠的第二介质层220和牺牲介质层231，所述多晶硅介质层240形成于所述多晶硅300的内部，所述牺牲介质层231形成于相邻的第二介质层220之间，所述多个交错堆叠的第二介质层220和牺牲介质层231位于所述多晶硅300的两侧。
在步骤S200中，如图4所示，刻蚀沟道410中暴露出的衬底100，形成隔离沟槽420，其中，所述隔离沟槽420采用干法刻蚀形成。所述隔离沟槽420的深度可以根据不同工艺需要来进行选择。
在步骤S300中，形成所述隔离层500的步骤包括：
采用原子沉积法(ALD)在所述阵列串单元的表面及隔离沟槽420中形成隔离层500，如图5所示；
采用干法回刻蚀及湿法刻蚀去除位于所述阵列串单元的表面及隔离沟槽420中部分隔离层500，使残留的隔离层500深度小于所述隔离沟槽420的深度，如图6和7所示，其中图6为采用干法回刻蚀后的示意图，图7为湿法刻蚀后的示意图。
在步骤S400中，形成所述CSL610的步骤包括：
采用选择性外延生长法(SEG)在所述隔离层的表面形成多晶硅600，所述多晶硅610的厚度值和所述隔离层500的深度值之和等于所述隔离沟槽420的深度值，如图8所示；
采用离子注入法对所述多晶硅600进行掺杂，在本实施例中，对所述多晶硅600进行N+掺杂；
对掺杂的多晶硅600进行退火处理，利用快速热退火的方法使得外延结晶，从而获得所述CSL610，如图9所示。
在步骤S500中，刻蚀去除所述牺牲介质层231，如图10所示，便于暴露出的位置后续形成存储单元。
在步骤S600中，在相邻的第二介质层220之间的第二介质层220和多晶硅300的表面形成第三介质层230；
在所述第三介质层230、第二介质层220及多晶硅300的表面形成存储层700，如图11所示；
对所述存储层700进行刻蚀，使残留的存储层700位于所述第三介质层230的表面，从而获得由所述存储层700和第三介质层230组成的存储单元，如图12所示。
在本实施例中，所述第三介质层230为氧化硅-氮化硅-氧化硅的组合物(ONO)，所述存储层700的材质为钨。
在步骤S700中，在所述沟道410中形成第一介质层210，所述第一介质层210形成于所述CSL610的表面，其中，形成第一介质层210的步骤包括：
在所述阵列串单元及沟道410中形成第一介质层210；
采用化学机械研磨对所述第一介质层210进行研磨，暴露出所述多晶硅300的表面。
在本实施例的另一方面，还提出了一种3D NAND闪存结构，采用上文所述方法形成，所述闪存结构包括：
衬底100；
多个阵列串，所述阵列串形成在所述衬底100上，并由第一介质层210隔离开；
隔离层500及CSL610，所述CSL610形成在所述隔离层500的上方，所述隔离层500和CSL610均形成于所述衬底100内，并且位于所述第一介质层210的下方。
在本实施例中，所述隔离层500的深度范围是1000埃～1500埃，例如是1200埃，所述CSL的厚度范围是800埃～1200埃，例如是1000埃。所述阵列串由多 晶硅300、多晶硅介质层240、多个堆叠的存储单元和第二介质层220组成，所述存储单元包括存储层700和第三介质层230，所述存储单元位于所述多晶硅300的两侧，所述存储单元形成于相邻的第二介质层220之间，所述第三介质层230形成于所述存储层700、多晶硅300及所述第二介质层220之间，所述多晶硅介质层240形成于所述多晶硅300的内部，所述多晶硅300与所述衬底100相接触。所述第一介质层210形成在相邻的阵列串之间的衬底100上，覆盖所述存储单元并且暴露出所述多晶硅300的表面。
在本实施例中，所述第一介质层210、第二介质层220及多晶硅介质层240的材质可以为氧化硅，牺牲介质层231的材质为氮化硅。
综上，在本发明实施例提供的3D NAND闪存结构及其制作方法中，在相邻的阵列串之间的衬底内形成隔离层和CSL，通过引入深掩埋隔离层的方法提供阵列串间的有效隔绝，从结构根本上阻断热电子漂移的通道，可以有效的降低存储阵列串的互扰现象，从而可以很好的提高产品的编程和擦除循环的可靠性。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (11)
1.一种3D NAND闪存结构，其特征在于，包括：
衬底；
多个阵列串，所述阵列串形成在所述衬底上，并由第一介质层隔离开；
隔离层及CSL，所述CSL形成在所述隔离层的上方，所述隔离层和CSL均形成于所述衬底内，并且位于所述第一介质层的下方，所述隔离层形成于一位于相邻阵列串之间的隔离沟槽内。
2.如权利要求1所述的3D NAND闪存结构，其特征在于，所述隔离层的深度范围是1000埃～1500埃。
3.如权利要求1所述的3D NAND闪存结构，其特征在于，所述CSL的厚度范围是800埃～1200埃。
4.如权利要求1所述的3D NAND闪存结构，其特征在于，所述阵列串由多晶硅、多晶硅介质层、多个堆叠的存储单元和第二介质层组成，所述存储单元包括存储层和第三介质层，所述存储单元位于所述多晶硅的两侧，所述存储单元形成于相邻的第二介质层之间，所述第三介质层形成于所述存储层、多晶硅及所述第二介质层之间，所述多晶硅介质层形成于所述多晶硅的内部，所述多晶硅与所述衬底相接触。
5.如权利要求4所述的3D NAND闪存结构，其特征在于，所述第一介质层形成在相邻的阵列串之间的衬底上，覆盖所述存储单元并且暴露出所述多晶硅的表面。
6.一种3D NAND闪存结构的制作方法，其特征在于，包括步骤：
提供衬底，所述衬底表面形成有多个阵列串单元，所述阵列串单元之间设有暴露出所述衬底的沟道，所述阵列串单元包括多晶硅、多晶硅介质层及多个堆叠的第二介质层和牺牲介质层，所述多晶硅介质层形成于所述多晶硅的内部，所述牺牲介质层形成于相邻的第二介质层之间，所述多个交错堆叠的第二介质层和牺牲介质层位于所述多晶硅的两侧；
刻蚀沟道中暴露出的衬底，形成隔离沟槽；
在所述隔离沟槽中形成隔离层，所述隔离层的深度小于所述隔离沟槽的深度；
在所述隔离层的表面形成CSL，所述CSL的厚度值和所述隔离层的深度值之和等于所述隔离沟槽的深度值；
刻蚀去除所述牺牲介质层；
形成存储单元，所述存储单元形成于相邻的第二介质层之间，获得阵列串；
在所述沟道中形成第一介质层，所述第一介质层形成于所述CSL的表面。
7.如权利要求6所述的3D NAND闪存结构的制作方法，其特征在于，所述隔离沟槽采用干法刻蚀形成。
8.如权利要求6所述的3D NAND闪存结构的制作方法，其特征在于，形成所述隔离层的步骤包括：
采用原子沉积法在所述阵列串单元的表面及隔离沟槽中形成隔离层；
采用干法回刻蚀及湿法刻蚀去除位于所述阵列串单元的表面及隔离沟槽中部分隔离层，使残留的隔离层深度小于所述隔离沟槽的深度。
9.如权利要求6所述的3D NAND闪存结构的制作方法，其特征在于，形成所述CSL的步骤包括：
采用选择性外延生长法在所述隔离层的表面形成多晶硅，位于隔离层表面的多晶硅的厚度值和所述隔离层的深度值之和等于所述隔离沟槽的深度值；
采用离子注入法对位于所述隔离层表面的多晶硅进行掺杂；
对掺杂的多晶硅进行退火处理，获得所述CSL。
10.如权利要求6所述的3D NAND闪存结构的制作方法，其特征在于，形成所述存储单元的步骤包括：
在相邻的第二介质层之间的第二介质层和多晶硅的表面形成第三介质层；
在所述第三介质层、第二介质层及多晶硅的表面形成存储层；
对所述存储层进行刻蚀，使残留的存储层位于所述第三介质层的表面，从而获得由所述存储层和第三介质层组成的存储单元。
11.如权利要求6所述的3D NAND闪存结构的制作方法，其特征在于，形成第一介质层的步骤包括：
在所述阵列串单元及沟道中形成第一介质层；
采用化学机械研磨对所述第一介质层进行研磨，暴露出所述多晶硅的表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410491328.8A CN104201176B (zh) | 2014-09-23 | 2014-09-23 | 3d nand闪存结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410491328.8A CN104201176B (zh) | 2014-09-23 | 2014-09-23 | 3d nand闪存结构及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104201176A CN104201176A (zh) | 2014-12-10 |
| CN104201176B true CN104201176B (zh) | 2017-10-27 |
Family
ID=52086446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410491328.8A Active CN104201176B (zh) | 2014-09-23 | 2014-09-23 | 3d nand闪存结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104201176B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105810683B (zh) * | 2014-12-31 | 2019-05-28 | 上海格易电子有限公司 | 一种3d nand闪存结构及其制作方法 |
| CN106887435B (zh) * | 2015-12-15 | 2020-01-07 | 北京兆易创新科技股份有限公司 | 一种3DNand闪存设备及其制作方法 |
| CN107706191B (zh) * | 2017-08-22 | 2018-12-14 | 长江存储科技有限责任公司 | 一种3d nand闪存沟道孔多晶硅连接层形成方法 |
| CN107731671B (zh) * | 2017-08-24 | 2019-11-12 | 长江存储科技有限责任公司 | 改善硅外延生长中离子注入硼元素扩散的工艺 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102201416A (zh) * | 2010-03-26 | 2011-09-28 | 三星电子株式会社 | 三维半导体装置及其制造方法 |
| CN102280412A (zh) * | 2010-06-14 | 2011-12-14 | 三星电子株式会社 | 垂直半导体器件及其制造方法 |
| CN103594473A (zh) * | 2012-08-13 | 2014-02-19 | 爱思开海力士有限公司 | 非易失性存储器件及其制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100074525A (ko) * | 2008-12-24 | 2010-07-02 | 주식회사 동부하이텍 | 플래시 메모리 소자의 제조방법 |
| KR101543331B1 (ko) * | 2009-07-06 | 2015-08-10 | 삼성전자주식회사 | 메탈 소스 라인을 갖는 수직 구조의 비휘발성 메모리 소자의 제조방법 |
| KR101755234B1 (ko) * | 2010-08-26 | 2017-07-07 | 삼성전자 주식회사 | 비휘발성 메모리 장치 |
| KR101825534B1 (ko) * | 2011-02-07 | 2018-02-06 | 삼성전자주식회사 | 3차원 반도체 장치 |
| KR20140025632A (ko) * | 2012-08-21 | 2014-03-05 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
-
2014
- 2014-09-23 CN CN201410491328.8A patent/CN104201176B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102201416A (zh) * | 2010-03-26 | 2011-09-28 | 三星电子株式会社 | 三维半导体装置及其制造方法 |
| CN102280412A (zh) * | 2010-06-14 | 2011-12-14 | 三星电子株式会社 | 垂直半导体器件及其制造方法 |
| CN103594473A (zh) * | 2012-08-13 | 2014-02-19 | 爱思开海力士有限公司 | 非易失性存储器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104201176A (zh) | 2014-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10950629B2 (en) | Three-dimensional flat NAND memory device having high mobility channels and methods of making the same | |
| KR102626838B1 (ko) | 수직형 비휘발성 메모리 소자 및 그 제조방법 | |
| US10020317B2 (en) | Memory device with multi-layer channel and charge trapping layer | |
| JP6842386B2 (ja) | 半導体装置 | |
| US10079203B2 (en) | Vertical memory devices and methods of manufacturing the same | |
| KR101028993B1 (ko) | 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 | |
| KR102629345B1 (ko) | 3차원 반도체 메모리 장치 | |
| US8163617B2 (en) | Vertical channel type non-volatile memory device and method for fabricating the same | |
| TWI409854B (zh) | 在溝渠中包括水平第一閘極與垂直第二閘極之分離閘極儲存裝置 | |
| KR100777016B1 (ko) | 기둥 구조를 갖는 낸드 플래시 메모리 어레이 및 그제조방법 | |
| KR102094472B1 (ko) | 반도체 장치 | |
| CN103035651B (zh) | 半导体器件及其制造方法 | |
| JP2019087748A (ja) | ３次元半導体メモリ装置 | |
| CN109817628A (zh) | 三维半导体存储器件和制造其的方法 | |
| US20190067326A1 (en) | Memory devices including vertical memory cells and related methods | |
| JP2019041054A (ja) | 半導体装置 | |
| US20130137228A1 (en) | Method for fabricating vertical channel type nonvolatile memory device | |
| CN104201176B (zh) | 3d nand闪存结构及其制作方法 | |
| JP2018142654A (ja) | 半導体装置及びその製造方法 | |
| CN109003985B (zh) | 存储器结构及其形成方法 | |
| JP2013201270A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| CN110289265A (zh) | 3d nand存储器的形成方法 | |
| CN105810640A (zh) | 一种3d nand源极选择管及其制作方法 | |
| CN110197830A (zh) | 3d nand存储器及其形成方法 | |
| KR20110095676A (ko) | 단결정 스타구조 형성방법 및 이를 이용한 3차원 낸드 플래시 메모리 어레이 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20240401 Address after: No. 88, Weilai Third Road, Donghu New Technology Development Zone, Wuhan City, Hubei Province, 430000 Patentee after: YANGTZE MEMORY TECHNOLOGIES Co.,Ltd. Country or region after: China Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd. Country or region before: China |