CN102280412A - 垂直半导体器件及其制造方法 - Google Patents

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金振均
李普英
黄棋铉
洪恩起
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Abstract

本发明提供一种垂直半导体器件及其制造方法。在垂直半导体器件以及制造垂直半导体器件的方法中，在衬底上重复且交替地堆叠牺牲层和绝缘间层。所述牺牲层包含硼(B)和氮(N)并且相对于所述绝缘间层具有蚀刻选择性。半导体图案被形成在所述衬底上、通过所述牺牲层和所述绝缘间层。在所述半导体图案之间至少部分地去除牺牲层和绝缘间层，以在所述半导体图案的侧壁上形成牺牲层图案和绝缘间层图案。去除所述牺牲层图案，以在所述绝缘间层图案之间形成沟槽。所述沟槽暴露所述半导体图案的部分侧壁。在所述沟槽中的每个沟槽中形成栅结构。

Description

垂直半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2010年6月14日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2010-0056152的优先权，其全部内容通过引用结合于此。
技术领域
示例性实施例涉及垂直半导体器件以及制造垂直半导体器件的方法。更具体来说，示例性实施例涉及包括垂直沟道的非易失性存储器件以及制造这类非易失性存储器件的方法。
背景技术
近来，在半导体存储器件中，提高器件的集成密度或集成度已变得越来越重要。为此，开发了在相对于器件衬底的垂直方向上形成多个晶体管的方法。根据这些方法，交替且重复地堆叠牺牲层和绝缘层。牺牲层和绝缘层会经受应力，且因此会弯曲或破裂或者会使这些层翘起。结果是，这些包括垂直堆叠的晶体管的垂直半导体器件会具有低可靠性。
发明内容
示例性实施例提供一种具有高可靠性和稳定结构的垂直半导体器件。
示例性实施例提供一种制造具有高可靠性和稳定结构的垂直半导体器件的方法。
根据一个方面，发明构思旨在提供一种制造垂直半导体器件的方法。根据该方法，在衬底上形成多个牺牲层和多个绝缘间层。所述牺牲层可以包含硼(B)和氮(N)并且可以相对于所述绝缘间层具有蚀刻选择性。所述多个牺牲层和所述多个绝缘间层重复且交替地堆叠在所述衬底上。可以通过所述牺牲层和所述绝缘间层而在所述衬底上形成半导体图案。可以在所述半导体图案之间部分地去除牺牲层和绝缘间层，以在所述半导体图案的侧壁上形成牺牲层图案和绝缘间层图案。可以去除所述牺牲层图案，以在所述绝缘间层图案之间形成沟槽。所述沟槽可以暴露所述半导体图案的部分侧壁。可以在每个所述沟槽中形成栅结构。
在一些示例性实施例中，所述牺牲层可以包括BN、c-BN、SiBN、SiBCN、含氧的BN和含氧的SiBN中的至少一种。
在一些示例性实施例中，可以在Ar气氛下、使用BCl3和NH3作为源气体来形成所述牺牲层。
在一些示例性实施例中，所述牺牲层的蚀刻速率可以通过调整所述源气体中BCl3的流动速率来控制。
在一些示例性实施例中，用于形成所述牺牲层的源气体还可以包含硅源气体。
在一些示例性实施例中，用于形成所述牺牲层的源气体还可以包含碳和/或氧源气体。
在一些示例性实施例中，所述牺牲层可以在大约300至大约800℃的温度处沉积。
在一些示例性实施例中，所述牺牲层可以通过PECVD工艺、热CVD工艺和ALD工艺中的至少一种来形成。
在一些示例性实施例中，所述绝缘间层可以包括硅氧化物、SiOC和SiOF中的至少一种。
在一些示例性实施例中，所述沟槽可以具有小于最大宽度的大约10％的最大宽度和最小宽度之间的差。
在一些示例性实施例中，在形成所述栅结构中，可以在所述半导体图案的侧壁的暴露部分以及所述绝缘间层图案的表面上，顺次地形成隧道绝缘层、电荷俘获层和阻挡层。可以在所述阻挡层上形成导电层，以填充所述沟槽。可以至少部分地去除所述导电层，以在所述沟槽中形成栅电极。
在一些示例性实施例中，所述牺牲层图案可以使用硫酸和/或磷酸来去除。
在一些示例性实施例中，在形成所述半导体图案中，可以至少部分地去除所述牺牲层和所述绝缘间层，以通过所述牺牲层和所述绝缘间层形成开口。所述开口可以暴露所述衬底的顶表面。可以在所述衬底的暴露的顶表面上形成半导体层，以填充所述开口。可以通过平坦化所述半导体层的上部而在所述开口中形成半导体图案。
在一些示例性实施例中，在形成所述半导体图案中，可以部分地去除所述牺牲层和所述绝缘间层，以通过所述牺牲层和所述绝缘间层形成开口。所述开口可以暴露所述衬底的顶表面。可以在所述衬底的暴露的顶表面和所述开口的侧壁上形成半导体层。可以在所述半导体层上形成填充层，以填充所述开口。可以通过平坦化所述填充层和所述半导体层的上部来形成半导体图案和填充层图案。
在一些示例性实施例中，在去除所述牺牲层图案之后，所述绝缘间层图案可以具有大于所述绝缘间层的初始厚度的大约95％的厚度。
根据另一方面，发明构思针对一种垂直半导体器件。在该器件中，半导体图案可以从衬底的顶表面伸出。多个绝缘间层图案可以设置在所述半导体图案的侧壁上。所述绝缘间层图案可以间隔开，以在所述绝缘间层图案之间限定第一沟槽。可以在所述第一沟槽中的每个中形成栅结构。所述第一沟槽的最大宽度和最小宽度之间的差可以小于所述第一沟槽的最大宽度的大约10％。
在一些示例性实施例中，所述栅结构可以具有包含金属的栅电极。
在一些示例性实施例中，在所述栅结构中，在所述半导体图案的侧壁和所述绝缘间层图案的表面上可以顺次堆叠隧道绝缘层、电荷俘获层和阻挡层。所述栅电极可以填充第二沟槽中的每一个。在形成所述隧道绝缘层、所述电荷俘获层和所述阻挡层之后，由所述第一沟槽的剩余部分来限定所述第二沟槽。
在一些示例性实施例中，所述第二沟槽的最大宽度和最小宽度之间的差可以小于所述第二沟槽的最大宽度的大约50％。
在一些示例性实施例中，所述绝缘层图案包括硅氧化物、SiOC和SiOF中的至少一种。
根据另一方面，发明构思针对一种制造垂直半导体器件的方法，所述方法包括：在衬底上交替地堆叠多个牺牲层和多个绝缘间层，所述多个牺牲层包含硼(B)和氮(N)并相对于所述绝缘间层具有蚀刻选择性，所述多个绝缘间层利用BCl3和NH3中的至少一种作为源气体来形成；在所述衬底上形成半导体图案，所述半导体图案通过所述牺牲层和所述绝缘间层来形成；至少部分地去除所述半导体图案之间的牺牲层和绝缘间层，以在所述半导体图案的侧壁上形成牺牲层图案和绝缘间层图案；去除所述多个牺牲层图案，以在所述绝缘间层图案之间形成相应的多个沟槽，所述多个沟槽暴露所述半导体图案的部分侧壁；以及在所述多个沟槽中分别形成多个栅结构。形成所述多个栅结构包括：在所述半导体图案的侧壁的暴露部分以及所述绝缘间层图案的表面上，顺次地形成隧道绝缘层、电荷俘获层和阻挡层；在所述阻挡层上形成导电层，以填充所述沟槽；以及至少部分地去除所述导电层，以在所述沟槽中形成栅电极。
在一些示例性实施例中，所述牺牲层被形成在包括Ar的气氛中。
在一些示例性实施例中，所述牺牲层包括BN、c-BN、SiBN、SiBCN、含氧的BN和含氧的SiBN中的至少一种。
在一些示例性实施例中，所述方法进一步包括：调整所述源气体中BCl3的流动速率，以控制所述多个牺牲层的蚀刻速率。
在一些示例性实施例中，使用PECVD工艺、热CVD工艺和ALD工艺中的至少一种来形成所述多个牺牲层。
根据示例性实施例，在制造垂直半导体器件中，可以使用低应力或者由于热处理而引起的应力变化小的一种材料或多种材料来形成牺牲层和绝缘间层。因而，会在应力中出现的、层中的诸如翘起、破裂或弯曲的缺陷被防止，从而提高了器件的电学特性。另外，由于牺牲层和绝缘间层之间的蚀刻选择性非常高，所以绝缘间层图案可以具有改善的表面轮廓。因此，可以减少在绝缘间层图案之间的沟槽中形成控制栅电极所需要的金属的量，从而也可以减小整个工艺成本。
附图说明
从对本发明构思的优选实施例的更加具体的描述，本发明构思的前述以及其他特征和优点将是明显的，如附图中所示，其中，在所有不同的视图中，相同的附图标记表示相同的部分。这些图未必按照比例，而是侧重于示出发明构思的原理。图中，为了清楚起见，可以夸大层和区域的厚度。
图1是示出根据发明构思的示例性实施例的垂直半导体器件的示意性电路图。
图2是示出根据发明构思的示例性实施例的垂直半导体器件的示意性横截面图。
图3A是示出根据发明构思的示例性实施例的图2的垂直半导体器件的示意性立体图。
图3B是示出根据发明构思的示例性实施例的图2的垂直半导体器件的部分A的示意性立体图。
图4是示出根据发明构思的示例性实施例的绝缘间层图案的部分放大的示意性横截面图。
图5A至5I是示出根据发明构思的示例性实施例的制造图1至3的垂直半导体器件的方法的示意性横截面图。
图6A和图6B是示出根据发明构思的示例性实施例的绝缘间层图案和第二沟槽的部分放大的示意性横截面图。
图7是示出根据发明构思的示例性实施例的垂直半导体器件的示意性横截面图。
图8是示出根据发明构思的示例性实施例的制造图7的垂直半导体器件的方法的示意性横截面图。
图9是示出根据发明构思的示例性实施例的垂直半导体器件的示意性横截面图。
图10A是示出根据发明构思的示例性实施例的图9的垂直半导体器件的示意性立体图。
图10B是示出根据发明构思的示例性实施例的图9的垂直半导体器件的一部分的示意性立体图。
图11A至11G是示出根据发明构思的示例性实施例的制造垂直半导体器件的方法的示意性立体图。
图12是示出根据发明构思的示例性实施例的垂直半导体器件的示意性横截面图。
图13A至13E是示出根据发明构思的示例性实施例的制造图12的垂直半导体器件的方法的示意性横截面图。
图14是示出层的蚀刻速率与蚀刻溶液的关系的曲线图。
图15是示出SiBN层的蚀刻速率的曲线图。
图16包含示出根据发明构思的示例性实施例的、包括根据示例性实施例的垂直半导体器件的存储器卡的示意性框图。
图17包含示出根据发明构思的示例性实施例的、包括垂直半导体器件的系统的示意性框图。
图18包含示出根据发明构思的示例性实施例的、包括垂直半导体器件的便携式器件的示意性框图。
具体实施方式
以下，将参照附图来更加全面地描述各种示例性实施例，附图中示出一些示例性实施例。然而，本发明构思可以以许多不同的形式来实施，并且不应当被解释为只限于这里所描述的示例性实施例。相反，提供这些示例性实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思完全传达给本领域的技术人员。图中，为了清楚起见，会夸大层和区域的尺寸和相对尺寸。
应当理解的是，当元件或层被称作“在另一元件或层上”、“连接至”或“耦合至”另一元件或层时，该元件可以直接在另一元件或层上、直接连接或耦合至另一元件或层，或者可以存在插入元件。与此不同，当元件被称作“直接在另一元件或层上”、“直接连接至”或“直接耦合至”另一元件或层时，不存在插入元件。相同的附图标记自始至终表示相同的元件。如在这里所使用的，术语“和/或”包括一个或多个相关所列项目的任何和所有组合。
应当理解的是，尽管在这里可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当受这些术语的限制。这些术语仅是用于区分一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分。因此，在不脱离根据本发明构思的示例性实施例的教导的情况下，以下描述的第一元件、组件、区域、层或部分也可以被称作第二元件、组件、区域、层或部分。
为了便于描述，在这里可以使用空间相对术语，如“在……之下”、“在……下方”、“下面的”、“在……上方”、“上面的”等，用来描述如在图中所示的一个元件或特征与其他元件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描绘的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则被描述为“在其他元件或特征下方”或“在其他元件或特征之下”的元件之后将被定位为“在其他元件或特征上方”。因而，示例性术语“在……下方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述符做出相应解释。
这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明构思的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式“一”、“一个”和“该”也意图包括复数形式。还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
在此，参照作为理想的示例性实施例的示意性说明(和中间结构)的示意性横截面图来描述根据本发明构思的示例性实施例。这样，预计会出现例如由制造技术和/或容差引起的示出的形状的变化。因此，示例性实施例不应当被解释为仅限于在此示出的区域的具体形状，而是还可以包含例如由制造所导致的形状偏差。例如，示出为矩形的注入区域在其边缘可以具有圆形的或弯曲的特征和/或注入浓度的梯度变化，而不是从注入区域到非注入区域的二元变化。同样，通过注入形成的掩埋区会导致在该掩埋区与通过其发生注入的表面之间的区域中也会导致一些注入。因此，图中所示出的区域实质上是示意性的，并且它们的形状并非意图示出器件中的区域的实际形状，而且也并非意图限制根据本发明构思的范围。
除非另有限定，否则这里所使用的全部术语(包括技术术语和科学术语)都具有与本发明构思所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是，除非这里明确限定，否则诸如在通用字典中所限定的那些术语应当被解释为具有与它们在相关领域的语境中的意思相一致的意思，而不以理想的或过于正式的含义来解释它们。
以下，将参照附图来详细描述示例性实施例。
图1是示出根据发明构思的一些示例性实施例的垂直半导体器件的示意性电路图。参照图1，根据发明构思的垂直半导体器件10可以包括多个串。每个串可以具有在相对于衬底的垂直方向上堆叠的多个存储器单元。这些串中的每一个可以包括串联连接的单元晶体管和选择晶体管。
在一些示例性实施例中，单元晶体管中的每一个可以包括隧道绝缘层图案、电荷俘获层图案、电介质层图案和控制栅电极。单元晶体管的控制栅电极可以用作字线W/L，如图1所示，例如，字线W/L0至W/L3。单元晶体管可以在垂直方向上彼此串联连接。在一些示例性实施例中，在每个串的两个端部处可以形成接地选择晶体管(GST)和串选择晶体管(SST)。GST的控制栅电极可以用作接地选择线(GSL)。SST的控制栅电极可以用作串选择线(SSL)。在一些示例性实施例中，每个串可以包括串联连接的多个GST和多个SST。另外，在一些示例性实施例中，可以形成公共源线(CSL)，以连接至GST。在一些示例性实施例中，位于堆叠的垂直结构的相同层面中的字线可以彼此电连接。
在一些示例性实施例中，图1所示的电路可以如图2、3A和3B所示来实现。图2是示出根据一些示例性实施例的垂直半导体器件的示意性横截面图。图3A是示出图2的垂直半导体器件的示意性立体图。图3B是示出图3A的垂直半导体器件的部分A的示意性立体图。应该注意的是，以下，在所有图中，第一方向可以指字线延伸的方向，且第二方向可以指位线延伸的方向。第三方向可以指相对于衬底的顶表面垂直的方向。
在根据发明构思的一些特定示例性实施例中，串可以包括GST、SST以及GST和SST之间的两个单元晶体管。在图1所示的特定示例性实施例中，每一个串包括一个GST、一个SST以及GST和SST之间的四个单元晶体管。然而，所述串也可以包括不同数量的GST、SST和/或单元晶体管。
参照图2、图3A和图3B，可以在衬底100上设置半导体图案112。在一些示例性实施例中，半导体图案112可以包括或者由例如单晶硅或多晶硅制成。在本示例性实施例中，半导体图案112可以包括多晶硅。
如图2和图3B所示，半导体图案112可以具有空心圆柱形状或杯子形状，且半导体图案112的底部与衬底100的顶表面和第三方向上的侧壁接触。半导体图案112的侧壁可以用作沟道区。在此情况下，可以减小用作沟道区的半导体图案112的侧壁的厚度，使得可以增大包括沟道区的晶体管的操作速度。在一些示例性实施例中，半导体图案112可以掺杂有例如p型杂质。可以形成填充层图案114，以填充由半导体图案112的底部和侧壁限定的内部空间。
在一些示例性实施例中，串可以包括形成在半导体图案112的侧壁上的多个单元晶体管。在一些示例性实施例中，单元晶体管可以在第三方向上彼此串联连接。在一些示例性实施例中，可以在串的相对的端部处设置GST和SST。在一些特定示例性实施例中，如图所示，最下面的晶体管可以用作GST T1并且最上面的晶体管可以用作SSTT2。在具体的示出实施例中，示出两个单元晶体管被串联连接在GST T1和SST T2之间。在示例性实施例中，除了包括隧道绝缘层124、电荷俘获层126和阻挡层128的多层结构可以用作栅绝缘层并且控制栅电极132a和132d可以用作栅电极以外，GST T1和SST T2可以具有与单元晶体管的结构基本上相同或相似的结构。
可以在单元晶体管的单元栅结构之间在第三方向上设置绝缘间层图案105a、105b、105c和105d，以使单元栅结构彼此绝缘。绝缘间层图案105a、105b、105c和105d可以在第一方向上延伸，以至少部分地围绕半导体图案112的侧壁。
具体而言，在一些示例性实施例中，绝缘间层图案105a、105b、105c和105d可以接触半导体图案112的外侧壁。绝缘间层图案105a、105b、105c和105d可以被设置成在垂直堆叠的结构的每个层面中互相平行，并且从半导体图案112的外侧壁伸出或延伸。在一些示例性实施例中，绝缘间层图案105a、105b、105c和105d可以具有在第一方向上延伸的线性形状。另外，绝缘间层图案105a、105b、105c和105d可以在第三方向上彼此间隔开。结果是，可以在绝缘间层图案105a、105b、105c和105d之间形成暴露半导体图案112的侧壁的沟槽，并且可以在沟槽中分别形成栅结构。
在一些示例性实施例中，绝缘间层图案105a、105b、105c和105d的外边缘可以具有几乎直角。即是说，绝缘间层图案105a、105b、105c和105d在使绝缘间层图案105a、105b、105c和105d的顶表面或底表面与外侧壁彼此相遇的其外边缘处可以具有弯曲区域；但是，弯曲区域的长度可以非常短。因此，绝缘间层图案105a、105b、105c和105d的顶表面和底表面可以具有平坦区域，并且这些平坦区域的尺寸不会由于弯曲区域而明显减小。
图4是示出绝缘间层图案105a、105b、105c和105d的部分放大的示意性横截面图。参照图4，可以由相邻的绝缘间层图案105a和105b之间的空间来限定第一沟槽122。第一沟槽122的第一宽度D1由绝缘间层图案105a、105b、105c和105d的一个弯曲区域B的最上面部分和与其相邻的另一弯曲区域B的最下面部分之间的距离来限定。第一沟槽122的第一宽度D1可以大于第一沟槽122的第二宽度D2，所述第二宽度D2可以由绝缘间层图案105a、105b、105c和105d的相邻平坦区域之间的距离来限定。然而，如上所指出的，弯曲区域B可以具有非常短的长度，即是说，绝缘间层图案105a、105b、105c和105d的外边缘可以具有几乎直角。结果是，第一沟槽122不论哪个位置都可以具有相对均匀的宽度。在特定示例性实施例中，第一宽度D1和第二宽度D2之间的差可以小于第一宽度D1的大约10％。
再次参照图2至图3B，可以在由第一沟槽122所暴露的半导体图案112的外侧壁上形成隧道绝缘层124。隧道绝缘层124可以形成在半导体图案112的外侧壁以及绝缘间层图案105a、105b、105c和105d的表面上。在一些示例性实施例中，如图3B所示，隧道绝缘层124可以贯穿垂直堆叠的结构的所有层面而被连续地形成在半导体图案112的外侧壁以及绝缘间层图案105a、105b、105c和105d的表面上。可替选地，在一些示例性实施例中，可以形成根据垂直堆叠的结构的层面而彼此分离的多个隧道绝缘层124。
在一些示例性实施例中，可以在隧道绝缘层124上形成电荷俘获层126。在一些示例性实施例中，电荷俘获层126可以包括例如其中可以俘获电子的硅氮化物或金属氧化物。如同隧道绝缘层124一样，电荷俘获层126可以贯穿所有层面而被连续地形成，或者可以根据层面而彼此分离。
可以在电荷俘获层126上形成阻挡层128。在一些示例性实施例中，阻挡层128可以包括例如硅氧化物或金属氧化物。金属氧化物可以包括例如铝氧化物。
再次参照图4，可以由位于相邻层面的阻挡层128的顶部和底部部分以及所述顶部和底部部分之间的阻挡层128的垂直部分来限定第二沟槽122a。在一些示例性实施例中，第二沟槽122a可以具有比第一沟槽122的宽度窄的宽度。第三宽度D3由阻挡层128的一个弯曲区域B的最上面部分和与该最上面部分相邻的另一弯曲区域B的最下面部分之间的距离来限定。第四宽度D4由阻挡层128的相邻的平坦区域之间的距离来限定。在一些特定示例性实施例中，宽度D3和D4之间的差可以小于第三宽度D3的大约50％。
再次参照图2至图3B，可以在阻挡层128上形成控制栅电极132a、132b、132c和132d，这些控制栅电极132a、132b、132c和132d可以根据垂直堆叠的结构的层面而彼此分离。在一些示例性实施例中，控制栅电极132a、132b、132c和132d可以用作字线W/L。位于垂直结构的相同层面的控制栅电极132a、132b、132c和132d可以通过插塞而彼此电连接。
在一些示例性实施例中，填充第二沟槽122a的控制栅电极132a、132b、132c和132d可以具有在第一方向上延伸的线性形状。控制栅电极132a、132b、132c和132d可以至少部分地围绕半导体图案112。在一些示例性实施例中，不同层面中的控制栅电极可以没有彼此电连接。控制栅电极132a、132b、132c和132d可以包括例如具有低电阻的金属。结果是，控制栅电极132a、132b、132c和132d可以具有减小的厚度，从而使垂直半导体器件可以具有降低的高度。
可以在相邻的多个或多层堆叠的结构之间的间隙中设置第一绝缘层图案140，其中交替地堆叠控制栅电极132a、132b、132c和132d以及绝缘间层图案105a、105b、105c和105d。在一些示例性实施例中，第一绝缘层图案140可以在第一方向上延伸。另外，在一些示例性实施例中，可以在第二方向上设置多个第一绝缘图案140。
在一些示例性实施例中，可以在第一绝缘层图案140下方的衬底100的上部处形成杂质区136。在一些示例性实施例中，杂质区136可以用作公共源线(CSL)。例如，在一些示例性实施例中，杂质区136可以掺杂有n型杂质。可以在杂质区136上进一步形成金属硅化物图案138。
可以在半导体图案112、填充层图案114、第一绝缘层图案140和绝缘间层图案105d上形成上绝缘间层142。可以形成通过上绝缘间层142的位线接触144，以电连接至半导体图案112。可以在上绝缘间层142上形成位线B/L 146，以与位线接触146接触。在一些示例性实施例中，位线143可以具有在第二方向上延伸的线性形状。
图5A至5I是示出根据发明构思的一些示例性实施例的、制造图2的垂直半导体器件的方法的示意性横截面图。
参照图5A，根据一些示例性实施例，可以在衬底100上形成衬垫绝缘层102。衬垫绝缘层102可以通过例如热氧化工艺来形成。衬垫绝缘层102可以减小应力，该应力是在直接在衬底100上形成牺牲层104的情况下可能产生的。可以在垂直于衬底100的顶表面的方向上、在衬垫绝缘层102上重复且交替地形成牺牲层104和绝缘间层106。即是说，可以在衬垫绝缘层102上形成第一牺牲层104a，并且可以在第一牺牲层104a上形成第一绝缘间层106a。同样地，可以顺次地且交替地在彼此上形成其他牺牲层104b、104c和104d以及绝缘间层106b、106c和106d。在一些示例性实施例中，牺牲层104和绝缘间层106可以通过例如化学气相沉积(CVD)工艺来形成。
在一些示例性实施例中，可以使用可以相对于绝缘间层106具有蚀刻选择性的材料来形成牺牲层104。在一个示例性实施例中，绝缘间层106和牺牲层104之间的蚀刻选择性可以等于或大于大约1∶80。在一些示例性实施例中，牺牲层104也可以相对于半导体图案112具有蚀刻选择性。即是说，牺牲层104可以使用可以对多晶硅具有蚀刻选择性的材料来形成。在一个示例性实施例中，多晶硅和牺牲层104之间的蚀刻选择性可以等于或大于大约1∶80。
牺牲层104可以通过湿法蚀刻工艺来快速被去除，使得可以使绝缘间层106在非常短的时间段期间暴露于湿法蚀刻溶液。结果是，在通过湿法蚀刻工艺去除牺牲层104时可以防止绝缘间层106被湿法蚀刻溶液损伤。
在一些示例性实施例中，可以使用例如硅氧化物(SiO2)来形成绝缘间层106。在其他示例性实施例中，可以使用例如SiOC或SiOF来形成绝缘间层106。结果是，绝缘间层106可以掺杂有例如碳或氟的杂质，从而可以调整相对于牺牲层104的蚀刻选择性。
在一些示例性实施例中，可以使用可以包含硼(B)和氮(N)的材料来形成牺牲层104。例如，可以使用BN、SiBN、c-BN、c-SiBN、含氧(O)的BN、含氧的SiBN或者其他类似材料来形成牺牲层104。在特定示例性实施例中，包括该材料的牺牲层104可以具有相对于硅氧化物的等于或大于大约80∶1的蚀刻选择性。
可以用作半导体制造工艺中的牺牲层的硅氮化物(SiN)层在沉积工艺或随后对其执行的热处理期间可以具有高应力。据此，如果使用硅氮化物层作为牺牲层，则在重复地形成多个硅氮化物层和多个绝缘间层时该牺牲层可以具有增大的应力。因此，包括牺牲层和绝缘间层的多层结构可以发生弯曲或破裂，或者多层结构会被翘起。
因而，根据发明构思的示例性实施例，可以使用具有比SiN层的应力小的应力或比SiN层的由热处理引起的应力变化小的由热处理而引起的应力变化的材料来形成牺牲层104。在示例性实施例中，可以使用上述包含硼和氮的材料来形成牺牲层104，从而在沉积工艺期间具有比SiN层的应力低的应力和/或具有小的由于热处理而引起的应力变化。因而，即使可以重复地沉积牺牲层104和绝缘间层106以形成具有大高度的多层结构，也基本上消除结构的弯曲或破裂。另外，消除了多层结构的翘起。此外，牺牲层104的滞后性不会受到热应力影响。
在一些示例性实施例中，可以通过例如等离子体增强CVD(PECVD)工艺、热CVD工艺或原子层沉积(ALD)工艺来形成牺牲层104。
当形成BN层作为牺牲层104时，在一些示例性实施例中，可以在Ar气氛下使用包含BCl3和NH3的源气体。
当形成SiBN层作为牺牲层104时，在一些示例性实施例中，源气体例如可以进一步包含诸如SiH4、SiH2Cl2、SiCl6等的硅源气体。这些可以单独或者混合使用。
当形成BCN层作为牺牲层104时，在一些示例性实施例中，源气体中可以进一步包含碳源气体，例如，C2H4。
当形成Si-BCN层作为牺牲层104时，在一些示例性实施例中，源气体中可以进一步包含硅源气体和碳源气体。
在一些示例性实施例中，在用于形成BN层的工艺期间可以进一步提供氧气体，即，含氧的气体，例如N2O。
在一些示例性实施例中，在用于形成SiBN层的工艺期间也可以进一步提供诸如N2O的氧气体。
在一些示例性实施例中，可以通过改变其中所包含的硼的含量来调整牺牲层104的透明度、折射率、蚀刻速率以及其他机械或结构特性。例如，随着硼的含量增大，折射率会减小，并且包含硫酸或磷酸的蚀刻溶液的蚀刻速率会增大。因此，可以通过调整源气体中的BCl3的流动速率来控制牺牲层104的蚀刻速率。
在一些示例性实施例中，可以在用于从中去除牺牲层106的空间中形成晶体管。因此，牺牲层106的数目可以大于或等于包括单元晶体管和选择晶体管的串的晶体管数目。
参照图5B，可以在最上绝缘间层106d上形成蚀刻掩模。可以使用蚀刻掩模来至少部分地去除绝缘间层106、牺牲层104和衬垫绝缘层102，以形成可以暴露衬底100的顶表面的第一开口110。
可以在第一和第二方向上按规则图案来形成多个第一开口110。在一些示例性实施例中，第一开口110可以形成为具有岛形状。
参照图5C，可以在第一开口110的底部和侧壁上形成半导体图案112。另外，在一些示例性实施例中，可以在半导体图案112上形成填充层图案114，以填充第一开口110的内部空间。
在一些示例性实施例中，半导体图案112可以具有空心圆柱形状或杯子形状。在一些示例性实施例中，可以使用例如单晶硅或多晶硅来形成半导体图案112。半导体图案112可以用作串的沟道区，所述串可以在第三方向上延伸。
在示例性实施例中，可以在第一开口110的底部和侧壁上保形地形成多晶硅层。可以在多晶硅层上形成填充层，以填充第一开口110，并且可以对填充层和多晶硅层执行平坦化工艺，以形成半导体图案112和填充层图案114。
在另一示例性实施例中，可以在第一开口110的底部和侧壁上形成多晶硅层或无定形硅层，然后可以通过例如热处理或激光照射来改变多晶硅层或无定形硅的相，以形成单晶硅层。可以对单晶硅层执行平坦化工艺，以形成半导体图案112。
参照图5D，在一些示例性实施例中，可以部分地蚀刻半导体图案112之间的牺牲层104和绝缘间层106，以形成第二开口120。具体而言，可以在最上面的绝缘间层106d上形成蚀刻掩模，并且可以利用该蚀刻掩模通过蚀刻工艺而部分地去除绝缘间层106和牺牲层104，以形成第二开口120。在一些示例性实施例中，第二开口120可以形成为在第一方向上延伸。据此，可以将牺牲层图案103和绝缘间层图案105形成为具有在第一方向上延伸的线性形状。在一些示例性实施例中，牺牲层图案103和绝缘间层图案105可以至少部分地围绕半导体图案112的外侧壁。
参照图5E，可以通过湿法蚀刻工艺去除被第二开口120暴露的牺牲层图案103。在一些示例性实施例中，当牺牲层图案103可以包含硼或氮时，可以使用例如硫酸或磷酸来执行湿法蚀刻工艺。
在一些示例性实施例中，由于在牺牲层中包含的硼和氮，牺牲层图案103可以对于硫酸或磷酸而言具有改善的蚀刻速率。结果是，即使在非常短的时段内，牺牲层图案103也可以在暴露于蚀刻溶液期间被快速地去除。因此，可以防止绝缘间层图案105在湿法蚀刻工艺期间被损伤和/或部分去除。可以由用于从中去除牺牲层图案103的空间来限定第一沟槽122。
当牺牲层图案包括SiN时，用于去除牺牲层图案的湿法蚀刻工艺可以执行相对长的时间，并且结果是，也可以部分地去除绝缘间层图案105，从而使不接触半导体图案112的绝缘间层图案105的外边缘可以具有相对大的弯曲区域。
然而，可以通过湿法蚀刻工艺来非常快速地去除包含硼(B)和氮(N)的牺牲层图案105，并且结果是，可以只稍微去除或者一点也不去除绝缘间层图案105的外边缘。结果是，弯曲区域可以相对小，并且绝缘间层图案105的外边缘可以具有几乎直角。据此，第一沟槽122不论哪个位置都可以具有相对均匀的宽度。在一个示例性实施例中，第一沟槽122依据其位置的最大宽度和最小宽度之间的差可以小于最大宽度的大约10％。
另外，在去除牺牲层图案103期间可以仅稍微去除绝缘间层图案105，从而使绝缘间层图案105即使在湿法蚀刻工艺之后也可以具有几乎恒定的厚度。在一个示例性实施例中，绝缘间层图案105可以具有大于绝缘间层106的初始厚度的大约95％的厚度。
此外，可以防止被第二开口120暴露的衬底100在湿法蚀刻工艺期间被损伤。在一些示例性实施例中，用于去除牺牲层图案103的湿法蚀刻工艺可以执行非常短的时间，以便使衬底100可以暴露于蚀刻溶液中非常短的时间。类似地，也可以防止由第一沟槽122暴露的半导体图案112被湿法蚀刻工艺损伤。
参照图5F，可以在由第一沟槽122暴露的半导体图案112的外侧壁以及绝缘间层图案105上形成隧道绝缘层124。在一些示例性实施例中，可以利用例如硅氧化物来形成隧道绝缘层124。可替选地，可以通过热氧化工艺而仅在半导体图案112的暴露侧壁上形成隧道绝缘层124。
在一些示例性实施例中，可以在隧道绝缘层124上形成电荷俘获层126。电荷俘获层126可以通过例如使用例如硅氧化物或硅氮化物的CVD工艺来形成。在一些示例性实施例中，可以在隧道氧化物层上连续地形成电荷俘获层126。
在一些示例性实施例中，可以在电荷俘获层126上形成阻挡层128。阻挡层128可以通过使用例如硅氧化物、诸如铝氧化物的金属氧化物或者其他类似的材料的沉积工艺来形成。在一些示例性实施例中，可以在电荷俘获层126上连续地形成阻挡层128。
以下，可以将由位于相邻层面的阻挡层128的顶部和底部部分及其之间的部分限定的空间称为第二沟槽122a。
参照图5G，可以在阻挡层128上形成导电层130，以充分填充第二沟槽122a。在一些示例性实施例中，可以将导电层130形成为部分地填充第二开口120，以便能够通过后续工艺容易地去除它。
在一些示例性实施例中，可以利用具有良好的台阶覆盖性的导电性材料来形成导电层130。导电性材料可以包括例如具有低电阻的金属或金属氮化物。例如，导电性材料可以包括钨、钨氮化物、钛、钛氮化物、钽、钽氮化物或铂。在一个示例性实施例中，可以形成例如包括钛、钛氮化物、钽或钽氮化物的势垒金属层，然后在其上形成包括例如钨的金属层。
在一些示例性实施例中，绝缘间层图案105的外边缘处的弯曲区域可以具有非常小的尺寸。结果是，第二沟槽122a可以具有最大宽度，该最大宽度可以稍大于在第三方向上的最小宽度。据此，用于填充第二沟槽122a的导电性材料的量可以得以减少。
图6A和图6B是示出根据发明构思的一些示例性实施例的绝缘间层图案105和第二沟槽122a的部分放大的示意性横截面图。图6A示出包括大的弯曲区域的绝缘间层图案105。沿第二方向的绝缘间层图案105的弯曲区域的厚度用“D1”来表示。
参照图6A，导电层可以在第二沟槽122a的中心处具有尖锐的谷部C，从而可以需要附加的导电性材料来填充谷部C。据此，可以增大在阻挡层128上沉积的导电层130的厚度D2。
图6B示出根据一些示例性实施例的包括小的弯曲区域的绝缘间层图案105。沿第二方向的绝缘间层图案105的弯曲区域的厚度由“D3”来表示。
参照图6B，与图6A不同，在第二沟槽122a的中心处未形成尖锐的谷部。具体而言，导电层可以形成在绝缘间层图案105b的底表面和绝缘间层图案105a的顶表面上，并且不论在哪个位置都可以彼此均匀地接触，以填充第二沟槽122a。结果是，不需要附加的导电性材料来填充谷部，并且可以减小沉积在阻挡层128上的导电层130的厚度D4。
如果增大导电层130的厚度，则会增加工艺成本。而且，相对厚的导电层130可能不容易通过后续工艺去除。然而，根据发明构思的实施例，绝缘间层图案105可以具有小的弯曲区域和小的厚度，从而可以降低工艺成本并减少工艺缺陷。
参照图5H，在一些示例性实施例中，可以去除导电层130的在第二开口120中形成的部分。结果是，导电层130可以只保留在第二沟槽122a中，以形成控制栅电极132a、132b、132c和132d。在一些示例性实施例中，也可以通过例如湿法蚀刻工艺去除隧道绝缘层124、电荷俘获层126和阻挡层128的在第二开口120的底部上形成的部分，以形成第三开口134。
如上所述，在一些示例性实施例中，导电层130由于其沉积厚度可以不是非常大而可以容易去除。
可以在第二沟槽112a中将控制栅电极132a、132b、132c和132d形成为彼此间隔开并在第三方向上堆叠。位于堆叠结构的不同层面的控制栅电极132a、132b、132c和132d可以通过绝缘间层图案105a、105b、105c和105d而彼此绝缘。控制栅电极132a、132b、132c和132d中的每一个可以具有在第一方向上延伸的线性形状。
在一些示例性实施例中，导电层130可以通过干法或湿法蚀刻工艺而被部分地去除。
如图5H所示，根据一些示例性实施例，隧道绝缘层124、电荷俘获层126和/或阻挡层128的位于绝缘间层图案105a、105b、105c和105d的外侧壁上的部分可以不被蚀刻。
可替选地，根据一些示例性实施例，在蚀刻工艺中，可以将阻挡层128、电荷俘获层126和/或隧道绝缘层124的位于绝缘间层图案105a、105b、105c和105d的外侧壁上的部分与导电层130一起蚀刻。在此情况下，位于堆叠的垂直结构的不同层面的隧道氧化物层124、电荷俘获层126和/或阻挡层128可以彼此分离。
接下来，可以用例如n型杂质的杂质来掺杂由第三开口134暴露的衬底100的上部，以形成用作CSL的杂质区136。在一些示例性实施例中，为了减小CSL的电阻，可以在杂质区136上进一步形成金属硅化物图案138。
通过执行上述步骤和工艺，可以形成根据发明构思的示例性实施例的垂直半导体器件的晶体管。最上面的晶体管和最下面的晶体管可以分别用作SST和GST。
参照图5I，在一些示例性实施例中，可以在衬底100上形成绝缘层，以填充第三开口134。可以平坦化该绝缘层直至暴露最上面绝缘间层图案105d，以在第三开口134中形成第一绝缘层图案140。可以在半导体图案112、填充层图案114、第一绝缘层图案140和最上面绝缘间层图案105d的顶表面上形成上绝缘间层142。在一些示例性实施例中，可以形成通过上绝缘间层142的位线接触144，以接触半导体图案112的顶表面。可以在上绝缘间层142上形成位线146，以接触位线接触144。在一些示例性实施例中，位线146可以具有在第二方向上延伸的线性形状，并且可以经由位线接触144而电连接至半导体图案112。
如上所述，根据示例性实施例，减少了由于牺牲层104的应力而在制造垂直半导体器件的工艺中引起的缺陷。另外，绝缘间层106被形成为具有改善的表面轮廓，从而使垂直半导体器件具有高可靠性。
图7是示出根据发明构思的一些示例性实施例的垂直半导体器件的示意性横截面图。图8是示出根据发明构思的一些示例性实施例的、制造图7的垂直半导体器件的方法的示意性横截面图。
在一些示例性实施例中，除了半导体图案的形状以外，图7和图8中所示的垂直半导体器件可以具有与图1和图2中所示的基本上相同的结构。如图7和图8所示，在一些示例性实施例中，半导体图案113可以在衬底100上具有实心圆柱形状，即，柱子形状。
图7中的垂直半导体器件可以通过下列步骤和工艺来制造。
在一些示例性实施例中，可以在衬底100上交替且顺次地形成牺牲层104和绝缘间层106，并且可以通过与参照图5A和图5B所描述的步骤和工艺基本上相同的工艺和步骤来形成第一开口110。在一些示例性实施例中，牺牲层104可以包含硼和氮。
参照图8，在一些示例性实施例中，可以形成多晶硅层，以充分地填充第一开口110。可以通过平坦化工艺来去除该多晶硅层的位于最上绝缘间层106d上的部分，以形成具有柱子形状的半导体图案113。
可替选地，在一些示例性实施例中，可以在第一开口110中形成多晶硅层或无定形硅层，并且可以通过例如热处理或激光照射进行相变而使多晶硅层或无定形硅层转变成单晶硅层。在平坦化工艺之后，可以形成具有单晶硅结构的半导体图案113。
随后，可以执行与图5D至5I中示出并参照其详细描述的步骤和工艺基本上相同的步骤和工艺，以实现图7中的垂直半导体器件。
图9是示出根据发明构思的一些示例性实施例的垂直半导体器件的示意性横截面图。图10A是示出根据一些示例性实施例的图9的垂直半导体器件的立体图。图10B是示出根据一些示例性实施例的图9的垂直半导体器件的一部分立体图。
如图9、图10A和图10B所示，在一些示例性实施例中，半导体图案150a可以具有例如条形形状，例如，长方体形状。可以在第二方向上在衬底100上重复地布置彼此面对的半导体图案对150a。在一些示例性实施例中，在相面对的半导体图案150a之间的间隙中，且具体地，在相面对的半导体图案150a的第一侧表面之间的间隙中，可以设置第一绝缘层图案152a。
可以在包括在第一方向上重复设置的半导体图案150a和第一绝缘层图案152a的结构之间的间隙中设置第三绝缘层图案174(参见图10B)。第一和第三绝缘层图案152a和174可以包括硅氧化物。
在一些示例性实施例中，形成串的晶体管可以形成在半导体图案150a的与其接触第一绝缘层图案152a的第一侧表面相对的第二侧表面上。一个半导体图案150a可以用作晶体管的沟道区。在一些示例性实施例中，晶体管可以在第三方向上彼此串联连接。
绝缘间层图案107a、107b、107c和107d可以被设置在半导体图案150a的第二侧表面上并且在第三方向上彼此间隔开。绝缘间层图案107a、107b、107c和107d可以使控制栅电极164a、164b、164c和164d彼此绝缘。绝缘间层图案107a、107b、107c和107d可以形成为从半导体图案150a的第二侧表面伸出或延伸，并且可以被布置成在垂直堆叠的结构的每个层面中彼此平行。绝缘间层图案107a、107b、107c和107d可以具有在第一方向上延伸的线性形状。可以在绝缘间层图案107a、107b、107c和107d之间形成暴露半导体图案150a的第二侧表面的沟槽，并且可以分别在这些沟槽中形成栅结构。
在一些示例性实施例中，绝缘间层图案107a、107b、107c和107d的外边缘可以具有几乎直角。即是说，绝缘间层图案107a、107b、107c和107d在使绝缘间层图案107a、107b、107c和107d的顶表面或底表面以及外侧壁彼此相遇的其外边缘处可以具有弯曲区域。然而，弯曲区域的尺寸可以非常小。结果是，绝缘间层图案105a、105b、105c和105d的顶表面和底表面可以具有平坦区域，这些平坦区域由于弯曲区域而仅会稍微减小。
另外，在一些示例性实施例中，绝缘间层图案107a、107b、107c和107d可以具有等于或大于绝缘间层的初始厚度的大约95％的厚度。即是说，可以防止绝缘间层图案107a、107b、107c和107d由于后续工艺而被损伤或去除等于或大于绝缘间层初始厚度的大约95％。
在一些示例性实施例中，可以在半导体图案150a的由沟槽暴露的第二侧表面上形成隧道绝缘层158。隧道绝缘层158可以连续地形成在半导体图案150a的第二侧表面以及绝缘间层图案107a、107b、107c和107d的表面上。
在一些示例性实施例中，可以在隧道绝缘层158上形成电荷俘获层160。在一些示例性实施例中，电荷俘获层160可以包括例如其中可以俘获电子的硅氮化物或金属氧化物。电荷俘获层160可以贯穿垂直堆叠的结构的所有层面而被连续地形成，或者可以根据层面而彼此分离。
在一些示例性实施例中，可以在电荷俘获层160上形成阻挡层162。在一些示例性实施例中，阻挡层162可以包括例如硅氧化物或金属氧化物。金属氧化物可以包括例如铝氧化物。
可以在阻挡层162上形成控制栅电极164a、164b、164c和164d，以填充沟槽并且在每个层面中彼此分离。控制栅电极164a、164b、164c和164d可以用作字线。
在一些示例性实施例中，控制栅电极164a、164b、164c和164d可以具有在第一方向上延伸的线性形状。控制栅电极164a、164b、164c和164d可以面对半导体图案150a的第二侧表面延伸。与图1中示出且参照其详细描述的不同，控制栅电极164a、164b、164c和164d可以没有被形成为围绕半导体图案150a的整个外表面。在一些示例性实施例中，控制栅电极164a、164b、164c和164d可以包括例如金属或金属氮化物。
在一些示例性实施例中，可以在多堆叠结构之间的间隙中设置第二绝缘层图案166，其中交替地堆叠控制栅电极164a、164b、164c和164d和绝缘间层图案107a、107b、107c和107d。在一些示例性实施例中，第二绝缘层图案166可以在第一方向上延伸。
在一些示例性实施例中，可以在第二绝缘层图案166下方的衬底100的上部处形成杂质区168。杂质区168可以用作CSL。例如，杂质区168可以掺杂有n型杂质。可以在杂质区168上进一步形成金属硅化物图案170。
在一些示例性实施例中，可以在半导体图案150a、第一、第二和第三绝缘层图案152a、166和174以及绝缘间层图案107d上形成上绝缘间层176。可以形成通过上绝缘间层176的位线接触178，以电连接至半导体图案150a。可以在上绝缘间层176上形成位线180，以与位线接触178接触。可替选地，位线180可以与半导体图案150a直接接触而无需形成上绝缘间层176和位线接触178。
图11A至11G是示出根据发明构思的示例性实施例的制造垂直半导体器件的方法的示意性立体图。
以下，垂直半导体器件将被描述为在一个串中包括四个晶体管。将予以理解的是，这里所包含的详细描述适用于一个串中的任何数目的晶体管的情形。
参照图11A，在一些示例性实施例中，可以在衬底100上形成衬垫绝缘层102，并且通过与图4A中所示并参照其详细描述的工艺基本上相同的工艺在衬垫绝缘层102上重复且交替地形成牺牲层104和绝缘间层106。在一些示例性实施例中，可以使用可以包含例如硼(B)和氮(N)的材料来形成牺牲层104。
参照图11A，可以在最上面牺牲层104d上形成蚀刻掩模。可以使用蚀刻掩模顺次地且部分地去除牺牲层104、绝缘间层106和衬垫绝缘层102，以形成第一开口108。在一些示例性实施例中，第一开口108可以具有在第一方向上延伸的线性形状。
参照图11B，可以在第一开口108的两个侧壁上形成初步半导体图案150。初步第一绝缘层图案152可以被形成为填充第一开口108。因而，在一些示例性实施例中，两个初步半导体图案150可以具有在第一开口108中在第一方向上延伸的线性形状。在一些示例性实施例中，可以使用例如单晶硅或多晶硅来形成初步半导体图案150。
在一些示例性实施例中，可以在第一开口108的侧壁和底部上保形地形成多晶硅层。可以去除在第一开口108的底部上形成的多晶硅层，以在第一开口108的侧壁上形成初步半导体图案150。可以在最上面的绝缘间层106d上形成绝缘层，以填充第一开口108，并且可以平坦化该绝缘层直至暴露最上面的绝缘间层106d，以形成第一初步绝缘层图案152。
在另一示例性实施例中，可以在第一开口108的侧壁和底部上形成多晶硅层或无定形硅层。各向异性地蚀刻该多晶硅层或无定形硅层，以仅保留在第一开口108的侧壁上。可以通过例如热处理或激光照射进行相变而使该多晶硅层或无定形硅层转变成单晶硅层。通过上面详细描述的步骤和工艺，可以形成第一初步绝缘层图案152。
参照图11C，在一些示例性实施例中，可以部分地蚀刻第一开口108之间的牺牲层104和绝缘间层106，以形成第二开口154。具体而言，在一些示例性实施例中，可以在最上面的绝缘间层106d上形成蚀刻掩模。可以通过使用该掩模的蚀刻工艺顺次地且部分地去除绝缘间层106和牺牲层104，以形成第二开口154。在一些示例性实施例中，第二开口可以具有在第一方向上延伸的线性形状。据此，在一些示例性实施例中，可以在初步半导体图案150的外表面上形成牺牲层图案109和绝缘间层图案107，以具有在第一方向上延伸的线性形状。
参照图11D，在一些示例性实施例中，可以去除由第二开口154暴露的牺牲层图案109，以形成沟槽156。可以通过例如湿法蚀刻工艺来去除牺牲层图案109。在一些示例性实施例中，用于湿法蚀刻工艺的蚀刻溶液可以包括例如硫酸或磷酸。
在一些示例性实施例中，可以通过与图5E中所示并参照其详细描述的步骤和工艺基本上相同的步骤和工艺来去除牺牲层图案109。可以防止绝缘间层图案107被损伤或去除，使得绝缘间层图案107即使在湿法蚀刻工艺之后也可以具有几乎恒定的厚度。在示例性实施例中，绝缘间层图案107可以具有大于绝缘间层106的初始厚度的大约95％的厚度。
参照图11E，可以执行与图5F和5G中所示并参照其详细描述的步骤和工艺基本上相同的步骤和工艺。具体而言，在一些示例性实施例中，可以在由沟槽156暴露的初步半导体图案150和绝缘间层图案107的外侧壁上顺次地形成隧道绝缘层158、电荷俘获层160和阻挡层162。在一些示例性实施例中，可以在阻挡层162上形成导电层，以充分填充沟槽156。
可以去除导电层的在第二开口154中形成的部分。也可以去除隧道绝缘层158、电荷俘获层160和阻挡层162的形成在第二开口154的底部上的部分，以形成第三开口(未示出)，可以通过第三开口暴露衬底100。可以通过湿法蚀刻工艺来去除在第二开口154中形成的导电层、隧道绝缘层158、电荷俘获层160和阻挡层162，在一些示例性实施例中，这与图5H所示并参照其详细描述的那些基本上相同。
通过执行所述步骤和工艺，可以在绝缘间层图案107之间形成控制栅电极164。在一些示例性实施例中，每一个层面中的控制栅电极可以具有在第一方向上的线性形状。在一些示例性实施例中，不同层面中的控制栅电极可以通过绝缘间层图案107而彼此绝缘。
接下来，由第三开口暴露的衬底100的上部可以掺杂有例如n型杂质的杂质，以形成杂质区168，所述杂质区168在一些示例性实施例中用作CSL。在一些示例性实施例中，为了减小CSL的电阻，可以在杂质区168上进一步形成金属硅化物图案170。
在一些示例性实施例中，可以在衬底100上形成绝缘层，以填充第三开口，然后可以平坦化该绝缘层直至暴露最上面绝缘间层图案107d，以在第三开口中形成第二绝缘层图案166。
参照图11F，可以在图11E中所示的结构上形成掩模图案，以在第二方向上延伸。可以利用该掩模图案作为蚀刻掩模来部分地去除初步半导体图案150和第一初步绝缘层图案152，以形成开口172。据此，在一些示例性实施例中，可以将半导体图案150a和第一绝缘层图案152a形成为具有条形形状，例如，长方体形状。
参照图11G，可以形成第三绝缘层图案，以填充开口172。
在一些示例性实施例中，可以在半导体图案150a、第一、第二和第三绝缘层图案152a、166和174以及绝缘间层图案107d上形成上绝缘间层176。在一些示例性实施例中，可以形成通过上绝缘间层176的位线接触178，以电连接至半导体图案150a。在一些示例性实施例中，可以在上绝缘间层176上形成位线180，以与位线接触178进行接触。
如上所述，根据示例性实施例，减少了由于牺牲层104的应力而在制造垂直半导体器件的过程中引起的缺陷。另外，绝缘间层106被形成为具有改善的表面轮廓，从而使垂直半导体器件具有高可靠性。
图12是示出根据发明构思的一些示例性实施例的垂直半导体器件的示意性横截面图。
除了隧道绝缘层、电荷俘获层和阻挡层的形状之外，图12中的垂直半导体器件可以具有与图1和图2中所示并参照其详细描述的结构基本上相同的结构。
参照图12，可以在衬底100上设置半导体图案206，该半导体图案206具有实心圆柱形状，即，柱子形状。半导体图案206的顶表面可以具有圆形形状。
在一些示例性实施例中，可以将隧道绝缘层204形成为至少部分地围绕半导体图案206的外表面。可以在隧道绝缘层204上形成电荷俘获层202。
可以将绝缘间层图案107设置为从电荷俘获层202伸出或延伸。绝缘间层图案107可以在垂直堆叠的结构的每个层面中在第一方向上延伸，并且在第三方向上彼此间隔开。可以由绝缘间层图案107之间的空间来限定沟槽。在一些示例性实施例中，绝缘间层图案107可以具有等于或大于绝缘间层的初始厚度的大约95％的厚度。
可以在由沟槽暴露的电荷俘获层202以及绝缘间层图案107上形成阻挡层214。
可以在每一个层面中在阻挡层214上形成控制栅电极216以填充沟槽。在一些示例性实施例中，控制栅电极216可以具有在第一方向上延伸且至少部分地围绕半导体图案206的线性形状。
可以在包括控制栅电极216和绝缘间层图案107的多个相邻的多堆叠结构之间的间隙中设置第一绝缘层图案224。在一些示例性实施例中，第一绝缘层图案224可以具有在第一方向上延伸的线性形状。
可以在第一绝缘层图案224下方的衬底100的上部处形成杂质区220。在一些示例性实施例中，杂质区220可以掺杂有例如n型杂质。在一些示例性实施例中，可以在杂质区220上进一步形成金属硅化物图案222。
图13A至13E是示出根据发明构思的一些实施例的、制造图12的垂直半导体器件的方法的示意性横截面图。
参照图13A，在一些示例性实施例中，可以形成牺牲层104和绝缘间层106，然后可以通过与图5A和图5B中所示并参照其详细描述的步骤和工艺基本上相同的工艺和步骤来形成第一开口110。在一些示例性实施例中，可以用硼和氮来形成牺牲层104。
可以在第一开口110的侧壁和底部上形成初步阻挡层。可以在该初步阻挡层上顺次地形成初步电荷俘获层和初步隧道绝缘层。可以选择性地去除在第一开口110的底部上形成的初步阻挡层、初步电荷俘获层和初步隧道绝缘层，以形成在第一开口110的侧壁上顺次形成的阻挡层200、电荷俘获层202和隧道绝缘层204。通过第一开口110可以暴露衬底100的顶表面。
参照图13B，在一些示例性实施例中，可以形成半导体图案206，以填充第一开口110。半导体图案206可以形成为与隧道绝缘层204直接接触。
在一些示例性实施例中，可以形成多晶硅层，以完全填充第一开口110。可以平坦化该多晶硅层直至暴露最上面绝缘间层图案107d，以形成半导体图案206。
在一些示例性实施例中，可以在第一开口110中形成多晶硅层或无定形硅层，然后可以通过例如热处理或激光照射进行相变而使该多晶硅层或无定形硅层转变成单晶硅层。可以对单晶硅层执行平坦化工艺，以形成半导体图案206。
参照图13C，可以部分地蚀刻半导体图案206之间的牺牲层104和绝缘间层106，以形成第二开口210。第二开口210可以形成为在第一方向上延伸。通过形成第二开口210，可以形成牺牲层图案109和绝缘间层图案107。
可以去除由第二开口210暴露的牺牲层图案109，以形成沟槽212。在一些示例性实施例中，因为阻挡层200在其沉积之后会具有缺陷，所以由沟槽212暴露的阻挡层200也可以与牺牲层图案109一起被去除。
在一些示例性实施例中，可以通过用例如硫酸或磷酸作为蚀刻溶液的湿法蚀刻工艺而选择性地去除牺牲层图案109和阻挡层200，从而绝缘间层图案107可以被布置在半导体图案206的侧壁上并且彼此间隔开恒定距离。
在一些示例性实施例中，在湿法蚀刻工艺期间可以仅轻微去除绝缘间层图案107的外边缘，从而可以使弯曲区域相对小，并且绝缘间层图案107的外边缘可以具有几乎直角。另外，绝缘间层图案107即使在湿法蚀刻工艺之后也可以具有几乎恒定的厚度。在一些示例性实施例中，绝缘间层图案107可以具有大于绝缘间层106的初始厚度的大约95％的厚度。
参照图13D，在一些示例性实施例中，可以在绝缘间层图案107以及由沟槽暴露的电荷俘获层202上形成阻挡层214。在一些示例性实施例中，可以利用例如硅氧化物或诸如铝氧化物的金属氧化物来形成阻挡层214。
在这样的示例性实施例中，隧道绝缘层204和电荷俘获层202可以形成为完全地围绕半导体图案206的外表面。然而，阻挡层214可以具有与隧道绝缘层204和电荷俘获层202的形状不同的形状。具体而言，在沟槽212的内表面上可以没有形成隧道绝缘层201和电荷俘获层202。据此，沟槽212的宽度可以没有由于隧道绝缘层201和电荷俘获层202而减小。结果是，可以在沟槽212中形成具有足够厚度的控制栅电极216，从而可以减小控制栅电极216的电阻和半导体器件的整个高度。
在一些示例性实施例中，可以通过图5G中所示并参照其详细描述的步骤和工艺基本上相同的步骤和工艺而在阻挡层214上形成导电层，以充分填充沟槽212。
可以去除导电层的形成在第二开口210中的部分。在一些示例性实施例中，也可以去除阻挡层214的形成在第二开口210的底部上的部分，以形成暴露衬底100的第三开口218。在一些示例性实施例中，可以通过湿法蚀刻工艺来选择性地去除导电层和阻挡层214。
参照图13E，在一些示例性实施例中，由第三开口218暴露的衬底100的上部可以掺杂有例如n型杂质的杂质，以形成用作CSL线的杂质区220。
在一些示例性实施例中，绝缘层可以形成在衬底100上，以填充第三开口218，然后可以对其进行平坦化直至暴露最上面绝缘间层图案107d，以形成第一绝缘层图案224。在一些示例性实施例中，可以通过图5I中示出并参照其详细描述的工艺和步骤基本上相同的工艺和步骤来形成上绝缘间层226、位线接触228和位线230。在一些示例性实施例中，位线230可以具有在第二方向上延伸的线性形状，并且可以经由位线接触228而电连接至半导体图案206。
湿法蚀刻速率的评估
在衬底上形成BN层、SiN层和硅氧化物层。SiN层通过低压力化学气相沉积(LPCVD)工艺来形成。针对不同的蚀刻溶液测量了层的蚀刻速率。结果示于图14中。
参照图14，当使用磷酸作为蚀刻溶液时，BN层相对于硅氧化物层具有比SiN层的蚀刻选择性高的蚀刻选择性。当使用硫酸作为蚀刻溶液时，BN层也相对于硅氧化物层具有高的蚀刻选择性。当使用具有的稀释比为大约1∶100的氢氟酸时，硅氧化物层在三层之中具有最高的蚀刻速率。
应力的评估
测量了下列示例和比较例中的层的应力值，并且结果列于表1中。
表1
Figure BSA00000522357900351
如表1中所示，SiBN层和BN层具有的应力和应力变化值低于SiN层的应力和应力变化值。
图15是示出SiBN层的蚀刻速率的曲线图。
参照图15，随着SiBN层中所包含的硼的量增大，其折射率减小。因而，较低的折射率可以表明SiBN层包括更多的硼。据此，显然，SiBN层的蚀刻速率可以随着其中硼的量增大而增大。
图16包含示出包括本发明构思的示例性实施例的垂直半导体器件的存储器卡的示意性框图。
参照图16，该存储器卡可以包括连接至存储器控制器520的存储器510。存储器510可以包括根据这里详细描述的各种示例性实施例的垂直半导体器件中的任何一个。存储器控制器520可以供应用于控制存储器510的操作的输入信号。
图17包含示出包括本发明构思的示例性实施例的垂直半导体器件的系统的示意性框图。
该系统可以包括被连接至主机700的存储器510。存储器510可以包括根据这里详细描述的各种示例性实施例的垂直半导体器件中的任何一个。
图18包含示出包括本发明构思的示例性实施例的垂直半导体器件的便携式设备的示意性框图。便携式器件600可以为MP3播放器、视频播放器、组合视频和音频播放器等。如图所示，便携式设备600可以包括存储器510和存储器控制器520。存储器510可以包括根据这里详细描述的各种示例性实施例的垂直半导体器件中的任何一个。便携式器件600还可以包括编码器/解码器EDC 610、呈现组件620和接口670。数据(视频、音频等)可以通过EDC 610、经由存储器控制器520被输入至存储器510以及从存储器510输出。
前面所述是对示例性实施例的描述，而不应解释为对其的限制。尽管已经描述了一些示例性实施例，但本领域技术人员将容易理解的是，在实质上不脱离本发明构思的新颖的教导和优点的情况下，示例性实施例中的许多修改是可能的。据此，所有这样的修改旨在被包括在如权利要求书中所限定的本发明构思的范围内。

Claims (20)

1.一种制造垂直半导体器件的方法，包括：
在衬底上形成多个牺牲层和多个绝缘间层，所述牺牲层包括硼(B)和氮(N)并且相对于所述绝缘间层具有蚀刻选择性，所述多个牺牲层和所述多个绝缘间层重复且交替地堆叠在所述衬底上；
在所述衬底上形成半导体图案，所述半导体图案被形成为通过所述牺牲层和所述绝缘间层；
部分地去除所述半导体图案之间的所述牺牲层和所述绝缘间层，以在所述半导体图案的侧壁上形成牺牲层图案和绝缘间层图案；
去除所述牺牲层图案，以在所述绝缘间层图案之间形成沟槽，所述沟槽暴露所述半导体图案的部分侧壁；以及
在每个所述沟槽中形成栅结构。
2.如权利要求1所述的方法，其中，所述牺牲层包括选自下述组中的至少一种材料，所述组由BN、c-BN、SiBN、SiBCN、含氧的BN和含氧的SiBN组成。
3.如权利要求1所述的方法，其中，在Ar的气氛下，使用BCl3和NH3作为源气体来形成所述牺牲层。
4.如权利要求3所述的方法，其中，通过调整所述源气体中的BCl3的流动速率来控制所述牺牲层的蚀刻速率。
5.如权利要求3所述的方法，其中，用于形成所述牺牲层的源气体还包含硅源气体。
6.如权利要求3所述的方法，其中，用于形成所述牺牲层的源气体还包含碳或氧源气体。
7.如权利要求1所述的方法，其中，所述绝缘间层包括选自下述组中的至少一种材料，所述组由硅氧化物、SiOC和SiOF组成。
8.如权利要求1所述的方法，其中，形成所述栅结构的步骤包括：
在所述半导体图案的侧壁的暴露部分以及所述绝缘间层图案的表面上，顺次地形成隧道绝缘层、电荷俘获层和阻挡层；
在所述阻挡层上形成导电层，以填充所述沟槽；以及
部分地去除所述导电层，以在所述沟槽中形成栅电极。
9.如权利要求1所述的方法，其中，使用硫酸或磷酸来去除所述牺牲层图案。
10.如权利要求1所述的方法，其中，形成所述半导体图案的步骤包括：
部分地去除所述牺牲层和所述绝缘间层，以形成通过所述牺牲层和所述绝缘间层的开口，所述开口暴露所述衬底的顶表面；
在所述衬底的暴露的顶表面上形成半导体层，以填充所述开口；以及
通过平坦化所述半导体层的上部而在所述开口中形成半导体图案。
11.如权利要求1所述的方法，其中，形成所述半导体图案的步骤包括：
部分地去除所述牺牲层和所述绝缘间层，以形成通过所述牺牲层和所述绝缘间层的开口，所述开口暴露所述衬底的顶表面；
在所述衬底的暴露的顶表面以及所述开口的侧壁上形成半导体层；
在所述半导体层上形成填充层，以填充所述开口；以及
通过平坦化所述填充层和所述半导体层的上部，来形成半导体图案和填充层图案。
12.一种垂直半导体器件，包括：
衬底；
半导体图案，所述半导体图案从所述衬底的顶表面伸出；
在所述半导体图案的侧壁上的多个绝缘间层图案，所述绝缘间层图案互相间隔开，以在所述绝缘间层图案之间限定多个第一沟槽；以及
栅结构，所述栅结构在所述第一沟槽中的每个中，
其中，所述第一沟槽的最大宽度和所述第一沟槽的最小宽度之间的差小于所述第一沟槽的最大宽度的大约10％。
13.如权利要求12所述的垂直半导体器件，其中，所述栅结构包括栅电极，所述栅电极包括金属。
14.如权利要求13所述的垂直半导体器件，其中：
所述栅结构包括在所述半导体图案的侧壁和所述绝缘间层图案的表面上顺次堆叠的隧道绝缘层、电荷俘获层和阻挡层；以及
所述栅电极填充第二沟槽中的每一个，由在形成所述隧道绝缘层、所述电荷俘获层和所述阻挡层之后所述第一沟槽的剩余部分来限定所述第二沟槽。
15.如权利要求14所述的垂直半导体器件，其中，所述第二沟槽的最大宽度和所述第二沟槽的最小宽度之间的差小于所述第二沟槽的最大宽度的大约50％。
16.如权利要求12所述的垂直半导体器件，其中，所述绝缘层图案包括选自下述组中的至少一种材料，所述组由硅氧化物、SiOC和SiOF组成。
17.一种制造垂直半导体器件的方法，包括：
在衬底上交替地堆叠多个牺牲层和多个绝缘间层，所述多个牺牲层包含硼(B)和氮(N)并且相对于所述绝缘间层具有蚀刻选择性，使用BCl3和NH3中的至少一种作为源气体来形成所述多个牺牲层；
在所述衬底上形成半导体图案，所述半导体图案被形成为通过所述牺牲层和所述绝缘间层；
至少部分地去除所述半导体图案之间的所述牺牲层和所述绝缘间层，以在所述半导体图案的侧壁上形成牺牲层图案和绝缘间层图案；
去除所述多个牺牲层图案，以在所述绝缘间层图案之间形成相应的多个沟槽，所述多个沟槽暴露所述半导体图案的部分侧壁；以及
在所述多个沟槽中分别形成多个栅结构，其中，形成所述多个栅结构的步骤包括：
在所述半导体图案的所述侧壁的暴露部分以及所述绝缘间层图案的表面上，顺次地形成隧道绝缘层、电荷俘获层和阻挡层；
在所述阻挡层上形成导电层，以填充所述沟槽；以及
至少部分地去除所述导电层，以在所述沟槽中形成栅电极。
18.如权利要求17所述的方法，其中，所述牺牲层被形成在包括Ar的气氛中。
19.如权利要求17所述的方法，其中，所述牺牲层包括下述中的至少一种：BN、c-BN、SiBN、SiBCN、含氧的BN和含氧的SiBN。
20.如权利要求17所述的方法，进一步包括：调整所述源气体中的BCl3的流动速率，以控制所述多个牺牲层的蚀刻速率。
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