CN104904012A - 半导体存储元件及其制造方法 - Google Patents

半导体存储元件及其制造方法 Download PDF

Info

Publication number
CN104904012A
CN104904012A CN201480004208.9A CN201480004208A CN104904012A CN 104904012 A CN104904012 A CN 104904012A CN 201480004208 A CN201480004208 A CN 201480004208A CN 104904012 A CN104904012 A CN 104904012A
Authority
CN
China
Prior art keywords
insulation layer
semiconductor memory
layer
active
charge storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480004208.9A
Other languages
English (en)
Other versions
CN104904012B (zh
Inventor
宋润洽
梁荧埈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Industry University Cooperation Foundation IUCF HYU
Original Assignee
Industry University Cooperation Foundation IUCF HYU
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Industry University Cooperation Foundation IUCF HYU filed Critical Industry University Cooperation Foundation IUCF HYU
Publication of CN104904012A publication Critical patent/CN104904012A/zh
Application granted granted Critical
Publication of CN104904012B publication Critical patent/CN104904012B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供一种半导体存储元件。基板上提供有垂直电极，所述垂直电极的侧壁上提供有阻断绝缘层。提供由所述阻断绝缘层与所述垂直电极间隔开的多个有源图形。在所述有源图形之间提供信息存储图形。

Description

半导体存储元件及其制造方法
技术领域
本发明涉及半导体元件及其制造方法，更具体地说，涉及一种半导体存储元件及其制造方法。
背景技术
随着电子行业的高度发展，半导体存储装置的集成度正在增加。半导体存储装置的集成度已成为决定产品的价格的重要因素。也就是说集成度越高，越能降低半导体存储装置的产品价格。因此，对于半导体存储装置的集成度增加的需求加剧。通常，半导体存储装置的集成度主要取决于单位存储单元所占的平面面积，极大地受细微图形形成技术水平的影响。但是，由于超高价装备或半导体制造工艺的困难等，图形的细微化逐渐已经接近了极限。
为了克服此类限制，具备排列为三维的存储单元的三维半导体存储装置已被提出。但是，为了进行三维半导体存储装置的大量生产，要求一种工艺技术，其可以将每比特制造费用比二维半导体存储装置更低，并同时可以实现具有可靠性的产品特性。
发明内容
(要解决的技术问题)
本发明想要实现的一个技术目的是，提供一种可将工艺简化的存储元件及其制造方法。
本发明想要实现的另一个技术目的是，提供一种高集成优化的半导体元件及其制造方法。
(技术方案)
提供一种用于实现上述技术课题的半导体元件的制造方法。可包括：基板上的垂直电极；所述垂直电极的侧壁上的阻断绝缘层；按顺序排置在所述基板上且被所述阻断绝缘层与所述垂直电极间隔开的多个有源图形；和所述有源图形之间的信息存储图形。
所述信息存储图形包括电荷存储层，所述电荷存储层，使用由所述垂直电极产生的边缘电界来存储电荷。
所述信息存储图形，在所述电荷存储层和所述有源图形之间进一步包括隧道绝缘层。
所述隧道绝缘层，包括所述电荷存储层下面的第一隧道绝缘层和所述电荷存储层上面的第二隧道绝缘层。
所述阻断绝缘层，比所述第一隧道绝缘层和所述第二隧道绝缘层厚。
所述电荷存储层，与所述阻断绝缘层相接。
所述阻断绝缘层，在所述垂直电极和所述基板之间延伸。
所述垂直电极提供为多个，所述半导体存储元件，在所述多个垂直电极之间进一步包括嵌入图形。
所述多个垂直电极及所述嵌入图形，沿与所述基板的表面平行的第一方向交替地排置，所述有源图形及所述信息存储图形，沿所述第一方向延伸。
所述有源图形的侧壁及所述信息存储图形的侧壁，与所述嵌入图形相接。
可包括：至少一个叠层结构体，其包括在基板上交替反复叠层的有源图形及信息存储图形；垂直电极，其沿所述叠层结构体的侧壁沿垂直于所述基板的表面的方向延伸；和在所述叠层结构体和所述垂直电极之间延伸的阻断绝缘层。
所述信息存储图形，包括按顺序叠层的第一隧道绝缘层、电荷存储层及第二隧道绝缘层。
所述信息存储图形的侧壁与所述阻断绝缘层相接，所述信息存储图形的延伸方向基本上垂直于所述阻断绝缘层的延伸方向。
所述电荷存储层，使用由所述垂直电极产生的边缘电界来存储电荷。
所述至少一个叠层结构体可包括多个叠层结构体，所述多个叠层结构体被放在所述垂直电极之间，并相互间隔开。
所述垂直电极，被所述阻断绝缘层与所述基板间隔开。
可包括：第一有源图形及与所述第一有源图形相接的第二有源图形；在所述第一有源图形及与所述第二有源图形之间的电荷存储层；在所述电荷存储层与所述第一有源图形之间的第一隧道绝缘层；在所述电荷存储层和所述第二有源图形之间的第二隧道绝缘层；沿着所述第一和第二有源图形的侧壁、所述第一及第二隧道绝缘层的侧壁、及所述电荷存储层的侧壁延伸的阻断绝缘层；及把所述阻断绝缘层放在中间与所述电荷存储层间隔开的栅电极。
所述第一及第二隧道绝缘层可基本上垂直于阻断绝缘层。
所述电荷存储层，可使用所述栅电极产生的边缘电界存储电荷。
提供了一种用于解决上述技术课题的半导体存储元件。可包括以下步骤：在基板上交替并反复地形成有源层和信息存储层的步骤；形成穿透所述有源层及所述信息存储层的沟槽的步骤；在所述沟槽内形成定义露出所述基板表面的穿透孔的嵌入图形的步骤；在所述穿透孔内按顺序形成阻断绝缘层及垂直电极的步骤。
形成信息存储层的所述步骤，进一步包括按顺序形成第一隧道绝缘层、电荷存储层、第二隧道绝缘层的步骤。
所述穿透孔露出所述有源层和所述信息存储层的侧壁，所述阻断绝缘层被形成地与所述有源层及所述信息存储层相接。
所述阻断绝缘层，被形成地比所述第一隧道绝缘层和所述第二隧道绝缘层厚。
(有益效果)
根据本发明的实施例，可将包含绝缘层及金属硅化物层的电极结构体形成为原位。
根据本发明的实施例，可提供高集成优化的半导体存储元件。
附图说明
图1是根据本发明的实施例的半导体存储元件的电路图。
图2是根据本发明的一个实施例的半导体存储元件的立体图。
图3是示出根据本发明的一个实施例的半导体存储元件的存储单元的概念图。
图4至图7是示出根据本发明一个实施例的半导体存储元件的制造方法的透视图。
图8是示出根据本发明实施例的包含半导体存储元件的存储系统的一个例子的示意框图。
图9是示出根据本发明的实施例的具有半导体存储元件的存储卡的一个例子的示意框图。
图10是示出根据本发明的实施例的配备有半导体存储元件的信息处理系统的一个例子的示意框图。
具体实施方式
以上的本发明的目的、其他目的、特征及优点，结合附图和以下相关优选实施例将容易地理解。但是，本发明不应限于此处所述的实施例，而是可以被实施为不同的形式。相反，在这里介绍的实施例，是为了使本公开内容彻底、完整并且使本领域技术人员充分熟知本发明的思想而提供的。
在本说明书中，提到任何膜(或层)在其他膜或基板上的情况，其可以是直接形成于其他膜(或层)或基板上，或者在其之间存在第三膜(或层)。另外，在附图中，结构的尺寸和厚度等为清晰起见被夸大了。另外，在本说明书的各种实施例中，为描述各区域、膜(或层)等而使用了第一、第二、第三等术语，但是这些区域、膜等并不受此类术语的限制。这些术语只不过是为了将某些特定区域或膜(或层)与其他区域或膜(或层)区分而使用的。因此，在某实施例中被称作第一膜质量的膜质量，在其他实施例中也许被称作第二膜质量。在这里说明例示的各实施例，也包括与其相辅的实施例。在本说明书中，“和/或”之类的表述，被用作包括前后所列结构要素中的至少一个的意思。在整个说明书中用相同的标号标识的部分表示相同的结构要素。
图1是根据本发明的实施例的半导体存储元件的电路图。
参照图1，根据实施例的半导体存储元件，可包括公共源极线CSL、多条位线BL1、BL2、BL3和在所述公共源极线CSL与所述位线BL1-BL3之间排置的多个单元串CSTR。
所述公共源极线CSL可以是排置在半导体基板上的导电薄膜或在基板内形成的杂质区域。所述位线BL1-BL3，可以是与半导体基板间隔开并在其上部排置的导电图形(例如金属线)。所述各位线BL1-BL3上分别串联有多个单元串CSTR。
所述单元串CSTR中的每一个，可由连接至所述公共源极线CSL的接地选择晶体管GST、连接至位线BL1-BL3的串选择晶体管SST、排置在所述接地及串选择晶体管GST、SST之间的多个存储单元晶体管MCT。所述接地选择晶体管GST、存储单元晶体管MCT、所述串选择晶体管SST可以串联连接。在此之上，所述公共源极线CSL与所述位线BL1-BL3之间排置的接地选择线GSL、多个字线WL1-WL2、串选择线SSL、可以分别作为所述接地选择晶体管GST、所述存储单元晶体管MCT、所述串选择晶体管SST的栅电极使用。
所述接地及串选择晶体管GST、SST，以及所述存储单元晶体管MCT，可以是将半导体层作为频道区域使用的莫氏电界效果晶体管MOSFET。
图2是根据本发明的一个实施例的半导体存储元件的立体图。
参照图2，提供基板100。所述基板100，可以是硅基板、锗基板或硅-锗基板。例如，所述基板100可以是掺杂有p型掺杂剂的基板。所述基板100上可提供叠层结构体ST。所述叠层结构体ST可包括在所述基板100上交替反复叠层的有源图形111及信息存储图形121。所述有源图形111被示出为4个层，所述信息存储图形121被示出为3个层，但是这是为了简化说明而进行的省略。在所述基板100和所述叠层结构体ST之间可提供缓冲绝缘层105。所述缓冲绝缘层105可包括氧化硅膜或氮氧化硅膜。
所述有源图形111可以包括硅、锗等半导体物质。例如，所述有源图形111可包括多晶硅。所述有源图形111可以是以n型或p型掺杂的区域。所述信息存储图形121，可包括第一隧道绝缘层TL1、第二隧道绝缘层TL2、所述第一隧道绝缘层TL1与所述第二隧道绝缘层TL2之间的电荷存储层CL。
以下将对所述信息存储图形121进行详细说明。
所述电荷存储层CL，可以是包含陷阱位点丰富的绝缘层及纳米颗粒的绝缘层中的一个。可使用化学气相沉积(Chemical Vapor Deposition：CVD)或原子层沉积(AtomicLayer Deposition：ALD)技术中的一种来形成。例如，所述电荷存储层CL，可包括陷阱绝缘层、浮栅电极或导电纳米点(conductive nano dots)的绝缘层中的一个。例如，所述电荷存储层CL，可包括氮化硅膜、氮氧化硅膜、富硅氮化膜(Si-rich nitride)、纳米晶硅(nanocrystalline Si)及薄层化的陷阱膜中的至少一个。
第一和第二隧道绝缘层TL1、TL2，可以是具有比所述电荷存储层CL大的带隙的物质中的一个，可以使用化学气相沉积或原子层沉积技术中的一种来形成。例如，所述第一和第二隧道绝缘层TL1、TL2，可以是使用上述沉积技术中的一个形成的氧化硅膜。例如，可以对所述第一及第二隧道绝缘层TL1、TL2执行热处理工艺。在所述热处理步骤，可以是快热氮化工艺(Rapid Thermal Nitridation；RTN)或在包含氮和氧中的至少一个的氛围中实施的退火工艺。所述第一隧道绝缘层TL1和第二隧道绝缘层TL2可以包括相同的材料，但是并不限于此，而是可以包括相互不同的材料。
阻断绝缘层BIL可包括具有比所述电荷存储层CL大的带隙的材料。所述阻断绝缘层BIL可包括单一层或多个层。例如，所述阻断绝缘层BIL可包括第一阻断绝缘层和第二阻断绝缘层。所述第一和第二阻断绝缘层可以以相互不同的材料形成，所述第一及第二阻断绝缘层中的一个，可以是具有比所述第一及第二隧道绝缘层TL1、TL2小、比所述电荷存储层CL大的带隙中的物质中的一个。此外，也可以使用化学气相沉积或原子层沉积技术中的一种形成第一和第二阻断绝缘层，其中至少有一个可通过湿氧化工艺来形成。在一个实施例中，所述第一阻断绝缘层，是氧化铝膜和氧化铪膜等之类的高介电膜中的一个，所述第二阻断绝缘层，可以是比所述第一阻断绝缘层介电常数小的物质。根据另一个实施例，所述第二阻断绝缘层，是高介电膜中的一个，所述第一阻断绝缘层，是具有比所述第二阻断绝缘层小的介电常数的物质。
所述有源图形111和所述信息存储图形121，可以在y方向上延伸。从所述基板100以z方向交替反复叠层的所述有源图形111及所述信息存储图形121，构成一个叠层结构体ST，所述层叠结构体ST，可由嵌入图形132及垂直电极151与相邻叠层结构体ST以x方向间隔开。
所述垂直电极151，被提供在所述叠层结构体ST之间的穿透孔TH内，可由阻断绝缘层BIL与所述叠层结构体ST隔离开。即，所述垂直电极151，沿所述叠层结构体ST的侧壁延伸，所述阻断绝缘层BIL，可以在所述叠层结构体ST与所述垂直电极151之间延伸。所述垂直电极151，可包含金属、导电金属氮化物或掺杂的半导体物质。例如，所述垂直电极151，可包含钨、钛或钽。所述阻断绝缘层BIL，可从所述垂直电极151的侧壁上在所述垂直电极151的下面和所述基板100之间延伸。
所述嵌入图形132，可在沿y方向排置的所述垂直电极151之间提供。例如，所述嵌入图形132可包括氧化硅膜或氮氧化硅膜。所述垂直电极151及所述嵌入图形132，沿与所述基板100的表面平行的第一方向y方向交替排置，所述有源图形111及所述信息存储图形121，可沿所述第一方向延伸。所述有源图形111的侧壁及所述信息存储图形121的侧壁，可与所述嵌入图形132相接。
图3是示出根据本发明的一个实施例的半导体存储元件的存储单元的概念图。
在第一有源图形ACT1和第二有源图形ACT2之间可提供信息存储图形121。所述第一和第二有源图形ACT1、ACT2可对应于图2的有源图形111。
所述信息存储图形121，可包含可存储电荷的电荷存储层CL。所述电荷存储层CL和所述第一有源图形ACT1之间提供有第一隧道绝缘层TL1，在所述电荷存储层CL和所述第二有源图形ACT2之间可提供第二隧道绝缘层TL2。
可提供沿所述第一和第二有源图形ACT1、ACT2的侧壁，所述第一和第二隧道绝缘层TL1、TL2的侧壁，及所述电荷存储层CL的侧壁延伸的阻断绝缘层BIL。所述第一和第二隧道绝缘层TL1、TL2可基本上垂直于所述阻断绝缘层BIL。所述阻断绝缘层BIL可以比所述第一隧道绝缘层TL1和所述第二隧道绝缘层TL2厚。可提供将所述阻断绝缘层BIL置于中间与所述电荷存储层CL间隔开的栅电极GE。例如，所述栅电极GE，可对应于图2的垂直电极151。所述阻断绝缘层BIL可与所述电荷存储层CL相接。
程序电压被施加至所述栅电极GE时，可从所述栅电极GE向所述第一及第二有源图形ACT1、ACT2之间的信息存储图形121形成边缘场(fringing field:FF)。可由于所述边缘场(FF)有电荷从所述第一及第二有源图形ACT1、ACT2流入所述电荷存储层CL。电荷可由于隧穿F-N(Fowler-Nordheim tunneling)穿透所述第一及第二隧道绝缘层TL1、TL2被存储至所述电荷存储层CL。例如，所述程序电压可以是负电压。由于所述电荷存储层CL中存储的电荷，存储单元的阈值电压可能会上升。在所述电荷存储层CL中，可以存储有一个数据，或者与此不同，可调整施加至相邻的栅电极GE的电压，构成两个以上的状态。
根据本发明的一个实施例，可使用边缘场来编程存储器单元。另外，与一般的三维存储技术不同，电极图形可以很容易地形成。一般的三维存储元件的情况，栅电极水平延伸，作为有源层的半导体图形穿透所述栅电极排置。信息存储网，被提供在提供所述栅电极的接触孔内，因此，所述接触孔的尺寸增大，存储元件的集成度降低。
根据本发明的一个实施例，所述电荷存储层CL，如果不被提供于所述穿透孔TH内，可以与所述基板100平行排置。其结果，可以减小所述穿透孔TH的直径，可以提高存储元件的集成度。此外，跟一般的三维半导体技术不同，将电极形成地与所述基板100垂直，由此可简化工艺。
图4至图7是示出根据本发明一个实施例的半导体存储元件的制造方法的透视图。
参照图4，基板100上可以形成有缓冲绝缘层105。所述缓冲绝缘层105可包括氧化硅膜或氮氧化硅膜。例如，所述缓冲绝缘层105，可通过热氧化工艺或化学气相沉积CVD工艺形成。所述缓冲绝缘层105上可交替反复地形成有有源层110和信息存储层120。所述有源层110可以包括硅、锗等半导体物质。例如，所述有源层110可以包含多晶硅。所述有源层110可以以n型或p型掺杂。
所述信息存储层120，可包含第一隧道绝缘层TL1、第二隧道绝缘层TL2、及所述第一隧道绝缘层TL1和所述第二隧道绝缘层TL2之间的电荷存储层CL。所述电荷存储层CL，可以是陷阱位点丰富的绝缘层及包含纳米颗粒的绝缘层中的一个。例如，所述电荷存储层CL可包括陷阱绝缘层、浮栅电极或导电纳米点(conductive nano dots)的绝缘层中的一个。在一个例子中，所述电荷存储层CL，可包括中的至少一个。氮化硅膜、氮氧化硅膜、富硅氮化膜(Si-rich nitride)、纳米晶硅(nanocrystalline Si)和薄层化的陷阱膜(laminated trap layer)中的一个。
所述有源层110和所述信息存储曾120，可以通过化学气相沉积(Chemical VaporDeposition:CVD)、原子层沉积(Atomic Layer Deposition:ALD)、物理气相沉积(Physical Vapor Deposition:PVD)中至少一种以上方法形成。
参照图5，对所述基板100上的结构物执行图案化工艺，就可以形成露出所述基板100的沟槽TR。所述沟槽TR的形成，可在最上层的有源层110上形成第一掩模图形101后，使用将其蚀刻成掩模的工艺来形成。所述第一掩模图形101，可以形成在y方向上延伸的线形。其结果，可形成包含有源图案111和信息存储图形121且被所述沟槽TR相互分离开的叠层结构体ST。所述第一掩模图形101可在所述蚀刻工艺以后被去除。
参照图6，可形成填充所述沟槽TR的埋入层131。例如，所述埋入层131可包括氧化硅膜或氮氧化硅膜。所述埋入层131，可在形成填充所述沟槽TR的绝缘层后，执行平坦化工艺来形成。例如，所述绝缘层可以通过CVD工艺形成。
在形成所述掩埋层131的结果物上，可以形成第二掩模图形102。所述第二掩模图案102可以包括与所述第一掩模图形101相同的物质。所述第二掩模图形102，可以形成沿着与所述第一掩模图形101交叉的x方向延伸的线。
参照图7，可去除由所述第二掩模图形102露出的所述埋入层131，形成埋入图形132。所述埋入图形132可以由其间的穿透孔TH沿y方向相互隔开。所述穿透孔TH可以露出所述基板100，但不限于此。
重新参照图2，所述穿透孔TH内可以按顺序形成有阻断绝缘层BIL和垂直电极151。所述阻断绝缘层BIL和所述垂直电极151，可在形成所述穿透孔TH的结果物上按顺序形成绝缘层及导电层后，执行平坦化工艺来形成。所述阻断绝缘层BIL，可以形成地比所述第一及第二隧道绝缘层TL1、TL2厚。例如，所述绝缘层和所述导电层可由CVD或溅射形成。所述阻断绝缘层BIL，可在所述基板100和所述垂直电极151之间延伸。
根据本发明的一个实施例，可以以边缘场在电荷存储层中制造可存储电荷的半导体存储元件。由此可提高存储元件的集成度，可以以更容易地方法形成三维存储元件的栅电极。
图8是示出根据本发明实施例的包含半导体存储元件的存储系统的一个例子的示意框图。
参照图8，存储系统1100可应用于PDA、便携式(portable)计算机、网页平板(webtablet)、无线电话机(wireless phone)、移动电话(mobile phone)、数字音乐播放器(digitalmusic player)、存储卡(memory card)、或者可以在无线环境中发送和/或接收的任何元件。
存储器系统1100包括控制器1110、小键盘(keypad)、键盘及显示器之类的输入和输出装置1120、存储器1130、接口1140和总线1150。存储器1130和接口1140通过总线1150相互通信。
控制器1110包括至少一个微处理器、数字信号处理器、微控制器或与其类似的其他处理设备。存储器1130可以被用于由控制器执行的指令。输出入装置1120，可从存储系统1100外部接收输入的数据或信号，或者向系统1100外部输出数据或信号。例如，输出入装置1120，可包括键盘、小键盘或显示元件。
存储器1130包括根据本发明实施例的半导体存储元件。存储器1130还可以包括其他种类的存储器，可以任意随时存取的挥发性存储器，还可以进一步包括其他各种种类的存储器。
接口1140可将数据发送到通信网络，并接收来自网络的数据。
图9是示出根据本发明的实施例的具有半导体存储元件的存储卡的一个例子的示意框图。
参照图9，用于支持高容量的数据存储功能的存储卡1200，可被安装在根据本发明的快闪存储器装置1210。根据本发明的存储卡1200，包括控制主机(Host)与快闪存储器装置1210之间的总体数据交换的存储器控制器1220。
SRAM 1221被用作CPU 1222的工作存储器。主机接口1223具备可与存储卡1200进行存取的主机的数据交换协议。误差校正块1224，检测并校正从闪速存储装置1210中读取出的数据中包含的误差。存储器接口1225，可与本发明的快闪存储器装置1210对接。CPU 1222，执行用于存储控制器1220的数据交换的各种控制操作。尽管在附图中未示出，本领域中的普通技术人员很明显可以知道，根据本发明的存储卡1200，可进一步提供存储用于和主机(Host)对接的代码数据的ROM等。
图10是示出根据本发明的实施例的配备有半导体存储元件的信息处理系统的一个例子的示意框图。
参照图10，向移动设备或台式计算机等信息处理系统上安装本发明的快闪存储器系统1310。根据本发明的信息处理系统1300，包括电连接至快闪存储器系统1310和各个系统总线1360上的调制解调器1320、CPU 1330、RAM 1340、用户界面1350。快闪存储器系统1310可包括存储控制器1312和根据本发明的实施例的快闪存储器1311。在快闪存储器系统1310中，存储由CPU 1330处理的数据或从外部输入的数据。在这里，上述快闪存储器系统1310可以被配置为半导体磁盘装置SSD，在这种情况下，信息处理系统1300可以在快闪存储器系统1310中存储大量数据。而且，随着可靠性的增加，快闪存储器系统1310可以减少误差矫正所需的资源，并将高速数据交换功能提供至信息处理系统1300。尽管未示出，本领域中的普通技术人员很明显可以知道，根据本发明的信息处理系统1300中，可进一步提供应用芯片组(Application Chipset)、相机图像处理器(Camera Image Processor:CIS)、输出入装置等。
此外，根据本发明的闪速存储装置或存储系统，可以以各种形式包装来实现。例如，根据本发明的快闪存储装置或存储系统，可以以PoP(Package on Package)、球栅阵列(BGAs)、芯片级封装(CSPs)、塑料有引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、模具华夫包装、模具晶圆形式、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形(SOIC)、小外形封装(SSOP)、薄型小尺寸(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级封装装配(WFP)、晶圆级加工堆栈封装(WSP)等方式来包装实现。
如上所述，参照附图对本发明的实施例进行了说明，本发明所属的技术领域中普通技术人员可以理解，本发明可以在不改变其技术思想或必要特征的情况下以其他具体形式来实施。因此，在上述实施例中，应该理解，各方面都是示例性的，不是限制性的。

Claims (23)

1.一种半导体存储元件，包括：
基板上的垂直电极；
所述垂直电极的侧壁上的阻断绝缘层；
按顺序排置在所述基板上且被所述阻断绝缘层与所述垂直电极间隔开的多个有源图形；和
所述有源图形之间的信息存储图形。
2.如权利要求1所述的半导体存储元件，其中，
所述信息存储图形包括电荷存储层，
所述电荷存储层，使用由所述垂直电极产生的边缘电界来存储电荷。
3.如权利要求2所述的半导体存储元件，其中，
所述信息存储图形，在所述电荷存储层和所述有源图形之间进一步包括隧道绝缘层。
4.如权利要求3所述的半导体存储元件，其中，所述隧道绝缘层，包括所述电荷存储层下面的第一隧道绝缘层和所述电荷存储层上面的第二隧道绝缘层。
5.如权利要求4所述的半导体存储元件，其中，
所述阻断绝缘层，比所述第一隧道绝缘层和所述第二隧道绝缘层厚。
6.如权利要求3所述的半导体存储元件，其中，所述电荷存储层，与所述阻断绝缘层相接。
7.如权利要求1所述的半导体存储元件，其中，
所述阻断绝缘层，在所述垂直电极和所述基板之间延伸。
8.如权利要求1所述的半导体存储元件，其中，所述垂直电极提供为多个，所述半导体存储元件，在所述多个垂直电极之间进一步包括嵌入图形。
9.如权利要求8所述的半导体存储元件，其中，
所述多个垂直电极及所述嵌入图形，沿与所述基板的表面平行的第一方向交替地排置，
所述有源图形及所述信息存储图形，沿所述第一方向延伸。
10.如权利要求9所述的半导体存储元件，其中，所述有源图形的侧壁及所述信息存储图形的侧壁，与所述嵌入图形相接。
11.一种半导体存储元件，包括：
至少一个叠层结构体，其包括在基板上交替反复叠层的有源图形及信息存储图形；
垂直电极，其沿所述叠层结构体的侧壁沿垂直于所述基板的表面的方向延伸；和
在所述叠层结构体和所述垂直电极之间延伸的阻断绝缘层。
12.如权利要求11所述的半导体存储元件，其中，所述信息存储图形，包括按顺序叠层的第一隧道绝缘层、电荷存储层及第二隧道绝缘层。
13.如权利要求12所述的半导体存储元件，其中，
所述信息存储图形的侧壁与所述阻断绝缘层相接，
所述信息存储图形的延伸方向基本上垂直于所述阻断绝缘层的延伸方向。
14.权利要求12所述的半导体存储元件，其中，所述电荷存储层，使用由所述垂直电极产生的边缘电界来存储电荷。
15.如权利要求11所述的半导体存储元件，其中，
所述至少一个叠层结构体是多个，
所述多个叠层结构体被放在所述垂直电极之间，并相互间隔开。
16.如权利要求11所述的半导体存储元件，其中，
所述垂直电极，被所述阻断绝缘层与所述基板间隔开。
17.一种半导体存储元件，包括：
第一有源图形及与所述第一有源图形相接的第二有源图形；
在所述第一有源图形及与所述第二有源图形之间的电荷存储层；
在所述电荷存储层与所述第一有源图形之间的第一隧道绝缘层；
在所述电荷存储层和所述第二有源图形之间的第二隧道绝缘层；
沿着所述第一和第二有源图形的侧壁、所述第一及第二隧道绝缘层的侧壁、及所述电荷存储层的侧壁延伸的阻断绝缘层；和
把所述阻断绝缘层放在中间与所述电荷存储层间隔开的栅电极。
18.如权利要求17所述的半导体存储元件，其中，
所述第一及第二隧道绝缘层可基本上垂直于所述阻断绝缘层。
19.如权利要求17所述的半导体存储元件，其中，
所述电荷存储层，可使用所述栅电极产生的边缘电界来存储电荷。
20.一种半导体存储元件的制造方法，包括以下步骤：
在基板上交替并反复地形成有源层和信息存储层的步骤；
形成穿透所述有源层及所述信息存储层的沟槽的步骤；
在所述沟槽内形成定义露出所述基板表面的穿透孔的嵌入图形的步骤；
在所述穿透孔内按顺序形成阻断绝缘层及垂直电极的步骤。
21.如权利要求20所述的半导体存储元件的制造方法，其中，形成信息存储层的步骤，进一步包括按顺序形成第一隧道绝缘层、电荷存储层、第二隧道绝缘层的步骤。
22.权利要求21所述的半导体存储元件的制造方法，其中，
所述穿透孔露出所述有源层和所述信息存储层的侧壁，
所述阻断绝缘层被形成地与所述有源层及所述信息存储层相接。
23.如权利要求21所述的半导体存储元件的制造方法，
所述阻断绝缘层，被形成地比所述第一隧道绝缘层和所述第二隧道绝缘层厚。
CN201480004208.9A 2013-01-15 2014-01-14 半导体存储元件及其制造方法 Active CN104904012B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020130004521A KR101421879B1 (ko) 2013-01-15 2013-01-15 반도체 메모리 소자 및 그의 제조 방법
KR10-2013-0004521 2013-01-15
PCT/KR2014/000371 WO2014112761A1 (ko) 2013-01-15 2014-01-14 반도체 메모리 소자 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
CN104904012A true CN104904012A (zh) 2015-09-09
CN104904012B CN104904012B (zh) 2017-11-21

Family

ID=51209816

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480004208.9A Active CN104904012B (zh) 2013-01-15 2014-01-14 半导体存储元件及其制造方法

Country Status (4)

Country Link
US (1) US20150348988A1 (zh)
KR (1) KR101421879B1 (zh)
CN (1) CN104904012B (zh)
WO (1) WO2014112761A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113330566A (zh) * 2019-03-29 2021-08-31 汉阳大学校产学协力团 基于铁电材料的三维快闪存储器及其制造

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102249196B1 (ko) * 2014-10-06 2021-05-11 삼성전자주식회사 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법
KR101636196B1 (ko) * 2015-01-29 2016-07-07 한양대학교 산학협력단 3차원 비휘발성 메모리 소자, 및 그 제조 방법
US9947721B2 (en) * 2016-04-01 2018-04-17 Micron Technology, Inc. Thermal insulation for three-dimensional memory arrays
KR20220145927A (ko) * 2017-12-28 2022-10-31 선라이즈 메모리 코포레이션 초미세 피치를 갖는 3차원 nor 메모리 어레이: 장치 및 방법
KR102059147B1 (ko) * 2018-05-11 2019-12-24 한양대학교 산학협력단 배선 길이를 감소시키는 3차원 플래시 메모리 및 그 제조 방법
KR102219753B1 (ko) * 2019-07-26 2021-02-24 한양대학교 산학협력단 다치화를 구현한 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법
US11211399B2 (en) * 2019-08-15 2021-12-28 Micron Technology, Inc. Electronic apparatus with an oxide-only tunneling structure by a select gate tier, and related methods

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101483194A (zh) * 2007-11-08 2009-07-15 三星电子株式会社 垂直型非易失性存储器器件及其制造方法
US20090296476A1 (en) * 2008-05-28 2009-12-03 Hynix Semiconductor Inc. Flash Memory Device and Method for Manufacturing the Same
CN102280412A (zh) * 2010-06-14 2011-12-14 三星电子株式会社 垂直半导体器件及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060180851A1 (en) * 2001-06-28 2006-08-17 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of operating the same
KR20100069391A (ko) * 2008-12-16 2010-06-24 삼성전자주식회사 게이트와 다층 레이어가 수직으로 교차하는 낸드 플래시 3차원 메모리 구조
US8203187B2 (en) 2009-03-03 2012-06-19 Macronix International Co., Ltd. 3D memory array arranged for FN tunneling program and erase
JP2011258776A (ja) 2010-06-09 2011-12-22 Toshiba Corp 不揮発性半導体メモリ
US8349681B2 (en) * 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
KR101892245B1 (ko) * 2011-10-17 2018-08-29 삼성전자주식회사 3차원 반도체 기억 소자
JP2013098391A (ja) * 2011-11-01 2013-05-20 Toshiba Corp 不揮発性半導体記憶装置
KR20130134813A (ko) * 2012-05-31 2013-12-10 에스케이하이닉스 주식회사 자기정렬된 게이트전극을 구비한 수직채널트랜지스터 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101483194A (zh) * 2007-11-08 2009-07-15 三星电子株式会社 垂直型非易失性存储器器件及其制造方法
US20090296476A1 (en) * 2008-05-28 2009-12-03 Hynix Semiconductor Inc. Flash Memory Device and Method for Manufacturing the Same
CN102280412A (zh) * 2010-06-14 2011-12-14 三星电子株式会社 垂直半导体器件及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113330566A (zh) * 2019-03-29 2021-08-31 汉阳大学校产学协力团 基于铁电材料的三维快闪存储器及其制造

Also Published As

Publication number Publication date
KR101421879B1 (ko) 2014-07-28
CN104904012B (zh) 2017-11-21
WO2014112761A1 (ko) 2014-07-24
US20150348988A1 (en) 2015-12-03

Similar Documents

Publication Publication Date Title
US11107833B2 (en) Semiconductor devices
KR101616089B1 (ko) 3차원 반도체 메모리 소자
KR102247914B1 (ko) 반도체 장치 및 그 제조방법
CN104904012A (zh) 半导体存储元件及其制造方法
US8319275B2 (en) Integrated circuit memory devices having selection transistors with nonuniform threshold voltage characteristics
US9245902B2 (en) Method of fabricating three-dimensional semiconductor device
US9373628B2 (en) Semiconductor memory device and method of fabricating the same
US20120146125A1 (en) Non-volatile memory devices and methods of fabricating the same
KR20120002832A (ko) 반도체 메모리 소자 및 그의 형성방법
KR102263315B1 (ko) 반도체 장치 및 반도체 장치의 제조방법
KR20120067024A (ko) 3차원 반도체 장치 및 그 제조 방법
KR20120130902A (ko) 반도체 메모리 소자 및 그의 제조 방법
KR20120048997A (ko) 3차원 반도체 장치
KR20100093348A (ko) 비휘발성 메모리 장치 및 그 제조 방법
US20170084748A1 (en) Semiconductor device
KR102082321B1 (ko) 반도체 장치 및 그 제조방법
CN106663682B (zh) 制造半导体装置的方法
KR20100093350A (ko) 반도체 소자 및 그 형성방법
KR101577718B1 (ko) 반도체 소자 및 그 형성 방법
KR101489457B1 (ko) 반도체 메모리 소자

Legal Events

Date Code Title Description
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant