JP2011258776A - 不揮発性半導体メモリ - Google Patents

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Abstract

【課題】新たなコンセプトに基づく不揮発性半導体メモリを提供する。
【解決手段】本開示の不揮発性半導体メモリは、半導体基板11上の半導体層12と、半導体層12を貫通する複数のコントロールゲートCG11〜CG17と、第１方向の２つの端部における半導体層12内にそれぞれ配置される２つの第１導電型拡散層14と、半導体層12上で第１方向に延びる複数のセレクトゲート線SG1〜SG5と、複数のセレクトゲート線SG1〜SG5上で第２方向に延びる複数のワード線WL1〜WL7とを備える。複数のセレクトゲート線SG1〜SG5の各々は、第１方向に並ぶ複数のコントロールゲートCG11〜CG17と複数のワード線WL1〜WL7との間に接続される複数のセレクトトランジスタに共有されるセレクトゲートとして機能する。半導体層12及び複数のコントロールゲートCG11〜CG17は、メモリセルアレイを構成する。
【選択図】図１

Description

本発明は、大容量不揮発性半導体メモリ(high-capacity nonvolatile semiconductor memory)に関する。
不揮発性半導体メモリの一つであるNANDフラッシュメモリは、ファイルメモリ、モバイルメモリ、さらに近年ではノートパソコンのHDDの置き換え(SSD: Solid State Drive)として使用される。このような状況の下、NANDフラッシュメモリの三次元化によりメモリ容量の増大を図る技術の開発が進められている。
現在知られている三次元NANDフラッシュメモリ(three-dimensional NAND flash memory)は、NAND列（チャネル）が半導体基板の表面に対して水平に延びる構造（VG-NAND: Vertical gate-NAND, S3-FLASH, VSAT: Vertical-stacked-array-transistorなど）と、NAND列が半導体基板の表面に対して垂直に延びる構造（BiCS-NAND: Bit cost scalable-NAND, P-BiCS-NAND: Pipe shaped bit cost scalable-NAND, TCAT: Tera bit cell array transistorなど）に大別される。
前者の構造の共通点は、アクティブエリア（又はコントロールゲート）の積層構造(stacked layer structure)がライン＆スペースに加工され、さらに、コントロールゲート（又はアクティブエリア）がその積層構造を跨いでライン＆スペースに加工されことにある。しかし、メモリ容量の増大のために積層数(number of stacked layers)を増加すると、積層構造に跨がるコントロールゲート（又はアクティブエリア）の加工が難しくなる問題がある（例えば、特許文献１を参照）。
また、後者の構造の共通点は、コントロールゲート（又は絶縁層）の積層構造にホールが形成され、そのホール内に半導体を埋め込むことにより柱状アクティブエリア(column-shaped active area)が形成されることにある。しかし、BiCS-NANDでは、半導体基板とアクティブエリアとのコンタクト抵抗が大きい問題がある。また、P-BiCS-NAND及びTCATでは、積層構造をライン＆スペースに加工しなければならないため、積層数を増加すると、それらの加工が難しくなる問題がある（例えば、特許文献２〜６を参照）。
そこで、これらコンベンショナルな三次元NANDフラッシュメモリとは異なるアーキテクチャーコンセプトが必要とされる。
国際公開ＷＯ２００９１０７２４１号パンフレット 特開２００７−２６６１４３号公報 特開２００８−６６５６２号公報 特開２００８−７８４０４号公報 特開２００８−１８６８６８号公報 特開２００９−１４６９５４号公報
本発明は、不揮発性半導体メモリの新たなアーキテクチャーコンセプトを提案する。
本発明の例に係る不揮発性半導体メモリは、半導体基板と、前記半導体基板上に配置される第１半導体層と、前記半導体基板の表面に水平な第１方向及びこれに直交する第２方向にアレイ状に配置され、前記第１及び第２方向に直交する第３方向に前記第１半導体層を貫通する複数のコントロールゲートと、前記第１半導体層と前記複数のコントロールゲートとの間にそれぞれ配置される複数のデータ記録層と、前記第１方向の２つの端部における前記第１半導体層内にそれぞれ配置される２つの第１導電型拡散層と、前記第２方向の２つの端部における前記第１半導体層内にそれぞれ配置される２つの第２導電型拡散層と、前記第１半導体層上で前記第１方向に延びる複数のセレクトゲート線と、前記複数のセレクトゲート線上で前記第２方向に延びる複数のワード線とを備え、前記複数のセレクトゲート線の各々は、前記第１方向に並ぶ前記複数のコントロールゲートと前記複数のワード線との間に接続される複数のセレクトトランジスタに共有されるセレクトゲートとして機能し、前記複数のワード線の各々は、前記第２方向に並ぶ前記複数のコントロールゲートに共通に接続され、前記第１半導体層、前記複数のコントロールゲート及びそれらの間の前記複数のデータ記録層は、第１メモリセルアレイを構成し、前記第１メモリセルアレイは、前記第１方向に直列接続される複数のメモリセルを含む複数のNAND列を有する。
本発明によれば、新たなアーキテクチャーコンセプトに基づく大容量不揮発性半導体メモリを実現できる。
第１基本構造を示す図。 図１のII-II線に沿う断面図。 図１のIII-III線に沿う断面図。 図１のIV-IV線に沿う断面図。 第２基本構造を示す図。 図５のVI-VI線に沿う断面図。 図５のVII-VII線に沿う断面図。 図５のVIII-VIII線に沿う断面図。 ワード線とコントロールゲートの接続関係を示す図。 メモリセルの例を示す図。 メモリセルの例を示す図。 メモリセルの例を示す図。 メモリセルの例を示す図。 基本動作を制御するシステムを示す図。 メモリセルアレイの等価回路を示す図。 メモリセルアレイの等価回路を示す図。 書き込み時の電位関係の第１例を示す図。 書き込み時の電位関係の第１例を示す図。 電気伝導経路を示す図。 データ記録層への電子の注入を示す図。 書き込み時の電位関係の第２例を示す図。 書き込み時の電位関係の第２例を示す図。 電気伝導経路を示す図。 書き込み時の電位関係の第３例を示す図。 書き込み時の電位関係の第３例を示す図。 電気伝導経路を示す図。 書き込み時の電位関係の第４例を示す図。 書き込み時の電位関係の第４例を示す図。 電気伝導経路を示す図。 データ記録層への電子の注入を示す図。 書き込み時の電位関係の第５例を示す図。 書き込み時の電位関係の第５例を示す図。 電気伝導経路を示す図。 書き込み時の電位関係の第６例を示す図。 書き込み時の電位関係の第６例を示す図。 電気伝導経路を示す図。 書き込み時の電位関係の第７例を示す図。 書き込み時の電位関係の第７例を示す図。 電気伝導経路を示す図。 読み出し第１ステップ時の電位関係の第１例を示す図。 読み出し第１ステップ時の電位関係の第１例を示す図。 読み出し第２ステップ時の電位関係の第１例を示す図。 読み出し第２ステップ時の電位関係の第１例を示す図。 電気伝導経路を示す図。 電気伝導経路を示す図。 読み出し第１ステップ時の電位関係の第２例を示す図。 読み出し第１ステップ時の電位関係の第２例を示す図。 読み出し第２ステップ時の電位関係の第２例を示す図。 読み出し第２ステップ時の電位関係の第２例を示す図。 電気伝導経路を示す図。 電気伝導経路を示す図。 読み出し時のコントロールゲートの電位を示す図。 消去時の電位関係の第１例を示す図。 消去時の電位関係の第１例を示す図。 電気伝導経路を示す図。 データ記録層への正孔の注入を示す図。 消去時の電位関係の第２例を示す図。 消去時の電位関係の第２例を示す図。 電気伝導経路を示す図。 第１基本構造に基づくレイアウトの第１例を示す図。 第１基本構造に基づくレイアウトの第２例を示す図。 第１基本構造に基づくレイアウトの第３例を示す図。 第１基本構造に基づくレイアウトの第４例を示す図。 メモリセルアレイの構造を示す図。 書き込み時の電位関係の第１例を示す図。 書き込み時の電位関係の第１例を示す図。 電気伝導経路を示す図。 書き込み時の電位関係の第２例を示す図。 書き込み時の電位関係の第２例を示す図。 電気伝導経路を示す図。 書き込み時の電位関係の第３例を示す図。 書き込み時の電位関係の第３例を示す図。 電気伝導経路を示す図。 読み出し第１ステップ時の電位関係を示す図。 読み出し第１ステップ時の電位関係を示す図。 読み出し第２ステップ時の電位関係を示す図。 読み出し第２ステップ時の電位関係を示す図。 電気伝導経路を示す図。 電気伝導経路を示す図。 消去時の電位関係を示す図。 消去時の電位関係を示す図。 電気伝導経路を示す図。 第２基本構造に基づくレイアウトの第１例を示す図。 第２基本構造に基づくレイアウトの第２例を示す図。 第２基本構造に基づくレイアウトの第３例を示す図。 第２基本構造に基づくレイアウトの第４例を示す図。 メモリセルアレイの構造を示す図。 書き込み時の電位関係の第１例を示す図。 書き込み時の電位関係の第１例を示す図。 電気伝導経路を示す図。 書き込み時の電位関係の第２例を示す図。 書き込み時の電位関係の第２例を示す図。 電気伝導経路を示す図。 書き込み時の電位関係の第３例を示す図。 書き込み時の電位関係の第３例を示す図。 電気伝導経路を示す図。 書き込み時の電位関係の第４例を示す図。 書き込み時の電位関係の第４例を示す図。 電気伝導経路を示す図。 読み出し第１ステップ時の電位関係を示す図。 読み出し第１ステップ時の電位関係を示す図。 読み出し第２ステップ時の電位関係を示す図。 読み出し第２ステップ時の電位関係を示す図。 電気伝導経路を示す図。 電気伝導経路を示す図。 コントロールゲートの電位を示す図。 消去時の電位関係の第１例を示す図。 消去時の電位関係の第１例を示す図。 電気伝導経路を示す図。 消去時の電位関係の第２例を示す図。 電気伝導経路を示す図。 書き込みの利点を示す図。 書き込みの利点を示す図。 読み出しの利点を示す図。 読み出しの利点を示す図。 連続データ書き込みの第１例を示す図。 連続データ書き込みの第２例を示す図。 連続データ読み出しを示す図。 読み出し後のチャネル反転層の除去を示す図。 読み出し後のチャネル反転層の除去を示す図。 同時データ書き込みを示す図。 同時データ書き込みを示す図。 同時データ書き込みを示す図。 同時データ書き込みを示す図。 同時データ書き込みを示す図。 同時データ読み出しを示す図。 同時データ読み出しを示す図。 同時データ読み出しを示す図。 同時データ読み出しを示す図。 同時データ読み出しを示す図。 第１基本構造をベースにした三次元MaCSを示す図。 三次元MaCSの等価回路を示す図。 書き込み動作を示す図。 書き込み動作を示す図。 読み出し動作を示す図。 読み出し動作を示す図。 第２基本構造をベースにした三次元MaCSを示す図。 三次元MaCSの等価回路を示す図。 書き込み動作を示す図。 書き込み動作を示す図。 読み出し動作を示す図。 読み出し動作を示す図。 メモリセルアレイの第１例を示す図。 メモリセルアレイの第２例を示す図。 メモリセルアレイの第３例を示す図。 メモリセルアレイの第４例を示す図。 三次元MaCSのメモリセルアレイの平面図。 メモリセルアレイの１ブロックの平面図。 図１４８のCXLIX-CXLIX線に沿う断面図。 図１４８のCL-CL線に沿う断面図。 図１４８のCLI-CLI線に沿う断面図。 図１４９の変形例を示す図。 図１５０の変形例を示す図。 図１５１の変形例を示す図。 階段構造を示す平面図。 図１５５のCLVI-CLVI線に沿う断面図。 屈曲構造を示す平面図。 図１５７のCLVIII-CLVIII線に沿う断面図。 貫通構造を示す平面図。 図１５９のCLX-CLX線に沿う断面図。 図１６０の変形例を示す図。 貫通構造を示す平面図。 図１６２のCLXIII-CLXIII線に沿う断面図。 図１６３の変形例を示す図。 貫通構造を示す平面図。 図１６５のCLXVI-CLXVI線に沿う断面図。 図１６６の変形例を示す図。 貫通構造を示す平面図。 図１６８のCLXIX-CLXIX線に沿う断面図。 図１６９の変形例を示す図。 三次元MaCSを製造する方法の第１例を示す図。 三次元MaCSを製造する方法の第１例を示す図。 三次元MaCSを製造する方法の第１例を示す図。 三次元MaCSを製造する方法の第１例を示す図。 三次元MaCSを製造する方法の第１例を示す図。 三次元MaCSを製造する方法の第１例を示す図。 三次元MaCSを製造する方法の第１例を示す図。 三次元MaCSを製造する方法の第１例を示す図。 三次元MaCSを製造する方法の第１例を示す図。 三次元MaCSを製造する方法の第１例を示す図。 三次元MaCSを製造する方法の第１例を示す図。 三次元MaCSを製造する方法の第１例を示す図。 三次元MaCSを製造する方法の第１例を示す図。 三次元MaCSを製造する方法の第１例を示す図。 三次元MaCSを製造する方法の第１例を示す図。 三次元MaCSを製造する方法の第１例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第２例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第３例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第４例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第５例を示す図。 三次元MaCSを製造する方法の第６例を示す図。 三次元MaCSを製造する方法の第６例を示す図。 三次元MaCSを製造する方法の第６例を示す図。 三次元MaCSを製造する方法の第６例を示す図。 三次元MaCSを製造する方法の第６例を示す図。 三次元MaCSを製造する方法の第６例を示す図。 三次元MaCSを製造する方法の第６例を示す図。 三次元MaCSを製造する方法の第６例を示す図。 三次元MaCSを製造する方法の第７例を示す図。 三次元MaCSを製造する方法の第７例を示す図。 三次元MaCSを製造する方法の第７例を示す図。 三次元MaCSを製造する方法の第７例を示す図。 MaCSの複数の半導体層を選択する技術を示す図。 デコード原理を示す図。 セレクトトランジスタアレイを示す図。 第１半導体層を示す図。 第２半導体層を示す図。 第３半導体層を示す図。 第４半導体層を示す図。 (0110)-信号入力時の様子を示す図。 半導体層数とアレイサイズとの関係を示す図。 セレクトトランジスタアレイの平面図。 図３１６のCCCXVII-CCCXVII線に沿う断面図。 図３１６のCCCXVIII-CCCXVIII線に沿う断面図。 セレクトトランジスタアレイを製造する方法を示す図。 図３１９のCCCXX-CCCXX線に沿う断面図。 図３１９のCCCXXI-CCCXXI線に沿う断面図。 セレクトトランジスタアレイを製造する方法を示す図。 図３２２のCCCXXIII-CCCXXIII線に沿う断面図。 図３２２のCCCXXIV-CCCXXIV線に沿う断面図。 セレクトトランジスタアレイを製造する方法を示す図。 図３２５のCCCXXVI-CCCXXVI線に沿う断面図。 図３２５のCCCXXVII-CCCXXVII線に沿う断面図。 セレクトトランジスタアレイを製造する方法を示す図。 図３２８のCCCXXIX-CCCXXIX線に沿う断面図。 図３２８のCCCXXX-CCCXXX線に沿う断面図。 セレクトトランジスタアレイを製造する方法を示す図。 図３３１のCCCXXXII-CCCXXXII線に沿う断面図。 図３３１のCCCXXXIII-CCCXXXIII線に沿う断面図。 セレクトトランジスタアレイを製造する方法を示す図。 図３３４のCCCXXXV-CCCXXXV線に沿う断面図。 図３３４のCCCXXXVI-CCCXXXVI線に沿う断面図。 セレクトトランジスタアレイを製造する方法を示す図。 図３３７のCCCXXXVIII-CCCXXXVIII線に沿う断面図。 図３３７のCCCXXXIX-CCCXXXIX線に沿う断面図。 セレクトトランジスタアレイを製造する方法を示す図。 図３４０のCCCXLI-CCCXLI線に沿う断面図。 図３４０のCCCXLII-CCCXLII線に沿う断面図。 セレクトトランジスタアレイを製造する方法を示す図。 図３４３のCCCXLIV-CCCXLIV線に沿う断面図。 図３４３のCCCXLV-CCCXLV線に沿う断面図。 セレクトトランジスタアレイを製造する方法を示す図。 図３４６のCCCXLVII-CCCXLVII線に沿う断面図。 図３４６のCCCXLVIII-CCCXLVIII線に沿う断面図。 セレクトトランジスタアレイを製造する方法を示す図。 図３４９のCCCL-CCCL線に沿う断面図。 図３４９のCCCLI-CCCLI線に沿う断面図。 セレクトトランジスタアレイを製造する方法を示す図。 図３５２のCCCLIII-CCCLIII線に沿う断面図。 図３５２のCCCLIV-CCCLIV線に沿う断面図。 セレクトトランジスタアレイを製造する方法を示す図。 図３５５のCCCLVI-CCCLVI線に沿う断面図。 図３５５のCCCLVII-CCCLVII線に沿う断面図。 セレクトトランジスタアレイを製造する方法を示す図。 図３５８のCCCLIX-CCCLIX線に沿う断面図。 図３５８のCCCLX-CCCLX線に沿う断面図。 セレクトトランジスタアレイを製造する方法を示す図。 図３６１のCCCLXII-CCCLXII線に沿う断面図。 図３６１のCCCLXIII-CCCLXIII線に沿う断面図。 マトリックスチャネル素子の基本構造を示す図。 図３６４のCCCLXV-CCCLXV線に沿う断面図。 図３６４のCCCLXVI-CCCLXVI線に沿う断面図。 図３６４のCCCLXVII-CCCLXVII線に沿う断面図。 動作原理を示す図。 動作原理を示す図。 インバータの等価回路を示す図。 インバータ回路のデバイス構造を示す図。 インバータ回路のデバイス構造を示す図。 変形例を示す図。 変形例を示す図。 NANDゲートの等価回路を示す図。 NANDゲート回路のデバイス構造を示す図。 動作原理を示す図。 動作原理を示す図。 NORゲートの等価回路を示す図。 NORゲート回路のデバイス構造を示す図。 動作原理を示す図。 動作原理を示す図。 3段入力NANDゲートの等価回路を示す図。 3段入力NANDゲート回路のデバイス構造を示す図。 3段入力NORゲートの等価回路を示す図。 3段入力NORゲート回路のデバイス構造を示す図。 多層マトリックスチャネル素子を示す図。 多層マトリックスチャネル素子を示す図。 多層マトリックスチャネル素子を示す図。 読み出し方式を示す図。
以下、図面を参照しながら、本開示に係わる不揮発性半導体メモリを説明する。
１． アーキテクチャーコンセプト
(1) 基本骨子(Basic outline)
本開示は、現在知られている三次元NANDフラッシュメモリのうち最も加工難易度が低いとされるBiCS-NAND構造をベースにする。しかし、BiCS-NANDは、半導体基板と柱状アクティブエリアとのコンタクト抵抗が大きい問題がある。そこで、本開示は、BiCS-NANDにおいて、半導体層（アクティブエリア）とコントロールゲートとを互いに入れ替えた構造を提案する。
この構造では、半導体層を積み重ねることから、NAND列（チャネル）は、半導体基板の表面に対して水平に延びることになる。しかし、BiCS-NAND構造をベースとするため、コントロールゲートが積層構造を跨いでライン＆スペースに加工されるということはない。また、柱状コントロールゲートは、半導体基板とコンタクトをとる必要がないため、BiCS-NANDのようなコンタクト抵抗の増大という問題も発生しない。
従って、コンベンショナルな三次元NANDフラッシュメモリの問題を解消する、新たなアーキテクチャーコンセプトに基づく大容量不揮発性半導体メモリを実現できる。
但し、このアーキテクチャーコンセプトを採用するときも、大容量の一つの要件であるNAND構造、即ち、選択されたメモリセル(selected memory cell)とは異なる非選択のメモリセル(unselected memory cells)を読み出し(reading)/書き込み(writing)時の電気伝導経路として使用するという構造を維持することが必要である。
また、コンベンショナルなNANDフラッシュメモリとの互換性を確保するために、それと同様な読み出し(reading)/書き込み(writing)/消去(erasing)を新たなアーキテクチャーコンセプトでも行えることが必要である。
そこで、それらについて順次説明することにする。
尚、本開示のアーキテクチャーコンセプトは、コンベンショナルな三次元NANDフラッシュメモリのそれとは全く異なるものなので、本開示のアーキテクチャーコンセプトに基づく不揮発性半導体メモリをMaCS(Matrix Channel Stacked memory)と称することにする。
(2) メモリセルアレイ
まず、本開示のアーキテクチャーコンセプトに基づくメモリセルアレイの基本構造について説明する。この基本構造は、不揮発性半導体メモリとして動作させるための必要最小限の条件である。
A. 第1基本構造(First basic structure)
図１は、本開示のアーキテクチャーコンセプトに基づく不揮発性半導体メモリのメモリセルアレイの第１基本構造を示している。図２は、図１のII-II線に沿う断面図、図３は、図１のIII-III線に沿う断面図、図４は、図１のIV-IV線に沿う断面図である。
半導体基板11は、Si, Geなどの１つの結晶から形成される単結晶半導体や、複数の結晶（混晶）から形成される化合物半導体などから構成される。アクティブエリアとしての半導体層12は、半導体基板11上に配置される。半導体層12は、例えば、真性半導体(intrinsic semiconductor)から構成される。
複数のコントロールゲートCG11〜CG57は、半導体基板11の表面に水平な第１方向及びこれに直交する第２方向にアレイ状に配置される。本例では、複数のコントロールゲートCG11〜CG57は、5×7のアレイサイズ(array size with 5x7)を有するが、アレイサイズは、適宜、変更可能である。
複数のコントロールゲートCG11〜CG57の第１方向のピッチPxは一定、第２方向のピッチPyも一定である。
複数のコントロールゲートCG11〜CG57間の半導体層12の第１方向の幅Sxは一定である。幅Sxは、読み出し/書き込み時に、選択されたNAND列に電気伝導経路が発生することを条件に決定される。
複数のコントロールゲートCG11〜CG57間の半導体層12の第２方向の幅Syも一定である。幅Syは、消去時に、第２方向に並ぶメモリセルの列に電気伝導経路が発生することを条件に決定される。
電気伝導経路が発生するか否かは、幅Sx, Syの他に、半導体層12の特性（チャネル不純物濃度など）、複数のコントロールゲートCG11〜CG57に与える電位や、積層構造13などに依存する。しかし、微細化や電気伝導経路の発生し易さなどを考慮すると、幅Sx, Syは、共に、50nm以下、望ましくは20nm以下、さらに望ましくは10nm以下である（Sx=0は除く）。
尚、幅Sxと幅Syは、等しくてもよいし、異なっていてもよい。
また、複数のコントロールゲートCG11〜CG57は、第１及び第２方向に直交する第３方向に半導体層12を貫通する。複数のコントロールゲートCG11〜CG57の下面（半導体基板11側の面）は、オープンであり、半導体基板11に接触していない。
複数のコントロールゲートCG11〜CG57は、第３方向に延びる柱形状を有する。複数の柱状コントロールゲートCG11〜CG57の半導体基板11の表面に水平な面での断面形状は、円形に限られず、楕円形、四角形、多角形などであってもよい。
複数のコントロールゲートCG11〜CG57は、導電体、例えば、不純物を含んだ導電性ポリシリコン、金属、金属シリサイドなどから構成される。
複数のコントロールゲートCG11〜CG57の各々の側面（第１及び第２方向側の面）は、データ記録層を含む積層構造13により覆われる。即ち、複数のデータ記録層は、半導体層12と複数のコントロールゲートCG11〜CG57との間に配置される。
複数のNAND列NAND1〜NAND5は、半導体層12、複数のコントロールゲートCG11〜CG57及びそれらの間の複数の積層構造（データ記録層を含む）13により構成される。複数のNAND列NAND1〜NAND5の各々は、第１方向に直列接続される複数のメモリセル（FET: Field effect transistor）を有する。
２つのN＋型拡散層14は、複数のコントロールゲートCG11〜CG57の第１方向の２つの端部における半導体層12内に配置される。また、２つのP＋型拡散層15は、複数のコントロールゲートCG11〜CG57の第２方向の２つの端部における半導体層12内に配置される。
N＋型拡散層14とP＋型拡散層15は、素子分離絶縁層(element isolation insulating layer)16により互いに絶縁される。
本例では、複数のNAND列NAND1〜NAND5の両端がN＋型拡散層14に接続される例であるが、これに限られない。例えば、N＋型拡散層14をP＋型拡散層に変更し、P＋型拡散層15をN＋型拡散層に変更し、複数のNAND列NAND1〜NAND5の両端をP＋型拡散層4に接続してもよい。
第１読み出し/書き込み線 (first read/write line) RWL1は、２つのN＋型拡散層14のうちの一方に接続され、第２読み出し/書き込み線 (second read/write line) RWL2は、２つのN＋型拡散層14のうちの他方に接続される。第1及び第２読み出し/書き込み線RWL1, RWL2は、複数のNAND列NAND1〜NAND5に対するデータの読み出し/書き込みに使用する。
第１消去線 (first erase line) EL1は、２つのP＋型拡散層15のうちの一方に接続され、第２消去線 (second erase line) EL2は、２つのP＋型拡散層15のうちの他方に接続される。第1及び第２消去線EL1, EL2は、複数のNAND列NAND1〜NAND5に対するデータの消去に使用する。
複数のセレクトゲート線SG1〜SG5は、半導体層12上で第１方向に延びる。
複数のセレクトゲート線SG1〜SG5の各々は、第１方向に並ぶ複数のコントロールゲートCGi1〜CGi7 (iは1〜5のうちの1つ)と複数のワード線WL1〜WL7との間に接続される複数のセレクトトランジスタSTi1〜STi7に共有されるセレクトゲートとして機能する。
即ち、セレクトゲート線SGiは、複数のコントロールゲートCGi1〜CGi7と複数のワード線WL1〜WL7との間に接続される複数のセレクトトランジスタSTi1〜STi7に共有されるセレクトゲートとして機能する。
複数のセレクトゲート線SG1〜SG5は、複数のNAND列NAND1〜NAND5に対応する。
複数のワード線WL1〜WL7は、複数のセレクトゲート線SG1〜SG5上で第２方向に延びる。
複数のワード線WL1〜WL7の各々は、第２方向に並ぶ複数のコントロールゲートCG1j〜CG5j (jは1〜7のうちの1つ)に共通に接続される。即ち、ワード線WLjは、複数のコントロールゲートCG1j〜CG5jに共通に接続される。
ここで、セレクトトランジスタSTijは、コントロールゲートCGijとワード線WLjとの間に接続される半導体層17と、半導体層17の側面に配置されるゲート絶縁層18と、半導体層17のうちセレクトゲート線SGiにより取り囲まれる領域に配置されるP−型チャネル領域19とを有する。
本例では、セレクトトランジスタSTijは、NチャネルFETであるが、これに限られることはない。セレクトトランジスタSTijは、スイッチング素子であればよい。
この第１基本構造によれば、メモリセルアレイが複数のNAND列から構成されるNAND構造を有する大容量不揮発性半導体メモリを実現できる。また、複数の半導体層を積み重ねた積層構造を形成することにより、三次元化を容易に図ることができるため、次世代半導体メモリとして非常に有望である。
B. 第２基本構造(Second basic structure)
図５は、本開示のアーキテクチャーコンセプトに基づく不揮発性半導体メモリのメモリセルアレイの第２基本構造を示している。図６は、図５のVI-VI線に沿う断面図、図７は、図５のVII-VII線に沿う断面図、図８は、図５のVIII-VIII線に沿う断面図である。図９は、ワード線とコントロールゲートとの接続関係を示している。
第２基本構造は、第１基本構造と比べると、複数のコントロールゲートCG11〜CG57のレイアウトに特徴を有する。
具体的には、複数のNAND列NAND1〜NAND5のうち第２方向に隣接する２つのNAND列において、２つのNAND列の一方を構成する複数のコントロールゲートは、他方を構成する複数のコントロールゲートに対して、複数のコントロールゲートの第１方向のピッチPxよりも短い長さ（例えば、Px/2）だけ第１方向にずれる。
以下、具体的構造について説明する。
半導体基板11は、Si, Geなどの１つの結晶から形成される単結晶半導体や、複数の結晶（混晶）から形成される化合物半導体などから構成される。アクティブエリアとしての半導体層12は、半導体基板11上に配置される。半導体層12は、例えば、真性半導体から構成される。
複数のコントロールゲートCG11〜CG57は、半導体基板11の表面に水平な第１方向及びこれに直交する第２方向にアレイ状に配置される。本例では、複数のコントロールゲートCG11〜CG57は、5×7のアレイサイズを有するが、アレイサイズは、適宜、変更可能である。
複数のコントロールゲートCG11〜CG57の第１方向のピッチPxは一定、第２方向のピッチPyも一定である。
本例では、複数のNAND列NAND1〜NAND5のうち第２方向に隣接する２つのNAND列において、２つのNAND列の一方を構成する複数のコントロールゲートは、他方を構成する複数のコントロールゲートに対して、複数のコントロールゲートの第１方向のピッチPxよりも短い長さ（例えば、Px/2）だけ第１方向にずれる。
このため、複数のコントロールゲートCG11〜CG57は、全体として、六方稠密構造(hexagonal close-packed structure)又は千鳥格子構造(houndstooth check structure)を有する。
複数のコントロールゲートCG11〜CG57間の半導体層12の第１方向の幅S1は、読み出し/書き込み時に、選択されたNAND列に電気伝導経路が発生することを条件に決定される。また、複数のコントロールゲートCG11〜CG57間の半導体層12の第２方向の幅S2, S3は、消去時に、第２方向に並ぶメモリセルの列に電気伝導経路が発生することを条件に決定される。
電気伝導経路が発生するか否かは、幅S1, S2, S3の他に、半導体層12の特性（チャネル不純物濃度など）、複数のコントロールゲートCG11〜CG57に与える電位や、積層構造13などに依存する。しかし、微細化や電気伝導経路の発生し易さなどを考慮すると、幅S1, S2, S3は、それぞれ、50nm以下、望ましくは20nm以下、さらに望ましくは10nm以下である（Sx=0は除く）。
尚、幅S1と幅S2, S3は、等しくてもよいし、異なっていてもよい。幅S2, S3は、互いに等しいのが望ましい。
また、複数のコントロールゲートCG11〜CG57は、第１及び第２方向に直交する第３方向に半導体層12を貫通する。複数のコントロールゲートCG11〜CG57の下面（半導体基板11側の面）は、オープンであり、半導体基板11に接触していない。
複数のコントロールゲートCG11〜CG57は、第３方向に延びる柱形状を有する。複数の柱状コントロールゲートCG11〜CG57の半導体基板11の表面に水平な面での断面形状は、円形に限られず、楕円形、四角形、多角形などであってもよい。
複数のコントロールゲートCG11〜CG57は、導電体、例えば、不純物を含んだ導電性ポリシリコン、金属、金属シリサイドなどから構成される。
複数のコントロールゲートCG11〜CG57の各々の側面（第１及び第２方向側の面）は、データ記録層を含む積層構造13により覆われる。即ち、複数のデータ記録層は、半導体層12と複数のコントロールゲートCG11〜CG57との間に配置される。
複数のNAND列NAND1〜NAND5は、半導体層12、複数のコントロールゲートCG11〜CG57及びそれらの間の複数の積層構造（データ記録層を含む）13により構成される。複数のNAND列NAND1〜NAND5の各々は、第１方向に直列接続される複数のメモリセル（FET）を有する。
２つのN＋型拡散層14は、複数のコントロールゲートCG11〜CG57の第１方向の２つの端部における半導体層12内に配置される。また、２つのP＋型拡散層15は、複数のコントロールゲートCG11〜CG57の第２方向の２つの端部における半導体層12内に配置される。
N＋型拡散層14とP＋型拡散層15は、素子分離絶縁層16により互いに絶縁される。
本例では、複数のNAND列NAND1〜NAND5の両端がN＋型拡散層14に接続される例であるが、これに限られない。例えば、N＋型拡散層14をP＋型拡散層に変更し、P＋型拡散層15をN＋型拡散層に変更し、複数のNAND列NAND1〜NAND5の両端をP＋型拡散層4に接続してもよい。
第１読み出し/書き込み線RWL1は、２つのN＋型拡散層14のうちの一方に接続され、第２読み出し/書き込み線RWL2は、２つのN＋型拡散層14のうちの他方に接続される。第1及び第２読み出し/書き込み線RWL1, RWL2は、複数のNAND列NAND1〜NAND5に対するデータの読み出し/書き込みに使用する。
第１消去線EL1は、２つのP＋型拡散層15のうちの一方に接続され、第２消去線EL2は、２つのP＋型拡散層15のうちの他方に接続される。第1及び第２消去線EL1, EL2は、複数のNAND列NAND1〜NAND5に対するデータの消去に使用する。
複数のセレクトゲート線SG1〜SG5は、半導体層12上で第１方向に延びる。
複数のセレクトゲート線SG1〜SG5の各々は、第１方向に並ぶ複数のコントロールゲートCGi1〜CGi7 (iは1〜5のうちの1つ)と複数のワード線WL1〜WL14との間に接続される複数のセレクトトランジスタSTi1〜STi7に共有されるセレクトゲートとして機能する。
即ち、セレクトゲート線SGiは、複数のコントロールゲートCGi1〜CGi7と複数のワード線WL1〜WL7との間に接続される複数のセレクトトランジスタSTi1〜STi7に共有されるセレクトゲートとして機能する。
複数のセレクトゲート線SG1〜SG5は、複数のNAND列NAND1〜NAND5に対応する。
複数のワード線WL1〜WL14は、複数のセレクトゲート線SG1〜SG5上で第２方向に延びる。本例では、複数のコントロールゲートCG11〜CG57を六方稠密構造によりレイアウトしたため、ワード線の数は、第１基本構造におけるワード線の数の２倍である。
複数のワード線WL1〜WL14のうち、奇数番目のワード線(odd-numbered word lines) WL-odd (WL1, WL3, WL5,…WL13)の各々は、第２方向に並ぶ複数のコントロールゲートCG2j, CG4j (jは1〜7のうちの1つ)に共通に接続される。
また、複数のワード線WL1〜WL14のうち、偶数番目のワード線(even-numbered word lines) WL-even (WL2, WL4, WL6,…WL14)の各々は、第２方向に並ぶ複数のコントロールゲートCG1j, CG3j, CG5j (jは1〜7のうちの1つ)に共通に接続される。
ここで、セレクトトランジスタSTijは、コントロールゲートCGijとワード線WLjとの間に接続される半導体層17と、半導体層17の側面に配置されるゲート絶縁層18と、半導体層17のうちセレクトゲート線SGiにより取り囲まれる領域に配置されるP−型チャネル領域19とを有する。
本例では、セレクトトランジスタSTijは、NチャネルFETであるが、これに限られることはない。セレクトトランジスタSTijは、スイッチング素子であればよい。
この第２基本構造によれば、第１基本構造と同様に、メモリセルアレイが複数のNAND列から構成されるNAND構造を有する大容量不揮発性半導体メモリを実現できる。また、複数の半導体層を積み重ねた積層構造を形成することにより、三次元化を容易に図ることができるため、次世代半導体メモリとして非常に有望である。
また、第２基本構造は、第１基本構造に比べて、読み出し動作を安定に行うことができるという利点を有する。これについては、後述する。
(3) メモリセル
第１及び第２基本構造のメモリセルアレイを構成するメモリセルの例を説明する。
メモリセルは、図１乃至図９の半導体層12、複数のコントロールゲートCG11〜CG57及びそれらの間の複数の積層構造（データ記録層を含む）13により構成される。
図１０及び図１１は、データ記録層が絶縁体から形成される例である。
データ記録層としての絶縁体は、可変抵抗素子を含むものとする。
積層構造13は、ゲート絶縁層13a、データ記録層13b-insulator及びブロック絶縁層13cを有する。図１０の例では、ゲート絶縁層13aは、コントロールゲートCGijから最も離れた位置、即ち、アクティブエリア（チャネル）としての半導体層12に接触する位置に配置される。図１１の例では、ゲート絶縁層13aは、コントロールゲートCGijに接触する位置に配置される。
データ記録層13b-insulatorは、物理現象によりメモリセルの閾値を変化させる機能を有していれば、どのようなものでもよい。
例えば、データ記録層13b-insulatorが電荷（電子又はホール）を蓄積する電荷蓄積層として機能するとき、メモリセルは、SONOS型又はMONOS型フラッシュメモリセルであり、ゲート絶縁層13aは、トンネル絶縁層である。
また、データ記録層13b-insulatorは、電場により電気双極子(electric dipole)の方向が変化する強誘電体であってもよいし、電場により抵抗値が変化する可変抵抗素子（相変化材料、金属酸化物など）であってもよい。
いずれの場合も、メモリセルの閾値は、データ記録層13b-insulatorの状態に応じて変化する。
図１２及び図１３は、データ記録層が導電体から形成される例である。
積層構造13は、ゲート絶縁層13a、データ記録層13b-conductor及び電極間絶縁層13cを有する。図１２の例では、ゲート絶縁層13aは、コントロールゲートCGijから最も離れた位置、即ち、アクティブエリア（チャネル）としての半導体層12に接触する位置に配置される。図１３の例では、ゲート絶縁層13aは、コントロールゲートCGijに接触する位置に配置される。
例えば、データ記録層13b-conductorが電荷（電子又はホール）を蓄積する電荷蓄積層として機能するとき、メモリセルは、フローティングゲート型フラッシュメモリセルであり、ゲート絶縁層13aは、トンネル絶縁層である。
(4) 基本動作
第１及び第２基本構造を有するメモリセルアレイの基本動作を説明する。
まず、基本動作を実現するためのシステムについて簡単に説明する。
図１４は、メモリセルアレイの基本動作を制御するシステムを示している。図１５及び図１６は、メモリセルアレイの等価回路を示している。
メモリセルアレイ２１は、上述の第１及び第２基本構造を有する。図１５は、第１基本構造の等価回路に相当し、図１６は、第２基本構造の等価回路に相当する。
読み出し/書き込み線制御回路(read/write line control circuit)22は、メモリセルアレイ21内の第１及び第２読み出し/書き込み線RWL1, RWL2の電位を制御する。セレクトゲート線制御回路(select gate line control circuit)23は、メモリセルアレイ21内の複数のセレクトゲート線SG1, SG2, …SG5の電位を制御する。
ワード線制御回路(word line control circuit)24は、メモリセルアレイ21内の複数のワード線WL1〜WL7, WL1〜WL14の電位を制御する。消去線制御回路(erase line control circuit)25は、メモリセルアレイ21内の第１及び第２消去線EL1, EL2の電位を制御する。
制御回路26は、基本動作（読み出し/書き込み/消去）の全体を制御する。即ち、制御回路26は、動作モードに応じて、読み出し/書き込み線制御回路22、セレクトゲート線制御回路23、ワード線制御回路24及び消去線制御回路25を制御する。
A. 書き込み動作(Write operation)
まず、書き込みについて以下のように定義する。
書き込み時には、書き込みデータの値に応じて、書き込み実行(write execute)と書き込み禁止(write inhibit)の二つの動作が行われる。
そこで、単に「書き込み」と述べたときは、選択されたメモリセルの閾値を変動させること（書き込み実行）、例えば、選択されたメモリセルを消去状態（低閾値）から書き込み状態（高閾値）に変えることを意味するものとする。
書き込み動作は、選択されたNAND列内の１つのメモリセルに対して行う。また、コンベンショナルなNANDフラッシュメモリと同様に、書き込み動作は、選択されたNAND列内の複数のメモリセルに対して、１つずつ、例えば、第１読み出し/書き込み線側のメモリセルから第２読み出し/書き込み線側のメモリセルに向かって順次、行うことができる。
本例では、NAND列NAND3内のメモリセルMC34に対してデータ書き込み(data writing)を行う例について説明する。
以下の第１例〜第３例は、第１基本構造（図１〜図４）に係わるメモリセルアレイの基本書き込み動作(basic write operation)であり、以下の第４例〜第７例は、第２基本構造（図５〜図９）に係わるメモリセルアレイの基本書き込み動作である。
A-1. 第１例
図１７及び図１８は、書き込み時の電位関係の第１例を示している。
選択されたワード線WL4は、Vpgmに設定され、非選択のワード線WL1〜WL3, WL5〜WL7は、Vpassに設定される。Vpassは、メモリセルのデータ（閾値）に係わらず、選択されたNAND列NAND3に電気伝導経路を発生させるために必要な電位であり、Vpgmは、書き込みに必要な電位である。本例では、Vpgm > Vpassである。
選択されたセレクトゲート線SG3は、Von+に設定され、非選択のセレクトゲート線SG1, SG2, SG4, SG5は、Voff+に設定される。Von+は、セレクトトランジスタST31〜ST37をオンさせるために必要な電位であり、Voff+は、セレクトトランジスタST11〜ST17, ST21〜ST27, ST41〜ST47, ST51〜ST57をオフさせるために必要な電位である。本例では、Von+ > Voff+である。
第１読み出し/書き込み線RWL1は、Won (例えば、高電位側電源電位Vdd)に設定され、第２読み出し/書き込み線RWL2は、Vref (例えば、低電位側電源電位Vss)に設定される。第１及び第２読み出し/書き込み線RWL1, RWL2の間に電位差を発生させ、選択されたNAND列NAND3に電流（電子）を流すために、例えば、Won > Vrefに設定される。
第１及び第２消去線EL1, EL2は、書き込み時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）との間の中点(center)とし、具体的には、Vss (例えば、0V)とする。
α１は、Vpass - Vrefであり、メモリセルの閾値を超える値、α２は、Von+ - Vpgmであり、セレクトトランジスタの閾値を超える値、α３は、Vpgm - Wonであり、選択されたメモリセルMC34の閾値を変動させるために必要な電位を超える値である。例えば、データ記録層が電荷蓄積層のとき、α３は、選択されたメモリセルMC34のデータ記録層内に電子を注入するために十分な大きさとする。
α４は、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）と差である。
以上の電位関係が維持されたとき、例えば、図１９に示すように、選択されたNAND列NAND3では、電気伝導経路が発生し、電子(e-)は、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1に向かって流れる。また、選択されたメモリセルMC34においては、コントロールゲートCG34とチャネルとの間にVpgm - Wonが印加(apply)されるため、電子は、例えば、図２０に示すように、選択されたメモリセルMC34のデータ記録層（電荷蓄積層）13b内に注入される。
従って、選択されたメモリセルMC34に対してデータ書き込みが実行される。
A-2. 第２例
図２１及び図２２は、書き込み時の電位関係の第２例を示している。
選択されたワード線WL4は、Vpgmに設定され、ワード線WL4よりも左側の非選択のワード線WL1〜WL3は、Voffに設定され、ワード線WL4よりも右側の非選択のワード線WL5〜WL7は、Vpassに設定される。
Voffは、メモリセルMC31〜MC33のデータ（閾値）に係わらず、メモリセルMC31〜MC33をオフさせるために必要な電位である。Voffは、セルデータ”0”の閾値（閾値分布の最小値）よりも低い値である。
Vpassは、メモリセルMC35〜MC37のデータ（閾値）に係わらず、メモリセルMC35〜MC37をオンさせ、選択されたNAND列NAND3に電気伝導経路を発生させるために必要な電位である。Vpgmは、書き込みに必要な電位である。本例では、Vpgm > Vpass > Voffである。
選択されたセレクトゲート線SG3は、Von+に設定され、非選択のセレクトゲート線SG1, SG2, SG4, SG5は、Voff+に設定される。Von+は、セレクトトランジスタST31〜ST37をオンさせるために必要な電位であり、Voff+は、セレクトトランジスタST11〜ST17, ST21〜ST27, ST41〜ST47, ST51〜ST57をオフさせるために必要な電位である。本例では、Von+ > Voff+である。
第１読み出し/書き込み線RWL1は、フローティングに設定され、第２読み出し/書き込み線RWL2は、Vref (例えば、低電位側電源電位Vss)に設定される。第１及び第２消去線EL1, EL2は、書き込み時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）との間の中点(center)とし、具体的には、Vss (例えば、0V)とする。
α１は、Vpass - Vrefであり、メモリセルの閾値を超える値、α２１は、Von+ - Vpgmであり、セレクトトランジスタの閾値を超える値、α３は、Vpgm - Vrefであり、選択されたメモリセルMC34の閾値を変動させるために必要な電位を超える値である。例えば、データ記録層が電荷蓄積層のとき、α３は、選択されたメモリセルMC34のデータ記録層内に電子を注入するために十分な大きさとする。
α４は、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）と差である。
以上の電位関係が維持されたとき、例えば、図２３に示すように、選択されたNAND列NAND3では、電気伝導経路が発生し、電子(e-)は、第２読み出し/書き込み線RWL2から選択されたメモリセルMC34に向かって流れる。また、選択されたメモリセルMC34においては、コントロールゲートCG34とチャネルとの間にVpgm - Vrefが印加されるため、電子は、例えば、図２０に示すように、選択されたメモリセルMC34のデータ記録層（電荷蓄積層）13b内に注入される。
従って、選択されたメモリセルMC34に対してデータ書き込みが実行される。
第２例は、書き込み時に、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1に電流が流れ続けることがないため、書き込みを低消費電流で行うことができるという利点を有する。
また、第２例では、コンベンショナルなNANDフラッシュメモリと同様に、第２読み出し/書き込み線（ビット線に相当）RWL2からメモリセルMC34に書き込みデータ（電子）が供給される。このため、書き込み禁止のときは、例えば、第２読み出し/書き込み線RWL2をVinhibit (> Vref)に設定するか、又は、フローティングにし、電子がメモリセルMC34のデータ記録層（電荷蓄積層）内に注入されないようにすればよい。
A-3. 第３例
図２４及び図２５は、書き込み時の電位関係の第３例を示している。
選択されたワード線WL4は、Vpgmに設定され、ワード線WL4よりも左側の非選択のワード線WL1〜WL3は、Voffに設定され、ワード線WL4よりも右側の非選択のワード線WL5〜WL7は、Vpassに設定される。
Voffは、メモリセルMC31〜MC33のデータ（閾値）に係わらず、メモリセルMC31〜MC33をオフさせるために必要な電位である。Voffは、セルデータ”0”の閾値（閾値分布の最小値）よりも低い値である。
Vpassは、メモリセルMC35〜MC37のデータ（閾値）に係わらず、メモリセルMC35〜MC37をオンさせ、選択されたNAND列NAND3に電気伝導経路を発生させるために必要な電位である。Vpgmは、書き込みに必要な電位である。本例では、Vpgm > Vpass > Voffである。
選択されたセレクトゲート線SG3及びその両隣の非選択のセレクトゲート線SG2, SG4は、Von+に設定され、残りの非選択のセレクトゲート線SG1, SG5は、Voff+に設定される。Von+は、セレクトトランジスタST21〜ST27, ST31〜ST37, ST41〜ST47をオンさせるために必要な電位であり、Voff+は、セレクトトランジスタST11〜ST17, ST51〜ST57をオフさせるために必要な電位である。本例では、Von+ > Voff+である。
第１読み出し/書き込み線RWL1は、フローティングに設定され、第２読み出し/書き込み線RWL2は、Vref (例えば、低電位側電源電位Vss)に設定される。第１及び第２消去線EL1, EL2は、書き込み時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）との間の中点(center)とし、具体的には、Vss (例えば、0V)とする。
α１は、Vpass - Vrefであり、メモリセルの閾値を超える値、α２１は、Von+ - Vpgmであり、セレクトトランジスタの閾値を超える値、α３は、Vpgm - Vrefであり、選択されたメモリセルMC34の閾値を変動させるために必要な電位を超える値である。例えば、データ記録層が電荷蓄積層のとき、α３は、選択されたメモリセルMC34のデータ記録層内に電子を注入するために十分な大きさとする。
α４は、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）と差である。
以上の電位関係が維持されたとき、例えば、図２６に示すように、選択されたNAND列NAND3とその両隣の非選択のNAND列NAND2, NAND4では、電気伝導経路が発生し、電子(e-)は、第２読み出し/書き込み線RWL2から選択されたメモリセルMC34に向かって流れる。また、選択されたメモリセルMC34においては、コントロールゲートCG34とチャネルとの間にVpgm - Vrefが印加されるため、電子は、例えば、図２０に示すように、選択されたメモリセルMC34のデータ記録層（電荷蓄積層）13b内に注入される。
従って、選択されたメモリセルMC34に対してデータ書き込みが実行される。
第３例では、第２例と比べると、第２読み出し/書き込み線（ビット線に相当）RWL2から、３つのNAND列NAND2, NAND3, NAND4を経由して、メモリセルMC34に書き込みデータ（電子）が供給される。このため、第３例は、低消費電流と共に、第２例に比べて書き込みを高速化できるという利点を有する。
また、書き込み禁止のときは、例えば、第２読み出し/書き込み線RWL2をVinhibit (> Vref)に設定するか、又は、フローティングにし、電子がメモリセルMC34のデータ記録層（電荷蓄積層）内に注入されないようにすればよい。
A-4. 第４例
図２７及び図２８は、書き込み時の電位関係の第４例を示している。
選択されたワード線WL7は、Vpgmに設定される。選択されたワード線WL7が奇数番目のワード線(odd-numbered word line)であるため、奇数番目の非選択のワード線WL1, WL3, WL5, WL9, WL11, WL13は、Vpassに設定される。また、偶数番目の非選択のワード線(even-numbered unselected word line)WL2, WL4, WL6, WL8, WL10, WL12, WL14は、Voffに設定される。
Vpassは、メモリセルのデータ（閾値）に係わらず、選択されたNAND列NAND3に電気伝導経路を発生させるために必要な電位であり、Voffは、メモリセルのデータ（閾値）に係わらず、非選択のNAND列NAND2, NAND4に電気伝導経路を発生させないために必要な電位である。Vpgmは、書き込みに必要な電位である。本例では、Vpgm > Vpass > Voffである。
選択されたセレクトゲート線SG3は、Von+に設定され、その両隣の非選択のセレクトゲート線SG2, SG4は、Von-に設定され、残りの非選択のセレクトゲート線SG1, SG5は、Voff+に設定される。
Von+は、セレクトトランジスタST31〜ST37をオンさせるために必要な電位であり、Von-は、セレクトトランジスタST21〜ST27, ST41〜ST47をオンさせるために必要な電位である。Voff+は、セレクトトランジスタST11〜ST17, ST51〜ST57をオフさせるために必要な電位である。本例では、Von+ > Von- > Voff+である。
第１読み出し/書き込み線RWL1は、Won (例えば、高電位側電源電位Vdd)に設定され、第２読み出し/書き込み線RWL2は、Vref (例えば、低電位側電源電位Vss)に設定される。第１及び第２読み出し/書き込み線RWL1, RWL2の間に電位差を発生させ、選択されたNAND列NAND3に電流（電子）を流すために、例えば、Won > Vrefに設定される。
第１及び第２消去線EL1, EL2は、書き込み時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）との間の中点(center)とし、具体的には、Vss (例えば、0V)とする。
α１は、Vpass - Vrefであり、メモリセルの閾値を超える値、α２１は、Von+ - Vpgmであり、α２２は、Von- - Voffであり、それぞれ、セレクトトランジスタの閾値を超える値、α３は、Vpgm - Wonであり、選択されたメモリセルMC34の閾値を変動させるために必要な電位を超える値である。例えば、データ記録層が電荷蓄積層のとき、α３は、選択されたメモリセルMC34のデータ記録層内に電子を注入するために十分な大きさとする。
α４は、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）と差である。
以上の電位関係が維持されたとき、例えば、図２９に示すように、選択されたNAND列NAND3では、電気伝導経路が発生し、電子(e-)は、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1に向かって流れる。また、選択されたメモリセルMC34においては、コントロールゲートCG34とチャネルとの間にVpgm - Wonが印加されるため、電子は、例えば、図３０に示すように、選択されたメモリセルMC34のデータ記録層（電荷蓄積層）13b内に注入される。
従って、選択されたメモリセルMC34に対してデータ書き込みが実行される。
A-5. 第５例
図３１及び図３２は、書き込み時の電位関係の第５例を示している。
選択されたワード線WL7は、Vpgmに設定され、非選択のワード線WL1〜WL6, WL8〜WL14は、Vpassに設定される。Vpassは、メモリセルのデータ（閾値）に係わらず、選択されたNAND列NAND3及びその両隣の非選択のNAND列NAND2, NAND4に電気伝導経路を発生させるために必要な電位である。Vpgmは、書き込みに必要な電位である。本例では、Vpgm > Vpassである。
選択されたセレクトゲート線SG3及びその両隣の非選択のセレクトゲート線SG2, SG4は、Von+に設定され、残りの非選択のセレクトゲート線SG1, SG5は、Voff+に設定される。Von+は、セレクトトランジスタST21〜ST27, ST31〜ST37, ST41〜ST47をオンさせるために必要な電位であり、Voff+は、セレクトトランジスタST11〜ST17, ST51〜ST57をオフさせるために必要な電位である。本例では、Von+ > Voff+である。
第１読み出し/書き込み線RWL1は、Wonに設定され、第２読み出し/書き込み線RWL2は、Vrefに設定される。第１及び第２読み出し/書き込み線RWL1, RWL2の間に電位差を発生させ、選択されたNAND列NAND3及びその両隣の非選択のNAND列NAND2, NAND4に電流（電子）を流すために、例えば、Won > Vrefに設定される。
第１及び第２消去線EL1, EL2は、書き込み時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）との間の中点(center)とし、具体的には、Vss (例えば、0V)とする。
α１は、Vpass - Vrefであり、メモリセルの閾値を超える値、α２１は、Von+ - Vpgmであり、セレクトトランジスタの閾値を超える値、α３は、Vpgm - Wonであり、選択されたメモリセルMC34の閾値を変動させるために必要な電位を超える値である。例えば、データ記録層が電荷蓄積層のとき、α３は、選択されたメモリセルMC34のデータ記録層内に電子を注入するために十分な大きさとする。
α４は、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）と差である。
以上の電位関係が維持されたとき、例えば、図３３に示すように、選択されたNAND列NAND3とその両隣の非選択のNAND列NAND2, NAND4では、電気伝導経路が発生し、電子(e-)は、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1に向かって流れる。また、選択されたメモリセルMC34においては、コントロールゲートCG34とチャネルとの間にVpgm - Vrefが印加されるため、電子は、例えば、図３０に示すように、選択されたメモリセルMC34のデータ記録層（電荷蓄積層）13b内に注入される。
従って、選択されたメモリセルMC34に対してデータ書き込みが実行される。
第５例では、第４例と比べると、第２読み出し/書き込み線（ビット線に相当）RWL2から、３つのNAND列NAND2, NAND3, NAND4を経由して、メモリセルMC34に書き込みデータ（電子）が供給される。このため、第５例は、第４例に比べて書き込みを高速化できるという利点を有する。
A-6. 第６例
図３４及び図３５は、書き込み時の電位関係の第６例を示している。
選択されたワード線WL7は、Vpgmに設定され、ワード線WL7よりも左側の非選択のワード線WL1〜WL6は、Voffに設定される。ワード線WL7よりも右側の非選択のワード線WL8〜WL14のうち奇数番目の非選択のワード線WL9, WL11, WL13は、Vpassに設定される。また、ワード線WL7よりも右側の非選択のワード線WL8〜WL14のうち偶数番目の非選択のワード線WL8, WL10, WL12, WL14は、Voffに設定される。
Vpassは、メモリセルのデータ（閾値）に係わらず、選択されたNAND列NAND3の右半分に電気伝導経路を発生させるために必要な電位であり、Voffは、メモリセルのデータ（閾値）に係わらず、選択されたNAND列NAND3の左半分及びその両隣の非選択のNAND列NAND2, NAND4に電気伝導経路を発生させないために必要な電位である。Vpgmは、書き込みに必要な電位である。本例では、Vpgm > Vpass > Voffである。
選択されたセレクトゲート線SG3は、Von+に設定され、その両隣の非選択のセレクトゲート線SG2, SG4は、Von-に設定され、残りの非選択のセレクトゲート線SG1, SG5は、Voff+に設定される。
Von+は、セレクトトランジスタST31〜ST37をオンさせるために必要な電位であり、Von-は、セレクトトランジスタST21〜ST27, ST41〜ST47をオンさせるために必要な電位である。Voff+は、セレクトトランジスタST11〜ST17, ST51〜ST57をオフさせるために必要な電位である。本例では、Von+ > Von- > Voff+である。
第１読み出し/書き込み線RWL1は、フローティングに設定され、第２読み出し/書き込み線RWL2は、Vrefに設定される。第１及び第２消去線EL1, EL2は、書き込み時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）との間の中点(center)とし、具体的には、Vss (例えば、0V)とする。
α１は、Vpass - Vrefであり、メモリセルの閾値を超える値、α２１は、Von+ - Vpgmであり、α２２は、Von- - Voffであり、それぞれ、セレクトトランジスタの閾値を超える値、α３は、Vpgm - Vrefであり、選択されたメモリセルMC34の閾値を変動させるために必要な電位を超える値である。例えば、データ記録層が電荷蓄積層のとき、α３は、選択されたメモリセルMC34のデータ記録層内に電子を注入するために十分な大きさとする。
α４は、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）と差である。
以上の電位関係が維持されたとき、例えば、図３６に示すように、選択されたNAND列NAND3では、電気伝導経路が発生し、電子(e-)は、第２読み出し/書き込み線RWL2から選択されたメモリセルMC34に向かって流れる。また、選択されたメモリセルMC34においては、コントロールゲートCG34とチャネルとの間にVpgm - Vrefが印加されるため、電子は、例えば、図３０に示すように、選択されたメモリセルMC34のデータ記録層（電荷蓄積層）13b内に注入される。
従って、選択されたメモリセルMC34に対してデータ書き込みが実行される。
第６例は、書き込み時に、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1に電流が流れ続けることがないため、書き込みを低消費電流で行うことができるという利点を有する。
また、第６例では、コンベンショナルなNANDフラッシュメモリと同様に、第２読み出し/書き込み線（ビット線に相当）RWL2からメモリセルMC34に書き込みデータ（電子）が供給される。このため、書き込み禁止のときは、例えば、第２読み出し/書き込み線RWL2をVinhibit (> Vref)に設定するか、又は、フローティングにし、電子がメモリセルMC34のデータ記録層（電荷蓄積層）内に注入されないようにすればよい。
A-7. 第７例
図３７及び図３８は、書き込み時の電位関係の第７例を示している。
選択されたワード線WL7は、Vpgmに設定され、ワード線WL7よりも左側の非選択のワード線WL1〜WL6は、Voffに設定される。ワード線WL7よりも右側の非選択のワード線WL8〜WL14は、Vpassに設定される。
Vpassは、メモリセルのデータ（閾値）に係わらず、選択されたNAND列NAND3の右半分及びその両隣の非選択のNAND列NAND2, NAND4の右半分に電気伝導経路を発生させるために必要な電位であり、Voffは、メモリセルのデータ（閾値）に係わらず、選択されたNAND列NAND3の左半分及びその両隣の非選択のNAND列NAND2, NAND4の左半分に電気伝導経路を発生させないために必要な電位である。Vpgmは、書き込みに必要な電位である。本例では、Vpgm > Vpass > Voffである。
選択されたセレクトゲート線SG3は、Von+に設定され、その両隣の非選択のセレクトゲート線SG2, SG4は、Von-に設定され、残りの非選択のセレクトゲート線SG1, SG5は、Voff+に設定される。
Von+は、セレクトトランジスタST31〜ST37をオンさせるために必要な電位であり、Von-は、セレクトトランジスタST21〜ST27, ST41〜ST47をオンさせるために必要な電位である。Voff+は、セレクトトランジスタST11〜ST17, ST51〜ST57をオフさせるために必要な電位である。本例では、Von+ > Von- > Voff+である。
第１読み出し/書き込み線RWL1は、フローティングに設定され、第２読み出し/書き込み線RWL2は、Vrefに設定される。第１及び第２消去線EL1, EL2は、書き込み時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）との間の中点(center)とし、具体的には、Vss (例えば、0V)とする。
α１は、Vpass - Vrefであり、メモリセルの閾値を超える値、α２１は、Von+ - Vpgmであり、α２２は、Von- - Voffであり、それぞれ、セレクトトランジスタの閾値を超える値、α３は、Vpgm - Vrefであり、選択されたメモリセルMC34の閾値を変動させるために必要な電位を超える値である。例えば、データ記録層が電荷蓄積層のとき、α３は、選択されたメモリセルMC34のデータ記録層内に電子を注入するために十分な大きさとする。
α４は、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）と差である。
以上の電位関係が維持されたとき、例えば、図３９に示すように、選択されたNAND列NAND3とその両隣の非選択のNAND列NAND2, NAND4では、電気伝導経路が発生し、電子(e-)は、第２読み出し/書き込み線RWL2から選択されたメモリセルMC34に向かって流れる。また、選択されたメモリセルMC34においては、コントロールゲートCG34とチャネルとの間にVpgm - Vrefが印加されるため、電子は、例えば、図３０に示すように、選択されたメモリセルMC34のデータ記録層（電荷蓄積層）13b内に注入される。
従って、選択されたメモリセルMC34に対してデータ書き込みが実行される。
第７例では、第６例と比べると、第２読み出し/書き込み線（ビット線に相当）RWL2から、３つのNAND列NAND2, NAND3, NAND4を経由して、メモリセルMC34に書き込みデータ（電子）が供給される。このため、第７例は、低消費電流と共に、第６例に比べて書き込みを高速化できるという利点を有する。
また、書き込み禁止のときは、例えば、第２読み出し/書き込み線RWL2をVinhibit (> Vref)に設定するか、又は、フローティングにし、電子がメモリセルMC34のデータ記録層（電荷蓄積層）内に注入されないようにすればよい。
B. 読み出し動作(Read operation)
読み出し動作は、選択されたNAND列内の１つのメモリセルに対して行う。本例では、NAND列NAND3内のメモリセルMC34に対してデータ読み出し(data reading)を行う例について説明する。
以下の第１例は、第１基本構造（図１〜図４）に係わるメモリセルアレイの基本読み出し動作(basic read operation)であり、以下の第２例は、第２基本構造（図５〜図９）に係わるメモリセルアレイの基本読み出し動作である。
B-1. 第１例
図４０乃至図４５は、第１基本構造に係わるメモリセルアレイの読み出し動作を示している。読み出し動作は、以下の第１及び第２ステップにより実行される。
B-1-1. 第１ステップ
図４０及び図４１は、第１ステップの電位関係を示している。
第１ステップは、非選択のNAND列内の全てのメモリセルのコントロールゲートを、非選択のNAND列に対して読み出しが行われない電位Voffに設定することを目的に行われる。
全てのワード線WL1〜WL7は、Voffに設定される。Voffは、メモリセルのデータ（閾値）に係わらず、非選択のNAND列NAND1, NAND2, NAND4, NAND5に電気伝導経路を発生させないために必要な電位である。
全てのセレクトゲート線SG1〜SG5は、Von-に設定される。Von-は、セレクトトランジスタST11〜ST57の全てをオンさせるために必要な電位である。即ち、α１(=Von- - Voff)は、セレクトトランジスタの閾値を超える値である。Von-は、例えば、Vrefに等しく、Voffは、例えば、マイナス電位である。
第１読み出し/書き込み線RWL1は、共に、Vref (例えば、低電位側電源電位Vss)に設定される。第１及び第２消去線EL1, EL2は、読み出し時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）との間の中点とし、具体的には、Vss (例えば、0V)とする。
以上の電位関係が維持されたとき、全てのNAND列NAND1〜NAND5内の全てのメモリセルのコントロールゲートCG11〜CG57は、それらNAND列NAND1〜NAND5に電気伝導経路が発生しない電位Voffに設定される。
B-1-2. 第２ステップ
図４２及び図４３は、第２ステップの電位関係を示している。
第２ステップでは、選択されたNAND列NAND3内の選択されたメモリセルMC34に対してデータ読み出しを実行する。
選択されたワード線WL4は、Vrefに設定され、非選択のワード線WL1〜WL3, WL5〜WL7は、Vreadに設定される。
Vrefは、選択されたメモリセルMC34のデータ（閾値）に応じて、メモリセルMC34をオン／オフさせ、メモリセルMC34のデータを判別するために必要な電位である。Vreadは、選択されたNAND列NAND3内の非選択のメモリセルのデータ（閾値）に係わらず、その非選択のメモリセルをオンさせるために必要な電位である。
即ち、α１(=Vread - Ron)は、メモリセルの閾値を超える値に設定される。また、本例では、Vread > Vrefである。
選択されたセレクトゲート線SG3は、Von+に設定され、残りの非選択のセレクトゲート線SG1, SG2, SG4, SG5は、Voff+に設定される。
Von+は、セレクトトランジスタST31〜ST37をオンさせるために必要な電位である。即ち、α２(=Von+ - Ron)は、セレクトトランジスタの閾値を超える値に設定される。Voff+は、セレクトトランジスタST11〜ST17, ST21〜ST27, ST41〜ST47, ST51〜ST57をオフさせるために必要な電位である。本例では、Von+ > Voff+である。
第１読み出し/書き込み線RWL1は、Ron (例えば、高電位側電源電位Vdd)に設定され、第２読み出し/書き込み線RWL2は、Vref (例えば、低電位側電源電位Vss)に設定される。本例では、Ron > Vrefである。第１及び第２消去線EL1, EL2は、読み出し時に使用しないため、フローティングに設定される。
以上の電位関係が維持されたとき、非選択のNAND列NAND1, NAND2, NAND4, NAND5内のメモリセルのコントロールゲートCG11〜CG27, CG41〜CG57は、Voff、かつ、フローティングである。このため、非選択のNAND列NAND1, NAND2, NAND4, NAND5には、電気伝導経路が発生しない。
また、選択されたNAND列NAND3内の非選択のメモリセルのコントロールゲートCG31〜CG33, CG35〜CG37は、そのNAND列NAND3に電気伝導経路を発生させる電位Vreadである。このため、選択されたメモリセルMC34のオン/オフによって、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1への電気伝導経路が形成されるか否かが決定される。
例えば、メモリセルMC34のデータが ”1”（高閾値）のときは、メモリセルMC34は、オフである。このため、例えば、図４４に示すように、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1への電子の電気伝導経路は、メモリセルMC34で遮断される。従って、第１読み出し/書き込み線RWL1の電位は、Ron (=Rout-“1”)を維持する。
また、メモリセルMC34のデータが ”0”（低閾値）のときは、メモリセルMC34は、オンである。このため、例えば、図４５に示すように、選択されたNAND列NAND3には、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1への電子の電気伝導経路が発生する。従って、第１読み出し/書き込み線RWL1の電位は、RonからVref (=Rout-“0”)に変化する。
このように、第１読み出し/書き込み線RWL1の電位変化をセンスアンプによりセンスすれば、メモリセルMC34のデータを判定することができる。
B-2. 第２例
図４６乃至図５２は、第２基本構造に係わるメモリセルアレイの読み出し動作を示している。読み出し動作は、以下の第１及び第２ステップにより実行される。
B-2-1. 第１ステップ
図４６及び図４７は、第１ステップの電位関係を示している。
第１ステップは、非選択のNAND列内の全てのメモリセルのコントロールゲートを、非選択のNAND列に対して読み出しが行われない電位Voffに設定することを目的に行われる。
全てのワード線WL1〜WL14は、Voffに設定される。Voffは、メモリセルのデータ（閾値）に係わらず、非選択のNAND列NAND1, NAND2, NAND4, NAND5に電気伝導経路を発生させないために必要な電位である。
全てのセレクトゲート線SG1〜SG5は、Von-に設定される。Von-は、セレクトトランジスタST11〜ST57の全てをオンさせるために必要な電位である。即ち、α１(=Von- - Voff)は、セレクトトランジスタの閾値を超える値である。Von-は、例えば、Vrefに等しく、Voffは、例えば、マイナス電位である。
第１読み出し/書き込み線RWL1は、共に、Vref (例えば、低電位側電源電位Vss)に設定される。第１及び第２消去線EL1, EL2は、読み出し時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）との間の中点とし、具体的には、Vss (例えば、0V)とする。
以上の電位関係が維持されたとき、全てのNAND列NAND1〜NAND5内の全てのメモリセルのコントロールゲートCG11〜CG57は、それらNAND列NAND1〜NAND5に電気伝導経路が発生しない電位Voffに設定される。
B-2-2. 第２ステップ
図４８及び図４９は、第２ステップの電位関係を示している。
第２ステップでは、選択されたNAND列NAND3内の選択されたメモリセルMC34に対してデータ読み出しを実行する。
選択されたワード線WL7は、Vrefに設定される。また、選択されたワード線WL7が奇数番目のワード線であるため、奇数番目の非選択のワード線WL1, WL3, WL5, WL9, WL11, WL13は、Vreadに設定される。また、偶数番目の非選択のワード線WL2, WL4, WL6, WL8, WL10, WL12, WL14は、Voffに設定される。
Vrefは、選択されたメモリセルMC34のデータ（閾値）に応じて、メモリセルMC34をオン／オフさせ、メモリセルMC34のデータを判別するために必要な電位である。Vreadは、選択されたNAND列NAND3内の非選択のメモリセルのデータ（閾値）に係わらず、その非選択のメモリセルをオンさせるために必要な電位である。
即ち、α１(=Vread - Ron)は、メモリセルの閾値を超える値に設定される。
Voffは、選択されたNAND列NAND3の両隣の２つの非選択のNAND列NAND2, NAND4内の非選択のメモリセルのデータ（閾値）に係わらず、その非選択のメモリセルをオフさせるために必要な電位である。
また、本例では、Vread > Vref > Voffである。
選択されたセレクトゲート線SG3は、Von+に設定され、その両隣の非選択のセレクトゲート線SG2, SG4は、Von-に設定され、残りの非選択のセレクトゲート線SG1, SG5は、Voff+に設定される。
Von+は、セレクトトランジスタST31〜ST37をオンさせるために必要な電位である。即ち、α２(=Von+ - Vread)は、セレクトトランジスタの閾値を超える値に設定される。Von-は、セレクトトランジスタST21〜ST27, ST41〜ST47をオンさせるために必要な電位である。即ち、α３(=Von- - Voff)は、セレクトトランジスタの閾値を超える値に設定される。
Voff+は、セレクトトランジスタST11〜ST17, ST51〜ST57をオフさせるために必要な電位である。本例では、Von+ > Von- > Voff+である。
第１読み出し/書き込み線RWL1は、Ron (例えば、高電位側電源電位Vdd)に設定され、第２読み出し/書き込み線RWL2は、Vref (例えば、低電位側電源電位Vss)に設定される。本例では、Ron > Vrefである。第１及び第２消去線EL1, EL2は、読み出し時に使用しないため、フローティングに設定される。
以上の電位関係が維持されたとき、非選択のNAND列NAND1, NAND5内のメモリセルのコントロールゲートCG11〜CG17, CG51〜CG57は、Voff、かつ、フローティングである。このため、非選択のNAND列NAND1, NAND5には、電気伝導経路が発生しない。
また、選択されたNAND列NAND3の両隣の２つの非選択のNAND列NAND2, NAND4内のメモリセルのコントロールゲートCG21〜CG27, CG41〜CG47は、Voffが印加(apply)され続けている。このため、非選択のNAND列NAND2, NAND4にも、電気伝導経路が発生しない。
さらに、選択されたNAND列NAND3内の非選択のメモリセルのコントロールゲートCG31〜CG33, CG35〜CG37は、そのNAND列NAND3に電気伝導経路を発生させる電位Vreadである。このため、選択されたメモリセルMC34のオン/オフによって、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1への電気伝導経路が形成されるか否かが決定される。
例えば、メモリセルMC34のデータが ”1”（高閾値）のときは、メモリセルMC34は、オフである。このため、例えば、図５０に示すように、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1への電子の電気伝導経路は、メモリセルMC34で遮断される。従って、第１読み出し/書き込み線RWL1の電位は、Ron (=Rout-“1”)を維持する。
また、メモリセルMC34のデータが ”0”（低閾値）のときは、メモリセルMC34は、オンである。このため、例えば、図５１に示すように、選択されたNAND列NAND3には、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1への電子の電気伝導経路が発生する。従って、第１読み出し/書き込み線RWL1の電位は、RonからVref (=Rout-“0”)に変化する。
このように、第１読み出し/書き込み線RWL1の電位変化をセンスアンプによりセンスすれば、メモリセルMC34のデータを判定することができる。
ここで重要な点は、データ読み出し時に、選択されたNAND列NAND3の両隣の非選択のNAND列NAND2, NAND4内のメモリセルのコントロールゲートCG21〜CG27, CG41〜CG47にVoffが印加され続けている、という点にある。
第１基本構造では、選択されたNAND列NAND3の両隣の非選択のNAND列NAND2, NAND4内のメモリセルのコントロールゲートCG21〜CG27, CG41〜CG47は、フローティングであるため、容量カップリングによりVoffからそれよりも大きな電位に上昇し、選択されたNAND列NAND3に対する読み出しに悪影響を与える可能性がある。
これに対し、第２基本構造では、図５２に示すように、選択されたNAND列NAND3の両隣の非選択のNAND列NAND2, NAND4内のメモリセルのコントロールゲートCG21〜CG27, CG41〜CG47は、Voffに固定される。このため、非選択のNAND列NAND2, NAND4は、選択されたNAND列NAND3に対する読み出しに悪影響を与えることがない。
C. 消去動作(Erase operation)
消去とは、書き込み状態から初期状態（消去状態）に戻すことである。消去動作は、例えば、全てのNAND列に対して同時に行う（チップ消去／ブロック消去）。
本例では、全てのNAND列NAND1〜NAND5内のメモリセルに対してデータ消去(data erasing)を行う例について説明する。
以下の第１例は、第１基本構造（図１〜図４）に係わるメモリセルアレイの基本消去動作(basic erase operation)であり、以下の第２例は、第２基本構造（図５〜図９）に係わるメモリセルアレイの基本消去動作である。
C-1. 第１例
図５３及び図５４は、消去時の電位関係の第１例を示している。
全てのワード線WL1〜WL7は、Vera（例えば、マイナス電位）に設定され、全てのセレクトゲート線SG1〜SG5は、Von-（例えば、Vref）に設定される。
第１消去線EL1は、Eon1 (例えば、Vref)に設定され、第２消去線EL2は、Eon2 (例えば、-Vdd）に設定される。Vddは、高電位側電源電位である。
本例では、第１及び第２消去線EL1, EL2の間に電位差を発生させ、全てのNAND列NAND1〜NAND5にホール（正孔）を流すために、例えば、Eon1 > Eon2に設定される。
第１及び第２読み出し/書き込み線RWL1, RWL2は、消去時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、Vss (例えば、0V)とする。
α１(= Von- - Vera)は、セレクトトランジスタST11〜ST57をオンさせるために必要な電位である。
α２は、Eon2 - Veraであり、全てのNAND列NAND1〜NAND5内のメモリセルの閾値を変動させるために必要な電位を超える値である。例えば、データ記録層が電荷蓄積層のとき、α２は、全てのメモリセルのデータ記録層内にホールを注入するために十分な大きさとする。
以上の電位関係が維持されたとき、例えば、図５５に示すように、全てのNAND列NAND1〜NAND5では、電気伝導経路が発生し、ホール (h+)は、第１消去線EL1から第２消去線EL2に向かって流れる。また、全てのメモリセルにおいては、コントロールゲートCG11〜CG57とチャネルとの間にα２（= Eon2 - Vera）が印加されるため、ホール (h+)は、例えば、図５６に示すように、全てのメモリセルMC11〜MC57のデータ記録層（電荷蓄積層）13b内に注入される。
従って、全てのメモリセルに対してデータ消去が実行される。
C-2. 第２例
図５７及び図５８は、消去時の電位関係の第２例を示している。
全てのワード線WL1〜WL14は、Vera（例えば、マイナス電位）に設定され、全てのセレクトゲート線SG1〜SG5は、Von-（例えば、Vref）に設定される。
第１消去線EL1は、Eon1 (例えば、Vref)に設定され、第２消去線EL2は、Eon2 (例えば、-Vdd）に設定される。Vddは、高電位側電源電位である。
本例では、第１及び第２消去線EL1, EL2の間に電位差を発生させ、全てのNAND列NAND1〜NAND5にホール（正孔）を流すために、例えば、Eon1 > Eon2に設定される。
第１及び第２読み出し/書き込み線RWL1, RWL2は、消去時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、Vss (例えば、0V)とする。
α１(= Von- - Vera)は、セレクトトランジスタST11〜ST57をオンさせるために必要な電位である。
α２は、Eon2 - Veraであり、全てのNAND列NAND1〜NAND5内のメモリセルの閾値を変動させるために必要な電位を超える値である。例えば、データ記録層が電荷蓄積層のとき、α２は、全てのメモリセルのデータ記録層内にホールを注入するために十分な大きさとする。
以上の電位関係が維持されたとき、例えば、図５９に示すように、全てのNAND列NAND1〜NAND5では、電気伝導経路が発生し、ホール (h+)は、第１消去線EL1から第２消去線EL2に向かって流れる。また、全てのメモリセルにおいては、コントロールゲートCG11〜CG57とチャネルとの間にα２（= Eon2 - Vera）が印加されるため、ホール (h+)は、例えば、図５６に示すように、全てのメモリセルMC11〜MC57のデータ記録層（電荷蓄積層）13b内に注入される。
従って、全てのメモリセルに対してデータ消去が実行される。
(5) まとめ
以上、本開示によれば、新たなアーキテクチャーコンセプトに基づくメモリセルアレイと、そのメモリセルアレイを動作させるための基本動作とにより、大容量不揮発性半導体メモリを実現することができる。
また、以下に説明するメモリセルアレイのブロック化による動作速度の向上や、メモリセルアレイの三次元化によるさらなる大容量化なども可能である。
２． メモリセルアレイのブロック化
メモリセルアレイのブロック化は、動作速度の向上などに有効である。
ここでは、メモリセルアレイを複数のブロックから構成し、１つのブロックを第１基本構造（図１〜図４）又は第２基本構造（図５〜図９）を有するメモリセルアレイから構成する例について説明する。
本例では、簡単のため、メモリセルアレイは、９つのブロックから構成されるものとするが、当然、これに限られるものではない。ブロックの数は、２つ以上であればよい。また、ワード線の数及びセレクトゲート線の数についても、以下の例に限定されるものではない。それらの数も、２本以上であればよい。
(1) 第１基本構造に基づくレイアウト
第１基本構造に基づくレイアウトの例と動作について順次説明する。
A. 第１例
図６０は、第１基本構造に基づくレイアウトの第１例を示している。
複数のブロックBK1〜BK9の各々は、第１基本構造（図１〜図４）を有する。複数のセレクトゲート線SG1〜SG5は、メモリセルアレイ上を第１方向に延び、複数のワード線WL1〜WL7は、メモリセルアレイ上を第２方向に延びる。
複数のセレクトゲート線SG1〜SG5は、第１方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK2, BK3に共有される。複数のワード線WL1〜WL7は、第２方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK4, BK7に共有される。
読み出し/書き込み線RWL11, RWL12は、第１基本構造（図１〜図４）における読み出し/書き込み線RWL1に相当する。読み出し/書き込み線RWL21, RWL22は、第１基本構造（図１〜図４）における読み出し/書き込み線RWL2に相当する。
読み出し/書き込み線RWL11, RWL12, RWL21, RWL22は、第２方向に並ぶ複数のN+型拡散層14に共有される。２つのブロック、例えば、ブロックBK1, BK2の間には、１つのN+型拡散層14が配置される。即ち、複数のN+型拡散層14の各々は、その両隣に配置される２つのブロックに共有される。
消去線EL11, EL12は、第１基本構造（図１〜図４）における消去線EL1に相当する。消去線EL21, EL22は、第１基本構造（図１〜図４）における消去線EL2に相当する。
消去線EL11, EL12, EL21, EL22は、第１方向に並ぶ複数のP+型拡散層15に共有される。２つのブロック、例えば、ブロックBK1, BK4の間には、１つのP+型拡散層15が配置される。即ち、複数のP+型拡散層15の各々は、その両隣に配置される２つのブロックに共有される。
第１例のレイアウトによれば、メモリセルアレイのブロック化により、動作速度の向上などのメモリ性能の向上を実現できる。
B. 第２例
図６１は、第１基本構造に基づくレイアウトの第２例を示している。
第２例は、第１例に比べて、メモリセルアレイ内に、読み出し/書き込みブロックセレクト線BSL1a, BSL1b, BSL2a, BSL2b, BSL3a, BSL3bを新たに設けた点に特徴を有する。
複数のブロックBK1〜BK9の各々は、第１基本構造（図１〜図４）を有する。複数のセレクトゲート線SG1〜SG5は、メモリセルアレイ上を第１方向に延び、複数のワード線WL1〜WL5は、メモリセルアレイ上を第２方向に延びる。
複数のセレクトゲート線SG1〜SG5は、第１方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK2, BK3に共有される。複数のワード線WL1〜WL5は、第２方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK4, BK7に共有される。
読み出し/書き込みブロックセレクト線BSL1a, BSL1b, BSL2a, BSL2b, BSL3a, BSL3bは、複数のワード線WL1〜WL5の第１方向の両端に配置される。読み出し/書き込みブロックセレクト線BSL1a, BSL1b, BSL2a, BSL2b, BSL3a, BSL3bも、複数のワード線WL1〜WL5と同様に、第２方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK4, BK7に共有される。
読み出し/書き込みブロックセレクト線BSL1a, BSL1b, BSL2a, BSL2b, BSL3a, BSL3bは、読み出し/書き込み時に、読み出し/書き込みの対象となる１つ以上のブロックを選択するために使用される。
読み出し/書き込み線RWL11, RWL12は、第１基本構造（図１〜図４）における読み出し/書き込み線RWL1に相当する。読み出し/書き込み線RWL21, RWL22は、第１基本構造（図１〜図４）における読み出し/書き込み線RWL2に相当する。
読み出し/書き込み線RWL11, RWL12, RWL21, RWL22は、第２方向に並ぶ複数のN+型拡散層14に共有される。２つのブロック、例えば、ブロックBK1, BK2の間には、１つのN+型拡散層14が配置される。即ち、複数のN+型拡散層14の各々は、その両隣に配置される２つのブロックに共有される。
消去線EL11, EL12は、第１基本構造（図１〜図４）における消去線EL1に相当する。消去線EL21, EL22は、第１基本構造（図１〜図４）における消去線EL2に相当する。
消去線EL11, EL12, EL21, EL22は、第１方向に並ぶ複数のP+型拡散層15に共有される。２つのブロック、例えば、ブロックBK1, BK4の間には、１つのP+型拡散層15が配置される。即ち、複数のP+型拡散層15の各々は、その両隣に配置される２つのブロックに共有される。
第２例のレイアウトでも、第１例と同様に、メモリセルアレイのブロック化により、動作速度の向上などのメモリ性能の向上を実現できる。
C. 第３例
図６２は、第１基本構造に基づくレイアウトの第３例を示している。
第３例は、第１例に比べて、メモリセルアレイ内に、消去ブロックセレクト線EBS1, EBS2, EBS3を新たに設けた点に特徴を有する。
複数のブロックBK1〜BK9の各々は、第１基本構造（図１〜図４）を有する。複数のセレクトゲート線SG1〜SG3は、メモリセルアレイ上を第１方向に延び、複数のワード線WL1〜WL7は、メモリセルアレイ上を第２方向に延びる。
複数のセレクトゲート線SG1〜SG3は、第１方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK2, BK3に共有される。複数のワード線WL1〜WL7は、第２方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK4, BK7に共有される。
消去ブロックセレクト線EBS1, EBS2, EBS3は、複数のセレクトゲート線SG1〜SG3の第２方向の両端に配置される。消去ブロックセレクト線EBS1, EBS2, EBS3も、複数のセレクトゲート線SG1〜SG3と同様に、第１方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK2, BK3に共有される。
消去ブロックセレクト線EBS1, EBS2, EBS3は、消去時に、消去の対象となる１つ以上のブロックを選択するために使用される。
読み出し/書き込み線RWL11, RWL12は、第１基本構造（図１〜図４）における読み出し/書き込み線RWL1に相当する。読み出し/書き込み線RWL21, RWL22は、第１基本構造（図１〜図４）における読み出し/書き込み線RWL2に相当する。
読み出し/書き込み線RWL11, RWL12, RWL21, RWL22は、第２方向に並ぶ複数のN+型拡散層14に共有される。２つのブロック、例えば、ブロックBK1, BK2の間には、１つのN+型拡散層14が配置される。即ち、複数のN+型拡散層14の各々は、その両隣に配置される２つのブロックに共有される。
消去線EL11, EL12は、第１基本構造（図１〜図４）における消去線EL1に相当する。消去線EL21, EL22は、第１基本構造（図１〜図４）における消去線EL2に相当する。
消去線EL11, EL12, EL21, EL22は、第１方向に並ぶ複数のP+型拡散層15に共有される。２つのブロック、例えば、ブロックBK1, BK4の間には、１つのP+型拡散層15が配置される。即ち、複数のP+型拡散層15の各々は、その両隣に配置される２つのブロックに共有される。
第３例のレイアウトでも、第１例と同様に、メモリセルアレイのブロック化により、動作速度の向上などのメモリ性能の向上を実現できる。
D. 第４例
図６３は、第１基本構造に基づくレイアウトの第４例を示している。
第４例は、第２例と第３例の組み合わせ、即ち、メモリセルアレイ内に、読み出し/書き込みブロックセレクト線BSL1a, BSL1b, BSL2a, BSL2b, BSL3a, BSL3b及び消去ブロックセレクト線EBS1, EBS2, EBS3を設けた点に特徴を有する。
複数のブロックBK1〜BK9の各々は、第１基本構造（図１〜図４）を有する。複数のセレクトゲート線SG1〜SG3は、メモリセルアレイ上を第１方向に延び、複数のワード線WL1〜WL5は、メモリセルアレイ上を第２方向に延びる。
複数のセレクトゲート線SG1〜SG3は、第１方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK2, BK3に共有される。複数のワード線WL1〜WL5は、第２方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK4, BK7に共有される。
読み出し/書き込みブロックセレクト線BSL1a, BSL1b, BSL2a, BSL2b, BSL3a, BSL3bは、複数のワード線WL1〜WL5の第１方向の両端に配置される。読み出し/書き込みブロックセレクト線BSL1a, BSL1b, BSL2a, BSL2b, BSL3a, BSL3bも、複数のワード線WL1〜WL5と同様に、第２方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK4, BK7に共有される。
読み出し/書き込みブロックセレクト線BSL1a, BSL1b, BSL2a, BSL2b, BSL3a, BSL3bは、読み出し/書き込み時に、読み出し/書き込みの対象となる１つ以上のブロックを選択するために使用される。
消去ブロックセレクト線EBS1, EBS2, EBS3は、複数のセレクトゲート線SG1〜SG3の第２方向の両端に配置される。消去ブロックセレクト線EBS1, EBS2, EBS3も、複数のセレクトゲート線SG1〜SG3と同様に、第１方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK2, BK3に共有される。
消去ブロックセレクト線EBS1, EBS2, EBS3は、消去時に、消去の対象となる１つ以上のブロックを選択するために使用される。
読み出し/書き込み線RWL11, RWL12は、第１基本構造（図１〜図４）における読み出し/書き込み線RWL1に相当する。読み出し/書き込み線RWL21, RWL22は、第１基本構造（図１〜図４）における読み出し/書き込み線RWL2に相当する。
読み出し/書き込み線RWL11, RWL12, RWL21, RWL22は、第２方向に並ぶ複数のN+型拡散層14に共有される。２つのブロック、例えば、ブロックBK1, BK2の間には、１つのN+型拡散層14が配置される。即ち、複数のN+型拡散層14の各々は、その両隣に配置される２つのブロックに共有される。
消去線EL11, EL12は、第１基本構造（図１〜図４）における消去線EL1に相当する。消去線EL21, EL22は、第１基本構造（図１〜図４）における消去線EL2に相当する。
消去線EL11, EL12, EL21, EL22は、第１方向に並ぶ複数のP+型拡散層15に共有される。２つのブロック、例えば、ブロックBK1, BK4の間には、１つのP+型拡散層15が配置される。即ち、複数のP+型拡散層15の各々は、その両隣に配置される２つのブロックに共有される。
第４例のレイアウトでも、第１例と同様に、メモリセルアレイのブロック化により、動作速度の向上などのメモリ性能の向上を実現できる。
E. 書き込み動作
書き込み時の電位関係について、第４例を用いて説明する。
まず、第１基本構造（図１〜図４）を第４例に適用したときのメモリセルアレイの構造について説明する。
図６４は、メモリセルアレイの構造を示している。
同図は、図６３のブロックBK1に対応する。尚、図６３の残りのブロックBK2〜BK9もブロックBK1と同じ構造を有する。
この構造の特徴は、メモリセルのレイアウトにある。
メモリセルMC11〜MC35（コントロールゲートCG11〜CG35）は、複数のワード線WL1〜WL5と複数のセレクトゲート線SG1〜SG3の交差部に配置される。同様に、セレクトトランジスタST11〜ST35も、複数のワード線WL1〜WL5と複数のセレクトゲート線SG1〜SG3の交差部に配置される。
従って、メモリセルアレイは、3×5のアレイサイズを有する。
また、本例では、メモリセルアレイ内に新たに第１及び第２セレクトトランジスタSGTが配置される。
第１セレクトトランジスタSGT（セレクトゲートGa, Gb）は、コンベンショナルなNANDフラッシュメモリのNAND列に接続されるセレクトトランジスタに対応する。第１セレクトトランジスタSGTは、NAND列NAND1, NAND2, NAND3の第１方向の両端、即ち、読み出し/書き込みブロックセレクト線BSL1a, BSL1bと複数のセレクトゲート線SG1〜SG3との交差部に配置される。
セレクトゲートGa, Gbと読み出し/書き込みブロックセレクト線BSL1a, BSL1bとの間には、セレクトトランジスタSa, Sbが接続される。
第２セレクトトランジスタSGT（セレクトゲートGc, Gd）は、コンベンショナルなNANDフラッシュメモリには存在しない。第２セレクトトランジスタSGTは、NAND列NAND1, NAND2, NAND3の第２方向の両端、即ち、消去ブロックセレクト線EBS1と複数のワード線WL1〜WL5との交差部に配置される。
セレクトゲートGc, Gdと複数のワード線WL1〜WL5との間には、セレクトトランジスタSc, Sdが接続される。
読み出し/書き込み線RWL1, RWL2は、N+型拡散層14に接続され、消去線EL1, EL2は、P+型拡散層15に接続される。N+型拡散層14とP+型拡散層15は、素子分離絶縁層16により互いに絶縁される。
この構造において、NAND列NAND2内のメモリセルM23に対してデータ書き込みを行う例について説明する。
E-1. 第１例
図６５及び図６６は、書き込み時の電位関係の第１例を示している。
ブロックBK1が書き込みの対象となるとき、読み出し/書き込みブロックセレクト線BSL1a, BSL1bは、Vonに設定される。Vonは、NAND列の両端にある第１セレクトトランジスタSGTをオンさせるために必要な電位であり、例えば、Vpassに等しくする。
ブロックBK1が書き込みの対象とならないとき、読み出し/書き込みブロックセレクト線BSL1a, BSL1bは、Voffに設定される。Voffは、NAND列の両端にある第１セレクトトランジスタSGTをオフさせるために必要な電位であり、例えば、マイナス電位である。
選択されたワード線WL3は、Vpgmに設定され、非選択のワード線WL1, WL2, WL4, WL5は、Vpassに設定される。Vpassは、メモリセルのデータ（閾値）に係わらず、選択されたNAND列NAND3に電気伝導経路を発生させるために必要な電位であり、Vpgmは、書き込みに必要な電位である。本例では、Vpgm > Vpassである。
選択されたセレクトゲート線SG2は、Von+に設定され、非選択のセレクトゲート線SG1, SG3は、Voff+に設定される。Von+は、セレクトトランジスタをオンさせるために必要な電位であり、Voff+は、セレクトトランジスタをオフさせるために必要な電位である。本例では、Von+ > Voff+である。
消去ブロックセレクト線EBS1は、Voff+に設定される。
第１読み出し/書き込み線RWL1は、Won (例えば、高電位側電源電位Vdd)に設定され、第２読み出し/書き込み線RWL2は、Vref (例えば、低電位側電源電位Vss)に設定される。第１及び第２読み出し/書き込み線RWL1, RWL2の間に電位差を発生させ、選択されたNAND列NAND2に電流（電子）を流すために、例えば、Won > Vrefに設定される。
第１及び第２消去線EL1, EL2は、書き込み時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）との間の中点とし、具体的には、Vss (例えば、0V)とする。
ブロックBK1が書き込みの対象となるとき、例えば、図６７に示すように、選択されたNAND列NAND2では、電気伝導経路が発生し、電子(e-)は、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1に向かって流れる。また、選択されたメモリセルMC23においては、コントロールゲートCG23とチャネルとの間にVpgm - Wonが印加されるため、電子は、選択されたメモリセルMC23のデータ記録層（電荷蓄積層）内に注入される。
従って、選択されたメモリセルMC23に対してデータ書き込みが実行される。
E-2. 第２例
図６８及び図６９は、書き込み時の電位関係の第２例を示している。
ブロックBK1が書き込みの対象となるとき、読み出し/書き込みブロックセレクト線BSL1a, BSL1bは、Vonに設定される。Vonは、NAND列の両端にある第１セレクトトランジスタSGTをオンさせるために必要な電位であり、例えば、Vpassに等しくする。
ブロックBK1が書き込みの対象とならないとき、読み出し/書き込みブロックセレクト線BSL1a, BSL1bは、Voffに設定される。Voffは、NAND列の両端にある第１セレクトトランジスタSGTをオフさせるために必要な電位であり、例えば、マイナス電位である。
選択されたワード線WL3は、Vpgmに設定され、ワード線WL3よりも左側の非選択のワード線WL1, WL2は、Voffに設定され、ワード線WL3よりも右側の非選択のワード線WL4, WL5は、Vpassに設定される。
Vpassは、メモリセルのデータ（閾値）に係わらず、メモリセルをオンさせ、選択されたNAND列NAND2に電気伝導経路を発生させるために必要な電位である。Vpgmは、書き込みに必要な電位である。本例では、Vpgm > Vpass > Voffである。
選択されたセレクトゲート線SG2は、Von+に設定され、非選択のセレクトゲート線SG1, SG3は、Voff+に設定される。Von+は、セレクトトランジスタをオンさせるために必要な電位であり、Voff+は、セレクトトランジスタをオフさせるために必要な電位である。本例では、Von+ > Voff+である。
消去ブロックセレクト線EBS1は、Voff+に設定される。
第１読み出し/書き込み線RWL1は、フローティングに設定され、第２読み出し/書き込み線RWL2は、Vref (例えば、低電位側電源電位Vss)に設定される。第１及び第２消去線EL1, EL2は、書き込み時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）との間の中点とし、具体的には、Vss (例えば、0V)とする。
ブロックBK1が書き込みの対象となるとき、例えば、図７０に示すように、選択されたNAND列NAND2では、電気伝導経路が発生し、電子(e-)は、第２読み出し/書き込み線RWL2から選択されたメモリセルMC23に向かって流れる。また、選択されたメモリセルMC23においては、コントロールゲートCG23とチャネルとの間にVpgm - Vrefが印加されるため、電子は、選択されたメモリセルMC23のデータ記録層（電荷蓄積層）内に注入される。
従って、選択されたメモリセルMC23に対してデータ書き込みが実行される。
E-3. 第３例
図７１及び図７２は、書き込み時の電位関係の第３例を示している。
ブロックBK1が書き込みの対象となるとき、読み出し/書き込みブロックセレクト線BSL1a, BSL1bは、Vonに設定される。Vonは、NAND列の両端にある第１セレクトトランジスタSGTをオンさせるために必要な電位であり、例えば、Vpassに等しくする。
ブロックBK1が書き込みの対象とならないとき、読み出し/書き込みブロックセレクト線BSL1a, BSL1bは、Voffに設定される。Voffは、NAND列の両端にある第１セレクトトランジスタSGTをオフさせるために必要な電位であり、例えば、マイナス電位である。
選択されたワード線WL3は、Vpgmに設定され、ワード線WL3よりも左側の非選択のワード線WL1, WL2は、Voffに設定され、ワード線WL3よりも右側の非選択のワード線WL4, WL5は、Vpassに設定される。
Vpassは、メモリセルのデータ（閾値）に係わらず、メモリセルをオンさせ、選択されたNAND列NAND2に電気伝導経路を発生させるために必要な電位である。Vpgmは、書き込みに必要な電位である。本例では、Vpgm > Vpass > Voffである。
選択されたセレクトゲート線SG2及びその両隣の非選択のセレクトゲート線SG1, SG3は、Von+に設定され、残りの非選択のセレクトゲート線は、Voff+に設定される。Von+は、セレクトトランジスタをオンさせるために必要な電位であり、Voff+は、セレクトトランジスタをオフさせるために必要な電位である。本例では、Von+ > Voff+である。
消去ブロックセレクト線EBS1は、Voff+に設定される。
第１読み出し/書き込み線RWL1は、フローティングに設定され、第２読み出し/書き込み線RWL2は、Vref (例えば、低電位側電源電位Vss)に設定される。第１及び第２消去線EL1, EL2は、書き込み時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）との間の中点とし、具体的には、Vss (例えば、0V)とする。
ブロックBK1が書き込みの対象となるとき、例えば、図７３に示すように、選択されたNAND列NAND2とその両隣の非選択のNAND列NAND1, NAND3では、電気伝導経路が発生し、電子(e-)は、第２読み出し/書き込み線RWL2から選択されたメモリセルMC23に向かって流れる。また、選択されたメモリセルMC23においては、コントロールゲートCG23とチャネルとの間にVpgm - Vrefが印加されるため、電子は、選択されたメモリセルMC23のデータ記録層（電荷蓄積層）内に注入される。
従って、選択されたメモリセルMC23に対してデータ書き込みが実行される。
F. 読み出し動作
図６４の構造において、NAND列NAND2内のメモリセルM23に対してデータ読み出しを行う例について説明する。
図７４乃至図７９は、第１基本構造に係わるメモリセルアレイの読み出し動作を示している。読み出し動作は、以下の第１及び第２ステップにより実行される。
F-1. 第１ステップ
図７４及び図７５は、第１ステップの電位関係を示している。
第１ステップは、非選択のNAND列内の全てのメモリセルのコントロールゲートを、非選択のNAND列に対して読み出しが行われない電位Voffに設定することを目的に行われる。
全てのワード線WL1〜WL5及び読み出し/書き込みブロックセレクト線BSL1a, BSL1bは、Voffに設定される。Voffは、メモリセルのデータ（閾値）に係わらず、NAND列に電気伝導経路を発生させないために必要な電位である。
全てのセレクトゲート線SG1〜SG3及び消去ブロックセレクト線EBS1は、Von-に設定される。Von-は、セレクトトランジスタの全てをオンさせるために必要な電位である。Von-は、例えば、Vrefに等しく、Voffは、例えば、マイナス電位である。
第１読み出し/書き込み線RWL1は、共に、Vref (例えば、低電位側電源電位Vss)に設定される。第１及び第２消去線EL1, EL2は、読み出し時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）との間の中点とし、具体的には、Vss (例えば、0V)とする。
以上の電位関係が維持されたとき、全てのNAND列NAND1〜NAND3内の全てのメモリセルのコントロールゲートCG11〜CG35は、それらNAND列NAND1〜NAND3に電気伝導経路が発生しない電位Voffに設定される。
F-2. 第２ステップ
図７６及び図７７は、第２ステップの電位関係を示している。
第２ステップでは、選択されたNAND列NAND2内の選択されたメモリセルMC23に対してデータ読み出しを実行する。
ブロックBK1が読み出しの対象となるとき、読み出し/書き込みブロックセレクト線BSL1a, BSL1bは、Von（=Vread）に設定される。Vonは、NAND列の両端にある第１セレクトトランジスタSGTをオンさせるために必要な電位である。
ブロックBK1が読み出しの対象とならないとき、読み出し/書き込みブロックセレクト線BSL1a, BSL1bは、Voffに設定される。Voffは、NAND列の両端にある第１セレクトトランジスタSGTをオフさせるために必要な電位であり、例えば、マイナス電位である。
選択されたワード線WL3は、Vrefに設定され、非選択のワード線WL1, WL2, WL4, WL5は、Vreadに設定される。
Vrefは、選択されたメモリセルMC23のデータ（閾値）に応じて、メモリセルMC23をオン／オフさせ、メモリセルMC23のデータを判別するために必要な電位である。Vreadは、選択されたNAND列NAND2内の非選択のメモリセルのデータ（閾値）に係わらず、その非選択のメモリセルをオンさせるために必要な電位である。
選択されたセレクトゲート線SG2は、Von+に設定され、残りの非選択のセレクトゲート線SG1, SG3は、Voff+に設定される。
Von+は、セレクトトランジスタST21〜ST25をオンさせるために必要な電位である。Voff+は、セレクトトランジスタST11〜ST15, ST31〜ST35をオフさせるために必要な電位である。本例では、Von+ > Voff+である。
第１読み出し/書き込み線RWL1は、Ron (例えば、高電位側電源電位Vdd)に設定され、第２読み出し/書き込み線RWL2は、Vref (例えば、低電位側電源電位Vss)に設定される。本例では、Ron > Vrefである。第１及び第２消去線EL1, EL2は、読み出し時に使用しないため、フローティングに設定される。
ブロックBK1が読み出しの対象となるとき、非選択のNAND列NAND1, NAND3内のメモリセルのコントロールゲートCG11〜CG15, CG31〜CG35は、Voff、かつ、フローティングである。このため、非選択のNAND列NAND1, NAND3には、電気伝導経路が発生しない。
また、選択されたNAND列NAND2内の非選択のメモリセルのコントロールゲートCG21, CG22, CG24, CG25は、そのNAND列NAND2に電気伝導経路を発生させる電位Vreadである。このため、選択されたメモリセルMC23のオン/オフによって、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1への電気伝導経路が形成されるか否かが決定される。
例えば、メモリセルMC23のデータが ”1”（高閾値）のときは、メモリセルMC23は、オフである。このため、例えば、図７８に示すように、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1への電子の電気伝導経路は、メモリセルMC23で遮断される。従って、第１読み出し/書き込み線RWL1の電位は、Ron (=Rout-“1”)を維持する。
また、メモリセルMC23のデータが ”0”（低閾値）のときは、メモリセルMC23は、オンである。このため、例えば、図７９に示すように、選択されたNAND列NAND2には、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1への電子の電気伝導経路が発生する。従って、第１読み出し/書き込み線RWL1の電位は、RonからVref (=Rout-“0”)に変化する。
このように、第１読み出し/書き込み線RWL1の電位変化をセンスアンプによりセンスすれば、メモリセルMC23のデータを判定することができる。
G. 消去動作
図６４の構造において、全てのNAND列NAND1〜NAND3内のメモリセルに対してデータ消去を行う例について説明する。
図８０及び図８１は、消去時の電位関係を示している。
ブロックBK1が消去の対象となるとき、消去ブロックセレクト線EBS1は、Von-に設定される。Von-は、メモリセルMC11〜MC35の第２方向の両端にある第２セレクトトランジスタSGTをオンさせるために必要な電位である。
ブロックBK1が消去の対象とならないとき、消去ブロックセレクト線EBS1は、Voff-に設定される。Voff-は、メモリセルMC11〜MC35の第２方向の両端にある第２セレクトトランジスタSGTをオフさせるために必要な電位であり、例えば、Veraに等しい。
全てのワード線WL1〜WL5は、Vera（例えば、マイナス電位）に設定され、全てのセレクトゲート線SG1〜SG3は、Von-（例えば、Vref）に設定される。
読み出し/書き込みブロックセレクト線BSL1a, BSL1bは、Voffに設定される。
第１消去線EL1は、Eon1 (例えば、Vref)に設定され、第２消去線EL2は、Eon2 (例えば、-Vdd）に設定される。Vddは、高電位側電源電位である。
本例では、第１及び第２消去線EL1, EL2の間に電位差を発生させ、全てのNAND列NAND1〜NAND3にホール（正孔）を流すために、例えば、Eon1 > Eon2に設定される。
第１及び第２読み出し/書き込み線RWL1, RWL2は、消去時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、Vss (例えば、0V)とする。
以上の電位関係が維持されたとき、例えば、図８２に示すように、全てのNAND列NAND1〜NAND3では、電気伝導経路が発生し、ホール (h+)は、第１消去線EL1から第２消去線EL2に向かって流れる。また、全てのメモリセルにおいては、コントロールゲートCG11〜CG35とチャネルとの間にEon2 - Veraが印加されるため、ホール (h+)は、全てのメモリセルMC11〜MC35のデータ記録層（電荷蓄積層）内に注入される。
従って、全てのメモリセルに対してデータ消去が実行される。
(2) 第２基本構造に基づくレイアウト
第２基本構造に基づくレイアウトの例と動作について順次説明する。
A. 第１例
図８３は、第２基本構造に基づくレイアウトの第１例を示している。
複数のブロックBK1〜BK9の各々は、第２基本構造（図５〜図９）を有する。複数のセレクトゲート線SG1〜SG5は、メモリセルアレイ上を第１方向に延び、複数のワード線WL1〜WL14は、メモリセルアレイ上を第２方向に延びる。
複数のセレクトゲート線SG1〜SG5は、第１方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK2, BK3に共有される。複数のワード線WL1〜WL14は、第２方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK4, BK7に共有される。
読み出し/書き込み線RWL11, RWL12は、第２基本構造（図５〜図９）における読み出し/書き込み線RWL1に相当する。読み出し/書き込み線RWL21, RWL22は、第２基本構造（図５〜図９）における読み出し/書き込み線RWL2に相当する。
読み出し/書き込み線RWL11, RWL12, RWL21, RWL22は、第２方向に並ぶ複数のN+型拡散層14に共有される。２つのブロック、例えば、ブロックBK1, BK2の間には、１つのN+型拡散層14が配置される。即ち、複数のN+型拡散層14の各々は、その両隣に配置される２つのブロックに共有される。
消去線EL11, EL12は、第２基本構造（図５〜図９）における消去線EL1に相当する。消去線EL21, EL22は、第２基本構造（図５〜図９）における消去線EL2に相当する。
消去線EL11, EL12, EL21, EL22は、第１方向に並ぶ複数のP+型拡散層15に共有される。２つのブロック、例えば、ブロックBK1, BK4の間には、１つのP+型拡散層15が配置される。即ち、複数のP+型拡散層15の各々は、その両隣に配置される２つのブロックに共有される。
第１例のレイアウトによれば、メモリセルアレイのブロック化により、動作速度の向上などのメモリ性能の向上を実現できる。
B. 第２例
図８４は、第２基本構造に基づくレイアウトの第２例を示している。
第２例は、第１例に比べて、メモリセルアレイ内に、読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1b, BSL-odd2a, BSL-odd2b, BSL-odd3a, BSL-odd3b, BSL-even1a, BSL-even1b, BSL-even2a, BSL-even2b, BSL-even3a, BSL-even3bを新たに設けた点に特徴を有する。
複数のブロックBK1〜BK9の各々は、第２基本構造（図５〜図９）を有する。複数のセレクトゲート線SG1〜SG5は、メモリセルアレイ上を第１方向に延び、複数のワード線WL1〜WL10は、メモリセルアレイ上を第２方向に延びる。
複数のセレクトゲート線SG1〜SG5は、第１方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK2, BK3に共有される。複数のワード線WL1〜WL10は、第２方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK4, BK7に共有される。
読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1b, BSL-odd2a, BSL-odd2b, BSL-odd3a, BSL-odd3b, BSL-even1a, BSL-even1b, BSL-even2a, BSL-even2b, BSL-even3a, BSL-even3bは、複数のワード線WL1〜WL10の第１方向の両端に配置される。読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1b, BSL-odd2a, BSL-odd2b, BSL-odd3a, BSL-odd3b, BSL-even1a, BSL-even1b, BSL-even2a, BSL-even2b, BSL-even3a, BSL-even3bも、複数のワード線WL1〜WL10と同様に、第２方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK4, BK7に共有される。
読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1b, BSL-odd2a, BSL-odd2b, BSL-odd3a, BSL-odd3b, BSL-even1a, BSL-even1b, BSL-even2a, BSL-even2b, BSL-even3a, BSL-even3bは、読み出し/書き込み時に、読み出し/書き込みの対象となる１つ以上のブロックを選択するために使用される。
読み出し/書き込み線RWL11, RWL12は、第２基本構造（図５〜図９）における読み出し/書き込み線RWL1に相当する。読み出し/書き込み線RWL21, RWL22は、第２基本構造（図５〜図９）における読み出し/書き込み線RWL2に相当する。
読み出し/書き込み線RWL11, RWL12, RWL21, RWL22は、第２方向に並ぶ複数のN+型拡散層14に共有される。２つのブロック、例えば、ブロックBK1, BK2の間には、１つのN+型拡散層14が配置される。即ち、複数のN+型拡散層14の各々は、その両隣に配置される２つのブロックに共有される。
消去線EL11, EL12は、第２基本構造（図５〜図９）における消去線EL1に相当する。消去線EL21, EL22は、第２基本構造（図５〜図９）における消去線EL2に相当する。
消去線EL11, EL12, EL21, EL22は、第１方向に並ぶ複数のP+型拡散層15に共有される。２つのブロック、例えば、ブロックBK1, BK4の間には、１つのP+型拡散層15が配置される。即ち、複数のP+型拡散層15の各々は、その両隣に配置される２つのブロックに共有される。
第２例のレイアウトでも、第１例と同様に、メモリセルアレイのブロック化により、動作速度の向上などのメモリ性能の向上を実現できる。
C. 第３例
図８５は、第２基本構造に基づくレイアウトの第３例を示している。
第３例は、第１例に比べて、メモリセルアレイ内に、消去ブロックセレクト線EBS1, EBS2, EBS3を新たに設けた点に特徴を有する。
複数のブロックBK1〜BK9の各々は、第２基本構造（図５〜図９）を有する。複数のセレクトゲート線SG1〜SG3は、メモリセルアレイ上を第１方向に延び、複数のワード線WL1〜WL14は、メモリセルアレイ上を第２方向に延びる。
複数のセレクトゲート線SG1〜SG3は、第１方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK2, BK3に共有される。複数のワード線WL1〜WL14は、第２方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK4, BK7に共有される。
消去ブロックセレクト線EBS1, EBS2, EBS3は、複数のセレクトゲート線SG1〜SG3の第２方向の両端に配置される。消去ブロックセレクト線EBS1, EBS2, EBS3も、複数のセレクトゲート線SG1〜SG3と同様に、第１方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK2, BK3に共有される。
消去ブロックセレクト線EBS1, EBS2, EBS3は、消去時に、消去の対象となる１つ以上のブロックを選択するために使用される。
読み出し/書き込み線RWL11, RWL12は、第２基本構造（図５〜図９）における読み出し/書き込み線RWL1に相当する。読み出し/書き込み線RWL21, RWL22は、第２基本構造（図５〜図９）における読み出し/書き込み線RWL2に相当する。
読み出し/書き込み線RWL11, RWL12, RWL21, RWL22は、第２方向に並ぶ複数のN+型拡散層14に共有される。２つのブロック、例えば、ブロックBK1, BK2の間には、１つのN+型拡散層14が配置される。即ち、複数のN+型拡散層14の各々は、その両隣に配置される２つのブロックに共有される。
消去線EL11, EL12は、第２基本構造（図５〜図９）における消去線EL1に相当する。消去線EL21, EL22は、第２基本構造（図５〜図９）における消去線EL2に相当する。
消去線EL11, EL12, EL21, EL22は、第１方向に並ぶ複数のP+型拡散層15に共有される。２つのブロック、例えば、ブロックBK1, BK4の間には、１つのP+型拡散層15が配置される。即ち、複数のP+型拡散層15の各々は、その両隣に配置される２つのブロックに共有される。
第３例のレイアウトでも、第１例と同様に、メモリセルアレイのブロック化により、動作速度の向上などのメモリ性能の向上を実現できる。
D. 第４例
図８６は、第２基本構造に基づくレイアウトの第４例を示している。
第４例は、第２例と第３例の組み合わせ、即ち、メモリセルアレイ内に、読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1b, BSL-odd2a, BSL-odd2b, BSL-odd3a, BSL-odd3b, BSL-even1a, BSL-even1b, BSL-even2a, BSL-even2b, BSL-even3a, BSL-even3b及び消去ブロックセレクト線EBS1, EBS2, EBS3を設けた点に特徴を有する。
複数のブロックBK1〜BK9の各々は、第２基本構造（図５〜図９）を有する。複数のセレクトゲート線SG1〜SG3は、メモリセルアレイ上を第１方向に延び、複数のワード線WL1〜WL10は、メモリセルアレイ上を第２方向に延びる。
複数のセレクトゲート線SG1〜SG3は、第１方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK2, BK3に共有される。複数のワード線WL1〜WL10は、第２方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK4, BK7に共有される。
読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1b, BSL-odd2a, BSL-odd2b, BSL-odd3a, BSL-odd3b, BSL-even1a, BSL-even1b, BSL-even2a, BSL-even2b, BSL-even3a, BSL-even3bは、複数のワード線WL1〜WL10の第１方向の両端に配置される。読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1b, BSL-odd2a, BSL-odd2b, BSL-odd3a, BSL-odd3b, BSL-even1a, BSL-even1b, BSL-even2a, BSL-even2b, BSL-even3a, BSL-even3bも、複数のワード線WL1〜WL10と同様に、第２方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK4, BK7に共有される。
読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1b, BSL-odd2a, BSL-odd2b, BSL-odd3a, BSL-odd3b, BSL-even1a, BSL-even1b, BSL-even2a, BSL-even2b, BSL-even3a, BSL-even3bは、読み出し/書き込み時に、読み出し/書き込みの対象となる１つ以上のブロックを選択するために使用される。
消去ブロックセレクト線EBS1, EBS2, EBS3は、複数のセレクトゲート線SG1〜SG3の第２方向の両端に配置される。消去ブロックセレクト線EBS1, EBS2, EBS3も、複数のセレクトゲート線SG1〜SG3と同様に、第１方向に並ぶ複数のブロック、例えば、３つのブロックBK1, BK2, BK3に共有される。
消去ブロックセレクト線EBS1, EBS2, EBS3は、消去時に、消去の対象となる１つ以上のブロックを選択するために使用される。
読み出し/書き込み線RWL11, RWL12は、第２基本構造（図５〜図９）における読み出し/書き込み線RWL1に相当する。読み出し/書き込み線RWL21, RWL22は、第２基本構造（図５〜図９）における読み出し/書き込み線RWL2に相当する。
読み出し/書き込み線RWL11, RWL12, RWL21, RWL22は、第２方向に並ぶ複数のN+型拡散層14に共有される。２つのブロック、例えば、ブロックBK1, BK2の間には、１つのN+型拡散層14が配置される。即ち、複数のN+型拡散層14の各々は、その両隣に配置される２つのブロックに共有される。
消去線EL11, EL12は、第２基本構造（図５〜図９）における消去線EL1に相当する。消去線EL21, EL22は、第２基本構造（図５〜図９）における消去線EL2に相当する。
消去線EL11, EL12, EL21, EL22は、第１方向に並ぶ複数のP+型拡散層15に共有される。２つのブロック、例えば、ブロックBK1, BK4の間には、１つのP+型拡散層15が配置される。即ち、複数のP+型拡散層15の各々は、その両隣に配置される２つのブロックに共有される。
第４例のレイアウトでも、第１例と同様に、メモリセルアレイのブロック化により、動作速度の向上などのメモリ性能の向上を実現できる。
E. 書き込み動作
書き込み時の電位関係について、第４例を用いて説明する。
まず、第２基本構造（図５〜図９）を第４例に適用したときのメモリセルアレイの構造について説明する。
図８７は、メモリセルアレイの構造を示している。
同図は、図８６のブロックBK1に対応する。尚、図８６の残りのブロックBK2〜BK9もブロックBK1と同じ構造を有する。
この構造の特徴は、メモリセルのレイアウトにある。
メモリセルMC11〜MC35（コントロールゲートCG11〜CG35）は、複数のワード線WL1〜WL10と複数のセレクトゲート線SG1〜SG3の交差部に配置される。同様に、セレクトトランジスタST11〜ST35も、複数のワード線WL1〜WL10と複数のセレクトゲート線SG1〜SG3の交差部に配置される。
従って、メモリセルアレイは、3×5のアレイサイズを有する。
また、本例では、メモリセルアレイ内に新たに第１及び第２セレクトトランジスタSGTが配置される。
第１セレクトトランジスタSGT（セレクトゲートGa, Gb）は、コンベンショナルなNANDフラッシュメモリのNAND列に接続されるセレクトトランジスタに対応する。第１セレクトトランジスタSGTは、NAND列NAND1, NAND2, NAND3の第１方向の両端、即ち、読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1b, BSL-even1a, BSL-even1bと複数のセレクトゲート線SG1〜SG3との交差部に配置される。
セレクトゲートGa, Gbと読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1b, BSL-even1a, BSL-even1bとの間には、セレクトトランジスタSa, Sbが接続される。
第２セレクトトランジスタSGT（セレクトゲートGc, Gd）は、コンベンショナルなNANDフラッシュメモリには存在しない。第２セレクトトランジスタSGTは、NAND列NAND1, NAND2, NAND3の第２方向の両端、即ち、消去ブロックセレクト線EBS1と複数のワード線WL1〜WL10との交差部に配置される。
セレクトゲートGc, Gdと複数のワード線WL1〜WL10との間には、セレクトトランジスタSc, Sdが接続される。
読み出し/書き込み線RWL1, RWL2は、N+型拡散層14に接続され、消去線EL1, EL2は、P+型拡散層15に接続される。N+型拡散層14とP+型拡散層15は、素子分離絶縁層16により互いに絶縁される。
この構造において、NAND列NAND2内のメモリセルM23に対してデータ書き込みを行う例について説明する。
E-1. 第１例
図８８及び図８９は、書き込み時の電位関係の第１例を示している。
ブロックBK1が書き込みの対象となるとき、選択されたNAND列がNAND2であるため、読み出し/書き込みブロックセレクト線BSL-even1a, BSL-even1bは、Vonに設定され、読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1bは、Voffに設定される。
一般的に、書き込みの対象となるメモリセルを含む選択されたNAND列が奇数番目(NAND1, NAND3, …)であるとき、読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1bがVonに設定される。
また、書き込みの対象となるメモリセルを含む選択されたNAND列が偶数番目(NAND2, …)であるとき、読み出し/書き込みブロックセレクト線BSL-even1a, BSL-even1bがVonに設定される。
ブロックBK1が書き込みの対象とならないとき、読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1b, BSL-even1a, BSL-even1bは、Voffに設定される。
Vonは、NAND列の両端にある第１セレクトトランジスタSGTをオンさせるために必要な電位であり、例えば、Vpassに等しくする。Voffは、NAND列の両端にある第１セレクトトランジスタSGTをオフさせるために必要な電位であり、例えば、マイナス電位である。
選択されたワード線WL5は、Vpgmに設定される。選択されたワード線WL5が奇数番目のワード線であるため、奇数番目の非選択のワード線WL1, WL3, WL7, WL9は、Vpassに設定される。また、偶数番目の非選択のワード線WL2, WL4, WL6, WL8, WL10は、Voffに設定される。
Vpassは、メモリセルのデータ（閾値）に係わらず、選択されたNAND列NAND2に電気伝導経路を発生させるために必要な電位であり、Voffは、メモリセルのデータ（閾値）に係わらず、非選択のNAND列NAND1, NAND3に電気伝導経路を発生させないために必要な電位である。Vpgmは、書き込みに必要な電位である。本例では、Vpgm > Vpass > Voffである。
選択されたセレクトゲート線SG2は、Von+に設定され、その両隣の非選択のセレクトゲート線SG1, SG3は、Von-に設定され、残りの非選択のセレクトゲート線は、Voff+に設定される。
消去ブロックセレクト線EBS1は、Voff+に設定される。
Von+は、セレクトトランジスタST21〜ST25, Sa, Sbをオンさせるために必要な電位であり、Von-は、セレクトトランジスタST11〜ST15, ST31〜ST35, Sa, Sbをオンさせるために必要な電位である。Voff+は、セレクトトランジスタSc, Sdをオフさせるために必要な電位である。本例では、Von+ > Von- > Voff+である。
第１読み出し/書き込み線RWL1は、Won (例えば、高電位側電源電位Vdd)に設定され、第２読み出し/書き込み線RWL2は、Vref (例えば、低電位側電源電位Vss)に設定される。第１及び第２読み出し/書き込み線RWL1, RWL2の間に電位差を発生させ、選択されたNAND列NAND3に電流（電子）を流すために、例えば、Won > Vrefに設定される。
第１及び第２消去線EL1, EL2は、書き込み時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）との間の中点とし、具体的には、Vss (例えば、0V)とする。
ブロックBK1が書き込みの対象となるとき、例えば、図９０に示すように、選択されたNAND列NAND2では、電気伝導経路が発生し、電子(e-)は、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1に向かって流れる。また、選択されたメモリセルMC23においては、コントロールゲートCG23とチャネルとの間にVpgm - Wonが印加されるため、電子は、選択されたメモリセルMC23のデータ記録層（電荷蓄積層）内に注入される。
従って、選択されたメモリセルMC23に対してデータ書き込みが実行される。
E-2. 第２例
図９１及び図９２は、書き込み時の電位関係の第２例を示している。
ブロックBK1が書き込みの対象となるとき、読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1b, BSL-even1a, BSL-even1bは、Vonに設定される。ブロックBK1が書き込みの対象とならないとき、読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1b, BSL-even1a, BSL-even1bは、Voffに設定される。
Vonは、NAND列の両端にある第１セレクトトランジスタSGTをオンさせるために必要な電位であり、例えば、Vpassに等しくする。Voffは、NAND列の両端にある第１セレクトトランジスタSGTをオフさせるために必要な電位であり、例えば、マイナス電位である。
選択されたワード線WL5は、Vpgmに設定され、非選択のワード線WL1〜WL4, WL6〜WL10は、Vpassに設定される。Vpassは、メモリセルのデータ（閾値）に係わらず、選択されたNAND列NAND2及びその両隣の非選択のNAND列NAND1, NAND3に電気伝導経路を発生させるために必要な電位である。Vpgmは、書き込みに必要な電位である。本例では、Vpgm > Vpassである。
選択されたセレクトゲート線SG2及びその両隣の非選択のセレクトゲート線SG1, SG3は、Von+に設定され、残りの非選択のセレクトゲート線は、Voff+に設定される。
消去ブロックセレクト線EBS1は、Voff+に設定される。
Von+は、セレクトトランジスタST11〜ST15, ST21〜ST25, ST31〜ST35, Sa, Sbをオンさせるために必要な電位であり、Voff+は、セレクトトランジスタSc, Sdをオフさせるために必要な電位である。本例では、Von+ > Voff+である。
第１読み出し/書き込み線RWL1は、Wonに設定され、第２読み出し/書き込み線RWL2は、Vrefに設定される。第１及び第２読み出し/書き込み線RWL1, RWL2の間に電位差を発生させ、選択されたNAND列NAND2及びその両隣の非選択のNAND列NAND1, NAND3に電流（電子）を流すために、例えば、Won > Vrefに設定される。
第１及び第２消去線EL1, EL2は、書き込み時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）との間の中点とし、具体的には、Vss (例えば、0V)とする。
ブロックBK1が書き込みの対象となるとき、例えば、図９３に示すように、選択されたNAND列NAND2とその両隣の非選択のNAND列NAND1, NAND3では、電気伝導経路が発生し、電子(e-)は、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1に向かって流れる。また、選択されたメモリセルMC23においては、コントロールゲートCG23とチャネルとの間にVpgm - Vrefが印加されるため、電子は、選択されたメモリセルMC23のデータ記録層（電荷蓄積層）内に注入される。
従って、選択されたメモリセルMC23に対してデータ書き込みが実行される。
E-3. 第３例
図９４及び図９５は、書き込み時の電位関係の第３例を示している。
ブロックBK1が書き込みの対象となるとき、選択されたNAND列がNAND2であるため、読み出し/書き込みブロックセレクト線BSL-even1bは、Vonに設定され、読み出し/書き込みブロックセレクト線BSL-even1a, BSL-odd1a, BSL-odd1bは、Voffに設定される。
一般的に、書き込みの対象となるメモリセルを含む選択されたNAND列が奇数番目(NAND1, NAND3, …)であるとき、読み出し/書き込みブロックセレクト線BSL-odd1bがVonに設定される。
また、書き込みの対象となるメモリセルを含む選択されたNAND列が偶数番目(NAND2, …)であるとき、読み出し/書き込みブロックセレクト線BSL-even1bがVonに設定される。
ブロックBK1が書き込みの対象とならないとき、読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1b, BSL-even1a, BSL-even1bは、Voffに設定される。
Vonは、NAND列の両端にある第１セレクトトランジスタSGTをオンさせるために必要な電位であり、例えば、Vpassに等しくする。Voffは、NAND列の両端にある第１セレクトトランジスタSGTをオフさせるために必要な電位であり、例えば、マイナス電位である。
選択されたワード線WL5は、Vpgmに設定され、ワード線WL5よりも左側の非選択のワード線WL1〜WL4は、Voffに設定される。ワード線WL5よりも右側の非選択のワード線WL6〜WL10のうち奇数番目の非選択のワード線WL7, WL9は、Vpassに設定される。また、ワード線WL5よりも右側の非選択のワード線WL6〜WL10のうち偶数番目の非選択のワード線WL6, WL8, WL10は、Voffに設定される。
Vpassは、メモリセルのデータ（閾値）に係わらず、選択されたNAND列NAND2の右半分に電気伝導経路を発生させるために必要な電位であり、Voffは、メモリセルのデータ（閾値）に係わらず、選択されたNAND列NAND2の左半分及びその両隣の非選択のNAND列NAND1, NAND3に電気伝導経路を発生させないために必要な電位である。Vpgmは、書き込みに必要な電位である。本例では、Vpgm > Vpass > Voffである。
選択されたセレクトゲート線SG2は、Von+に設定され、その両隣の非選択のセレクトゲート線SG1, SG3は、Von-に設定され、残りの非選択のセレクトゲート線は、Voff+に設定される。
消去ブロックセレクト線EBS1は、Voff+に設定される。
Von+は、セレクトトランジスタST21〜ST25, Sa, Sbをオンさせるために必要な電位であり、Von-は、セレクトトランジスタST11〜ST15, ST31〜ST35, Sa, Sbをオンさせるために必要な電位である。Voff+は、セレクトトランジスタSc, Sdをオフさせるために必要な電位である。本例では、Von+ > Von- > Voff+である。
第１読み出し/書き込み線RWL1は、フローティングに設定され、第２読み出し/書き込み線RWL2は、Vrefに設定される。第１及び第２消去線EL1, EL2は、書き込み時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）との間の中点とし、具体的には、Vss (例えば、0V)とする。
ブロックBK1が書き込みの対象となるとき、例えば、図９６に示すように、選択されたNAND列NAND2では、電気伝導経路が発生し、電子(e-)は、第２読み出し/書き込み線RWL2から選択されたメモリセルMC23に向かって流れる。また、選択されたメモリセルMC23においては、コントロールゲートCG23とチャネルとの間にVpgm - Vrefが印加されるため、電子は、選択されたメモリセルMC23のデータ記録層（電荷蓄積層）内に注入される。
従って、選択されたメモリセルMC23に対してデータ書き込みが実行される。
E-4. 第４例
図９７及び図９８は、書き込み時の電位関係の第４例を示している。
ブロックBK1が書き込みの対象となるとき、読み出し/書き込みブロックセレクト線BSL-odd1b, BSL-even1bは、Vonに設定され、読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-even1aは、Voffに設定される。
ブロックBK1が書き込みの対象とならないとき、読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1b, BSL-even1a, BSL-even1bは、Voffに設定される。
Vonは、NAND列の両端にある第１セレクトトランジスタSGTをオンさせるために必要な電位であり、例えば、Vpassに等しくする。Voffは、NAND列の両端にある第１セレクトトランジスタSGTをオフさせるために必要な電位であり、例えば、マイナス電位である。
選択されたワード線WL5は、Vpgmに設定され、ワード線WL5よりも左側の非選択のワード線WL1〜WL4は、Voffに設定される。ワード線WL5よりも右側の非選択のワード線WL6〜WL10は、Vpassに設定される。
Vpassは、メモリセルのデータ（閾値）に係わらず、選択されたNAND列NAND2の右半分及びその両隣の非選択のNAND列NAND1, NAND3の右半分に電気伝導経路を発生させるために必要な電位であり、Voffは、メモリセルのデータ（閾値）に係わらず、選択されたNAND列NAND2の左半分及びその両隣の非選択のNAND列NAND1, NAND3の左半分に電気伝導経路を発生させないために必要な電位である。Vpgmは、書き込みに必要な電位である。本例では、Vpgm > Vpass > Voffである。
選択されたセレクトゲート線SG2は、Von+に設定され、その両隣の非選択のセレクトゲート線SG1, SG3は、Von-に設定され、残りの非選択のセレクトゲート線は、Voff+に設定される。
消去ブロックセレクト線EBS1は、Voff+に設定される。
Von+は、セレクトトランジスタST21〜ST25, Sa, Sbをオンさせるために必要な電位であり、Von-は、セレクトトランジスタST11〜ST15, ST31〜ST35, Sa, Sbをオンさせるために必要な電位である。Voff+は、セレクトトランジスタSc, Sdをオフさせるために必要な電位である。本例では、Von+ > Von- > Voff+である。
第１読み出し/書き込み線RWL1は、フローティングに設定され、第２読み出し/書き込み線RWL2は、Vrefに設定される。第１及び第２消去線EL1, EL2は、書き込み時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）との間の中点とし、具体的には、Vss (例えば、0V)とする。
ブロックBK1が書き込みの対象となるとき、例えば、図９９に示すように、選択されたNAND列NAND2とその両隣の非選択のNAND列NAND1, NAND3では、電気伝導経路が発生し、電子(e-)は、第２読み出し/書き込み線RWL2から選択されたメモリセルMC23に向かって流れる。また、選択されたメモリセルMC23においては、コントロールゲートCG23とチャネルとの間にVpgm - Vrefが印加されるため、電子は、選択されたメモリセルMC23のデータ記録層（電荷蓄積層）内に注入される。
従って、選択されたメモリセルMC23に対してデータ書き込みが実行される。
F. 読み出し動作
図８７の構造において、NAND列NAND2内のメモリセルM23に対してデータ読み出しを行う例について説明する。
図１００乃至図１０６は、第２基本構造に係わるメモリセルアレイの読み出し動作を示している。読み出し動作は、以下の第１及び第２ステップにより実行される。
F-1. 第１ステップ
図１００及び図１０１は、第１ステップの電位関係を示している。
第１ステップは、非選択のNAND列内の全てのメモリセルのコントロールゲートを、非選択のNAND列に対して読み出しが行われない電位Voffに設定することを目的に行われる。
全てのワード線WL1〜WL10及び読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1b, BSL-even1a, BSL-even1bは、Voffに設定される。Voffは、非選択のNAND列NAND1, NAND3に電気伝導経路を発生させないために必要な電位である。
全てのセレクトゲート線SG1〜SG3及び消去ブロックセレクト線EBS1は、Von-に設定される。Von-は、セレクトトランジスタの全てをオンさせるために必要な電位である。Von-は、例えば、Vrefに等しく、Voffは、例えば、マイナス電位である。
第１読み出し/書き込み線RWL1は、共に、Vref (例えば、低電位側電源電位Vss)に設定される。第１及び第２消去線EL1, EL2は、読み出し時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、例えば、セルデータ”0”の閾値（閾値分布の最大値）とセルデータ”1”の閾値（閾値分布の最小値）との間の中点とし、具体的には、Vss (例えば、0V)とする。
以上の電位関係が維持されたとき、全てのNAND列NAND1〜NAND3内の全てのメモリセルのコントロールゲートCG11〜CG35は、それらNAND列NAND1〜NAND3に電気伝導経路が発生しない電位Voffに設定される。
F-2. 第２ステップ
図１０２及び図１０３は、第２ステップの電位関係を示している。
第２ステップでは、選択されたNAND列NAND2内の選択されたメモリセルMC23に対してデータ読み出しを実行する。
ブロックBK1が読み出しの対象となるとき、読み出し/書き込みブロックセレクト線BSL-even1a, BSL-even1bは、Von（=Vread）に設定され、読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1bは、Voffに設定される。
Vonは、NAND列の両端にある第１セレクトトランジスタSGTをオンさせるために必要な電位であり、Voffは、NAND列の両端にある第１セレクトトランジスタSGTをオフさせるために必要な電位である。
一般的に、読み出しの対象となるメモリセルを含む選択されたNAND列が奇数番目(NAND1, NAND3, …)であるとき、読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1bがVonに設定される。
また、読み出しの対象となるメモリセルを含む選択されたNAND列が偶数番目(NAND2, …)であるとき、読み出し/書き込みブロックセレクト線BSL-even1a, BSL-even1bがVonに設定される。
ブロックBK1が読み出しの対象とならないとき、読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1b, BSL-even1a, BSL-even1bは、Voffに設定される。
選択されたワード線WL5は、Vrefに設定される。また、選択されたワード線WL5が奇数番目のワード線であるため、奇数番目の非選択のワード線WL1, WL3, WL7, WL9は、Vreadに設定される。また、偶数番目の非選択のワード線WL2, WL4, WL6, WL8, WL10は、Voffに設定される。
Vrefは、選択されたメモリセルMC23のデータ（閾値）に応じて、メモリセルMC23をオン／オフさせ、メモリセルMC23のデータを判別するために必要な電位である。Vreadは、選択されたNAND列NAND2内の非選択のメモリセルのデータ（閾値）に係わらず、その非選択のメモリセルをオンさせるために必要な電位である。
Voffは、選択されたNAND列NAND2の両隣の２つの非選択のNAND列NAND1, NAND3内の非選択のメモリセルのデータ（閾値）に係わらず、その非選択のメモリセルをオフさせるために必要な電位である。
また、本例では、Vread > Vref > Voffである。
選択されたセレクトゲート線SG2は、Von+に設定され、その両隣の非選択のセレクトゲート線SG1, SG3は、Von-に設定され、残りの非選択のセレクトゲート線は、Voff+に設定される。
消去ブロックセレクト線EBS1は、Voff+に設定される。
Von+は、セレクトトランジスタST21〜ST25, Sa, Sbをオンさせるために必要な電位である。Von-は、セレクトトランジスタST11〜ST15, ST31〜ST35, Sa, Sbをオンさせるために必要な電位である。Voff+は、セレクトトランジスタSc, Sdをオフさせるために必要な電位である。本例では、Von+ > Von- > Voff+である。
第１読み出し/書き込み線RWL1は、Ron (例えば、高電位側電源電位Vdd)に設定され、第２読み出し/書き込み線RWL2は、Vref (例えば、低電位側電源電位Vss)に設定される。本例では、Ron > Vrefである。第１及び第２消去線EL1, EL2は、読み出し時に使用しないため、フローティングに設定される。
ブロックBK1が読み出しの対象となるとき、NAND列NAND1〜NAND3の第２方向の端部にある第２セレクトトランジスタSGTのセレクトゲートGc, Gdは、Voff、かつ、フローティングである。このため、第２セレクトトランジスタSGTは、オフである。
また、選択されたNAND列NAND2の両隣の２つの非選択のNAND列NAND1, NAND3内のメモリセルのコントロールゲートCG11〜CG15, CG31〜CG35は、Voffが印加され続けている。このため、非選択のNAND列NAND1, NAND3には、電気伝導経路が発生しない。
さらに、選択されたNAND列NAND2内の非選択のメモリセルのコントロールゲートCG21〜CG22, CG24〜CG25は、そのNAND列NAND2に電気伝導経路を発生させる電位Vreadである。このため、選択されたメモリセルMC23のオン/オフによって、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1への電気伝導経路が形成されるか否かが決定される。
例えば、メモリセルMC23のデータが ”1”（高閾値）のときは、メモリセルMC23は、オフである。このため、例えば、図１０４に示すように、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1への電子の電気伝導経路は、メモリセルMC23で遮断される。従って、第１読み出し/書き込み線RWL1の電位は、Ron (=Rout-“1”)を維持する。
また、メモリセルMC23のデータが ”0”（低閾値）のときは、メモリセルMC23は、オンである。このため、例えば、図１０５に示すように、選択されたNAND列NAND2には、第２読み出し/書き込み線RWL2から第１読み出し/書き込み線RWL1への電子の電気伝導経路が発生する。従って、第１読み出し/書き込み線RWL1の電位は、RonからVref (=Rout-“0”)に変化する。
このように、第１読み出し/書き込み線RWL1の電位変化をセンスアンプによりセンスすれば、メモリセルMC23のデータを判定することができる。
ここで重要な点は、データ読み出し時に、選択されたNAND列NAND2の両隣の非選択のNAND列NAND1, NAND3内のメモリセルのコントロールゲートCG11〜CG15, CG31〜CG35にVoffが印加され続けている、という点にある。
第１基本構造では、選択されたNAND列NAND2の両隣の非選択のNAND列NAND1, NAND3内のメモリセルのコントロールゲートCG11〜CG15, CG31〜CG35は、フローティングであるため、容量カップリングによりVoffからそれよりも大きな電位に上昇し、選択されたNAND列NAND2に対する読み出しに悪影響を与える可能性がある。
これに対し、第２基本構造では、図１０６に示すように、選択されたNAND列NAND2の両隣の非選択のNAND列NAND1, NAND3内のメモリセルのコントロールゲートCG11〜CG15, CG31〜CG35は、Voffに固定される。このため、非選択のNAND列NAND1, NAND3は、選択されたNAND列NAND2に対する読み出しに悪影響を与えることがない。
G. 消去動作
図８７の構造において、全てのNAND列NAND1〜NAND3内のメモリセルに対してデータ消去を行う例について説明する。
G-1. 第１例
図１０７及び図１０８は、消去時の電位関係の第１例を示している。
ブロックBK1が消去の対象となるとき、消去ブロックセレクト線EBS1は、Von-に設定される。Von-は、メモリセルMC11〜MC35の第２方向の両端にある第２セレクトトランジスタSGTをオンさせるために必要な電位である。
ブロックBK1が消去の対象となるとき、第１消去線EL1は、Eon1 (例えば、Vref)に設定され、第２消去線EL2は、Eon2 (例えば、-Vdd）に設定される。Vddは、高電位側電源電位である。本例では、第１及び第２消去線EL1, EL2の間に電位差を発生させ、全てのNAND列NAND1〜NAND3にホール（正孔）を流すために、例えば、Eon1 > Eon2に設定される。
ブロックBK1が消去の対象とならないとき、消去ブロックセレクト線EBS1は、Voff-に設定される。Voff-は、メモリセルMC11〜MC35の第２方向の両端にある第２セレクトトランジスタSGTをオフさせるために必要な電位であり、例えば、Veraに等しい。
ブロックBK1が消去の対象とならないとき、第１及び第２消去線EL1, EL2は、フローティング(例えば、Vss）に設定される。
全てのワード線WL1〜WL10は、Vera（例えば、マイナス電位）に設定され、全てのセレクトゲート線SG1〜SG3は、Von-（例えば、Vref）に設定される。
読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1b, BSL-even1a, BSL-even1bは、Voffに設定される。Voffは、NAND列NAND1〜NAND3の第１方向の端部にある第１セレクトトランジスタSGTを保護するために必要な電位であり、例えば、Veraに等しい。
第１及び第２読み出し/書き込み線RWL1, RWL2は、消去時に使用しないため、フローティングに設定される。
ここで、基準電位Vrefは、Vss (例えば、0V)とする。
以上の電位関係が維持されたとき、例えば、図１０９に示すように、全てのNAND列NAND1〜NAND3では、電気伝導経路が発生し、ホール (h+)は、第１消去線EL1から第２消去線EL2に向かって流れる。また、全てのメモリセルにおいては、コントロールゲートCG11〜CG35とチャネルとの間にEon2 - Veraが印加されるため、ホール (h+)は、全てのメモリセルMC11〜MC35のデータ記録層（電荷蓄積層）内に注入される。
従って、全てのメモリセルに対してデータ消去が実行される。
尚、本例では、消去ブロックセレクト線EBS1は、NAND列NAND1〜NAND3の第２方向の端部に１本のみ設けられているが、複数本設ければ、消去時において非選択のブロックの誤消去の防止にさらに有効である。
G-2. 第２例
図１１０は、消去時の電位関係の第２例を示している。
第２例が第１例と異なる点は、第１及び第２消去線EL1, EL2を共にVref (例えば、Vss)に設定したことにある。
この時、例えば、図１１１に示すように、全てのNAND列NAND1〜NAND3では、電気伝導経路が発生し、ホール (h+)は、第１及び第２消去線EL1, EL2の双方からNAND列NAND1〜NAND3に向かって流れる。
また、全てのメモリセルにおいては、コントロールゲートCG11〜CG35とチャネルとの間にVref - Veraが印加されるため、ホール (h+)は、全てのメモリセルMC11〜MC35のデータ記録層（電荷蓄積層）内に注入される。
従って、全てのメモリセルに対してデータ消去が実行される。
尚、第２例は、第１例に比べて消去効率が向上するという効果を有する。
３． 第２基本構造の利点
第２基本構造の読み出し/書き込みに関する利点を説明する。
ここでは、メモリセルアレイがブロック化されたときを例に説明するが、この利点は、メモリセルアレイがブロック化されていないときにも得ることができる。
(1) 書き込みの利点
図１１２及び図１１３は、書き込み時の電位関係を示している。
この電位関係は、図９４及び図９５に示すブロック化された第２基本構造の書き込みの第３例に相当する。
A. 偶数番目のNAND列に対する書き込み
偶数番目のNAND列に対する書き込みは、図１１２に示すようになる。
書き込みセルをNAND列NAND4(selected)内のM43としたとき、読み出し/書き込みブロックセレクト線BSL-even1bは、Vonに設定され、読み出し/書き込みブロックセレクト線BSL-even1a, BSL-odd1a, BSL-odd1bは、Voffに設定される。
選択されたワード線WL5は、Vpgmに設定され、ワード線WL5よりも左側の非選択のワード線WL1〜WL4は、Voffに設定される。ワード線WL5よりも右側の非選択のワード線WL6〜WL10のうち奇数番目の非選択のワード線WL7, WL9は、Vpassに設定される。また、ワード線WL5よりも右側の非選択のワード線WL6〜WL10のうち偶数番目の非選択のワード線WL6, WL8, WL10は、Voffに設定される。
この場合、選択されたワード線WL5が奇数番目であるため、偶数番目のワード線WL-even (WL2, WL4, WL6, WL8, WL10)の全てがVoffになる。従って、ワード線WL1〜WL10に接続されるドライバ／デコーダなどの周辺回路が容易化される利点がある。
奇数番目のワード線WL-odd (WL1, WL3, WL5, WL7, WL9)及び読み出し/書き込みブロックセレクト線BSL-odd/even (BSL-odd1a, BSL-odd1b, BSL-even1a, BSL-even1b)については、所定の電位(Vpgm, Vpass, Voff, Vcc)に設定される。
選択されたセレクトゲート線SG4は、Von+に設定され、その両隣の非選択のセレクトゲート線SG3, SG5は、Von-に設定される。
また、選択されたセレクトゲート線SG4が偶数番目であるため、選択されたセレクトゲート線SG4を除く残りの偶数番目のセレクトゲート線SG2, SG6は、Voff+に設定される。これにより、NAND列NAND2, NAND4内のメモリセルのコントロールゲートは、ワード線から電気的に切断されるため、ワード線に発生する寄生容量の低減により書き込み高速化（充電の高速化）を実現できる。
選択されたセレクトゲート線SG4の両隣の非選択のセレクトゲート線SG3, SG5を除く残りの奇数番目の非選択のセレクトゲート線SG1, SG7については、図９４及び図９５の例では、Voff+に設定され、ワード線に発生する寄生容量の低減を図る。
これに対し、本例では、非選択のセレクトゲート線SG1, SG7については、Von-に設定される。この場合、ワード線の充電速度が多少遅くなるが、奇数番目の非選択のセレクトゲート線SG-odd (SG1, SG3, SG5, SG7)の全てがVon-になるため、ドライバ／デコーダなどの周辺回路が容易化される利点がある。
偶数番目のセレクトゲート線SG-even (SG2, SG4, SG6)については、所定の電位(Von+, Voff+)に設定される。
消去ブロックセレクト線EBS1は、Voff+に設定される。
プログラムデータDATAは、第２読み出し/書き込み線RWL2に転送される。
例えば、プログラムデータDATAが”1”のとき、書き込み（閾値上昇）を行うことにすると、第２読み出し/書き込み線RWL2は、Vss (DATA=”1”)に設定される。この時、選択されたメモリセルMC45においては、コントロールゲートとチャネルとの間に高電圧が印加されるため、データ書き込みが実行される。
また、プログラムデータDATAが”0”のとき、書き込み禁止（inhibit）となるため、第２読み出し/書き込み線RWL2は、Vdd (DATA=”0”)に設定される。この時、選択されたメモリセルMC45においては、コントロールゲートとチャネルとの間に高電圧が印加されないため、データ書き込みが禁止される。
B. 奇数番目のNAND列に対する書き込み
奇数番目のNAND列に対する書き込みは、図１１３に示すようになる。
書き込みセルをNAND列NAND3(selected)内のM33としたとき、読み出し/書き込みブロックセレクト線BSL-even1bは、Vonに設定され、読み出し/書き込みブロックセレクト線BSL-even1a, BSL-odd1a, BSL-odd1bは、Voffに設定される。
選択されたワード線WL6は、Vpgmに設定され、ワード線WL6よりも左側の非選択のワード線WL1〜WL5は、Voffに設定される。ワード線WL6よりも右側の非選択のワード線WL7〜WL10のうち偶数番目の非選択のワード線WL8, WL10は、Vpassに設定される。また、ワード線WL6よりも右側の非選択のワード線WL7〜WL10のうち奇数番目の非選択のワード線WL7, WL9は、Voffに設定される。
この場合、選択されたワード線WL6が偶数番目であるため、奇数番目のワード線WL-odd (WL1, WL3, WL5, WL7, WL9)の全てがVoffになる。従って、ワード線WL1〜WL10に接続されるドライバ／デコーダなどの周辺回路が容易化される利点がある。
偶数番目のワード線WL-even (WL2, WL4, WL6, WL8, WL10)及び読み出し/書き込みブロックセレクト線BSL-odd/even (BSL-odd1a, BSL-odd1b, BSL-even1a, BSL-even1b)については、所定の電位(Vpgm, Vpass, Voff, Vcc)に設定される。
選択されたセレクトゲート線SG3は、Von+に設定され、その両隣の非選択のセレクトゲート線SG2, SG4は、Von-に設定される。
また、選択されたセレクトゲート線SG3が奇数番目であるため、選択されたセレクトゲート線SG3を除く残りの奇数番目のセレクトゲート線SG1, SG5, SG7は、Voff+に設定される。これにより、NAND列NAND1, NAND5, NAND7内のメモリセルのコントロールゲートは、ワード線から電気的に切断されるため、ワード線に発生する寄生容量の低減により書き込み高速化（充電の高速化）を実現できる。
選択されたセレクトゲート線SG3の両隣の非選択のセレクトゲート線SG2, SG4を除く残りの偶数番目の非選択のセレクトゲート線SG6については、図９４及び図９５の例では、Voff+に設定され、ワード線に発生する寄生容量の低減を図る。
これに対し、本例では、非選択のセレクトゲート線SG6については、Von-に設定される。この場合、ワード線の充電速度が多少遅くなるが、偶数番目の非選択のセレクトゲート線SG-even (SG2, SG4, SG6)の全てがVon-になるため、ドライバ／デコーダなどの周辺回路が容易化される利点がある。
奇数番目のセレクトゲート線SG-odd (SG1, SG3, SG5, SG7)については、所定の電位(Von+, Voff+)に設定される。
消去ブロックセレクト線EBS1は、Voff+に設定される。
プログラムデータDATAは、第２読み出し/書き込み線RWL2に転送される。
例えば、プログラムデータDATAが”1”のとき、書き込み（閾値上昇）を行うことにすると、第２読み出し/書き込み線RWL2は、Vss (DATA=”1”)に設定される。この時、選択されたメモリセルMC36においては、コントロールゲートとチャネルとの間に高電圧が印加されるため、データ書き込みが実行される。
また、プログラムデータDATAが”0”のとき、書き込み禁止（inhibit）となるため、第２読み出し/書き込み線RWL2は、Vdd (DATA=”0”)に設定される。この時、選択されたメモリセルMC36においては、コントロールゲートとチャネルとの間に高電圧が印加されないため、データ書き込みが禁止される。
(2) 読み出しの利点
図１１４及び図１１５は、読み出し時の電位関係を示している。
この電位関係は、図１００乃至図１０６に示す第２基本構造の読み出しの第２ステップに相当する。
A. 偶数番目のNAND列に対する読み出し
偶数番目のNAND列に対する読み出しは、図１１４に示すようになる。
読み出しセルをNAND列NAND4(selected)内のM43としたとき、読み出し/書き込みブロックセレクト線BSL-even1a, BSL-even1bは、Von (例えば、Vread)に設定され、読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1bは、Voffに設定される。
選択されたワード線WL5は、Vrefに設定され、ワード線WL5を除く奇数番目の非選択のワード線WL-odd (WL1, WL3, WL7, WL9)は、Vreadに設定される。偶数番目の非選択のワード線WL-even (WL2, WL4, WL6, WL8, WL10)は、Voffに設定される。
この場合、選択されたワード線WL5が奇数番目であるため、偶数番目のワード線WL-even (WL2, WL4, WL6, WL8, WL10)の全てがVoffになる。従って、ワード線WL1〜WL10に接続されるドライバ／デコーダなどの周辺回路が容易化される利点がある。
奇数番目のワード線WL-odd (WL1, WL3, WL5, WL7, WL9)及び読み出し/書き込みブロックセレクト線BSL-odd/even (BSL-odd1a, BSL-odd1b, BSL-even1a, BSL-even1b)については、所定の電位(Vref, Vread, Von, Voff)に設定される。
選択されたセレクトゲート線SG4は、Von+に設定され、その両隣の非選択のセレクトゲート線SG3, SG5は、Von-に設定される。
また、選択されたセレクトゲート線SG4が偶数番目であるため、選択されたセレクトゲート線SG4を除く残りの偶数番目のセレクトゲート線SG2, SG6は、Voff+に設定される。これにより、NAND列NAND2, NAND4内のメモリセルのコントロールゲートは、ワード線から電気的に切断されるため、ワード線に発生する寄生容量の低減により読み出し高速化（充電の高速化）を実現できる。
選択されたセレクトゲート線SG4の両隣の非選択のセレクトゲート線SG3, SG5を除く残りの奇数番目の非選択のセレクトゲート線SG1, SG7については、図９４及び図９５の例では、Voff+に設定され、ワード線に発生する寄生容量の低減を図る。
これに対し、本例では、非選択のセレクトゲート線SG1, SG7については、Von-に設定される。この場合、ワード線の充電速度が多少遅くなるが、奇数番目の非選択のセレクトゲート線SG-odd (SG1, SG3, SG5, SG7)の全てがVon-になるため、ドライバ／デコーダなどの周辺回路が容易化される利点がある。
偶数番目のセレクトゲート線SG-even (SG2, SG4, SG6)については、所定の電位(Von+, Voff+)に設定される。
消去ブロックセレクト線EBS1は、Voff+に設定される。
読み出しデータDATAは、第２読み出し/書き込み線RWL2に転送される。第２読み出し/書き込み線RWL2は、例えば、読み出しデータDATAを第２読み出し/書き込み線RWL2に転送する前に所定の電位に充電される。
例えば、読み出しデータDATAが”1”のとき、それを記憶するメモリセルM43は、オフとなる。このため、第２読み出し/書き込み線RWL2は、充電されたままとなり、DATA=”1”が読み出される。また、読み出しデータDATAが”0”のとき、それを記憶するメモリセルM43は、オンとなる。このため、第２読み出し/書き込み線RWL2は、放電され、DATA=”0”が読み出される。
B. 奇数番目のNAND列に対する読み出し
奇数番目のNAND列に対する読み出しは、図１１５に示すようになる。
読み出しセルをNAND列NAND3(selected)内のM33としたとき、読み出し/書き込みブロックセレクト線BSL-even1a, BSL-even1bは、Vonに設定され、読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1bは、Voffに設定される。
選択されたワード線WL6は、Vrefに設定され、ワード線WL6を除く偶数番目の非選択のワード線WL-even (WL2, WL4, WL8, WL10)は、Vreadに設定される。奇数番目の非選択のワード線WL-odd (WL1, WL3, WL5, WL7, WL9)は、Voffに設定される。
この場合、選択されたワード線WL6が偶数番目であるため、奇数番目のワード線WL-odd (WL1, WL3, WL5, WL7, WL9)の全てがVoffになる。従って、ワード線WL1〜WL10に接続されるドライバ／デコーダなどの周辺回路が容易化される利点がある。
偶数番目のワード線WL-even (WL2, WL4, WL6, WL8, WL10)及び読み出し/書き込みブロックセレクト線BSL-odd/even (BSL-odd1a, BSL-odd1b, BSL-even1a, BSL-even1b)については、所定の電位(Vref, Vread, Von, Voff)に設定される。
選択されたセレクトゲート線SG3は、Von+に設定され、その両隣の非選択のセレクトゲート線SG2, SG4は、Von-に設定される。
また、選択されたセレクトゲート線SG3が奇数番目であるため、選択されたセレクトゲート線SG3を除く残りの奇数番目のセレクトゲート線SG1, SG5, SG7は、Voff+に設定される。これにより、NAND列NAND1, NAND5, NAND7内のメモリセルのコントロールゲートは、ワード線から電気的に切断されるため、ワード線に発生する寄生容量の低減により読み出し高速化（充電の高速化）を実現できる。
選択されたセレクトゲート線SG3の両隣の非選択のセレクトゲート線SG2, SG4を除く残りの偶数番目の非選択のセレクトゲート線SG6については、図９４及び図９５の例では、Voff+に設定され、ワード線に発生する寄生容量の低減を図る。
これに対し、本例では、非選択のセレクトゲート線SG6については、Von-に設定される。この場合、ワード線の充電速度が多少遅くなるが、偶数番目の非選択のセレクトゲート線SG-even (SG2, SG4, SG6)の全てがVon-になるため、ドライバ／デコーダなどの周辺回路が容易化される利点がある。
奇数番目のセレクトゲート線SG-odd (SG1, SG3, SG5, SG7)については、所定の電位(Von+, Voff+)に設定される。
消去ブロックセレクト線EBS1は、Voff+に設定される。
読み出しデータDATAは、第２読み出し/書き込み線RWL2に転送される。第２読み出し/書き込み線RWL2は、例えば、読み出しデータDATAを第２読み出し/書き込み線RWL2に転送する前に所定の電位に充電される。
例えば、読み出しデータDATAが”1”のとき、それを記憶するメモリセルM33は、オフとなる。このため、第２読み出し/書き込み線RWL2は、充電されたままとなり、DATA=”1”が読み出される。また、読み出しデータDATAが”0”のとき、それを記憶するメモリセルM33は、オンとなる。このため、第２読み出し/書き込み線RWL2は、放電され、DATA=”0”が読み出される。
４． 連続データ読み出し/書き込み
１つのブロック内での連続データ読み出し/書き込みについて説明する。
(1) 連続データ書き込み
第１及び第２基本構造によれば、コンベンショナルなNANDフラッシュメモリと同様に、データプログラムは、１つのNAND列内の複数のメモリセルに対して、電位が固定されるソース線(例えば、第１読み出し/書き込み線RWL1)側のメモリセルから、データが入力されるビット線(例えば、第２読み出し/書き込み線RWL2)側のメモリセルに向かって、順次行うことができる。
また、第１及び第２基本構造によれば、１ブロック内においてデータ書き込みを連続して行うとき、書き込みは、コンベンショナルなNANDフラッシュメモリとは異なる新たな手順により行うこともできる。
第２基本構造を例にその書き込み動作について説明する。
A. 第１例
図１１６は、連続データ書き込みの第１例を示している。
書き込みの対象となる選択されたNAND列は、NAND4(selected)とする。NAND列NAND4内のメモリセルM41, M42, M43, M44, M45に対して連続して書き込みを行う。
まず、最も第１読み出し/書き込み線RWL1側にあるメモリセルM41に対してプログラミング（書き込み実行/禁止）を行う。次に、メモリセルM42, M43, M44に対して順次プログラミングを行う。最後に、最も第２読み出し/書き込み線RWL2側にあるメモリセルM45に対してプログラミングを行う。
プログラムデータは、チップ外部から第２読み出し/書き込み線RWL2に連続して入力される。メモリセルM41, M42, M43, M44, M45の各々に対してプログラミングを行った後に、それらにきちんとデータがプログラムされたか否かを検証するベリファイを行ってもよい。
B. 第２例
図１１７は、連続データ書き込みの第２例を示している。
書き込みの対象となる選択されたNAND列は、NAND4(selected), NAND5(selected)とする。NAND列NAND4内のメモリセルM41, M42, M43, M44, M45及びNAND列NAND5内のメモリセルM51, M52, M53, M54, M55に対して連続して書き込みを行う。
まず、最も第１読み出し/書き込み線RWL1側にあるNAND列NAND4内のメモリセルM41に対してプログラミング（書き込み実行/禁止）を行う。次に、最も第１読み出し/書き込み線RWL1側にあるNAND列NAND5内のメモリセルM51に対してプログラミングを行う。
続けて、M42→M52→M43→M53→M44→M54の順序で、プログラミングを行う。
また、最も第２読み出し/書き込み線RWL2側にあるNAND列NAND4内のメモリセルM45に対してプログラミングを行う。最後に、最も第２読み出し/書き込み線RWL2側にあるNAND列NAND5内のメモリセルM55に対してプログラミングを行う。
プログラムデータは、チップ外部から第２読み出し/書き込み線RWL2に連続して入力される。メモリセルM41〜M45, M51〜M55の各々に対してプログラミングを行った後に、それらにきちんとデータがプログラムされたか否かを検証するベリファイを行ってもよい。
(2) 連続データ読み出し
第１及び第２基本構造によれば、１ブロック内においてデータ読み出しを連続して行うとき、読み出しは、コンベンショナルなNANDフラッシュメモリとは異なる新たな手順により行われる。
第２基本構造を例にその読み出し動作について説明する。
A. 読み出し動作
図１１８は、連続データ読み出しを示している。
連続データ読み出しは、同一のワード線に接続される複数のメモリセルに対して行われる、読み出しの対象となる選択されたワード線は、WL6(selected)とする。ワード線WL6に接続されるブロックBK1内のメモリセルM13, M33, M53, M73に対して連続して読み出しを行う。
選択されたワード線WL6には、NAND列NAND1, NAND3, NAND5, NAND7内のメモリセルM13, M33, M53, M73が接続される。
まず、NAND列NAND1内のメモリセルM13に対して読み出しを行う。次に、NAND列NAND3内のメモリセルM33及びNAND列NAND5内のメモリセルM53に対して順次読み出しを行う。最後に、NAND列NAND7内のメモリセルM73に対して読み出しを行う。
読み出しデータは、第２読み出し/書き込み線RWL2に連続して出力される。読み出しデータの値は、第２読み出し/書き込み線RWL2に接続されるセンスアンプにより判定される。
本例では、選択されたワード線が偶数番目であるとき、奇数番目のNAND列NAND1, NAND3, NAND5, NAND7内のメモリセルに対して読み出しが行われる。また、選択されたワード線が奇数番目であるとき、偶数番目のNAND列NAND2, NAND4, NAND6内のメモリセルに対して読み出しが行われる。
B. 読み出し後のチャネル反転層の消去
読み出し時、選択されたNAND列内の非選択のメモリセルのコントロールゲートにはVpassが印加される。この時、その非選択のメモリセルにはチャネル反転層が形成され、その非選択のメモリセルがオンになる。
また、選択されたメモリセルのコントロールゲートにはVrefが印加される。この時、選択されたメモリセルのデータが”0”（低閾値）のとき、選択されたメモリセルにはチャネル反転層が形成され、選択されたメモリセルがオンになる。
このようにデータ読み出しを行った後には、選択されたNAND列内のメモリセルにはチャネル反転層が形成される。
そこで、次の読み出しに備えるために、例えば、図１００〜図１０６の読み出し動作（第１及び第２ステップ）の後に、以下の第３ステップを追加する。
図１１９は、読み出し動作の第３ステップの電位関係を示している。
第３ステップは、選択されたNAND列内の全てのメモリセルのコントロールゲートにVoffを印加し、チャネル反転層（電子）を消去することにより、次の読み出しに備えることを目的とする。
読み出しセルをNAND列NAND3(selected)内のM33としたとき、読み出し/書き込みブロックセレクト線BSL-odd1a, BSL-odd1b, BSL-even1a, BSL-even1b及び全てのワード線WL1〜WL10は、Voffに設定される。
セレクトゲート線SG1〜SG7及び消去ブロックセレクト線EBS1は、読み出し動作の第２ステップと同じにする。即ち、第２ステップから第３ステップにかけては、セレクトゲート線SG1〜SG7及び消去ブロックセレクト線EBS1の電位を変更する必要がない。
具体的には、第３ステップにおいても、選択されたセレクトゲート線SG3は、Von+に設定され、その両隣の非選択のセレクトゲート線SG2, SG4は、Von-に設定される。
また、選択されたセレクトゲート線SG3が奇数番目であるため、選択されたセレクトゲート線SG3を除く残りの奇数番目のセレクトゲート線SG1, SG5, SG7は、Voff+に設定される。選択されたセレクトゲート線SG3の両隣の非選択のセレクトゲート線SG2, SG4を除く残りの偶数番目の非選択のセレクトゲート線SG6については、Von-に設定される。
消去ブロックセレクト線EBS1は、Voff+に設定される。
このような電位関係が維持されたとき、選択されたNAND列NAND4(selected)内の全てのコントロールゲートにはVoffが印加される。このため、選択されたNAND列NAND4内の全てのメモリセルのチャネル反転層（電子）が消去され、次の読み出しに備えることができる。
この第３ステップは、第１ステップと第２ステップとを繰り返すことによる動作の複雑化を防止するために追加されたものである。従って、第１ステップと第２ステップとを繰り返すことによっても、選択されたNAND列内の全てのメモリセルのチャネル反転層の消去という目的は達成できる。
図１２０は、読み出しのフローチャートを示している。
第１ステップでは、全てのコントロールゲートにVoffを印加し、全てのメモリセルのチャネル反転層（電子）を消去し、NAND列の電気伝導経路（電流パス）を遮断する。
第２ステップでは、読み出しの対象となるメモリセルのデータを読み出す。
第３ステップでは、選択されたNAND列内の全てのコントロールゲートにVoffを印加し、選択されたNAND列内の全てのメモリセルのチャネル反転層（電子）を消去する。その結果、選択されたNAND列の電気伝導経路が遮断される。
そして、選択されたワード線が固定された状態でNAND列を変更し、第２及び第３ステップを繰り返すことにより、連続データ読み出しを行う。
連続データ読み出しを終えた後、1. ブロックの変更、2. 選択されるワード線の変更、3. 読み出しの終了のいずれかとなる。
選択されるワード線を変更するとき、ワード線の位置を１つだけずらせば、直前に読み出しを行ったNAND列とは異なるNAND列が選択される(even/oddの変更有り)。
また、選択されるワード線を変更するとき、ワード線の位置を２つだけずらせば、直前に読み出しを行ったNAND列と同じNAND列が再び選択される(even/oddの変更無し)。
５． 同時データ読み出し/書き込み
メモリセルアレイがブロック化されたときの複数ブロックからの同時データ読み出し/書き込みについて説明する。
(1) 同時データ書き込み
図１２１は、書き込み時のメモリセルアレイの等価回路を示している。
第１例目のブロックBK1, BL4, BK7に関し、第１読み出し/書き込み線RWL1は、ブロックBK1, BL4, BK7の左側に配置され、第２読み出し/書き込み線RWL2は、ブロックBK1, BL4, BK7の右側に配置される。
第２列目のブロックBK2, BL5, BK8に関し、第１読み出し/書き込み線RWL1は、ブロックBK2, BL5, BK8の右側に配置され、第２読み出し/書き込み線RWL2は、ブロックBK2, BL5, BK8の左側に配置される。
第３列目のブロックBK3, BL6, BK9に関し、第１読み出し/書き込み線RWL1は、ブロックBK3, BL6, BK9の左側に配置され、第２読み出し/書き込み線RWL2は、ブロックBK3, BL6, BK9の右側に配置される。
本例では、プログラムデータDATAは、書き込みバッファ31から、第２読み出し/書き込み線RWL2を経由して、ブロックBK1〜BK9に転送される。
このような構成において、以下、同時データ書き込みを行う場合を説明する。
図１２２は、図１２１を簡略化した図である。
但し、ブロック数は、9個から24個に増えている。
書き込みバッファ31は、読み出し/書き込み線制御回路22内に配置される。
同時データ書き込みは、奇数列のブロック又は偶数列のブロックに対して行われる。奇数列のブロックと偶数列のブロックとを同時に書き込み対象とすることはできない。
まず、奇数列目の３つのブロックBK1, BK3, BK5内のメモリセルに対して同時データ書き込みを実行する場合について説明する。
この場合、例えば、図１２３に示すように、プログラムデータDATAは、書き込みバッファ31から、第２読み出し/書き込み線RWL2を経由して、奇数列目の３つのブロックBK1, BK3, BK5に転送される。
次に、偶数列目の３つのブロックBK2, BK4, BK6内のメモリセルに対して同時データ書き込みを実行する場合について説明する。
この場合、例えば、図１２４に示すように、プログラムデータDATAは、書き込みバッファ31から、第２読み出し/書き込み線RWL2を経由して、偶数列目の３つのブロックBK2, BK4, BK6に転送される。
尚、書き込みバッファ31については、例えば、図１２５に示すように、メモリセルアレイの第２方向の両端にそれぞれ配置してもよい。
(2) 同時データ読み出し
図１２６は、読み出し時のメモリセルアレイの等価回路を示している。
第１例目のブロックBK1, BL4, BK7に関し、第１読み出し/書き込み線RWL1は、ブロックBK1, BL4, BK7の左側に配置され、第２読み出し/書き込み線RWL2は、ブロックBK1, BL4, BK7の右側に配置される。
第２列目のブロックBK2, BL5, BK8に関し、第１読み出し/書き込み線RWL1は、ブロックBK2, BL5, BK8の右側に配置され、第２読み出し/書き込み線RWL2は、ブロックBK2, BL5, BK8の左側に配置される。
第３列目のブロックBK3, BL6, BK9に関し、第１読み出し/書き込み線RWL1は、ブロックBK3, BL6, BK9の左側に配置され、第２読み出し/書き込み線RWL2は、ブロックBK3, BL6, BK9の右側に配置される。
本例では、読み出しデータDATAは、ブロックBK1〜BK9から、第２読み出し/書き込み線RWL2を経由して、センスアンプ（読み出しバッファ）32に転送される。
このような構成において、以下、同時データ読み出しを行う場合を説明する。
図１２７は、図１２６を簡略化した図である。
但し、ブロック数は、9個から24個に増えている。
センスアンプ32は、読み出し/書き込み線制御回路22内に配置される。
同時データ読み出しは、奇数列のブロック又は偶数列のブロックに対して行われる。奇数列のブロックと偶数列のブロックとを同時に読み出し対象とすることはできない。
まず、奇数列目の３つのブロックBK1, BK3, BK5内のメモリセルに対して同時データ読み出しを実行する場合について説明する。
この場合、例えば、図１２８に示すように、読み出しデータDATAは、奇数列目の３つのブロックBK1, BK3, BK5から、第２読み出し/書き込み線RWL2を経由して、センスアンプ32に転送される。
次に、偶数列目の３つのブロックBK2, BK4, BK6内のメモリセルに対して同時データ読み出しを実行する場合について説明する。
この場合、例えば、図１２９に示すように、読み出しデータDATAは、偶数列目の３つのブロックBK2, BK4, BK6から、第２読み出し/書き込み線RWL2を経由して、センスアンプ32に転送される。
尚、センスアンプ32については、例えば、図１３０に示すように、メモリセルアレイの第２方向の両端にそれぞれ配置してもよい。
６． メモリセルアレイの三次元化
本開示に係わる第１及び第２基本構造をベースにして、メモリセルアレイを三次元化したときの実施例を説明する。
(1) 第１基本構造をベースにした三次元化
A. デバイス構造
図１３１は、第１基本構造をベースにした三次元MaCS（不揮発性半導体メモリ）を示している。図１３２は、図１３１のメモリセルアレイの等価回路を示している。
半導体基板11は、Si, Geなどの１つの結晶から形成される単結晶半導体や、複数の結晶（混晶）から形成される化合物半導体などから構成される。アクティブエリアとしてのn（nは、２以上の自然数）個の半導体層12-1, 12-2, …12-nは、半導体基板11上に配置される。n個の半導体層12-1, 12-2, …12-nは、それぞれ、例えば、真性半導体から構成される。
複数のコントロールゲートCG11〜CG57は、半導体基板11の表面に水平な第１方向及びこれに直交する第２方向にアレイ状に配置される。本例では、複数のコントロールゲートCG11〜CG57は、5×7のアレイサイズを有するが、アレイサイズは、適宜、変更可能である。
複数のコントロールゲートCG11〜CG57のピッチ、複数のコントロールゲートCG11〜CG57間の半導体層12-1, 12-2, …12-nの第１方向の幅などについては、第１基本構造と同じであるため、ここでは、その詳細な説明を省略する。
また、複数のコントロールゲートCG11〜CG57は、第１及び第２方向に直交する第３方向に半導体層12-1, 12-2, …12-nを貫通する。複数のコントロールゲートCG11〜CG57の下面（半導体基板11側の面）は、オープンであり、半導体基板11に接触していない。
複数のコントロールゲートCG11〜CG57は、第３方向に延びる柱形状を有する。複数の柱状コントロールゲートCG11〜CG57の半導体基板11の表面に水平な面での断面形状は、円形に限られず、楕円形、四角形、多角形などであってもよい。
複数のコントロールゲートCG11〜CG57は、導電体、例えば、不純物を含んだ導電性ポリシリコン、金属、金属シリサイドなどから構成される。
複数のコントロールゲートCG11〜CG57の各々の側面（第１及び第２方向側の面）は、データ記録層を含む積層構造により覆われる。複数のNAND列NAND1〜NAND5は、半導体層12-1, 12-2, …12-n、複数のコントロールゲートCG11〜CG57及びそれらの間の複数の積層構造（データ記録層を含む）により構成される。
データ記録層を含む積層構造、複数のNAND列NAND1〜NAND5の構造などについては、第１基本構造と同じであるため、ここでは、その詳細な説明を省略する。
２つのN＋型拡散層14は、複数のコントロールゲートCG11〜CG57の第１方向の２つの端部における半導体層12-1, 12-2, …12-n内に配置される。また、２つのP＋型拡散層15は、複数のコントロールゲートCG11〜CG57の第２方向の２つの端部における半導体層12-1, 12-2, …12-n内に配置される。
N＋型拡散層14とP＋型拡散層15は、素子分離絶縁層16により互いに絶縁される。
第１読み出し/書き込み線RWL1は、２つのN＋型拡散層14のうちの一方に接続され、第２読み出し/書き込み線RWL2-1, RWL2-2, …RWL2-nは、２つのN＋型拡散層14のうちの他方に接続される。
第１読み出し/書き込み線RWL1は、n個の半導体層12-1, 12-2, …12-n内に共通に設けられる。これに対し、第２読み出し/書き込み線RWL2-1, RWL2-2, …RWL2-nは、n個の半導体層12-1, 12-2, …12-nに対応して、互いに独立に設けられる。
第1及び第２読み出し/書き込み線RWL1, RWL2-1, RWL2-2, …RWL2-nは、複数のNAND列NAND1〜NAND5に対するデータの読み出し/書き込みに使用する。
第１消去線EL1は、２つのP＋型拡散層15のうちの一方に接続され、第２消去線EL2は、２つのP＋型拡散層15のうちの他方に接続される。第1及び第２消去線EL1, EL2は、複数のNAND列に対するデータの消去に使用する。
複数のセレクトゲート線SG1〜SG5は、半導体層12-1, 12-2, …12-n上で第１方向に延びる。
複数のセレクトゲート線SG1〜SG5の各々は、第１方向に並ぶ複数のコントロールゲートCGi1〜CGi7 (iは1〜5のうちの1つ)と複数のワード線WL1〜WL7との間に接続される複数のセレクトトランジスタSTi1〜STi7に共有されるセレクトゲートとして機能する。
即ち、セレクトゲート線SGiは、複数のコントロールゲートCGi1〜CGi7と複数のワード線WL1〜WL7との間に接続される複数のセレクトトランジスタSTi1〜STi7に共有されるセレクトゲートとして機能する。
複数のセレクトゲート線SG1〜SG5は、複数のNAND列NAND1〜NAND5に対応する。
複数のワード線WL1〜WL7は、複数のセレクトゲート線SG1〜SG5上で第２方向に延びる。
複数のワード線WL1〜WL7の各々は、第２方向に並ぶ複数のコントロールゲートCG1j〜CG5j (jは1〜7のうちの1つ)に共通に接続される。即ち、ワード線WLjは、複数のコントロールゲートCG1j〜CG5jに共通に接続される。
このように、第１基本構造をベースにして、メモリセルアレイを三次元化することにより、大容量次世代半導体メモリを実現できる。
B. 基本動作
B.-1. 書き込み動作
図１３３は、書き込み時のメモリセルアレイの等価回路を示している。
n個の半導体層12-1, 12-2, …12-nの各々に対するデータ書き込みは、アーキテクチャーコンセプトで説明した第１基本構造の基本動作に基づいて行われる。
ここでは、n個の半導体層12-1, 12-2, …12-nに対応させてn個の書き込みバッファ31を設けることにより、n個の半導体層12-1, 12-2, …12-nに対する同時データ書き込みを可能にする。また、n個の半導体層12-1, 12-2, …12-nのうちの選択された少なくとも１つの半導体層に対してデータ書き込みを行うこともできる。
例えば、図１３４に示すように、n個の半導体層L1, L2, …Ln (12-1, 12-2, …12-n)の各々が、24個のブロック（6ブロック列）BK1〜BK24から構成され、かつ、n個の半導体層L1, L2, …Lnに対応して読み出し/書き込み線制御回路22が設けられるとき、データ書き込みにおいては、最大、3nビットを同時に書き込むことができる。
一般的には、n個の半導体層L1, L2, …Lnが積み重ねられ、各半導体層内のブロック列がP（Pは、偶数）列であるとき、データ書き込みにおいては、最大、(P/2)×nビットを同時に書き込むことができる。
B.-2. 読み出し動作
図１３５は、読み出し時のメモリセルアレイの等価回路を示している。
n個の半導体層12-1, 12-2, …12-nの各々に対するデータ読み出しは、アーキテクチャーコンセプトで説明した第１基本構造の基本動作に基づいて行われる。
ここでは、n個の半導体層12-1, 12-2, …12-nに対応させてn個のセンスアンプ32を設けることにより、n個の半導体層12-1, 12-2, …12-nに対する同時データ読み出しを可能にする。また、n個の半導体層12-1, 12-2, …12-nのうちの選択された少なくとも１つの半導体層に対してデータ読み出しを行うこともできる。
例えば、図１３６に示すように、n個の半導体層L1, L2, …Ln (12-1, 12-2, …12-n)の各々が、24個のブロック（6ブロック列）BK1〜BK24から構成され、かつ、n個の半導体層L1, L2, …Lnに対応して読み出し/書き込み線制御回路22が設けられるとき、データ読み出しにおいては、最大、3nビットを同時に読み出すことができる。
一般的には、n個の半導体層L1, L2, …Lnが積み重ねられ、各半導体層内のブロック列がP（Pは、偶数）列であるとき、データ読み出しにおいては、最大、(P/2)×nビットを同時に読み出すことができる。
B.-3. 消去動作
図１３１の構造において、消去動作は、n個の半導体層12-1, 12-2, …12-nの全てに対して同時に行うことができるし、また、それらのうちの選択された少なくとも１つの半導体層に対して行うこともできる。
(2) 第２基本構造をベースにした三次元化
A. デバイス構造
図１３７は、第２基本構造をベースにした三次元MaCS（不揮発性半導体メモリ）を示している。図１３８は、図１３７のメモリセルアレイの等価回路を示している。
半導体基板11は、Si, Geなどの１つの結晶から形成される単結晶半導体や、複数の結晶（混晶）から形成される化合物半導体などから構成される。アクティブエリアとしてのn（nは、２以上の自然数）個の半導体層12-1, 12-2, …12-nは、半導体基板11上に配置される。n個の半導体層12-1, 12-2, …12-nは、それぞれ、例えば、真性半導体から構成される。
複数のコントロールゲートCG11〜CG57は、半導体基板11の表面に水平な第１方向及びこれに直交する第２方向にアレイ状に配置される。本例では、複数のコントロールゲートCG11〜CG57は、5×7のアレイサイズを有するが、アレイサイズは、適宜、変更可能である。
複数のコントロールゲートCG11〜CG57は、全体として、六方稠密構造又は千鳥格子構造を有する。複数のコントロールゲートCG11〜CG57のピッチ、複数のコントロールゲートCG11〜CG57間の半導体層12-1, 12-2, …12-nの第１方向の幅などについては、第２基本構造と同じであるため、ここでは、その詳細な説明を省略する。
また、複数のコントロールゲートCG11〜CG57は、第１及び第２方向に直交する第３方向に半導体層12を貫通する。複数のコントロールゲートCG11〜CG57の下面（半導体基板11側の面）は、オープンであり、半導体基板11に接触していない。
複数のコントロールゲートCG11〜CG57は、第３方向に延びる柱形状を有する。複数の柱状コントロールゲートCG11〜CG57の半導体基板11の表面に水平な面での断面形状は、円形に限られず、楕円形、四角形、多角形などであってもよい。
複数のコントロールゲートCG11〜CG57は、導電体、例えば、不純物を含んだ導電性ポリシリコン、金属、金属シリサイドなどから構成される。
複数のコントロールゲートCG11〜CG57の各々の側面（第１及び第２方向側の面）は、データ記録層を含む積層構造により覆われる。複数のNAND列NAND1〜NAND5は、半導体層12-1, 12-2, …12-n、複数のコントロールゲートCG11〜CG57及びそれらの間の複数の積層構造（データ記録層を含む）により構成される。
データ記録層を含む積層構造、複数のNAND列NAND1〜NAND5の構造などについては、第２基本構造と同じであるため、ここでは、その詳細な説明を省略する。
２つのN＋型拡散層14は、複数のコントロールゲートCG11〜CG57の第１方向の２つの端部における半導体層12-1, 12-2, …12-n内に配置される。また、２つのP＋型拡散層15は、複数のコントロールゲートCG11〜CG57の第２方向の２つの端部における半導体層12-1, 12-2, …12-n内に配置される。
N＋型拡散層14とP＋型拡散層15は、素子分離絶縁層16により互いに絶縁される。
第１読み出し/書き込み線RWL1は、２つのN＋型拡散層14のうちの一方に接続され、第２読み出し/書き込み線RWL2-1, RWL2-2, …RWL2-nは、２つのN＋型拡散層14のうちの他方に接続される。
第１読み出し/書き込み線RWL1は、n個の半導体層12-1, 12-2, …12-n内に共通に設けられる。これに対し、第２読み出し/書き込み線RWL2-1, RWL2-2, …RWL2-nは、n個の半導体層12-1, 12-2, …12-nに対応して、互いに独立に設けられる。
第1及び第２読み出し/書き込み線RWL1, RWL2-1, RWL2-2, …RWL2-nは、複数のNAND列NAND1〜NAND5に対するデータの読み出し/書き込みに使用する。
第１消去線EL1は、２つのP＋型拡散層15のうちの一方に接続され、第２消去線EL2は、２つのP＋型拡散層15のうちの他方に接続される。第1及び第２消去線EL1, EL2は、複数のNAND列に対するデータの消去に使用する。
複数のセレクトゲート線SG1〜SG5は、半導体層12-1, 12-2, …12-n上で第１方向に延びる。
複数のセレクトゲート線SG1〜SG5の各々は、第１方向に並ぶ複数のコントロールゲートCGi1〜CGi7 (iは1〜5のうちの1つ)と複数のワード線WL1〜WL14との間に接続される複数のセレクトトランジスタSTi1〜STi7に共有されるセレクトゲートとして機能する。
即ち、セレクトゲート線SGiは、複数のコントロールゲートCGi1〜CGi7と複数のワード線WL1〜WL14との間に接続される複数のセレクトトランジスタSTi1〜STi7に共有されるセレクトゲートとして機能する。
複数のセレクトゲート線SG1〜SG5は、複数のNAND列NAND1〜NAND5に対応する。
複数のワード線WL1〜WL14は、複数のセレクトゲート線SG1〜SG5上で第２方向に延びる。本例では、複数のコントロールゲートCG11〜CG57を六方稠密構造によりレイアウトしたため、ワード線の数は、第１基本構造におけるワード線の数の２倍である。
複数のワード線WL1〜WL14のうち、奇数番目のワード線(odd-numbered word lines) WL-odd (WL1, WL3, WL5,…WL13)の各々は、第２方向に並ぶ複数のコントロールゲートCG2j, CG4j (jは1〜7のうちの1つ)に共通に接続される。
また、複数のワード線WL1〜WL14のうち、偶数番目のワード線(even-numbered word lines) WL-even (WL2, WL4, WL6,…WL14)の各々は、第２方向に並ぶ複数のコントロールゲートCG1j, CG3j, CG5j (jは1〜7のうちの1つ)に共通に接続される。
このように、第２基本構造をベースにして、メモリセルアレイを三次元化することにより、大容量次世代半導体メモリを実現できる。
B. 基本動作
B.-1. 書き込み動作
図１３９は、書き込み時のメモリセルアレイの等価回路を示している。
n個の半導体層12-1, 12-2, …12-nの各々に対するデータ書き込みは、アーキテクチャーコンセプトで説明した第２基本構造の基本動作に基づいて行われる。
ここでは、n個の半導体層12-1, 12-2, …12-nに対応させてn個の書き込みバッファ31を設けることにより、n個の半導体層12-1, 12-2, …12-nに対する同時データ書き込みを可能にする。また、n個の半導体層12-1, 12-2, …12-nのうちの選択された少なくとも１つの半導体層に対してデータ書き込みを行うこともできる。
例えば、図１４０に示すように、n個の半導体層L1, L2, …Ln (12-1, 12-2, …12-n)の各々が、24個のブロック（6ブロック列）BK1〜BK24から構成され、かつ、n個の半導体層L1, L2, …Lnに対応して読み出し/書き込み線制御回路22が設けられるとき、データ書き込みにおいては、最大、3nビットを同時に書き込むことができる。
一般的には、n個の半導体層L1, L2, …Lnが積み重ねられ、各半導体層内のブロック列がP（Pは、偶数）列であるとき、データ書き込みにおいては、最大、(P/2)×nビットを同時に書き込むことができる。
B.-2. 読み出し動作
図１４１は、読み出し時のメモリセルアレイの等価回路を示している。
n個の半導体層12-1, 12-2, …12-nの各々に対するデータ読み出しは、アーキテクチャーコンセプトで説明した第２基本構造の基本動作に基づいて行われる。
ここでは、n個の半導体層12-1, 12-2, …12-nに対応させてn個のセンスアンプ32を設けることにより、n個の半導体層12-1, 12-2, …12-nに対する同時データ読み出しを可能にする。また、n個の半導体層12-1, 12-2, …12-nのうちの選択された少なくとも１つの半導体層に対してデータ読み出しを行うこともできる。
例えば、図１４２に示すように、n個の半導体層L1, L2, …Ln (12-1, 12-2, …12-n)の各々が、24個のブロック（6ブロック列）BK1〜BK24から構成され、かつ、n個の半導体層L1, L2, …Lnに対応して読み出し/書き込み線制御回路22が設けられるとき、データ読み出しにおいては、最大、3nビットを同時に読み出すことができる。
一般的には、n個の半導体層L1, L2, …Lnが積み重ねられ、各半導体層内のブロック列がP（Pは、偶数）列であるとき、データ読み出しにおいては、最大、(P/2)×nビットを同時に読み出すことができる。
B.-3. 消去動作
図１３７の構造において、消去動作は、n個の半導体層12-1, 12-2, …12-nの全てに対して同時に行うことができるし、また、それらのうちの選択された少なくとも１つの半導体層に対して行うこともできる。
(3) メモリセル
三次元MaCS（不揮発性半導体メモリ）のメモリセルを説明する。
図１４３は、メモリセルアレイの第１例を示している。
コントロールゲートCGijは、半導体基板に垂直となる第３方向に延び、かつ、積層構造13により取り囲まれる。
積層構造13は、ゲート絶縁層13a、データ記録層13b及びブロック絶縁層（又は電極間絶縁層）13cを有する。ゲート絶縁層13aは、コントロールゲートCGijから最も離れた位置、即ち、アクティブエリア（チャネル）としての半導体層12-1, 12-2, 12-3, …12-nに接触する位置に配置される。
メモリセルMCijは、コントロールゲートCGijと半導体層12-1, 12-2, 12-3, …12-nとの間にそれぞれ形成される。本例では、コントロールゲートCGijを共有するメモリセルMCijは、データ記録層13bが互いに結合され、一体化されている。
データ記録層13bは、絶縁体及び導電体のいずれでもよい。
データ記録層13bが絶縁体から構成されるとき、例えば、メモリセルは、SONOS型又はMONOS型フラッシュメモリセルである。
また、データ記録層13bが絶縁体から構成されるとき、例えば、データ記録層13bは、電場により電気双極子の方向が変化する強誘電体であってもよいし、電場により抵抗値が変化する可変抵抗素子（相変化材料、金属酸化物など）であってもよい。
データ記録層13bが導電体から構成されるとき、例えば、メモリセルは、フローティングゲート型フラッシュメモリセルである。
コントロールゲートCGijは、セレクトトランジスタSTijを介してワード線WLjに接続される。セレクトトランジスタSTijは、半導体層17、半導体層17を取り囲むゲート絶縁層18、半導体層17内のP-型チャネル領域19、及び、セレクトゲート線SGiから構成される。
図１４４は、メモリセルアレイの第２例を示している。
コントロールゲートCGijは、半導体基板に垂直となる第３方向に延び、かつ、積層構造13により取り囲まれる。
積層構造13は、ゲート絶縁層13a、データ記録層13b及びブロック絶縁層（又は電極間絶縁層）13cを有する。ゲート絶縁層13aは、コントロールゲートCGijから最も離れた位置、即ち、アクティブエリア（チャネル）としての半導体層12-1, 12-2, 12-3, …12-nに接触する位置に配置される。
メモリセルMCijは、コントロールゲートCGijと半導体層12-1, 12-2, 12-3, …12-nとの間にそれぞれ形成される。本例では、コントロールゲートCGijを共有するメモリセルMCijは、データ記録層13bが互いに分離されている。
データ記録層13bは、絶縁体及び導電体のいずれでもよい。
データ記録層13bが絶縁体から構成されるとき、例えば、メモリセルは、SONOS型又はMONOS型フラッシュメモリセルである。
また、データ記録層13bが絶縁体から構成されるとき、例えば、データ記録層13bは、電場により電気双極子の方向が変化する強誘電体であってもよいし、電場により抵抗値が変化する可変抵抗素子（相変化材料、金属酸化物など）であってもよい。
データ記録層13bが導電体から構成されるとき、例えば、メモリセルは、フローティングゲート型フラッシュメモリセルである。
コントロールゲートCGijは、セレクトトランジスタSTijを介してワード線WLjに接続される。セレクトトランジスタSTijは、半導体層17、半導体層17を取り囲むゲート絶縁層18、半導体層17内のP-型チャネル領域19、及び、セレクトゲート線SGiから構成される。
図１４５は、メモリセルアレイの第３例を示している。
コントロールゲートCGijは、半導体基板に垂直となる第３方向に延び、かつ、積層構造13により取り囲まれる。
積層構造13は、ゲート絶縁層13a、データ記録層13b及びブロック絶縁層（又は電極間絶縁層）13cを有する。ゲート絶縁層13aは、コントロールゲートCGijに接触する位置、即ち、アクティブエリア（チャネル）としての半導体層12-1, 12-2, 12-3, …12-nから最も離れた置に配置される。
メモリセルMCijは、コントロールゲートCGijと半導体層12-1, 12-2, 12-3, …12-nとの間にそれぞれ形成される。本例では、コントロールゲートCGijを共有するメモリセルMCijは、データ記録層13bが互いに結合され、一体化されている。
データ記録層13bは、絶縁体及び導電体のいずれでもよい。
データ記録層13bが絶縁体から構成されるとき、例えば、メモリセルは、SONOS型又はMONOS型フラッシュメモリセルである。
また、データ記録層13bが絶縁体から構成されるとき、例えば、データ記録層13bは、電場により電気双極子の方向が変化する強誘電体であってもよいし、電場により抵抗値が変化する可変抵抗素子（相変化材料、金属酸化物など）であってもよい。
データ記録層13bが導電体から構成されるとき、例えば、メモリセルは、フローティングゲート型フラッシュメモリセルである。
コントロールゲートCGijは、セレクトトランジスタSTijを介してワード線WLjに接続される。セレクトトランジスタSTijは、半導体層17、半導体層17を取り囲むゲート絶縁層18、半導体層17内のP-型チャネル領域19、及び、セレクトゲート線SGiから構成される。
図１４６は、メモリセルアレイの第４例を示している。
コントロールゲートCGijは、半導体基板に垂直となる第３方向に延び、かつ、積層構造13により取り囲まれる。
積層構造13は、ゲート絶縁層13a、データ記録層13b及びブロック絶縁層（又は電極間絶縁層）13cを有する。ゲート絶縁層13aは、コントロールゲートCGijに接触する位置、即ち、アクティブエリア（チャネル）としての半導体層12-1, 12-2, 12-3, …12-nから最も離れた置に配置される。
メモリセルMCijは、コントロールゲートCGijと半導体層12-1, 12-2, 12-3, …12-nとの間にそれぞれ形成される。本例では、コントロールゲートCGijを共有するメモリセルMCijは、データ記録層13bが互いに分離されている。
データ記録層13bは、絶縁体及び導電体のいずれでもよい。
データ記録層13bが絶縁体から構成されるとき、例えば、メモリセルは、SONOS型又はMONOS型フラッシュメモリセルである。
また、データ記録層13bが絶縁体から構成されるとき、例えば、データ記録層13bは、電場により電気双極子の方向が変化する強誘電体であってもよいし、電場により抵抗値が変化する可変抵抗素子（相変化材料、金属酸化物など）であってもよい。
データ記録層13bが導電体から構成されるとき、例えば、メモリセルは、フローティングゲート型フラッシュメモリセルである。
コントロールゲートCGijは、セレクトトランジスタSTijを介してワード線WLjに接続される。セレクトトランジスタSTijは、半導体層17、半導体層17を取り囲むゲート絶縁層18、半導体層17内のP-型チャネル領域19、及び、セレクトゲート線SGiから構成される。
(4) コンタクトエリアの構造
三次元MaCS（不揮発性半導体メモリ）のコンタクトエリアの構造を説明する。
以下の説明では、三次元MaCSは、図１３７のデバイス構造を前提とする。
A. 概要
図１４７は、三次元MaCSのメモリセルアレイの平面図を示している。
第１例目のブロックBK1, BL4, BK7に関し、第１読み出し/書き込み線RWL1は、ブロックBK1, BL4, BK7の左側に配置され、第２読み出し/書き込み線RWL2-1, RWL2-2, RWL2-3, …RWL2-nは、ブロックBK1, BL4, BK7の右側に配置される。
第２列目のブロックBK2, BL5, BK8に関し、第１読み出し/書き込み線RWL1は、ブロックBK2, BL5, BK8の右側に配置され、第２読み出し/書き込み線RWL2-1, RWL2-2, RWL2-3, …RWL2-nは、ブロックBK2, BL5, BK8の左側に配置される。
第３列目のブロックBK3, BL6, BK9に関し、第１読み出し/書き込み線RWL1は、ブロックBK3, BL6, BK9の左側に配置され、第２読み出し/書き込み線RWL2-1, RWL2-2, RWL2-3, …RWL2-nは、ブロックBK3, BL6, BK9の右側に配置される。
第１読み出し/書き込み線RWL1は、図１３７のｎ個の半導体層12-1, 12-2, …12-nに共通に接続される。同様に、第１及び第２の消去線EL1, EL2は、図１３７のｎ個の半導体層12-1, 12-2, …12-nに共通に接続される。
第２読み出し/書き込み線RWL2-1, RWL2-2, RWL2-3, …RWL2-nは、図１３７のｎ個の半導体層12-1, 12-2, …12-nに対応する。即ち、第２読み出し/書き込み線RWL2-1は、図１３７の半導体層12-1に接続され、第２読み出し/書き込み線RWL2-2は、図１３７の半導体層12-2に接続され、第２読み出し/書き込み線RWL2-nは、図１３７の半導体層12-nに接続される。
B. 第１読み出し/書き込み線と第１及び第２消去線
図１４８は、図１４７のブロックBK1を示している。図１４９は、図１４８のCXLIX-CXLIX線に沿う断面図、図１５０は、図１４８のCL-CL線に沿う断面図、図１５１は、図１４８のCLI-CLI線に沿う断面図である。
本例では、第１読み出し/書き込み線RWL1と第１及び第２消去線EL1, EL2は、半導体基板11上に積み重ねられるｎ個の半導体層12-1, 12-2, …12-nにより共有する。
コンタクトプラグCPrwl1は、第３方向に延び、半導体基板11上に積み重ねられるｎ個の半導体層12-1, 12-2, …12-nを貫通する。コンタクトプラグCPrwl1の一端（上端）は、第１読み出し/書き込み線RWL1に接続され、他端（下端）は、オープンである。
コンタクトプラグCPrwl1は、第１読み出し/書き込み線RWL1と半導体層12-1, 12-2, …12-nとを電気的に接続する。
コンタクトプラグCPel1は、第３方向に延び、半導体基板11上に積み重ねられるｎ個の半導体層12-1, 12-2, …12-nを貫通する。コンタクトプラグCPel1の一端（上端）は、第１消去線EL1に接続され、他端（下端）は、オープンである。
コンタクトプラグCPel1は、第１消去線EL1と半導体層12-1, 12-2, …12-nとを電気的に接続する。
コンタクトプラグCPel2は、第３方向に延び、半導体基板11上に積み重ねられるｎ個の半導体層12-1, 12-2, …12-nを貫通する。コンタクトプラグCPel2の一端（上端）は、第２消去線EL2に接続され、他端（下端）は、オープンである。
コンタクトプラグCPel2は、第２消去線EL2と半導体層12-1, 12-2, …12-nとを電気的に接続する。
尚、図１４９乃至図１５１の例では、第１読み出し/書き込み線RWL1と第１及び第２消去線EL1, EL2は、コンタクトプラグCPrwl1, CPel1, CPel2の上端（半導体基板11側とは反対側の端部）に接続される。
これに対し、例えば、図１５２乃至図１５４に示すように、第１読み出し/書き込み線RWL1と第１及び第２消去線EL1, EL2は、コンタクトプラグCPrwl1, CPel1, CPel2の下端（半導体基板11側の端部）に接続してもよい。
C. 第２読み出し/書き込み線
第２読み出し/書き込み線とｎ個の半導体層とのコンタクト構造を説明する。
本例では、第２読み出し/書き込み線は、半導体基板上に積み重ねられるｎ個の半導体層の各々に独立に設けられる。
C.-1. 階段構造 (Staircase structure)
図１５５は、図１４７のブロックBK1を示している。図１５６は、図１５５のCXVI-CLVI線に沿う断面図である。
半導体基板11上の半導体層12-1, 12-2, …12-nの第１方向の一端は、階段構造を有する。即ち、第ｋ（ｋ＝２，３，…ｎ）層目の半導体層12-kの第１方向の一端は、第ｋ−１層目の半導体層12-(k-1)の第１方向の一端よりも内側（半導体層12-1, 12-2, …12-n側）に後退している。
コンタクトプラグCPrwl2-1の一端（上端）は、第２方向に延びる第２読み出し/書き込み線RWL2-1に接続され、他端（下端）は、半導体層12-1に接続される。同様に、コンタクトプラグCPrwl2-2の一端は、第２読み出し/書き込み線RWL2-2に接続され、他端は、半導体層12-2に接続され、コンタクトプラグCPrwl2-3の一端は、第２読み出し/書き込み線RWL2-3に接続され、他端は、半導体層12-3に接続される。
コンタクトプラグCPrwl2-nの一端は、第２方向に延びる第２読み出し/書き込み線RWL2-nに接続され、他端は、半導体層12-nに接続される。
本例では、コンタクトプラグCPrwl2-1, CPrwl2-2, CPrwl2-3, …CPrwl2-nの深さは、互いに異なる。
C.-2. 屈曲構造 (Curvature structure)
図１５７は、図１４７のブロックBK1を示している。図１５８は、図１５７のCLVIII-CLVIII線に沿う断面図である。
半導体基板11上の半導体層12-1, 12-2, …12-nの第１方向の一端は、屈曲構造を有する。即ち、ｎ個の半導体層12-1, 12-2, …12-nは、くぼみ内に積み重ねられることにより、それらの第１方向の一端が第３方向に折り曲がる。
この構造では、半導体層12-1, 12-2, …12-nの一部は、コンタクトプラグCPrwl2-1, CPrwl2-2, CPrwl2-3, …CPrwl2-nとして機能する。
第１層目（最下層）の半導体層12-1の一端（第３方向に延びている部分の上端）は、第２読み出し/書き込み線RWL2-1に接続される。同様に、第２層目の半導体層12-2の一端（第３方向に延びている部分の上端）は、第２読み出し/書き込み線RWL2-2に接続され、第３層目の半導体層12-3の一端（第３方向に延びている部分の上端）は、第２読み出し/書き込み線RWL2-3に接続される。
第ｎ層目（最上層）の半導体層12-nの一端（第３方向に延びている部分の上端）は、第２読み出し/書き込み線RWL2-nに接続される。
C.-3. 貫通構造 (Through-structure)
図１５９、図１６２、図１６５及び図１６８は、それぞれ、図１４７のブロックBK1を示している。図１６０は、図１５９のCLX-CLX線に沿う断面図、図１６３は、図１６２のCLXIII-CLXIII線に沿う断面図、図１６６は、図１６５のCLXVI-CLXVI線に沿う断面図、図１６９は、図１６８のCLXIX-CLXIX線に沿う断面図である。
半導体基板11上の半導体層12-1, 12-2, 12-3, …12-nの第１方向の一端は、貫通構造を有する。即ち、コンタクトプラグCPrwl2-1, CPrwl2-2, CPrwl2-3, …CPrwl2-nは、ｎ個の半導体層12-1, 12-2, 12-3, …12-nを貫通する。
コンタクトプラグCPrwl2-nの一端（上端）は、図１５９及び図１６０に示すように、第２方向に延びる第２読み出し/書き込み線RWL2-nに接続され、他端（下端）は、半導体層12-n内のN+型拡散層14に電気的に接続される。
コンタクトプラグCPrwl2-nは、半導体層12-n以外の残りの半導体層12-1, 12-2, 12-3にも接続されるが、半導体層12-1, 12-2, 12-3内のN+型拡散層14に電気的に接続されることはない。
コンタクトプラグCPrwl2-3の一端（上端）は、図１６２及び図１６３に示すように、第２方向に延びる第２読み出し/書き込み線RWL2-3に接続され、他端（下端）は、半導体層12-3内のN+型拡散層14に電気的に接続される。
コンタクトプラグCPrwl2-3は、半導体層12-3以外の残りの半導体層12-1, 12-2, 12-nにも接続されるが、半導体層12-1, 12-2, 12-n内のN+型拡散層14に電気的に接続されることはない。
コンタクトプラグCPrwl2-2の一端（上端）は、図１６５及び図１６６に示すように、第２方向に延びる第２読み出し/書き込み線RWL2-2に接続され、他端（下端）は、半導体層12-2内のN+型拡散層14に電気的に接続される。
コンタクトプラグCPrwl2-2は、半導体層12-2以外の残りの半導体層12-1, 12-3, 12-nにも接続されるが、半導体層12-1, 12-3, 12-n内のN+型拡散層14に電気的に接続されることはない。
コンタクトプラグCPrwl2-1の一端（上端）は、図１６８及び図１６９に示すように、第２方向に延びる第２読み出し/書き込み線RWL2-1に接続され、他端（下端）は、半導体層12-1内のN+型拡散層14に電気的に接続される。
コンタクトプラグCPrwl2-1は、半導体層12-1以外の残りの半導体層12-2, 12-3, 12-nにも接続されるが、半導体層12-2, 12-3, 12-n内のN+型拡散層14に電気的に接続されることはない。
本例では、コンタクトプラグCPrwl2-1, CPrwl2-2, CPrwl2-3, …CPrwl2-nの深さは、互いに同じにすることができる。
尚、図１６０、図１６３、図１６６及び図１６９の例では、第２読み出し/書き込み線RWL2-1, RWL2-2, RWL2-3, …RWL2-nは、コンタクトプラグCPrwl2-1, CPrwl2-2, CPrwl2-3, …CPrwl2-nの上端（半導体基板11側とは反対側の端部）に接続される。
これに対し、例えば、図１６１、図１６４、図１６７及び図１７０に示すように、第２読み出し/書き込み線RWL2-1, RWL2-2, RWL2-3, …RWL2-nは、コンタクトプラグCPrwl2-1, CPrwl2-2, CPrwl2-3, …CPrwl2-nの下端（半導体基板11側の端部）に接続してもよい。
７． 製造方法
本開示に係わる不揮発性半導体メモリ(MaCS)を製造する方法について説明する。
以下の全ての例は、三次元化されたメモリセルアレイを有するMaCSを対象とする。第１及び第２基本構造については、以下の製造方法を応用することにより、容易に製造することが可能である。
(1) 第１例
図１７１乃至図１８６は、三次元MaCSを製造する方法の第１例を示している。
第１例は、積み重ねられた複数の半導体層の各々について、N+/P+型拡散層及び素子分離絶縁層をそれぞれ独立に形成する製造方法に関する。
まず、図１７１及び図１７２に示すように、半導体基板11内にＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁層41を形成する。また、素子分離絶縁層41に取り囲まれた素子領域（アクティブエリア）内に、ゲート絶縁層42及びゲート電極43を有するFET (Field effect transistor)を形成する。さらに、半導体基板11上に層間絶縁層44を形成し、かつ、層間絶縁層44の上面を平坦化する。
この後、層間絶縁層44上に第１半導体層（例えば、ポリシリコン層）12-1を形成する。
また、PEP(Photo engraving process)によりレジストパターンを形成し、これをマスクにして、イオン注入(ion implantation)によりN型不純物（例えば、P, Asなど）を第１半導体層12-1内に注入する。この後、レジストパターンを除去する。
再び、PEPによりレジストパターンを形成し、これをマスクにして、イオン注入によりP型不純物（例えば、Bなど）を第１半導体層12-1内に注入する。この後、レジストパターンを除去する。
その結果、第１半導体層12-1内にN+型拡散層14及びP+型拡散層15が形成される。
次に、図１７３及び図１７４に示すように、PEPによりレジストパターンを形成し、これをマスクにして、RIE(reactive ion etching)により第１半導体層12-1をパターニングする。このパターニングは、N+型拡散層14及びP+型拡散層15を互いに分離(isolate)することを目的に行われる。
次に、図１７５及び図１７６に示すように、LPCVDなどの方法を用いて、第１半導体層12-1に形成された溝を満たし、かつ、第１半導体層12-1を覆う層間絶縁層（素子分離絶縁層）16-1を形成する。また、層間絶縁層16-1の上面を平坦化する。
この後、層間絶縁層16-1上に第２半導体層（例えば、ポリシリコン層）12-2を形成する。
また、PEPによりレジストパターンを形成し、これをマスクにして、イオン注入によりN型不純物（例えば、P, Asなど）を第２半導体層12-2内に注入する。この後、レジストパターンを除去する。
再び、PEPによりレジストパターンを形成し、これをマスクにして、イオン注入によりP型不純物（例えば、Bなど）を第２半導体層12-2内に注入する。この後、レジストパターンを除去する。
その結果、第２半導体層12-2内にN+型拡散層14及びP+型拡散層15が形成される。
次に、図１７７及び図１７８に示すように、PEPによりレジストパターンを形成し、これをマスクにして、RIEにより第２半導体層12-2をパターニングする。このパターニングは、N+型拡散層14及びP+型拡散層15を互いに分離することを目的に行われる。
ここで、本例では、第２半導体層12-2内のN+/P+型拡散層14, 15のフリンジエリア（コンタクトエリア）Fは、図１７３に示す第１半導体層12-1内のN+/P+型拡散層14, 15のフリンジエリア（コンタクトエリア）Fとオーバーラップさせない。これは、各々の半導体層に対して独立にビアをコンタクトさせるためである。
次に、図１７９及び図１８０に示すように、LPCVDなどの方法を用いて、第２半導体層12-2に形成された溝を満たし、かつ、第２半導体層12-2を覆う層間絶縁層（素子分離絶縁層）16-2を形成する。また、層間絶縁層16-2の上面を平坦化する。
この後、層間絶縁層16-2上に第３半導体層（例えば、ポリシリコン層）12-3を形成する。
また、PEPによりレジストパターンを形成し、これをマスクにして、イオン注入によりN型不純物（例えば、P, Asなど）を第３半導体層12-3内に注入する。この後、レジストパターンを除去する。
再び、PEPによりレジストパターンを形成し、これをマスクにして、イオン注入によりP型不純物（例えば、Bなど）を第３半導体層12-3内に注入する。この後、レジストパターンを除去する。
その結果、第３半導体層12-3内にN+型拡散層14及びP+型拡散層15が形成される。
次に、図１８１及び図１８２に示すように、PEPによりレジストパターンを形成し、これをマスクにして、RIEにより第３半導体層12-3をパターニングする。このパターニングは、N+型拡散層14及びP+型拡散層15を互いに分離することを目的に行われる。
ここで、本例では、第３半導体層12-3内のN+/P+型拡散層14, 15のフリンジエリア（コンタクトエリア）Fは、図１７３に示す第１半導体層12-1内のN+/P+型拡散層14, 15のフリンジエリアF及び図１７７に示す第２半導体層12-2内のN+/P+型拡散層14, 15のフリンジエリアFとオーバーラップさせない。これは、各々の半導体層に対して独立にビアをコンタクトさせるためである。
次に、図１８３及び図１８４に示すように、LPCVDなどの方法を用いて、第３半導体層12-3に形成された溝を満たし、かつ、第３半導体層12-3を覆う層間絶縁層（素子分離絶縁層）16-3を形成する。また、層間絶縁層16-3の上面を平坦化する。
この後、層間絶縁層16-3上に第４半導体層（例えば、ポリシリコン層）12-4を形成する。
また、PEPによりレジストパターンを形成し、これをマスクにして、イオン注入によりN型不純物（例えば、P, Asなど）を第４半導体層12-4内に注入する。この後、レジストパターンを除去する。
再び、PEPによりレジストパターンを形成し、これをマスクにして、イオン注入によりP型不純物（例えば、Bなど）を第４半導体層12-4内に注入する。この後、レジストパターンを除去する。
その結果、第４半導体層12-4内にN+型拡散層14及びP+型拡散層15が形成される。
次に、図１８５及び図１８６に示すように、PEPによりレジストパターンを形成し、これをマスクにして、RIEにより第４半導体層12-4をパターニングする。このパターニングは、N+型拡散層14及びP+型拡散層15を互いに分離することを目的に行われる。
ここで、本例では、第４半導体層12-4内のN+/P+型拡散層14, 15のフリンジエリア（コンタクトエリア）Fは、図１７３に示す第１半導体層12-1内のN+/P+型拡散層14, 15のフリンジエリアF、図１７７に示す第２半導体層12-2内のN+/P+型拡散層14, 15のフリンジエリアF及び図１８１に示す第３半導体層12-3内のN+/P+型拡散層14, 15のフリンジエリアFとオーバーラップさせない。これは、各々の半導体層に対して独立にビアをコンタクトさせるためである。
以上のステップにより、半導体基板11上に積み重ねられた複数の半導体層12-1, 12-2, 12-3, 12-4が形成される。この後、複数の半導体層12-1, 12-2, 12-3, 12-4を貫通する複数のコントロールゲートを形成し、かつ、複数のコントロールゲート上に複数のセレクトトランジスタ及び複数のワード線をそれぞれ形成する。また、複数の半導体層12-1, 12-2, 12-3, 12-4のN+/P+型拡散層14, 15の各々に独立に接続される複数のビアを形成する。
メモリセルアレイ（複数のコントロールゲート）を形成するステップ、N+/P+型拡散層を形成するステップ、ビアを形成するステップ、セレクトトランジスタを形成するステップ及びワード線を形成するステップは、MaCSを製造する方法の全ての例において共通する部分であるため、ここでは、その説明を省略し、以下の例で順次説明することにする。
(2) 第２例
図１８７乃至図２２０は、三次元MaCSを製造する方法の第２例を示している。
第１例では、積み重ねられた複数の半導体層の各々について、N+/P+型拡散層及び素子分離絶縁層をそれぞれ独立に形成する。しかし、この方法は、PEP数の増加による製造コストの増大を招く可能性がある。
そこで、第２例では、まず、半導体基板上に複数の半導体層を積み重ね、メモリセルアレイを形成した後に、複数の半導体層内にN+/P+型拡散層を同時に形成し、PEP数の削減による製造コストの低減を図る方法を提案する。
尚、第１例では、半導体層の数を４層としてその内容を説明したが、第２例では、半導体層の数を３層としてその内容を説明する。
A. メモリセルアレイを形成する方法
図１８７乃至図１９２は、メモリセルアレイを形成する方法を示している。
まず、図１８７及び図１８８に示すように、半導体基板11上に、層間絶縁層44、第１半導体層12-1、層間絶縁層16-1、第２半導体層12-2、層間絶縁層16-2、第３半導体層12-3及び層間絶縁層16-3を順次形成する。
層間絶縁層44, 16-1, 16-2, 16-3は、例えば、酸化シリコン層であり、第１乃至第３半導体層12-1, 12-2, 12-3は、例えば、ポリシリコン層である。
この後、層間絶縁層16-3上にハードマスク（例えば、窒化シリコン層）を形成し、レジストパターンをマスクにして、RIEによりハードマスクをパターニングする。続けて、レジストパターンを除去し、ハードマスクをマスクにして、RIEにより、層間絶縁層16-3、第３半導体層12-3、層間絶縁層16-2、第２半導体層12-2、層間絶縁層16-1、第１半導体層12-1を順次エッチングする。
その結果、N+/P+型拡散層を分離するための素子分離トレンチが形成される。
この素子分離トレンチ内に絶縁層（例えば、酸化シリコン層）を形成し、これを素子分離絶縁層16とする。
この後、ハードマスクを除去する。
尚、ハードマスクは、除去せず、そのまま残しておいてもよい。
次に、図１８９及び図１９０に示すように、MaCSのコントロールゲート及びセレクトゲートを形成するためのアレイ状に配置された複数のトレンチ45を形成する。
複数のトレンチ45は、メモリセルアレイエリアA1内及びセレクトトランジスタエリアA2内にそれぞれ形成される。ここで、A3及びA4は、フックアップエリアであり、例えば、N+型拡散層は、フックアップエリアA3内に配置され、P+型拡散層は、フックアップエリアA4内に配置される。
複数のトレンチ45は、第１乃至第３半導体層12-1, 12-2, 12-3を貫通し、その底面は、層間絶縁層44に達している。
次に、図１９１及び図１９２に示すように、複数のトレンチ45の内面に積層構造13を形成する。この積層構造13は、例えば、図１０及び図１１のメモリセルを採用するときは、ゲート絶縁層/データ記録層/ブロック絶縁層であり、例えば、図１２及び図１３のメモリセルを採用するときは、ゲート絶縁層/データ記録層/電極間絶縁層である。
積層構造13は、複数のトレンチ45の内面に、複数のトレンチ45を満たすことなく、形成される。
この後、複数のトレンチ45を満たす複数の導電層（例えば、不純物を含むポリシリコン層、TaNなどのメタル層など）45を形成する。メモリセルアレイエリアA1内の複数のトレンチ45を満たす複数の導電層45は、複数のコントロールゲートCGであり、セレクトトランジスタエリアA2内の複数のトレンチ45を満たす複数の導電層45は、複数のセレクトゲートSGである。
以上のステップにより、メモリセルアレイが形成される。
B. N+/P+型拡散層を形成する方法
図１９３乃至図２０７は、N+/P+型拡散層を形成する方法を示している。
N+/P+型拡散層を形成する方法は、以下の２つを提案する。
B.-1. プラズマドーピングを用いる方法
まず、図１９３及び図１９４に示すように、フックアップエリアA3内にアレイ状の複数のトレンチ46を形成する。複数のトレンチ46は、第１乃至第３半導体層12-1, 12-2, 12-3を貫通し、その底面は、層間絶縁層44に達している。
この後、プラズマドーピングにより、N型不純物（例えば、P, Asなど）を複数のトレンチ46を介して第１及び第３半導体層12-1, 12-2, 12-3内にドーピングする。また、熱拡散を行うことにより、図１９５及び図１９６に示すように、N型不純物を活性化させ、第１及び第３半導体層12-1, 12-2, 12-3内にN+型拡散層14を同時に形成する。
次に、図１９７及び図１９９に示すように、例えば、左側のフックアップエリアA3内の複数のトレンチを導電層47により満たす。導電層47は、ビアとして使用する。この場合、第１乃至第３半導体層12-1, 12-2, 12-3内の複数のNAND列の一端は、図１３１及び図１４１に示すように、１本の読み出し/書き込み線RWL1に共通に接続される。
また、右側のフックアップエリアA3内の複数のトレンチを絶縁層（例えば、酸化シリコン層）48により満たす。この場合、第１乃至第３半導体層12-1, 12-2, 12-3内の複数のNAND列の他端は、図１３１及び図１４１に示すように、それぞれ独立に、第１乃至第３読み出し/書き込み線RWL2-1, RWL2-2, RWL2-3に接続される。
但し、第１乃至第３半導体層12-1, 12-2, 12-3内の複数のNAND列の一端についても、それぞれ独立に、第１乃至第３読み出し/書き込み線を接続するときは、左側のフックアップエリアA3内の複数のトレンチも絶縁層により満たせばよい。
引き続き、N+型拡散層14の形成と同様に、フックアップエリアA4内にアレイ状の複数のトレンチを形成する。複数のトレンチは、第１乃至第３半導体層12-1, 12-2, 12-3を貫通し、その底面は、層間絶縁層44に達している。
この後、プラズマドーピングにより、P型不純物（例えば、Bなど）を複数のトレンチを介して第１及び第３半導体層12-1, 12-2, 12-3内にドーピングする。また、熱拡散を行うことにより、P型不純物を活性化させ、第１及び第３半導体層12-1, 12-2, 12-3内にP+型拡散層15を同時に形成する。
そして、フックアップエリアA4内の複数のトレンチを導電層49により満たす。導電層49は、ビアとして使用する。この場合、第１乃至第３半導体層12-1, 12-2, 12-3内のメモリセルアレイは、図１３１及び図１４１に示すように、第１及び第２消去EL1, EL2に共通に接続される。
但し、第１乃至第３半導体層12-1, 12-2, 12-3内のメモリセルアレイに対して、それぞれ独立に、第１及び第２消去線を接続するときは、フックアップエリアA4内の複数のトレンチを絶縁層により満たせばよい。
以上のステップにより、第１乃至第３半導体層12-1, 12-2, 12-3内にN+/P+型拡散層14, 15が同時に形成される。
B.-2. 固層拡散を用いる方法
まず、図２００及び図２０１に示すように、フックアップエリアA3, A4内にアレイ状の複数のトレンチ46を形成する。複数のトレンチ46は、第１乃至第３半導体層12-1, 12-2, 12-3を貫通し、その底面は、層間絶縁層44に達している。
次に、図２０２に示すように、フックアップエリアA3, A4内の複数のトレンチ46を、N型不純物（例えば、P, Asなど）を含む絶縁層（例えば、酸化シリコン層）51により満たす。また、図２０３に示すように、例えば、ウエットエッチングにより、フックアップエリアA4内の複数のトレンチ46に満たされた絶縁層51のみを除去する。
続けて、図２０４に示すように、フックアップエリアA4内の複数のトレンチ46を、P型不純物（例えば、Bなど）を含む絶縁層（例えば、酸化シリコン層）52により満たす。
この後、図２０５乃至図２０７に示すように、熱拡散により、N型不純物を、絶縁層51から第１乃至第３半導体層12-1, 12-2, 12-3内に固層拡散させ、かつ、P型不純物を、絶縁層52から第１乃至第３半導体層12-1, 12-2, 12-3内に固層拡散させる。
以上のステップにより、第１乃至第３半導体層12-1, 12-2, 12-3内にN+/P+型拡散層14, 15が同時に形成される。
この方法では、フックアップエリアA3, A4内の複数のトレンチ46に満たされた絶縁層51, 52は、除去せず、このまま残しておけばよい。N+/P+型拡散層14, 15に対するコンタクトは、以下のビアを製造する方法などにより形成する。
C. ビアを形成する方法
図２０８乃至図２２０は、階段構造のフックアップエリアにおいてビアを形成する方法を示している。
以下に説明する方法は、メモリセルアレイの第１方向の２つの端部にあるフックアップエリアA3及びメモリセルアレイの第２方向の２つの端部にあるフックアップエリアA4の全てに対して適用可能である。
但し、ここでは、説明を簡単にするため、階段加工が最も有効と認められるメモリセルアレイの第１方向の２つの端部のうちの１つにあるフックアップエリアA3について、この方法を説明する。
C.-1. 階段加工の第１例
図２０８乃至図２１２は、階段加工の第１例を示している。
まず、図２０８に示すように、最上層となる層間絶縁層16-3上にマスク層53を形成する。マスク層53は、カーボン材（例えば、フォトレジスト層）、ハードマスク（例えば、窒化シリコン層）などから形成することができる。
この後、マスク層53をマスクにして、RIEにより層間絶縁層16-3を選択的にエッチングする。このエッチングにおいては、層間絶縁層16-3と同時にトレンチ内の絶縁層48もエッチングする。層間絶縁層16-3と絶縁層48を同一材料（例えば、酸化シリコン層）とすれば、エッチングの制御が容易になる。
ここで重要な点は、絶縁層48のエッチング(E1部分)が層間絶縁層16-2まで達していることにある。これは、階段加工において、絶縁層48の残り（第３方向への突出）による悪影響をなくすことを目的に行われる。
従って、実工程において、このエッチングは、絶縁層48のエッチングが層間絶縁層16-2の上面よりも下まで達するように、オーバーエッチング気味に行われる。
次に、図２０９に示すように、マスク層53をマスクにして、RIEにより第３半導体層12-3を選択的にエッチングする。
次に、図２１０に示すように、マスク層53をスリミングする。
具体的には、等方エッチングによりマスク層53をエッチングし、マスク層53の第１方向の端部を後退させる（横方向にエッチングする）。この横方向のエッチング量は、階段加工における一段（ステップ）の幅（例えば、60 nm程度）に等しい。
この後、マスク層53をマスクにして、RIEにより層間絶縁層16-3, 16-2を選択的にエッチングする。このエッチングにおいては、層間絶縁層16-3, 16-2と同時にトレンチ内の絶縁層48もエッチングする。
このエッチングでも、絶縁層48のエッチング(E2部分)が層間絶縁層16-2まで達していることが重要である。従って、このエッチングは、絶縁層48のエッチングが層間絶縁層16-2の上面よりも下まで達するように、オーバーエッチング気味に行われる。
次に、図２１１に示すように、マスク層53をマスクにして、RIEにより、第１及び第２半導体層12-1, 12-2を選択的にエッチングする。
次に、図２１２に示すように、再び、マスク層53をスリミングする。
具体的には、等方エッチングによりマスク層53をエッチングし、マスク層53の第１方向の端部をさらに後退させる（横方向にエッチングする）。この横方向のエッチング量は、階段加工における一段の幅（例えば、60 nm程度）に等しい。
この後、マスク層53をマスクにして、RIEにより層間絶縁層16-3, 16-2, 16-1を選択的にエッチングする。このエッチングにおいては、層間絶縁層16-3, 16-2, 16-1と同時にトレンチ内の絶縁層48もエッチングする。
このエッチングでも、絶縁層48のエッチング(E3部分)が層間絶縁層16-2まで達していることが重要である。従って、このエッチングは、絶縁層48のエッチングが層間絶縁層16-2の上面よりも下まで達するように、オーバーエッチング気味に行われる。
以上のステップにより、階段構造を有するフックアップエリアが形成される。
C.-2. 階段加工の第２例
図２１３乃至図２１６は、階段加工の第２例を示している。
第１例では、階段構造を得るために、上段の層間絶縁層のエッチングは、トレンチ内の絶縁層のエッチングが下段の層間絶縁層まで達するように、オーバーエッチング気味に行われる。
しかし、この場合、後述するビアの形成において、コンタクト抵抗を低減するために、いわゆるサリサイド(Saliside: Salf-aligned silicide)技術を用いて、第１乃至第３半導体層12-1, 12-2, 12-3の上面にシリサイド層を形成するとき、シリサイド層がオーバーエッチングされた絶縁層のギャップを介して、第１乃至第３半導体層12-1, 12-2, 12-3同士を短絡させる危険性がある。
そこで、第２例では、このような短絡の問題を解消するための階段加工の方法について説明する。
まず、第１例のプロセスにより、階段構造のフックアップエリアを形成する。
次に、図２１３に示すように、階段加工時に使用されたマスク層（図２１２の“５３”）を削除し、続けて、メモリセルアレイエリア上に保護層（例えば、窒化シリコン層）54を形成する。この保護層54は、後述するサリサイド工程において、メモリセルアレイを保護することを目的に設けられる。
但し、階段加工時に使用されたマスク層にメモリセルアレイを保護する機能があれば、保護層54を新たに設けることなく、そのマスク層を保護層として使用することも可能である。
ところで、図２１４の領域Ｓに示すように、第１例のプロセスにおいて、絶縁層48のオーバーエッチングにより、絶縁層48に形成されたギャップが、第１半導体層12-1から第２半導体層12-2まで達することがあり得る。この場合、後述するサリサイド工程において、シリサイド層が絶縁層48のギャップを介して第１及び第２半導体層12-1, 12-2を短絡させる危険性がある。
そこで、以下のプロセスを追加し、このギャップを絶縁層により満たす。
まず、図２１５に示すように、階段構造の各段（各ステップ）の第１方向の側面にサイドウォール絶縁層55を形成する。サイドウォール絶縁層55は、絶縁層の堆積と異方性エッチングにより容易に形成することができる。
サイドウォール絶縁層55は、絶縁層48に形成されたギャップを完全に満たす。
この状態において、図２１６に示すように、第１乃至第３半導体層（シリコン層）12-1, 12-2, 12-3上に金属層を形成し、熱処理により第１乃至第３半導体層12-1, 12-2, 12-3上にシリサイド層（例えば、NiSi, CoSi2など）56を形成する。この後、未反応の金属層は、除去される。
このシリサイド層56は、第１乃至第３半導体層12-1, 12-2, 12-3上にセルフアラインで形成される（サリサイドプロセス）。
また、絶縁層48に形成されたギャップは、サイドウォール絶縁層55により完全に満たされているため、第１乃至第３半導体層12-1, 12-2, 12-3がシリサイド層56により互いに短絡するということはない。
以上のように、第１例と第２例とを組み合わせれば、第１乃至第３半導体層12-1, 12-2, 12-3の各々に独立にコンタクトをとるための階段構造を、第１乃至第３半導体層12-1, 12-2, 12-3の短絡という問題なしに形成することができる。
C.-3. ビアを形成する方法
以下、第１乃至第３半導体層12-1, 12-2, 12-3の各々に独立にコンタクトをとるための方法を説明する。
まず、図２１７及び図２１８に示すように、メモリセルアレイエリアA1上及びセレクトトランジスタエリアA2上にセレクトトランジスタを形成する。このセレクトトランジスタを形成する方法については、後述するため、ここでは省略する。
この後、底面がシリサイド層56に接触するビア57を形成する。
また、セレクトトランジスタ上には、ワード線WL1〜WL5及びブロックセレクト線BSLをそれぞれ形成し、フックアップエリア内のビア57上には、第２読み出し/書き込み線RWL2-1, RWL2-2, RWL2-3をそれぞれ形成する。
尚、図２１９及び図２２０に示すように、階段加工によるコンタクトの形成は、メモリセルアレイの第１方向の２つの端部にあるフックアップエリアA3及びメモリセルアレイの第２方向の２つの端部にあるフックアップエリアA4の全てに対して適用可能である。
以上のステップにより、三次元MaCSが完成する。
(3) 第３例
図２２１乃至図２４２は、三次元MaCSを製造する方法の第３例を示している。
第２例では、半導体基板上に積み重ねられる複数の半導体層（チャネル）を単結晶にすることが難しい。第３例では、半導体基板上に単結晶の複数の半導体層を積み重ねる技術について提案する。
これにより、NAND列のチャネルを単結晶半導体（例えば、単結晶シリコン）により形成することができるため、高速動作が可能な高信頼性のMaCSを実現できる。
まず、図２２１に示すように、例えば、チャンバー内で、CVDにより単結晶半導体基板11上に第１化合物半導体層（例えば、SiGe層）61-1を形成する。引き続き、そのチャンバー内で成膜ガス(deposition gas)を切り替えて、エピタキシャル成長により、第１化合物半導体層61-1上に単結晶の第１半導体層12-1を形成する。
以上の動作を繰り返し行い、半導体基板11上に、第１乃至第３化合物半導体層61-1, 61-2, 61-3及び単結晶の第１乃至第３半導体層12-1, 12-2, 12-3からなる積層構造を形成する。
ここで、第１乃至第３半導体層12-1, 12-2, 12-3を単結晶シリコン(Si)層とするとき、第１乃至第３化合物半導体層61-1, 61-2, 61-3は、SiGe層とするのが望ましい。また、SiGe層のGe濃度は、30%以上であることが望ましい。
第１乃至第３半導体層12-1, 12-2, 12-3の各々の厚さは、例えば、約40 nmであり、第１乃至第３化合物半導体層61-1, 61-2, 61-3の各々の厚さは、例えば、約20 nmである。
そして、例えば、CVDにより、最上層である第３半導体層12-3上に保護層（例えば、SiN層）62を形成する。
尚、本例では、半導体層の数は３つであるが、その数は適宜変更可能である。
次に、図２２２及び図２２３に示すように、保護層62上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより保護層62をパターニングする。続けて、レジストパターンを除去し、保護層62をハードマスクにして、RIEにより、第３半導体層12-3、第３化合物半導体層61-3、第２半導体層12-2、第２化合物半導体層61-2、第１半導体層12-1及び第１化合物半導体層61-1を順次エッチングする。
その結果、N+/P+型拡散層を分離するための素子分離トレンチが形成される。
この素子分離トレンチ内に絶縁層（例えば、酸化シリコン層）を形成し、これを素子分離絶縁層16とする。
次に、図２２４及び図２２５に示すように、MaCSのコントロールゲート及びセレクトゲートを形成するためのアレイ状の複数のトレンチ63aを形成する。
複数のトレンチ63aは、メモリセルアレイ/セレクトトランジスタエリアA1, A2内に形成される。ここで、A3及びA4は、フックアップエリアであり、例えば、N+型拡散層は、フックアップエリアA3内に配置され、P+型拡散層は、フックアップエリアA4内に配置される。
複数のトレンチ63aは、第１乃至第３半導体層12-1, 12-2, 12-3を貫通し、その底面は、半導体基板11に達している。
複数のトレンチ63aを形成するに当たっては、SiとSiGeの積層構造をエッチングしていくことになる。SiとSiGeのエッチングは、同一のエッチングガスを用いて行うことができるため、例えば、第２例に示すSiとSiO2のエッチングを繰り返す場合に比べて、トレンチの加工精度を向上させることができる。
次に、図２２６及び図２２７に示すように、第１乃至第３化合物半導体層61-1, 61-2, 61-3を選択的に除去する。
例えば、第１乃至第３化合物半導体層61-1, 61-2, 61-3の除去は、ウエットエッチングにより、即ち、弗酸と硝酸の混合液を複数のトレンチ63aを介して第１乃至第３化合物半導体層61-1, 61-2, 61-3に供給することにより、行うことができる。
また、例えば、第１乃至第３化合物半導体層61-1, 61-2, 61-3の除去は、等方性エッチングにより、即ち、HClガスを複数のトレンチ63aを介して第１乃至第３化合物半導体層61-1, 61-2, 61-3に供給することにより、行うことができる。
その結果、第１乃至第３半導体層12-1, 12-2, 12-3の間には、キャビティ（エアーギャップ）63bが形成される。
この後のプロセスは、以下の２つ例のうちの１つを選択的に採用できる。
A. キャビティを酸化層で充填する例
まず、図２２８及び図２２９に示すように、熱酸化により、図２２７のキャビティ63bを満たす酸化層64aを形成する。但し、酸化層64aは、複数のトレンチ63aを満たさないものとする。
ここで、酸化層64aが、キャビティ63bを満たし、複数のトレンチ63aを満たさない条件について検討する。
例えば、図２３０に示すように、半導体基板11、第１乃至第３半導体層12-1, 12-2, 12-3をSiとし、トレンチサイズをＬとし、キャビティサイズをＳとする。トレンチサイズＬは、トレンチの平面形状が円形のときは、トレンチの直径である。また、キャビティサイズＳは、図２２５の第１乃至第３化合物半導体層61-1, 61-2, 61-3の厚さに等しい。
また、SiO2の元になる熱酸化前のSiの体積を1としたとき、熱酸化後のSiO2の体積は1.5とする。即ち、SiからSiO2になるときの体積膨張率は、1.5倍とする。
この時、キャビティ63bは、SiO2の厚さtoxがS/2になったときに満たされる。また、複数のトレンチ63aは、SiO2の厚さtoxがL/2になったときに満たされる。従って、SiO2の厚さtoxは、S/2≦tox＜L/2の範囲内にあることが必要である。
熱酸化の条件（酸素流量、酸化時間、酸化温度など）は、SiO2の厚さtoxが、S/2≦tox＜L/2の範囲内になるように設定される。
具体的には、後述する複数のトレンチ63a内の酸化層(SiO2)64aのエッチングプロセスにおけるプロセスマージン等を考慮すると、S == 約20 nmのとき、L＞70 nmとするのが望ましい。
次に、図２３１及び図２３２に示すように、ウエットエッチングなどの等方性エッチングにより、複数のトレンチ63a内の酸化層64aを選択的に除去する。このエッチングでは、例えば、エッチング液を複数のトレンチ63aの底部まで進入させる必要があるため、上述のように、酸化層64aが複数のトレンチ63aを満たしていないことが重要になる。
次に、図２３３及び図２３４に示すように、図２３２の複数のトレンチ63aの内面に積層構造65を形成する。この積層構造65は、例えば、図１０及び図１１のメモリセルを採用するときは、ゲート絶縁層/データ記録層/ブロック絶縁層であり、例えば、図１２及び図１３のメモリセルを採用するときは、ゲート絶縁層/データ記録層/電極間絶縁層である。
積層構造65は、複数のトレンチ63aの内面に、複数のトレンチ63aを満たすことなく、形成される。
この後、複数のトレンチ63aを満たす複数の導電層（例えば、不純物を含むポリシリコン層、TaNなどのメタル層など）66を形成する。メモリセルアレイエリアA1内の複数のトレンチ63aを満たす複数の導電層66は、複数のコントロールゲートCGであり、セレクトトランジスタエリアA2内の複数のトレンチ63aを満たす複数の導電層66は、複数のセレクトゲートSGである。
以上のステップにより、単結晶の第１乃至第３半導体層12-1, 12-2, 12-3をチャネルとするメモリセルアレイが形成される。
次に、図２３５及び図２３６に示すように、フックアップエリアA3, A4内に複数のトレンチ67を形成する。
この後、例えば、第２例におけるN+/P+拡散層を形成する方法（図１９３乃至図２０７）と同じ方法を用いることにより、第１乃至第３半導体層12-1, 12-2, 12-3内にN+/P+拡散層を形成する。
また、例えば、第２例におけるビアを形成する方法（図２０８乃至図２２０）と同じ方法を用いることにより、第１乃至第３半導体層12-1, 12-2, 12-3内のN+/P+拡散層にコンタクトするビアを形成する。
以上のステップにより、三次元MaCSが完成する。
B. キャビティを積層構造で充填する例
まず、図２３７及び図２３８に示すように、熱酸化により、図２２７のキャビティ63bを満たす積層構造64bを形成する。但し、積層構造64bは、複数のトレンチ63aを満たさないものとする。
ここで、積層構造64bが、キャビティ63bを満たし、複数のトレンチ63aを満たさない条件は、図２３０に示すトレンチサイズＬ及びキャビティサイズＳのとき、積層構造64bの厚さtoxは、S/2≦tox＜L/2の範囲内にあること、となる。
積層構造64bは、例えば、図１０及び図１１のメモリセルを採用するときは、ゲート絶縁層/データ記録層/ブロック絶縁層であり、例えば、図１２及び図１３のメモリセルを採用するときは、ゲート絶縁層/データ記録層/電極間絶縁層である。
例えば、トレンチサイズを約70 nmとし、キャビティサイズＳを約20 nmとし、ゲート絶縁層の厚さを約7 nmとし、データ記録層の厚さを約3 nmとし、ブロック絶縁層又は電極間絶縁層の厚さを12 nmとしたとき、キャビティ63bは、積層構造64bにより満たされるが、複数のトレンチ63aは、積層構造64bにより満たされない。
次に、図２３９及び図２４０に示すように、図２３８の複数のトレンチ63aを満たす複数の導電層（例えば、不純物を含むポリシリコン層、TaNなどのメタル層など）66を形成する。メモリセルアレイエリアA1内の複数のトレンチ63aを満たす複数の導電層66は、複数のコントロールゲートCGであり、セレクトトランジスタエリアA2内の複数のトレンチ63aを満たす複数の導電層66は、複数のセレクトゲートSGである。
以上のステップにより、単結晶の第１乃至第３半導体層12-1, 12-2, 12-3をチャネルとするメモリセルアレイが形成される。
次に、図２４１及び図２４２に示すように、フックアップエリアA3, A4内に複数のトレンチ67を形成する。
この後、例えば、第２例におけるN+/P+拡散層を形成する方法（図１９３乃至図２０７）と同じ方法を用いることにより、第１乃至第３半導体層12-1, 12-2, 12-3内にN+/P+拡散層を形成する。
また、例えば、第２例におけるビアを形成する方法（図２０８乃至図２２０）と同じ方法を用いることにより、第１乃至第３半導体層12-1, 12-2, 12-3内のN+/P+拡散層にコンタクトするビアを形成する。
以上のステップにより、三次元MaCSが完成する。
キャビティを積層構造で充填する例では、キャビティを酸化層で充填する例（図２３１及び図２３２）における複数のトレンチ63a内の酸化層64aの除去というプロセスが存在しない。これは、メモリセルを構成する積層構造64bを用いて、キャビティ63bの穴埋めを行っているからである。従って、キャビティを積層構造で充填する例は、プロセス数の削減による製造コストの低減に効果がある。
(4) 第４例
図２４３乃至図２６９は、三次元MaCSを製造する方法の第４例を示している。
第４例は、図１５７及び図１５８の屈曲構造のフックアップエリアを実現するための製造方法を提案する。
まず、図２４３及び図２４４に示すように、垂直リセス加工(vertical recess processing)により、半導体基板（例えば、45°-notch Si wafer）11内に平面形状が四角形の凹部を形成する。同図において、(010)、(100)及び(001)は、Siの結晶方位を表している。
次に、図２４５及び図２４６に示すように、例えば、チャンバー内で、CVDにより半導体基板11上に第１化合物半導体層（例えば、SiGe層）61-1を形成する。引き続き、そのチャンバー内で成膜ガスを切り替えて、エピタキシャル成長により、第１化合物半導体層61-1上に単結晶の第１半導体層12-1を形成する。
以上の動作を繰り返し行い、半導体基板11上に、第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4及び単結晶の第１乃至第３半導体層12-1, 12-2, 12-3からなる積層構造を形成する。
ここで、第１乃至第３半導体層12-1, 12-2, 12-3を単結晶シリコン(Si)層とするとき、第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4は、SiGe層とするのが望ましい。また、SiGe層のGe濃度は、30%以上であることが望ましい。
第１乃至第３半導体層12-1, 12-2, 12-3の各々の厚さは、例えば、約50 nmであり、第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4の各々の厚さは、例えば、約10 nmである。
次に、図２４７及び図２４８に示すように、例えば、CVDにより、最上層である第４化合物半導体層61-4上に凹部を完全に満たす絶縁層（例えば、SiO2）71を形成する。
また、例えば、CMP(chemical mechanical etching)によりエッチバックを行い、半導体基板11の凹部の外に存在する第１乃至第３半導体層12-1, 12-2, 12-3、第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4及び絶縁層71を除去する。
以上のステップにより、半導体基板11の凹部内には、メモリセルアレイ/セレクトトランジスタエリアA1, A2内において第１及び第２方向に広がり、フックアップエリアA3, A4内において第３方向に延びる、屈曲構造を有する第１乃至第３半導体層12-1, 12-2, 12-3が形成される。
次に、図２４９及び図２５０に示すように、屈曲構造を有する第１乃至第３半導体層12-1, 12-2, 12-3上及び絶縁層71上に保護層（例えば、SiN層）72を形成する。
また、保護層72上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより保護層72をパターニングする。続けて、レジストパターンを除去し、保護層72をハードマスクにして、RIEにより、第４化合物半導体層61-4、第３半導体層12-3、第３化合物半導体層61-3、第２半導体層12-2、第２化合物半導体層61-2、第１半導体層12-1及び第１化合物半導体層61-1を順次エッチングする。
その結果、N+/P+型拡散層を分離するための素子分離トレンチが形成される。
この素子分離トレンチ内に絶縁層（例えば、酸化シリコン層）を形成し、これを素子分離絶縁層16とする。
次に、図２５１及び図２５２に示すように、MaCSのコントロールゲート及びセレクトゲートを形成するためのアレイ状の複数のトレンチ73aを形成する。
複数のトレンチ73aは、メモリセルアレイ/セレクトトランジスタエリアA1, A2内に形成される。ここで、A3及びA4は、フックアップエリアであり、例えば、N+型拡散層は、フックアップエリアA3内に配置され、P+型拡散層は、フックアップエリアA4内に配置される。
複数のトレンチ73aは、第１乃至第３半導体層12-1, 12-2, 12-3を貫通し、その底面は、半導体基板11に達している。
複数のトレンチ73aを形成するに当たっては、SiとSiGeの積層構造をエッチングしていくことになる。SiとSiGeのエッチングは、同一のエッチングガスを用いて行うことができるため、例えば、第２例に示すSiとSiO2のエッチングを繰り返す場合に比べて、トレンチの加工精度を向上させることができる。
次に、図２５３に示すように、第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4を選択的に除去する。
例えば、第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4の除去は、ウエットエッチングにより、即ち、弗酸と硝酸の混合液を複数のトレンチ73aを介して第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4に供給することにより、行うことができる。
また、例えば、第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4の除去は、等方性エッチングにより、即ち、HClガスを複数のトレンチ73aを介して第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4に供給することにより、行うことができる。
その結果、第１乃至第３半導体層12-1, 12-2, 12-3の間には、キャビティ（エアーギャップ）73bが形成される。
但し、本例では、第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4の全てをキャビティ73bに変える必要はない。第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4は、少なくともメモリセルアレイ/セレクトトランジスタエリアA1, A2内においてキャビティ73bに変換されればよい。
この後のプロセスは、第３例と同様に、例えば、A.キャビティを酸化層で充填する例、又は、B.キャビティを積層構造で充填する例により行うことができる。
以下では、A.キャビティを酸化層で充填する例をベースにした変形例を説明する。
まず、図２５４及び図２５５に示すように、熱酸化により、図２５３のキャビティ73bを満たす酸化層74を形成する。但し、酸化層74は、複数のトレンチ63aを満たさないものとする。
ここで、酸化層74が、キャビティ73bを満たし、複数のトレンチ73aを満たさない条件は、第３例と同じである。即ち、例えば、図２３０に示すように、トレンチサイズをＬとし、キャビティサイズをＳとしたとき、酸化層74の厚さtoxは、S/2≦tox＜L/2の範囲内にあることが必要である。
熱酸化の条件（酸素流量、酸化時間、酸化温度など）は、酸化層74の厚さtoxが、S/2≦tox＜L/2の範囲内になるように設定される。
本例では、さらに、熱酸化層74を、メモリセルの積層構造（例えば、ゲート絶縁層/データ記録層/ブロック絶縁層又は電極間絶縁層）のうちのゲート絶縁層として使用する。このため、酸化層74の厚さは、上記条件を満たすと同時に、ゲート絶縁層として機能し得る厚さ（例えば、10 nm以下）に設定される。
このように、キャビティ73bを満たす酸化層74を、ゲート絶縁層としても使用することにより、複数のトレンチ73aの内面上に形成された酸化層74を除去するプロセス、さらには、新たにゲート絶縁層を形成するプロセスがそれぞれ不要になるため、製造コストを削減することができる。
次に、図２５６に示すように、図２５５の複数のトレンチ73aの内面（酸化層74）上に、さらに、積層構造（データ記録層/ブロック絶縁層又は電極間絶縁層）75を形成する。積層構造75は、複数のトレンチ73aの内面（酸化層74）上に、複数のトレンチ73aを満たすことなく、形成される。
この後、複数のトレンチ73aを満たす複数の導電層（例えば、不純物を含むポリシリコン層、TaNなどのメタル層など）76を形成する。
以上のステップにより、単結晶の第１乃至第３半導体層12-1, 12-2, 12-3をチャネルとするメモリセルアレイが形成される。
次に、図２５７及び図２５８に示すように、フックアップエリアA3, A4内に複数のトレンチ77aを形成する。複数のトレンチ77aの底面は、半導体基板11まで達する。
次に、図２５９に示すように、第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4を選択的に除去する。
例えば、第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4の除去は、ウエットエッチングにより、即ち、弗酸と硝酸の混合液を複数のトレンチ73aを介して第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4に供給することにより、行うことができる。
また、例えば、第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4の除去は、等方性エッチングにより、即ち、HClガスを複数のトレンチ73aを介して第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4に供給することにより、行うことができる。
その結果、第１乃至第３半導体層12-1, 12-2, 12-3の間には、キャビティ（エアーギャップ）77bが形成される。
但し、本例では、第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4の全てをキャビティ77bに変える必要はない。第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4は、少なくともフックアップエリアA3, A4内においてキャビティ77bに変換されればよい。
この後、例えば、第２例におけるN+/P+拡散層を形成する方法（図１９３乃至図２０７）と同じ方法（プラズマドーピング又は固相拡散を用いる方法）により、第１乃至第３半導体層12-1, 12-2, 12-3内にN+/P+拡散層を形成する。
ここでは、固層拡散を用いる方法について説明する。
まず、図２６０及び図２６１に示すように、フックアップエリアA3, A4内の複数のトレンチ77a及びキャビティ77b（図２５９参照）を、N型不純物（例えば、P, Asなど）を含む絶縁層（例えば、ＰＳＧ層）78により満たす。また、例えば、ウエットエッチングにより、フックアップエリアA4内の複数のトレンチ77a及びキャビティ77b（図２５９参照）に満たされた絶縁層78のみを除去する。
続けて、図２６２及び図２６３に示すように、フックアップエリアA4内の複数のトレンチ77a及びキャビティ77b（図２５９参照）を、P型不純物（例えば、Bなど）を含む絶縁層（例えば、ＢＳＧ層）79により満たす。
この後、図２６４乃至図２６６に示すように、熱拡散により、N型不純物を、絶縁層78から第１乃至第３半導体層12-1, 12-2, 12-3内に固層拡散させ、かつ、P型不純物を、絶縁層79から第１乃至第３半導体層12-1, 12-2, 12-3内に固層拡散させる。
以上のステップにより、第１乃至第３半導体層12-1, 12-2, 12-3内にN+/P+型拡散層14, 15が同時に形成される。
本例では、この後、絶縁層77, 78を選択的に除去する。
次に、図２６７乃至図２６９に示すように、フックアップエリアA3, A4内の複数のトレンチ77a及びキャビティ77b（図２５９参照）を絶縁層（例えば、酸化シリコン）80により満たす。そして、第１乃至第３半導体層12-1, 12-2, 12-3内のN+/P+型拡散層14, 15に対して、それぞれ独立にコンタクトプラグ（ビア）CPを接続する。
以上のステップにより、屈曲構造のフックアップエリアを有する三次元MaCSを実現できる。
(5) 第５例
図２７０乃至図２９４は、三次元MaCSを製造する方法の第５例を示している。
第５例は、図１５９及び図１７０の貫通構造のフックアップエリアを実現するための製造方法を提案する。
まず、図２７０及び図２７１に示すように、半導体基板11内にＳＴＩ(Shallow Trench Isolation)構造の素子分離絶縁層41を形成する。また、素子分離絶縁層41に取り囲まれた素子領域（アクティブエリア）内に、ゲート絶縁層42及びゲート電極43を有するFET (Field effect transistor)を形成する。さらに、半導体基板11上に層間絶縁層44aを形成し、かつ、層間絶縁層44aの上面を平坦化する。
この後、層間絶縁層44a上に、第２方向に延びる複数の読み出し/書き込み線RWLを形成し、これらを層間絶縁層44bにより覆う。さらに、層間絶縁層44b上に、第１方向に延びる複数の消去線ELを形成し、これらを層間絶縁層44cにより覆う。
尚、複数の読み出し/書き込み線RWLと複数の消去線ELとの上下関係は、本例に限られず、逆であっても構わない。
そして、層間絶縁層44c上に、第１半導体層（例えば、ポリシリコン層）12-1を形成する。
また、PEP(Photo engraving process)によりレジストパターンを形成し、これをマスクにして、イオン注入(ion implantation)によりN型不純物（例えば、P, Asなど）を第１半導体層12-1内に注入する。この後、レジストパターンを除去する。
再び、PEPによりレジストパターンを形成し、これをマスクにして、イオン注入によりP型不純物（例えば、Bなど）を第１半導体層12-1内に注入する。この後、レジストパターンを除去する。
その結果、第１半導体層12-1内にN+型拡散層14及びP+型拡散層15が形成される。
次に、図２７２及び図２７３に示すように、PEPによりレジストパターンを形成し、これをマスクにして、RIE(reactive ion etching)により第１半導体層12-1をパターニングする。このパターニングは、N+型拡散層14及びP+型拡散層15を互いに分離(isolate)することを目的に行われる。
次に、図２７４及び図２７５に示すように、LPCVDなどの方法を用いて、第１半導体層12-1に形成された溝を満たし、かつ、第１半導体層12-1を覆う層間絶縁層（素子分離絶縁層）16-1を形成する。また、層間絶縁層16-1の上面を平坦化する。
この後、層間絶縁層16-1上に第２半導体層（例えば、ポリシリコン層）12-2を形成する。
また、PEPによりレジストパターンを形成し、これをマスクにして、イオン注入によりN型不純物（例えば、P, Asなど）を第２半導体層12-2内に注入する。この後、レジストパターンを除去する。
再び、PEPによりレジストパターンを形成し、これをマスクにして、イオン注入によりP型不純物（例えば、Bなど）を第２半導体層12-2内に注入する。この後、レジストパターンを除去する。
その結果、第２半導体層12-2内にN+型拡散層14及びP+型拡散層15が形成される。
次に、図２７６及び図２７７に示すように、PEPによりレジストパターンを形成し、これをマスクにして、RIEにより第２半導体層12-2をパターニングする。このパターニングは、N+型拡散層14及びP+型拡散層15を互いに分離することを目的に行われる。
ここで、本例では、第２半導体層12-2内のN+/P+型拡散層14, 15のフリンジエリア（コンタクトエリア）Fは、図２７２に示す第１半導体層12-1内のN+/P+型拡散層14, 15のフリンジエリア（コンタクトエリア）Fとオーバーラップさせない。これは、各々の半導体層に対して独立にビアをコンタクトさせるためである。
次に、図２７８及び図２７９に示すように、LPCVDなどの方法を用いて、第２半導体層12-2に形成された溝を満たし、かつ、第２半導体層12-2を覆う層間絶縁層（素子分離絶縁層）16-2を形成する。また、層間絶縁層16-2の上面を平坦化する。
この後、層間絶縁層16-2上に第３半導体層（例えば、ポリシリコン層）12-3を形成する。
また、PEPによりレジストパターンを形成し、これをマスクにして、イオン注入によりN型不純物（例えば、P, Asなど）を第３半導体層12-3内に注入する。この後、レジストパターンを除去する。
再び、PEPによりレジストパターンを形成し、これをマスクにして、イオン注入によりP型不純物（例えば、Bなど）を第３半導体層12-3内に注入する。この後、レジストパターンを除去する。
その結果、第３半導体層12-3内にN+型拡散層14及びP+型拡散層15が形成される。
次に、図２８０及び図２８１に示すように、PEPによりレジストパターンを形成し、これをマスクにして、RIEにより第３半導体層12-3をパターニングする。このパターニングは、N+型拡散層14及びP+型拡散層15を互いに分離することを目的に行われる。
ここで、本例では、第３半導体層12-3内のN+/P+型拡散層14, 15のフリンジエリア（コンタクトエリア）Fは、図２７２に示す第１半導体層12-1内のN+/P+型拡散層14, 15のフリンジエリアF及び図２７６に示す第２半導体層12-2内のN+/P+型拡散層14, 15のフリンジエリアFとオーバーラップさせない。これは、各々の半導体層に対して独立にビアをコンタクトさせるためである。
次に、図２８２及び図２８３に示すように、LPCVDなどの方法を用いて、第３半導体層12-3に形成された溝を満たし、かつ、第３半導体層12-3を覆う層間絶縁層（素子分離絶縁層）16-3を形成する。また、層間絶縁層16-3の上面を平坦化する。
この後、層間絶縁層16-3上に第４半導体層（例えば、ポリシリコン層）12-4を形成する。
また、PEPによりレジストパターンを形成し、これをマスクにして、イオン注入によりN型不純物（例えば、P, Asなど）を第４半導体層12-4内に注入する。この後、レジストパターンを除去する。
再び、PEPによりレジストパターンを形成し、これをマスクにして、イオン注入によりP型不純物（例えば、Bなど）を第４半導体層12-4内に注入する。この後、レジストパターンを除去する。
その結果、第４半導体層12-4内にN+型拡散層14及びP+型拡散層15が形成される。
次に、図２８４及び図２８５に示すように、PEPによりレジストパターンを形成し、これをマスクにして、RIEにより第４半導体層12-4をパターニングする。このパターニングは、N+型拡散層14及びP+型拡散層15を互いに分離することを目的に行われる。
ここで、本例では、第４半導体層12-4内のN+/P+型拡散層14, 15のフリンジエリア（コンタクトエリア）Fは、図２７２に示す第１半導体層12-1内のN+/P+型拡散層14, 15のフリンジエリアF、図２７６に示す第２半導体層12-2内のN+/P+型拡散層14, 15のフリンジエリアF及び図２８０に示す第３半導体層12-3内のN+/P+型拡散層14, 15のフリンジエリアFとオーバーラップさせない。これは、各々の半導体層に対して独立にビアをコンタクトさせるためである。
以上のステップにより、半導体基板11上に積み重ねられた複数の半導体層12-1, 12-2, 12-3, 12-4が形成される。
次に、図２８６及び図２８７に示すように、複数の半導体層12-1, 12-2, 12-3, 12-4を貫通する複数のトレンチを形成する。また、これら複数のトレンチの内面に積層構造（ゲート絶縁層/データ記録層/ブロック絶縁層又は電極間絶縁層）13を形成し、さらに、これら複数のトレンチを満たすコントロールゲート45(CG)及びセレクトゲート45(SG)を形成する。
尚、メモリセルアレイを形成する具体的な方法は、例えば、第２例（図１８７乃至図１９２）と同じであるので、ここでは、その詳細な説明を省略する。
この後、図２８８乃至図２９２に示すように、第１乃至第４半導体層12-1, 12-2, 12-3, 12-4内のN+/P+型拡散層14, 15の各々に独立に接続される複数のコンタクトプラグ（ビア）CPを形成する。
ここで、第１乃至第４半導体層12-1, 12-2, 12-3, 12-4内のN+/P+型拡散層14, 15のフリンジエリアFは、それぞれがオーバーラップしないように配置されているため、複数の読み出し/書き込み線RWLの各々から第３方向に延びるコンタクトプラグCP及び複数の消去線ELの各々から第３方向に延びるコンタクトプラグCPを同時に形成することにより、自己整合的に、N+/P+型拡散層14, 15の各々に独立にコンタクトプラグ（ビア）CPを接続することができる。
例えば、図２８９に示すように、左端の読み出し/書き込み線RWLは、コンタクトプラグCPを介して、第１半導体層12-1内のN+型拡散層14に独立に接続される。また、図２９０に示すように、左端から２番目の読み出し/書き込み線RWLは、コンタクトプラグCPを介して、第２半導体層12-2内のN+型拡散層14に独立に接続される。
さらに、図２９１に示すように、左端から３番目の読み出し/書き込み線RWLは、コンタクトプラグCPを介して、第３半導体層12-3内のN+型拡散層14に独立に接続される。また、図２９２に示すように、右端の読み出し/書き込み線RWLは、コンタクトプラグCPを介して、第４半導体層12-4内のN+型拡散層14に独立に接続される。
図２９３及び図２９４は、消去線ELとP+型拡散層15とを接続するコンタクトプラグCPの概要を示している。
第１乃至第４半導体層12-1, 12-2, 12-3, 12-4内のP+型拡散層15のフリンジエリアFは、それぞれがオーバーラップしないように配置されているため、第１乃至第４半導体層12-1, 12-2, 12-3, 12-4内のP+型拡散層15を独立に消去線ELに接続することができる。
このような貫通構造は、第２例で説明した階段構造に比べて、フックアップエリアの面積を小さくすることができる。
(6) 第６例
図２９５乃至図３０２は、三次元MaCSを製造する方法の第６例を示している。
第６例は、メモリセルアレイ上の複数のセレクトトランジスタ及び複数のワード線の製造方法に関する。
まず、図２９５及び図２９６に示すように、半導体基板11上にメモリセルアレイを形成し、メモリセルアレイ上に層間絶縁層81aを形成する。メモリセルアレイは、既に説明した方法により形成する。同図では、最上層の第ｎ半導体層12-n、積層構造（ゲート絶縁層/データ記録層/ブロック絶縁層又は電極間絶縁層）13及びコントロールゲート（又はセレクトゲート）45を示している。
また、CVD、PEP及びRIE技術を用いて、層間絶縁層81a上に第１方向に延びる複数のセレクトゲート線SGを形成する。
次に、図２９７及び図２９８に示すように、複数のセレクトゲート線SG上に層間絶縁層81bを形成する。また、CVD、PEP及びRIE技術を用いて、層間絶縁層81a, 81b内に、複数のセレクトゲート線SGを貫通し、底面が複数のコントロールゲート（又はセレクトゲート）45に達する複数のトレンチ82を形成する。
次に、図２９９に示すように、CVD及びRIE技術を用いて、複数のトレンチ82の側壁にサイドウォール絶縁層83を形成する。サイドウォール絶縁層83は、セレクトトランジスタのゲート絶縁層として機能させるため、複数のトレンチ82を埋め込まない程度に形成される。また、複数のセレクトゲート線SG間のサイドウォール絶縁層83の厚さ（第１及び第２方向の幅）を均一化するため、層間絶縁層81bの厚さは、十分に大きくする。
この後、複数のトレンチ82内に、N型不純物がドープされたN型半導体層（例えば、N+-type impurities doped polysilicon）84を形成する。また、ｎ型半導体層84に対してリセスエッチング(recess etching)を行い、N型半導体層84の上面を複数のセレクトゲート線SGの下面とほぼ同じ程度にする。
次に、図３００に示すように、複数のトレンチ82内に、P型不純物がドープされたP型半導体層（例えば、P--type impurities doped polysilicon）85を形成する。また、P型半導体層85に対してリセスエッチングを行い、P型半導体層85の上面を複数のセレクトゲート線SGの上面とほぼ同じ程度にする。
続けて、複数のトレンチ82内に、N型不純物がドープされたN型半導体層（例えば、N+-type impurities doped polysilicon）86を形成する。また、N型半導体層86に対してリセスエッチングを行い、N型半導体層86の上面を層間絶縁層81bの上面とほぼ同じ程度にする。
次に、図３０１及び図３０２に示すように、CVD、PEP及びRIE技術を用いて、層間絶縁層81b上に第２方向に延び、N型半導体層86にコンタクトする複数のワード線WLを形成する。
以上のステップにより、三次元MaCSの複数のセレクトトランジスタ及び複数のワード線が形成される。
(7) 第７例
図３０３乃至図３０６は、三次元MaCSを製造する方法の第７例を示している。
第７例は、データ記録層がメモリセルごとに独立したメモリセルアレイの製造方法に関する。メモリセルのデータ記録層は、既に説明したように、導電材料、絶縁材料及び可変抵抗材料のうちのいずれでもよいが、本例では、データ記録層が導電材料から形成されるフローティングゲートタイプメモリセルについて説明する。
まず、図３０３に示すように、第１化合物半導体層61-1、単結晶の第１半導体層12-1及び第２化合物半導体層61-2からなる積層構造を形成する。ここでは、説明を簡単にするため、第１半導体層12-1のみを示すが、ここでの製造方法を三次元MaCSに適用するときは、当然に、第１乃至第ｎ半導体層が積み重ねられる。
この後、例えば、直径φのトレンチが形成される。また、第１半導体層12-1を選択的にエッチングして、第１半導体層12-1の第１方向の側面を後退させる。ここでは、第１半導体層12-1の側面を第１方向にＨ（例えば、約20 nm）だけエッチングする。
次に、図３０４に示すように、熱酸化により、第１半導体層12-1の第１方向の側面上にゲート絶縁層87を形成する。ゲート絶縁層87は、例えば、厚さ8 nmの酸化シリコンである。引き続き、トレンチを導電材料（例えば、P型不純物を含むポリシリコン）88により満たす。
そして、例えば、RIEにより、導電材料88を選択的にエッチングし、第１及び第２化合物半導体層61-1, 61-2間のくぼみ（図３０３の幅Ｈの部分）のみに導電材料88を残す。この導電材料88は、電気的にフローティング状態のフローティングゲートとなる。
この後、第１及び第２化合物半導体層61-1, 61-2を選択的に除去すると、第１半導体層12-1の上下には、キャビティが形成される。
次に、図３０５に示すように、例えば、熱酸化によりキャビティを絶縁層（例えば、酸化シリコン）90により満たす。本例では、絶縁層90は、キャビティのみを満たし、トレンチを満たさないものとする。また、トレンチの側面上、即ち、フローティングゲートとしての導電材料88の第１方向の側面上に、電極間絶縁層91を形成する。電極間絶縁層91は、例えば、ONO（Oxide/Nitride/Oxide）材料から構成される。
最後に、トレンチをコントロールゲート（例えば、P型不純物を含むポリシリコン）92により満たせば、データ記録層（本例では、フローティングゲート）がメモリセルごとに独立したメモリセルアレイが完成する。
尚、本例の製造方法を三次元MaCSに適用すると、例えば、図３０６に示すようなデバイス構造を得ることができる。同図において、図３０３乃至図３０５と同じ要素には同じ符号が付してある。また、12-2及び12-3は、それぞれ、第２及び第３半導体層である。
８． 積層される複数の半導体層の選択技術
(1) 基本思想
本開示に係わるMaCSは、積層される複数の半導体層の数を増やすことによりメモリ容量の増大を図ることができる。しかし、積層される複数の半導体層の数を増やすと、各々の半導体層にコンタクトをとるためのフックアップエリアの面積が増大する。
例えば、既に説明した図１５５及び図１５６に示す階段構造、図１５７及び図１５８に示す屈曲構造、並びに、図１５９乃至図１７０に示す貫通構造では、いずれも、フックアップエリアの面積が、積層される複数の半導体層の数に比例して増加する。
特に、図１５７及び図１５８に示す屈曲構造では、積層される複数の半導体層の数が20を超えると、メモリセルアレイ/セレクトトランジスタエリアの面積よりもフックアップエリアの面積のほうが大きくなり、これがメモリ容量の増大を制限する。
そこで、以下では、積層される複数の半導体層の数を増やしても、フックアップエリアの面積の増大を抑えることができる技術について提案する。
図３０７は、本開示に係わる三次元MaCSの平面図を示している。
本例では、第１乃至第ｎ（ｎは、２以上の自然数）半導体層12-1, 12-2, 12-3, …12-nが半導体基板上に積み重ねられているものとする。
メモリセルアレイ/セレクトトランジスタエリアA1, A2内には、メモリセルアレイ及びセレクトトランジスタが形成される。それらの構成については、既に詳細に説明したので、ここでの説明を省略する。
メモリセルアレイ/セレクトトランジスタエリアA1, A2の第１方向の端部には、N+型拡散層14が配置され、メモリセルアレイ/セレクトトランジスタエリアA1, A2の第２方向の端部には、P+型拡散層15が配置される。
フックアップエリアA3内には、N+型拡散層14a, 14bが配置され、N+型拡散層14a, 14bの間にセレクトトランジスタアレイXが配置される。読み出し/書き込み線RWLは、第１乃至第ｎ半導体層12-1, 12-2, 12-3, …12-n内のN+型拡散層14bにコンタクトプラグCPを介して共通に接続される。
また、セレクトトランジスタアレイXは、メモリセルアレイ/セレクトトランジスタエリアA1, A2内のメモリセルアレイと同じ構造を有する。即ち、本開示に係わるMaCSは、セレクトトランジスタアレイXをデコードし、半導体層ごとに、読み出し/書き込み線RWLとメモリセルアレイとの電気的接続を制御する。
図３０８は、本開示の原理を示している。
セレクトトランジスタアレイXを構成するセレクトゲートSGは、複数のレイヤー選択線LSLに接続される。セレクトトランジスタアレイXは、複数のレイヤー選択線LSLに与える電位の組み合わせによりデコードされる。
例えば、同図において、セレクトゲートSG-1, SG-2のチャネルにN-型不純物をドープし、N-型チャネル領域14’を形成する。これにより、セレクトゲートSG-1, SG-2は、複数のレイヤー選択線LSLの電位にかかわらず、常にオンになる。その他のセレクトゲートについては、複数のレイヤー選択線LSLの電位に応じてオン/オフを決定する。
この場合、例えば、複数のレイヤー選択線LSLに(0101)-信号を与えると、第１ラインLINE1については、N+型拡散層14bからN+型拡散層14aまでの電気伝導経路が形成される。これに対し、第２及び第３ラインLINE2, LINE3については、N+型拡散層14bからN+型拡散層14aまでの電気伝導経路が形成されない。
このようなデコード法を第１乃至第ｎ半導体層の選択に応用する。
(2) 実施例
図３０９は、セレクトトランジスタアレイを示している。図３１０は、第１半導体層（第１層目）12-1を示し、図３１１は、第２半導体層（第２層目）12-2を示し、図３１２は、第３半導体層（第３層目）12-3を示し、図３１３は、第４半導体層（第４層目）12-4を示している。
セレクトトランジスタアレイXは、第１乃至第４ラインLINE1, LINE2, LINE3, LINE4を有する。第１ラインLINE1は、第１半導体層12-1を選択するために使用される。第２ラインLINE2は、第２半導体層12-2を選択するために使用される。第３ラインLINE3は、第３半導体層12-3を選択するために使用される。第４ラインLINE1は、第４半導体層12-4を選択するために使用される。
図３１０に示すように、第１半導体層12-1においては、第１ラインLINE1を構成する４つのセレクトゲートのうち、両端（左側から１番目と４番目）の２つのセレクトゲートのチャネルにN-型不純物をドープし、それらを常にオンにする。
図３１１に示すように、第２半導体層12-2においては、第２ラインLINE2を構成する４つのセレクトゲートのうち、左側から１番目と３番目の２つのセレクトゲートのチャネルにN-型不純物をドープし、それらを常にオンにする。
図３１２に示すように、第３半導体層12-3においては、第３ラインLINE3を構成する４つのセレクトゲートのうち、左側から２番目と４番目の２つのセレクトゲートのチャネルにN-型不純物をドープし、それらを常にオンにする。
図３１３に示すように、第４半導体層12-4においては、第４ラインLINE4を構成する４つのセレクトゲートのうち、左側から２番目と３番目の２つのセレクトゲートのチャネルにN-型不純物をドープし、それらを常にオンにする。
この場合、例えば、図３１４に示すように、複数のレイヤー選択線LSLに(0110)-信号を与えると、第１半導体層12-1の第１ラインLINE1では、N+型拡散層14bからN+型拡散層14aまでの電気伝導経路が形成される。即ち、第１半導体層12-1が選択され、読み出し/書き込み線RWLは、第１半導体層12-1内のメモリセルアレイに電気的に接続される。
これに対し、第２乃至第４半導体層12-2, 12-3, 12-4の第２乃至第４ラインLINE2, LINE3, LINE4では、N+型拡散層14bからN+型拡散層14aまでの電気伝導経路が形成されないため、読み出し/書き込み線RWLは、第２乃至第４半導体層12-2, 12-3, 12-4内のメモリセルアレイに電気的に接続されない。
また、図３１５に示すように、第２半導体層12-2を選択するときは、複数のレイヤー選択線LSLに(0101)-信号を与えればよい。第３半導体層12-3を選択するときは、複数のレイヤー選択線LSLに(1010)-信号を与えればよい。さらに、第４半導体層12-4を選択するときは、複数のレイヤー選択線LSLに(1001)-信号を与えればよい。
ところで、本開示に係わるデコード法によれば、セレクトトランジスタアレイの２列（図３１５の破線）で１ビットを表現する。通常のデコード法では、１ビットで２つを区別することができるため、本開示に係わるデコード法では、１ビット（基本２列）を、２つの半導体層の選択に使用することができる。
このため、例えば、半導体層の積層数が４（＝２２）であるときは（２ビットでデコード可のときは）、４列（＝基本２列×２ビット）のセレクトトランジスタが必要である。また、行数（ライン数）は、半導体層の数だけ必要である。
従って、積層数４の半導体層のうちの１つを選択するために必要なセレクトトランジスタアレイXは、４行×４列になる。
また、例えば、半導体層の積層数が８（＝２３）であるときは（３ビットでデコード可のときは）、６列（＝基本２列×３ビット）のセレクトトランジスタが必要である。また、行数（ライン数）は、半導体層の数だけ必要である。
従って、積層数８の半導体層のうちの１つを選択するために必要なセレクトトランジスタアレイXは、８行×６列になる。
さらに、例えば、半導体層の積層数が３２（＝２５）であるときは（５ビットでデコード可のときは）、１０列（＝基本２列×５ビット）のセレクトトランジスタが必要である。また、行数（ライン数）は、半導体層の数だけ必要である。
従って、積層数３２の半導体層のうちの１つを選択するために必要なセレクトトランジスタアレイXは、３２行×１０列になる。
一般的には、半導体層の積層数が２ｚであるときは（Ｚビットでデコード可のときは）、（２×Ｚ）列（＝基本２列×Ｚビット）のセレクトトランジスタが必要である。また、行数（ライン数）は、半導体層の数だけ必要である。
従って、積層数２ｚの半導体層のうちの１つを選択するために必要なセレクトトランジスタアレイXは、２ｚ行×（２×Ｚ）列になる。
以上のように、本開示の複数の半導体層の選択技術（デコード技術）によれば、読み出し/書き込み線は、積層される複数の半導体層に共通に１つだけ設ければよい。即ち、読み出し/書き込み線と複数の半導体層とを接続するコンタクトプラグ（ビア）は、１つで足りる。また、積層される複数の半導体層の数が増えても、これに比例してコンタクトの数が増えることはなく、単に、セレクトトランジスタアレイが少し大きくなる程度である。
このため、積層される複数の半導体層の数を増やしても、フックアップエリアの面積の増大を抑えることができる。
(3) 製造方法
図３１６乃至図３１８は、セレクトトランジスタアレイを示している。
既に説明したように、本開示によれば、セレクトトランジスタアレイを用いて第１乃至第４半導体層12-1, 12-2, 12-3, 12-4の選択を行う。
このため、例えば、第１半導体層12-1内のセレクトトランジスタアレイは、第１入力信号により選択的に電気伝導経路を形成し、第２半導体層12-2内のセレクトトランジスタアレイは、第２入力信号により選択的に電気伝導経路を形成する。
また、第３半導体層12-3内のセレクトトランジスタアレイは、第３入力信号により選択的に電気伝導経路を形成し、第４半導体層12-4内のセレクトトランジスタアレイは、第４入力信号により選択的に電気伝導経路を形成する。
このような構成は、第１乃至第４半導体層12-1, 12-2, 12-3, 12-4内に選択的にN-型拡散層又はP-型拡散層を形成することにより実現される。
以下、本構造を得るための製造方法について説明する。
図３１９乃至３６３は、図３１６乃至図３１８の構造を得るための製造方法の例を示している。
まず、図３１９乃至図３２１に示すように、例えば、チャンバー内で、CVDにより絶縁層100上に第１化合物半導体層（例えば、SiGe層）61-1を形成する。引き続き、そのチャンバー内で成膜ガスを切り替えて、エピタキシャル成長により、第１化合物半導体層61-1上に単結晶の第１半導体層12-1を形成する。
以上の動作を繰り返し行い、絶縁層100上に、第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4及び単結晶の第１乃至第４半導体層12-1, 12-2, 12-3, 12-4からなる積層構造を形成する。
ここで、第１乃至第４半導体層12-1, 12-2, 12-3, 12-4を単結晶シリコン(Si)層とするとき、第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4は、SiGe層とするのが望ましい。また、SiGe層のGe濃度は、30%以上であることが望ましい。
そして、例えば、CVDにより、最上層である第４半導体層12-4上に保護層（例えば、SiN層）101を形成する。
この後、保護層101上にレジストパターンを形成し、このレジストパターンをマスクにして、RIEにより保護層101をパターニングする。続けて、レジストパターンを除去し、保護層101をハードマスクにして、RIEにより、第４半導体層12-4、第４化合物半導体層61-4、第３半導体層12-3、第３化合物半導体層61-3、第２半導体層12-2、第２化合物半導体層61-2、第１半導体層12-1及び第１化合物半導体層61-1を順次エッチングする。
その結果、セレクトトランジスタアレイを形成するためのアレイ状の複数のトレンチ及びN+型拡散層を形成するための複数のトレンチがそれぞれ形成される。
次に、図３２２乃至図３２４に示すように、複数のトレンチ内に、N型不純物を含む酸化シリコン層（ＰＳＧ層）102を形成する。また、図３２５乃至図３２７に示すように、セレクトトランジスタアレイを形成するための複数のトレンチ内の酸化シリコン層102を選択的に除去する。
その結果、N型不純物を含む酸化シリコン層102は、N+型拡散層を形成するための複数のトレンチ内のみに残存する。
次に、図３２８乃至図３３０に示すように、例えば、気相拡散により、セレクトトランジスタアレイを形成するための複数のトレンチを介して、第１乃至第４半導体層12-1, 12-2, 12-3, 12-4内にP型不純物（例えば、ボロン）を供給し、セレクトトランジスタアレイ内の第１乃至第４半導体層12-1, 12-2, 12-3, 12-4内にP-型拡散層を形成する。
同時に、固相拡散により、N+型拡散層を形成するための複数のトレンチ内に満たされた酸化シリコン層102から第１乃至第４半導体層12-1, 12-2, 12-3, 12-4内にN型不純物（例えば、リン）を供給し、セレクトトランジスタアレイの両端の第１乃至第４半導体層12-1, 12-2, 12-3, 12-4内にN+型拡散層14a, 14bを形成する。
この後、N+型拡散層を形成するための複数のトレンチ内に満たされた酸化シリコン層102を除去する。
次に、図３３１乃至図３３３に示すように、全てのトレンチ内に絶縁層（例えば、酸化シリコン層）103を満たす。また、図３３４乃至図３３６に示すように、保護層101上にレジスト層104aを形成する。レジスト層104aは、一部分、本例では、第２方向の端部に開口を有する。
そして、レジスト層104aをマスクにして、RIEにより絶縁層103をエッチバックする。レジスト層104aにより覆われていない複数のトレンチ内の絶縁層103は、第４半導体層12-4の側面が全て露出する程度まで（半導体層一段分）エッチングされる。
この後、レジスト層104aを除去する。
同様に、図３４０乃至図３４２に示すように、再び、保護層101上にレジスト層104bを形成する。レジスト層104bは、一部分、本例では、第２方向の端部に開口を有する。この開口は、図３３４乃至図３３６に示す最初の開口の範囲を含んでいる。
そして、レジスト層104bをマスクにして、RIEにより絶縁層103をエッチバックする。レジスト層104bにより覆われていない複数のトレンチ内の絶縁層103は、第３又は４半導体層12-3, 12-4の側面が全て露出する程度まで（半導体層一段分）エッチングされる。
この後、レジスト層104bを除去する。
以上の動作を繰り返し行い、最終的には、図３４３乃至図３４５に示すように、セレクトトランジスタアレイを形成するための複数のトレンチ内の絶縁層103は、例えば、第２方向に階段状に形成される。
この状態で、プラズマドーピング又は固相拡散を行うことにより、絶縁層103により覆われていない第１乃至第４半導体層12-1, 12-2, 12-3, 12-4内にN型不純物を導入し、P-型拡散層の一部をN-型拡散層に変換する。
次に、図３４６乃至図３４８に示すように、複数のトレンチの一部内に、レジスト層106を満たす。また、図３３４乃至図３４５に示すプロセスを利用して、図３４９乃至図３５１に示すように、レジスト層106を階段状にエッチングする。レジスト層106は、各々のトレンチ内において、半導体層一段分の厚さを有する。
そして、この後、図３５２乃至図３５４に示すように、再び、N-型拡散層からP-型拡散層に変換するプロセスを行う。
このプロセスにおいて、レジスト層106で覆われた第１乃至第４半導体層12-1, 12-2, 12-3, 12-4内のN-型拡散層は、レジスト層106により保護される。
それ以外のN-型拡散層、即ち、レジスト層106で覆われていない第１乃至第４半導体層12-1, 12-2, 12-3, 12-4内のN-型拡散層は、プラズマドーピング又は固相拡散を行うことにより、再び、N-型拡散層からP-型拡散層に変換される。
この後、レジスト層106を除去すると、図３５５乃至図３５７に示す構造が得られる。
続けて、図３５５乃至図３５７において、第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4を選択的に除去する。
例えば、第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4の除去は、ウエットエッチングにより、即ち、弗酸と硝酸の混合液を複数のトレンチを介して第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4に供給することにより、行うことができる。
また、例えば、第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4の除去は、等方性エッチングにより、即ち、HClガスを複数のトレンチを介して第１乃至第４化合物半導体層61-1, 61-2, 61-3, 61-4に供給することにより、行うことができる。
その結果、第１乃至第４半導体層12-1, 12-2, 12-3, 12-4の間には、キャビティ（エアーギャップ）が形成される。
また、このキャビティは、第２例と同様のプロセスにより満たされる。
例えば、図３５８乃至図３６０に示すように、第１乃至第４半導体層12-1, 12-2, 12-3, 12-4の間には、層間絶縁層（例えば、酸化シリコン層）107が満たされる。さらに、セレクトトランジスタアレイが形成される複数のトレンチ内には、ゲート絶縁層（例えば、酸化シリコン層）108が形成される。
層間絶縁層107とゲート絶縁層108とは、同時に形成してもよい。
最後に、図３６０乃至図３６３に示すように、セレクトトランジスタアレイが形成される複数のトレンチ内には、ゲート電極109が満たされる。
ここで、セレクトトランジスタアレイは、メモリセルアレイと同時に形成することも可能である。この場合、セレクトトランジスタアレイは、メモリセルアレイと同一構造を有することになる。
９． 周辺回路（ロジック回路）
(1) 概要
本開示のアーキテクチャーコンセプトを応用して、小面積のロジック回路を実現できる。例えば、ロジック回路の基本であるインバータ回路、NANDゲート回路、NORゲート回路などは、通常、PチャネルMOSFETとNチャネルMOSFETとの組み合わせにより実現されるが、それらMOSFETのサイズは、非常に大きい。そこで、本開示では、回路面積が非常に小さい新たな構造のロジック回路を提案する。
このような新たな構造のロジック回路を構成する素子を、ここでは、マトリックスチャネル素子(Matrix channel element)と称することにする。
また、ここで開示するロジック回路は、上述の不揮発性半導体メモリ（MaCS）の周辺回路として使用することができる。MaCSは、独自の構造を有するため、周辺回路（ロジック回路）がMOSFETから構成される場合、メモリセルアレイと周辺回路とのプロセス上の整合性がとり難くなる。そこで、周辺回路についても、メモリセルアレイと同じ構造とすれば、メモリセルアレイと同時に周辺回路を形成することができるため、製造コストの低減には非常に有効である。
(2) 基本構造(Basic structure)
図３６４は、本開示のマトリックスチャネル素子の基本構造を示している。図３６５は、図３６４のCCCLXV-CCCLXV線に沿う断面図、図３６６は、図３６４のCCCLXVI-CCCLXVI線に沿う断面図、図３６７は、図３６４のCCCLXVII-CCCLXVII線に沿う断面図である。
半導体基板11は、Si, Geなどの１つの結晶から形成される単結晶半導体や、複数の結晶（混晶）から形成される化合物半導体などから構成される。アクティブエリアとしての半導体層12は、半導体基板11上の絶縁層203上に配置される。半導体層12は、例えば、真性半導体(intrinsic semiconductor)から構成される。
４つのゲート電極202は、半導体基板11の表面に水平な第１方向及びこれに直交する第２方向にアレイ状に配置され、かつ、第１及び第２方向に直交する第３方向に半導体層12を貫通する。４つのゲート電極202の下面（半導体基板11側の面）は、オープンであり、半導体基板11に接触していない。
４つのゲート電極202の各々は、第３方向に延びる柱形状を有する。ゲート電極202の半導体基板11の表面に水平な面での断面形状は、円形に限られず、楕円形、四角形、多角形などであってもよい。ゲート電極202は、導電体、例えば、不純物を含んだ導電性ポリシリコン、金属、金属シリサイドなどから構成される。
半導体層12と４つのゲート電極202との間には、それぞれ、ゲート絶縁層201が配置される。ゲート絶縁層201は、メモリセルと同様に、データ記録層を含む積層構造により構成されていてもよい。
２つのN＋型拡散層14は、４つのゲート電極202の第１方向の２つの端部における半導体層12内に配置される。また、２つのP＋型拡散層15は、４つのゲート電極202の第２方向の２つの端部における半導体層12内に配置される。
N＋型拡散層14とP＋型拡散層15は、素子分離絶縁層16により互いに絶縁される。
４つのゲート電極202間の半導体層12の第１方向の幅Sx及び４つのゲート電極202間の半導体層12の第２方向の幅Syは、共に、50nm以下、望ましくは20nm以下、さらに望ましくは10nm以下である（Sx=0, Sy=0は除く）。
尚、幅Sxと幅Syは、等しくてもよいし、異なっていてもよい。
このようなマトリックスチャネル素子は、ダブルゲート構造のFINFETに近似した構造を有する。また、その特徴は、例えば、図３６８及び図３６９に示すように、４つのゲート電極202に印加する電圧に応じて、２つのN＋型拡散層14間、又は、２つのP＋型拡散層15間に、電気伝導経路を形成できることにある。
例えば、図３６８に示すように、４つのゲート電極202にプラス電位を印加して、２つのN＋型拡散層14間に電気伝導経路（電子ｅ−の流れ）を形成できる。また、例えば、図３６９に示すように、４つのゲート電極202にマイナス電位を印加して、２つのP＋型拡散層15間に電気伝導経路（ホールh＋の流れ）を形成できる。
(3) ロジック回路の例
以下、マトリックスチャネル素子を用いたロジック回路の例を説明する。
A. インバータ回路
図３７０は、インバータの等価回路を示している。
このインバータ回路は、図３６４乃至図３６７に示すマトリックスチャネル素子の基本構造により実現することができる。
即ち、図３７１及び図３７２に示すように、４つのゲート電極202に入力信号Vinを与え、２つのP＋型拡散層15の一方に高電位側電源電位Vddを印加し、２つのN＋型拡散層14の一方に低電位側電源電位Vssを印加する。この時、出力信号Voutは、２つのP＋型拡散層15の他方及び２つのN＋型拡散層14の他方の共通接続ノードＮに出力される。
例えば、図３７１に示すように、入力信号Vinが”1”のとき、真性半導体層12にN型反転層が形成され、２つのN＋型拡散層14間に電気伝導経路（電子ｅ−の流れ）が形成される。このため、出力信号Voutは、”0”になる。
また、図３７２に示すように、入力信号Vinが”0”のとき、真性半導体層12にP型反転層が形成され、２つのP＋型拡散層15間に電気伝導経路（ホールｈ＋の流れ）が形成される。このため、出力信号Voutは、”1”になる。
ところで、電子とホールとは、半導体層（例えば、シリコン層）12内での移動度が異なることが知られている。この場合、本開示のマトリックスチャネル素子を対称的に形成すると、結果として、２つのN＋型拡散層14間に流れる電流量（オン電流）と２つのP＋型拡散層15間に流れる電流量（オン電流）とが異なることになる。
これでは、正確なインバータ動作ができなくなる可能性が生じる。
通常のMOSFETでは、この問題を解消するために、PチャネルMOSFETのチャネル幅とNチャネルMOSFETのチャネル幅とをトリミングするが、本構造では、このようなトリミングをすることが難しい。
なぜなら、マトリックスチャネル素子において、チャネル幅に相当するものは、半導体層12の厚さであるが、この半導体層12の厚さは、一定、かつ、マトリックスチャネル素子を構成する全てのトランジスタで共通だからである。
そこで、図３７３に示すように、２つのN＋型拡散層14間に直列接続されるトランジスタ数（ゲート電極202の数）と２つのP＋型拡散層15間に直列接続されるトランジスタ数（ゲート電極202の数）とを異ならせる。
具体的には、大きな移動度を有する電子の電気伝導経路となる２つのN＋型拡散層14間のトランジスタ数を、小さな移動度を有するホールの電気伝導経路となる２つのP＋型拡散層15間のトランジスタ数よりも多くする。
本例では、２つのN＋型拡散層14間に３つのトランジスタを直列接続し、２つのP＋型拡散層15間に２つのトランジスタを直列接続する。即ち、マトリックスチャネル素子は、２行３列のゲート電極202を有することになる。
また、図３７４に示すように、第１及び第２方向に平行な面内におけるゲート電極202の断面形状を、第１方向に長く、第２方向に短い楕円形とする。
具体的には、大きな移動度を有する電子の電気伝導経路となる２つのN＋型拡散層14間の距離を、小さな移動度を有するホールの電気伝導経路となる２つのP＋型拡散層15間の距離よりも長くする。
本例では、２つのN＋型拡散層14間の距離は、２つのP＋型拡散層15間の距離の約1.5倍である。但し、マトリックスチャネル素子のゲート電極202間の幅Sx, Sy（図３６４を参照）は、基本構造で説明した条件を満たしていることが必要である。
以上、図３７３及び図３７４の構造によれば、２つのN＋型拡散層14間に流れる電流量（オン電流）と２つのP＋型拡散層15間に流れる電流量（オン電流）とを等しくし、インバータ動作を正確に行うことができる。
B. NANDゲート回路
図３７５は、NANDゲートの等価回路を示している。
このNANDゲート回路は、図３６４乃至図３６７に示すマトリックスチャネル素子の基本構造により実現することができる。
即ち、図３７６に示すように、左側（２つのN＋型拡散層14の一方側）の２つのゲート電極202に入力信号Aを与え、右側（２つのN＋型拡散層14の他方側）の２つのゲート電極202に入力信号Bを与える。また、２つのP＋型拡散層15の一方に高電位側電源電位Vddを印加し、２つのN＋型拡散層14の一方に低電位側電源電位Vssを印加する。
この時、出力信号Voutは、２つのP＋型拡散層15の他方及び２つのN＋型拡散層14の他方の共通接続ノードＮに出力される。
例えば、図３７７に示すように、入力信号Aが”1”、入力信号Bが”0”のとき、２つのP＋型拡散層15間に電気伝導経路（ホールｈ＋の流れ）が形成される。このため、出力信号Voutは、”1”になる。入力信号A,Bが共に”0”、及び、入力信号Aが”0”、入力信号Bが”1”のときも、同様である。
また、図３７８に示すように、入力信号Aが”1”、入力信号Bが”1”のとき、２つのN＋型拡散層14間に電気伝導経路（電子ｅ−の流れ）が形成される。このため、出力信号Voutは、”0”になる。
尚、NANDゲート回路においても、電子とホールの移動度の相違を考慮し、図３７３に示す構造や、図３７４に示す構造などを採用してもよい。
C. NORゲート回路
図３７９は、NORゲートの等価回路を示している。
このNORゲート回路は、図３６４乃至図３６７に示すマトリックスチャネル素子の基本構造により実現することができる。
即ち、図３８０に示すように、上側（２つのP＋型拡散層15の一方側）の２つのゲート電極202に入力信号Aを与え、下側（２つのP＋型拡散層15の他方側）の２つのゲート電極202に入力信号Bを与える。また、２つのP＋型拡散層15の一方に高電位側電源電位Vddを印加し、２つのN＋型拡散層14の一方に低電位側電源電位Vssを印加する。
この時、出力信号Voutは、２つのP＋型拡散層15の他方及び２つのN＋型拡散層14の他方の共通接続ノードＮに出力される。
例えば、図３８１に示すように、入力信号Aが”1”、入力信号Bが”0”のとき、２つのN＋型拡散層14間に電気伝導経路（電子ｅ−の流れ）が形成される。このため、出力信号Voutは、”0”になる。入力信号Aが”0”、入力信号Bが”1”のとき、及び、入力信号A,Bが共に”1”のときも、同様である。
また、図３８２に示すように、入力信号Aが”0”、入力信号Bが”0”のとき、２つのP＋型拡散層15間に電気伝導経路（電子ｈ＋の流れ）が形成される。このため、出力信号Voutは、”1”になる。
尚、NORゲート回路においても、電子とホールの移動度の相違を考慮し、図３７３に示す構造や、図３７４に示す構造などを採用してもよい。
D. 3段入力NANDゲート回路
図３８３は、3段入力NANDゲートの等価回路を示している。
この3段入力NANDゲート回路は、図３６４乃至図３６７に示すマトリックスチャネル素子の基本構造をベースにした構造（２行×３列のゲート電極構造）により実現することができる。
即ち、図３８４に示すように、左側（２つのN＋型拡散層14の一方側）の２つのゲート電極202に入力信号Aを与え、中央の２つのゲート電極202に入力信号Bを与え、右側（２つのN＋型拡散層14の他方側）の２つのゲート電極202に入力信号Cを与える。また、２つのP＋型拡散層15の一方に高電位側電源電位Vddを印加し、２つのN＋型拡散層14の一方に低電位側電源電位Vssを印加する。
この時、出力信号Voutは、２つのP＋型拡散層15の他方及び２つのN＋型拡散層14の他方の共通接続ノードＮに出力される。
図３８４のマトリックスチャネル素子によれば、図３８３の真理値表に示すように、3段入力NANDゲート回路を実現できる。
E. 3段入力NORゲート回路
図３８５は、3段入力NORゲートの等価回路を示している。
この3段入力NORゲート回路は、図３６４乃至図３６７に示すマトリックスチャネル素子の基本構造をベースにした構造（３行×２列のゲート電極構造）により実現することができる。
即ち、図３８６に示すように、上側（２つのP＋型拡散層15の一方側）の２つのゲート電極202に入力信号Aを与え、中央の２つのゲート電極202に入力信号Bを与え、下側（２つのP＋型拡散層15の他方側）の２つのゲート電極202に入力信号Cを与える。また、２つのP＋型拡散層15の一方に高電位側電源電位Vddを印加し、２つのN＋型拡散層14の一方に低電位側電源電位Vssを印加する。
この時、出力信号Voutは、２つのP＋型拡散層15の他方及び２つのN＋型拡散層14の他方の共通接続ノードＮに出力される。
図３８６のマトリックスチャネル素子によれば、図３８５の真理値表に示すように、3段入力NORゲート回路を実現できる。
(4) 多層構造マトリックスチャネル素子
上述のマトリックスチャネル素子を多層構造とすることにより、ロジック回路（インバータ回路、NANDゲート回路、NORゲート回路）において、出力電流量を多く確保することができ、安定動作に貢献することができる。
ここでの多層構造とは、MaCSと同様に、半導体層を多層構造にすることを意味する。
例えば、図３８７は、図３７２のインバータ回路を多層構造にする例を示し、図３８８は、図３７６のNANDゲート回路を多層構造にする例を示し、図３８９は、図３８０のNORゲート回路を多層構造にする例を示している。
いずれの例においても、各半導体層12は、同一構造を有し、ゲート電極202は、複数の半導体層12を貫通させることにより容易に形成できる。
１０． 読み出し方式について
(1) 概要
MaCS(Matrix Channel Stacked Memory)では、例えば、1本のワード線に複数のMONOSセルのコントロールゲートが接続される。これらのMONOSセルのコントロールゲートに所望の電位を印加する方法は自明ではない。
ワード線とMONOSセルのコントロールゲートとの間には、既に説明したように、セレクトトランジスタが接続される。このセレクトトランジスタがオンのとき、MONOSセルのコントロールゲートの電位は、ワード線の電位に等しくなる。
セレクトトランジスタがオフになると、ワード線とMONOSセルのコントロールゲートとは、電気的に遮断され、ワード線の電位が変化しても、MONOSセルのコントロールゲートの電位は変化しない。即ち、MONOSセルのコントロールゲートの電位は、セレクトトランジスタがオンからオフに変わる直前のワード線の電位となる。
但し、より正確には、両者の値は異なることがある。なぜなら、セレクトトランジスタがオフのとき、MONOSセルのコントロールゲートは、電気的にフローティング状態であり、その周囲の電極との間の静電容量カップリングにより電位が変化し得るからである。
従って、セレクトトランジスタがオフになっているMONOSセルのコントロールゲートの電位は、その周囲の電極の電位によって変動することがある。
一方、セレクトトランジスタがオンになっているMONOSセルのコントロールゲートは、フローティングではなくて、その電位は、ワード線の電位に等しいから、その周囲の電極の電位の影響を受け難く、より正確にワード線の電位を制御できる。
上記の原理を利用すると、ワード線の電位を変化させながら各々のセレクトトランジスタのオン/オフを制御することにより、同一のワード線に接続された複数のMONOSセルのコントロールゲートに所望の電位を印加できる。
読み出し動作では、MaCSのデバイス構造と読み出し方式に依存して決まる電位を、各々のMONOSセルのコントロールゲートに印加する必要がある。これも上記の原理に従って実施できる。さらに、この時、読み出しセルとしてのMONOSセルのコントロールゲートの電位は、その他のMONOSセルのコントロールゲートよりも正確に制御することが望ましい。なぜなら、読み出しセルのMONOSセルのコントロールゲートの電位の変動は、読み出しセルの閾値電圧の読み取り誤差となるからである。
そこで、本開示では、MaCSの読み出し方式において、読み出しセルとしてのMONOSセルのコントロールゲートに接続されているセレクトトランジスタがオンの状態で読み出しを行う。これが本開示における読み出し方式のポイントである。
(2) 実施例
図３９０は、本開示の読み出し方式を示すフローチャートである。
VCG,USWという記号は、電位を表すもので、この電位がMONOSセルのコントロールゲートに印加されると、MONOSセルは、それに記憶されるデータ”0”/”1”にかかわらず、非導通状態となる。
VREADという記号は、電位を表すもので、この電位がMONOSセルのコントロールゲートに印加されると、MONOSセルは、それに記憶されるデータ”0”/”1”にかかわらず、導通状態となる。
VSENSEという記号は、電位を表すもので、この電位は、読み出しセルの閾値電圧を検出するために読み出しセルのコントロールゲートに印加される。もし、VSENSEが読み出しセルの閾値電圧よりも低ければ、NAND列に電気伝導経路が形成され、そうでなければ、NAND列に電気伝導経路が形成されない。
VFという記号は、電位を表すもので、セレクトトランジスタのソース領域又はドレイン領域であるN+型拡散層とチャネル領域である半導体層（P型領域）とで構成されるPN接合の順電圧である。
VTH,SGという記号は、電位を表すもので、セレクトトランジスタのチャネル領域が0 Vの状態でのセレクトトランジスタの閾値電圧である。
セレクトトランジスタがオンとなるのは、そのゲート電位VGが、VG > min(VS, VD)+VF+VTH,SGとなる場合であり、反対に、VG < min(VS, VD)+VF+VTH,SGならば、セレクトトランジスタはオフである。
但し、min(VS, VD)は、ソース電位VSとドレイン電位VDのうち、小さいほうの値を表すものとする。、
本開示の読出し方式では、まず、時刻t0において、選択ワード線(selected word line) WL-selと非選択ワード線(unselected word line) WL-unselにVCG,USWを印加し、選択セレクトゲート線(selected select gate line) SG-selと非選択セレクトゲート線(unselected select gate line) SG-unselにVCG,USW+VF+VTH,SGよりも高い電位を印加する。
この時、全てのセレクトトランジスタはオンとなり、全てのMONOSセルのコントロールゲートの電位は、VCG,USWとなる。
次に、時刻t1において、選択ワード線WL-selの電位をVREADに変化させ、選択セレクトゲート線SG-selの電位をVREAD+VF+VTH,SG未満の電位に変化させる。
この時、選択セレクトゲート線SG-selに接続されたセレクトトランジスタはオフとなるので、それらに接続されたMONOSセルのコントロールゲートの電位は、VCG,USWのままとなる（状態１＋３）。
一方、非選択セレクトゲート線SG-unselに接続されたセレクトトランジスタはオンとなり、それらのうち、選択ワード線WL-selに接続されたMONOSセルのコントロールゲートの電位は、VREADになる（状態１＋４）。
このようにして、選択ワード線WL-selと非選択セレクトゲート線SG-unselに接続されたMONOSセルのコントロールゲートのみに、VREADを印加する。
次に、時刻t2において、非選択セレクトゲート線SG-unselの電位をVREAD+VF+VTH,SG未満の値へ変化させる。
この時、全てのセレクトトランジスタはオフとなる。
次に、時刻t3において、選択ワード線WL-selの電位をVSENSEに変化させ、選択セレクトゲート線SG-selの電位をVCG,USW+VF+VTH,SGよりも高い電位に変化させる。
この時、選択セレクトゲート線SG-selに接続されたセレクトトランジスタがオンに変化する。選択ワード線WL-selと選択セレクトゲート線SG-selに接続されたMONOSセル、即ち、読み出しセルのコントロールゲートにVSENSEが印加される。
また、このセレクトトランジスタはオンであるので、選択ワード線WL-selの電位は、精度良く制御できる。従って、読み出しセルの閾値電圧を精度良く読み出すことができる。
１１． むすび
本発明によれば、新たなアーキテクチャーコンセプトに基づく大容量不揮発性半導体メモリを実現できる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
本発明は、高速ランダム書き込み可能なファイルメモリ、高速ダウンロード可能な携帯端末、高速ダウンロード可能な携帯プレーヤー、放送機器用半導体メモリ、ドライブレコーダ、ホームビデオ、通信用大容量バッファメモリ、防犯カメラ用半導体メモリなどに対して産業上のメリットは多大である。
11： 半導体基板、 12, 12-1, 12-2, 12-3, 12-4, 17： 半導体層、 13： 積層構造、 13a, 18： ゲート絶縁層、 13b： データ記録層、 13c： ブロック絶縁層/電極間絶縁層、 14： N+型拡散層、 15： P+型拡散層、 16： 素子分離絶縁層、 19： チャネル、 21： メモリセルアレイ、 22： 読み出し/書き込み線制御回路、 23： セレクトゲート線制御回路、 24： ワード線制御回路、 25： 消去線制御回路、 26： 制御回路。

Claims (27)

  1. 半導体基板と、前記半導体基板上に配置される第１半導体層と、前記半導体基板の表面に水平な第１方向及びこれに直交する第２方向にアレイ状に配置され、前記第１及び第２方向に直交する第３方向に前記第１半導体層を貫通する複数のコントロールゲートと、前記第１半導体層と前記複数のコントロールゲートとの間にそれぞれ配置される複数のデータ記録層と、前記第１方向の２つの端部における前記第１半導体層内にそれぞれ配置される２つの第１導電型拡散層と、前記第２方向の２つの端部における前記第１半導体層内にそれぞれ配置される２つの第２導電型拡散層と、前記第１半導体層上で前記第１方向に延びる複数のセレクトゲート線と、前記複数のセレクトゲート線上で前記第２方向に延びる複数のワード線とを具備し、
    前記複数のセレクトゲート線の各々は、前記第１方向に並ぶ前記複数のコントロールゲートと前記複数のワード線との間に接続される複数のセレクトトランジスタに共有されるセレクトゲートとして機能し、
    前記複数のワード線の各々は、前記第２方向に並ぶ前記複数のコントロールゲートに共通に接続され、
    前記第１半導体層、前記複数のコントロールゲート及びそれらの間の前記複数のデータ記録層は、第１メモリセルアレイを構成し、前記第１メモリセルアレイは、前記第１方向に直列接続される複数のメモリセルを含む複数のNAND列を有することを特徴とする不揮発性半導体メモリ。
  2. 前記複数のNAND列のうち前記第２方向に隣接する２つのNAND列において、前記２つのNAND列の一方を構成する前記複数のコントロールゲートは、前記２つのNAND列の他方を構成する前記複数のコントロールゲートに対して、前記複数のコントロールゲートの前記第１方向のピッチよりも短い長さだけ前記第１方向にずれることを特徴とする請求項１に記載の不揮発性半導体メモリ。
  3. 前記複数のNAND列のうち選択されたNAND列内の選択されたメモリセルに対するデータの書き込みは、前記２つの第２導電型拡散層をフローティングにし、前記選択されたメモリセルのコントロールゲートのみを前記書き込みに必要な電位にし、前記２つの第１導電型拡散層のうちの１つから前記選択されたメモリセルに電荷を供給することにより行うことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
  4. 前記複数のNAND列のうち選択されたNAND列内の選択されたメモリセルに対するデータの読み出しは、前記２つの第２導電型拡散層及び前記選択されたNAND列の両隣の２つの非選択のNAND列内のメモリセルのコントロールゲートをフローティングにし、前記選択されたメモリセルのコントロールゲートのみを前記読み出しに必要な電位にし、前記選択されたNAND列内の非選択のメモリセルのコントロールゲートを前記選択されたNAND列に電気伝導経路を発生させる電位にすることにより行うことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
  5. 前記複数のNAND列のうち選択されたNAND列内の選択されたメモリセルに対するデータの読み出しは、前記２つの第２導電型拡散層をフローティングにし、前記選択されたNAND列の両隣の２つの非選択のNAND列内のメモリセルのコントロールゲートを前記２つの非選択のNAND列に電気伝導経路を発生させない電位にし、前記選択されたメモリセルのコントロールゲートのみを前記読み出しに必要な電位にし、前記選択されたNAND列内の非選択のメモリセルのコントロールゲートを前記選択されたNAND列に電気伝導経路を発生させる電位にすることにより行うことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
  6. 前記読み出しを複数回繰り返して行うとき、前記読み出し後に、前記選択されたNAND列のみに対して、前記選択されたNAND列内の全てのメモリセルのコントロールゲートを前記第１半導体層内に形成されたチャネル反転層を消去するために必要な電位にすることを特徴とする請求項４又は５に記載の不揮発性半導体メモリ。
  7. 前記複数のNAND列内の前記複数のメモリセルに対するデータの消去は、前記２つの第１導電型拡散層をフローティングにし、前記複数のコントロールゲートを前記消去に必要な電位にし、前記２つの第２導電型拡散層のうちの少なくとも１つから前記複数のNAND列内の前記複数のメモリセルに電荷を供給することにより行うことを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
  8. 前記第１及び第２方向に並んで配置される複数のブロックを具備し、
    前記複数のブロックの各々は、前記複数のコントロールゲートと、前記複数のデータ記録層と、前記複数のセレクトゲート線と、前記複数のワード線とを有し、
    前記２つの第１導電型拡散層のうちの１つ又は前記２つの第２導電型拡散層のうちの１つは、前記複数のブロックのうちの前記第１又は第２方向に隣接する２つのブロックに共有される
    ことを特徴とする請求項１乃至７のいずれか１項に記載の不揮発性半導体メモリ。
  9. 前記複数のブロックの各々は、前記複数のNAND列の前記第１方向の端部に配置される複数のセレクトトランジスタを有し、
    前記複数のセレクトトランジスタの各々は、前記第３方向に前記第１半導体層を貫通するセレクトゲートを有する
    ことを特徴とする請求項８に記載の不揮発性半導体メモリ。
  10. 前記複数のブロックの各々は、前記複数のNAND列の前記第２方向の端部に配置される複数のセレクトトランジスタを有し、
    前記複数のセレクトトランジスタの各々は、前記第３方向に前記第１半導体層を貫通するセレクトゲートを有する
    ことを特徴とする請求項８又は９に記載の不揮発性半導体メモリ。
  11. 前記複数のブロックのうち、前記第１方向の一端から奇数列又は偶数列のブロックの一端側にある前記２つの第１導電型拡散層のうちの１つのみに、読み出し/書き込みバッファが接続されることを特徴とする請求項８乃至１０のいずれか１項に記載の不揮発性半導体メモリ。
  12. 前記第１半導体層と前記複数のセレクトゲート線との間に配置され、前記複数のコントロールゲートが前記第３方向に貫通する第２半導体層と、
    前記第２半導体層と前記複数のコントロールゲートとの間にそれぞれ配置される複数のデータ記録層と、
    前記第１方向の２つの端部における前記第２半導体層内にそれぞれ配置される２つの第１導電型拡散層と、
    前記第２方向の２つの端部における前記第２半導体層内にそれぞれ配置される２つの第２導電型拡散層とを具備し、
    前記第２半導体層、前記複数のコントロールゲート及びそれらの間の前記複数のデータ記録層は、第２メモリセルアレイを構成し、前記第２メモリセルアレイは、前記第１方向に直列接続される複数のメモリセルを含む複数のNAND列を有することを特徴とする請求項１乃至７のいずれか１項に記載の不揮発性半導体メモリ。
  13. 前記第１半導体層内の前記２つの第１導電型拡散層のうちの一方に独立に接続される第１導電線と、前記第２半導体層内の前記２つの第１導電型拡散層のうちの一方に独立に接続される第２導電線とを具備することを特徴とする請求項１２に記載の不揮発性半導体メモリ。
  14. 前記２つの第１導電型拡散層のうちの一方は、前記第１及び第２半導体層の前記第１方向の一端に配置され、前記第１及び第２半導体層の前記第１方向の一端は、階段構造を有し、前記階段構造を構成する前記第１及び第２半導体層は、絶縁層が満たされる複数のトレンチを有することを特徴とする請求項１３に記載の不揮発性半導体メモリ。
  15. 前記２つの第１導電型拡散層のうちの一方は、前記第１及び第２半導体層の前記第１方向の一端に配置され、前記第１及び第２半導体層の前記第１方向の一端は、前記第３方向に折り曲がる屈曲構造を有し、前記屈曲構造を構成する前記第１及び第２半導体層は、絶縁層が満たされる複数のトレンチを有することを特徴とする請求項１３に記載の不揮発性半導体メモリ。
  16. 前記第１半導体層内の前記２つの第１導電型拡散層のうちの一方と前記第１導電線とを接続する第１コンタクトプラグと、前記第２半導体層内の前記２つの第１導電型拡散層のうちの一方と前記第２導電線とを接続する第２コンタクトプラグとを具備し、
    前記第１及び第２コンタクトプラグは、前記第３方向に前記第１及び第２半導体層を貫通することを特徴とする請求項１３に記載の不揮発性半導体メモリ。
  17. 前記第１半導体層内の前記２つの第１導電型拡散層のうちの一方は、前記第１コンタクトプラグが接続される第１フリンジエリアを有し、前記第２半導体層内の前記２つの第１導電型拡散層のうちの一方は、前記第２コンタクトプラグが接続される第２フリンジエリアを有し、
    前記第１及び第２フリンジエリアは、前記第３方向から見たときに互いにずれており、
    前記第１及び第２導電線は、前記第１及び第２コンタクトプラグの前記半導体基板側の端部に接続される
    ことを特徴とする請求項１６に記載の不揮発性半導体メモリ。
  18. 前記第１及び第２半導体層内の前記２つの第１導電型拡散層のうちの一方に共通に接続される第１導電線を具備し、
    前記第１導電線は、前記第１半導体層内の前記２つの第１導電型拡散層のうちの一方に第１セレクトトランジスタアレイを介して接続され、
    前記第２導電線は、前記第２半導体層内の前記２つの第１導電型拡散層のうちの一方に第２セレクトトランジスタアレイを介して接続され、
    前記第１及び第２セレクトトランジスタアレイは、前記第１及び第２メモリセルアレイと同一構造を有する
    ことを特徴とする請求項１２に記載の不揮発性半導体メモリ。
  19. 請求項１２に記載の不揮発性半導体メモリを製造する方法において、
    前記第１及び第２半導体層は、
    前記半導体基板上に第１化合物半導体層を形成し、前記第１化合物半導体層上に前記第１半導体層を形成し、前記第１半導体層上に第２化合物半導体層を形成し、前記第２化合物半導体層上に前記第２半導体層を形成し、前記第１及び第２半導体層を貫通する複数の第１トレンチを形成し、等方性エッチングにより前記複数の第１トレンチを介して前記第１及び第２化合物半導体層を選択的に除去することにより前記複数の第１トレンチに繋がる複数のキャビティを形成し、前記複数のキャビティ内に絶縁層を満たす
    ことにより形成し、
    前記第１及び第２半導体層は、Siであり、前記第１及び第２化合物半導体層は、Ge濃度が30%以上のSiGeである
    ことを特徴とする不揮発性半導体メモリの製造方法。
  20. 前記複数のキャビティを満たす前記絶縁層は、前記データ記録層を含む積層構造を有することを特徴とする請求項１９に記載の不揮発性半導体メモリの製造方法。
  21. 請求項１４に記載の不揮発性半導体メモリを製造する方法において、
    前記２つの第１導電型拡散層は、
    前記第１及び第２半導体層を形成した後、前記第１及び第２半導体層を貫通する複数の第１トレンチを形成し、プラズマドーピングにより前記複数の第１トレンチを介して前記第１及び第２半導体層内に第１導電型不純物をドーピングする
    ことにより形成し、
    前記２つの第２導電型拡散層は、
    前記第１及び第２半導体層を形成した後、前記第１及び第２半導体層を貫通する複数の第２トレンチを形成し、プラズマドーピングにより前記複数の第２トレンチを介して前記第１及び第２半導体層内に第２導電型不純物をドーピングする
    ことにより形成し、
    前記２つの第１導電型拡散層の他方側に存在する前記複数の第１トレンチは、前記２つの第１導電型拡散層を形成した後に第１絶縁層により満たされる
    ことを特徴とする不揮発性半導体メモリの製造方法。
  22. 請求項１４に記載の不揮発性半導体メモリを製造する方法において、
    前記２つの第１導電型拡散層は、
    前記第１及び第２半導体層を形成した後、前記第１及び第２半導体層を貫通する複数の第１トレンチを形成し、前記複数の第１トレンチを、第１導電型不純物を含む第１絶縁層により満たし、熱拡散により前記第１及び第２半導体層内に前記第１導電型不純物を固相拡散させる
    ことにより形成し、
    前記２つの第２導電型拡散層は、
    前記第１及び第２半導体層を形成した後、前記第１及び第２半導体層を貫通する複数の第２トレンチを形成し、前記複数の第２トレンチを、第２導電型不純物を含む第２絶縁層により満たし、前記熱拡散により前記第１及び第２半導体層内に前記第２導電型不純物を固相拡散させる
    ことにより形成し、
    前記２つの第１導電型拡散層及び前記２つの第２導電型拡散層は、同時に形成される
    ことを特徴とする不揮発性半導体メモリの製造方法。
  23. 前記第２半導体層上にマスク層を形成した後、前記マスク層をマスクにして前記第２半導体層をエッチングし、
    前記マスク層をスリミングした後、さらに、前記マスク層をマスクにして前記第１及び第２半導体層をエッチングすることにより、前記階段構造を形成する
    ことを特徴とする請求項２１又は２２に記載の不揮発性半導体メモリの製造方法。
  24. 請求項１５に記載の不揮発性半導体メモリを製造する方法において、
    前記第１及び第２半導体層は、
    前記半導体基板に凹部を形成し、前記半導体基板上に前記凹部の側面及び底面に沿う前記第１半導体層を形成し、前記第１半導体層上に前記凹部の側面及び底面に沿う前記第２半導体層を形成し、前記凹部を満たす絶縁層を形成し、前記第１及び第２半導体層及び前記絶縁層をエッチバックする
    ことにより形成することを特徴とする不揮発性半導体メモリの製造方法。
  25. 半導体基板と、前記半導体基板上に配置される第１半導体層と、前記半導体基板の表面に水平な第１方向及びこれに直交する第２方向にアレイ状に配置され、前記第１及び第２方向に直交する第３方向に前記第１半導体層を貫通する４つのゲート電極と、前記第１半導体層と前記４つのゲート電極との間にそれぞれ配置される４つのゲート絶縁層と、前記４つのゲート電極の前記第１方向の２つの端部における前記第１半導体層内にそれぞれ配置される２つの第１導電型拡散層と、前記複数のゲート電極の前記第２方向の２つの端部における前記第１半導体層内にそれぞれ配置される２つの第２導電型拡散層とを具備し、
    前記２つの第１導電型拡散層の一方に第１電源電位が印加され、前記２つの第２導電型拡散層の一方に第２電源電位が印加され、前記４つのゲート電極に入力信号が入力され、前記２つの第１導電型拡散層の他方及び前記２つの第２導電型拡散層の他方の共通接続ノードから出力信号が出力される
    ことを特徴とするロジック回路。
  26. 半導体基板と、前記半導体基板上に配置される第１半導体層と、前記半導体基板の表面に水平な第１方向及びこれに直交する第２方向にアレイ状に配置され、前記第１及び第２方向に直交する第３方向に前記第１半導体層を貫通する４つのゲート電極と、前記第１半導体層と前記４つのゲート電極との間にそれぞれ配置される４つのゲート絶縁層と、前記４つのゲート電極の前記第１方向の２つの端部における前記第１半導体層内にそれぞれ配置される２つの第１導電型拡散層と、前記複数のゲート電極の前記第２方向の２つの端部における前記第１半導体層内にそれぞれ配置される２つの第２導電型拡散層とを具備し、
    前記２つの第１導電型拡散層の一方に第１電源電位が印加され、前記２つの第２導電型拡散層の一方に第２電源電位が印加され、前記４つのゲート電極うちの前記２つの第１導電型拡散層の一方側の２つのゲート電極に第１入力信号が入力され、前記４つのゲート電極うちの前記２つの第１導電型拡散層の他方側の２つのゲート電極に第２入力信号が入力され、前記２つの第１導電型拡散層の他方及び前記２つの第２導電型拡散層の他方の共通接続ノードから出力信号が出力される
    ことを特徴とするロジック回路。
  27. 半導体基板と、前記半導体基板上に配置される第１半導体層と、前記半導体基板の表面に水平な第１方向及びこれに直交する第２方向にアレイ状に配置され、前記第１及び第２方向に直交する第３方向に前記第１半導体層を貫通する４つのゲート電極と、前記第１半導体層と前記４つのゲート電極との間にそれぞれ配置される４つのゲート絶縁層と、前記４つのゲート電極の前記第１方向の２つの端部における前記第１半導体層内にそれぞれ配置される２つの第１導電型拡散層と、前記複数のゲート電極の前記第２方向の２つの端部における前記第１半導体層内にそれぞれ配置される２つの第２導電型拡散層とを具備し、
    前記２つの第１導電型拡散層の一方に第１電源電位が印加され、前記２つの第２導電型拡散層の一方に第２電源電位が印加され、前記４つのゲート電極うちの前記２つの第２導電型拡散層の一方側の２つのゲート電極に第１入力信号が入力され、前記４つのゲート電極うちの前記２つの第２導電型拡散層の他方側の２つのゲート電極に第２入力信号が入力され、前記２つの第１導電型拡散層の他方及び前記２つの第２導電型拡散層の他方の共通接続ノードから出力信号が出力される
    ことを特徴とするロジック回路。
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