KR20120085945A - 3차원 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 - Google Patents
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Abstract
3차원 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법이 제공된다. 이 소자는 기판과 평행한 일 방향으로 순차적으로 접촉하며 배치되는 제1 전극, 바디층 및 제2 전극을 포함하고, 상기 바디층의 측벽에 배치되는 게이트 전극, 상기 바디층과 상기 게이트 전극 사이에 개재되는 정보 저장층, 및 상기 바디층과 상기 제2 전극을 전기적으로 연결하는 도전체를 포함하며, 상기 제1 전극 및 제2 전극은 소오스/드레인 영역을 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로서, 특히, 3차원 비휘발성 메모리 소자 및 그 동작 방법과 그 제조 방법에 관한 것이다.
최근 정보 통신 기기의 저장장치에 이용되는 비휘발성 메모리의 용량이 급격히 증가하고 있다. 또한 종래의 2차원 평면 메모리의 칩 사이즈 축소는 물리적 한계에 직면하고 있다. 이에 따라 종래의 평면 메모리를 대체할 3차원 적층 구조의 비휘발성 메모리에 관한 연구가 활발하게 진행되고 있다.
현재 비휘발성 메모리로서 널리 사용되고 있는 플래시 메모리는 코드 저장용인 노어형과 데이터 저장용인 낸드형으로 구분된다. 노어형은 비트 라인에 메모리 트랜지스터(또는 셀)들이 병렬로 연결되므로 읽기 속도가 빠르고 신뢰성이 우수하다. 그러나 종래의 노어형 플래시 메모리는 프로그램 동작 시에 핫 캐리어 주입(Hot Carrier Injection) 방식을 이용하므로 메모리 트랜지스터의 드레인-소오스 및 드레인-기판 양단에 고전압(Vds)이 인가되고 많은 동작 전류를 소모한다. 따라서 종래의 노어형 플래시 메모리는 셀 사이즈 축소성(scalability)이 열악하여 고집적화가 어렵고 프로그램 속도가 느리다. 또한 데이터 소거 시에 발생하는 과잉 소거 문제로 인하여 소거 속도가 매우 느리다. 따라서 노어형 플래시 메모리는 대용량 저장장치에 이용되기 어려운 것이 단점이다.
낸드형 플래시 메모리는 다수의 직렬 연결된 메모리 트랜지스터들과 고전압 선택 트랜지스터들로 구성되는 낸드 스트링 형태로 비트 라인에 연결된다. 이러한 낸드형 플래시 메모리는 메모리 트랜지스터의 채널을 통한 파울러-노드하임 터널링(Fouler-Nordheim tunneling)(채널 FN 터널링)을 프로그램 동작으로 이용하므로 드레인-소오스 양단의 전압차(Vds)가 없고 소모전류가 매우 적으며, 선택 트랜지스터에 의하여 과잉 소거 문제가 제거된다. 따라서 낸드형은 셀 사이즈 축소성이 우수하며 고집적화가 용이하고 프로그램 및 소거 속도가 빠르므로 대용량 저장장치에 적절하다. 그러나 낸드형은 감지 전류가 매우 적고 읽기 속도가 느리므로 코드 수행용 메모리로 사용될 수 없으며 비트 불량이 존재한다는 것이 단점이다.
한편 2차원 평면 메모리의 한계를 극복하기 위하여 하나의 칩에 메모리 어레이를 3차원적으로 적층하는 3차원 낸드 및 노어 플래시 메모리가 연구되고 있다. 3차원 낸드 플래시 메모리의 채널(또는 바디)은 도전성(mobility)이 낮은 폴리실리콘으로 형성되며, 낸드 스트링은 복수 개의 직렬 연결된 메모리 트랜지스터들 및 두 개의 고전압 선택 트랜지스터들로 구성된다. 이러한 3차원 낸드 플래시 메모리는 감지 전류가 매우 적으며, 소수의 메모리 셀들마다 고전압 선택 트랜지스터들이 필요한 것이 단점이다.
3차원 노어형 비휘발성 메모리에 있어서는, TFT(Thin Film Transistor) 구조의 메모리 트랜지스터를 갖는 소자(미국 특허 7,129,538)가 소개되었다. 이 경우에는 메모리 트랜지스터의 바디 전극이 없으므로 채널 FN 터널링 방식의 프로그램을 적용할 수 없다. 다른 종래 기술로는 인접한 셀 칼럼들이 비트 라인을 공유하는 버추얼 그라운드 어레이(Virtual Ground Array) 구조를 갖는 3차원 노어형 비휘발성 메모리 소자들(특허 10-0674952, 공개특허 10-2010-0059655)이 소개되었다. 이 경우에는 비트 라인이 공유되어 있으므로 FN 터널링 프로그램 방식을 적용할 수 없으며, Vds가 요구되는 핫 캐리어 주입 프로그램 방식을 적용해야 하는 것이 단점이다.
이와 같이, 종래의 2차원 및 3차원 노어형 비휘발성 메모리가 갖고 있는 Vds 문제, 높은 프로그램 전류 문제, 과잉 소거 문제, 느린 데이터 쓰기 속도 및 저집적도 문제점들을 극복하는 새로운 기술이 요구된다. 또한 낸드형 3차원 비휘발성 메모리가 갖고 있는 적은 감지 전류, 느린 읽기 속도 및 비트 불량 등의 약점을 극복할 수 있는 새로운 3차원 비휘발성 메모리 기술이 요구된다.
이에 따라, 본 발명이 이루고자 하는 일 기술적 과제는 고집적화된 3차원 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화된 3차원 비휘발성 메모리 소자의 동작 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화된 3차원 비휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자는, 기판과 평행한 일 방향으로 순차적으로 접촉하며 배치되는 제1 전극, 바디층 및 제2 전극, 그리고 상기 바디층의 측벽에 배치되는 게이트 전극을 포함하고, 상기 바디층과 상기 게이트 전극 사이에는 정보 저장층이 개재된다. 그리고, 상기 바디층과 상기 제2 전극을 전기적으로 연결하는 도전체를 포함하며, 상기 제1 전극 및 제2 전극은 각각 소오스/드레인 영역을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 3차원 비휘발성 메모리 소자는, 기판에 수직 방향으로 연장되고 상기 기판과 평행한 일 방향으로 순차적으로 접촉하며 배치되는 제1 전극, 바디층 및 제2 전극 패턴들로 구성되는 액티브 라인 패턴이 제공된다. 상기 액티브 라인 패턴의 적어도 일 측벽 상에 상기 기판에 수직으로 서로 절연되며 적층된 복수의 게이트 전극들, 상기 복수의 게이트 전극들 각각과 상기 바디층 패턴 사이에 개재된 정보 저장층, 및 상기 바디층 패턴과 상기 제2 전극 패턴을 전기적으로 연결하는 도전체를 포함하며, 상기 제1 전극 및 상기 제2 전극 패턴들은 소오스/드레인 영역을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 소자는, 기판에 수직 방향으로 연장되고 상기 기판과 평행한 일 방향으로 순차적으로 접촉하며 배치되는 제1 전극, 바디층 및 제2 전극 패턴들로 구성되는 제1 및 제2 액티브 라인 패턴들이 제공된다. 그리고, 상기 제1 및 제2 액티브 라인 패턴들의 사이에서 서로 절연되며 적층된 복수의 게이트 전극들, 상기 복수의 게이트 전극들 각각과 상기 바디층 패턴 사이에 개재된 정보 저장층, 및 상기 바디층 패턴과 상기 제2 전극 패턴을 전기적으로 연결하는 도전체를 포함하며, 상기 제1 전극 및 상기 제2 전극 패턴들은 소오스/드레인 영역을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 소자는, 기판에 평행한 일 방향으로 연장되고 절연층을 사이에 두고 반복하여 적층된 복수의 워드 라인들로 구성되는 제1 및 제2 워드 라인 구조체들이 제공된다. 그리고, 상기 제1 및 제2 워드 라인 구조체들 사이에 배치된 액티브 라인 구조체 칼럼이 제공된다. 그리고, 상기 액티브 라인 구조체 칼럼은, 상기 기판에 수직으로 연장되고 상기 워드 라인 방향으로 순차적으로 접촉하며 배치되는 제1 전극, 바디층 및 제2 전극 패턴들로 각각 구성되며, 상기 워드 라인 방향으로 절연층을 사이에 두고 배치된 복수의 액티브 라인 패턴들, 그리고 상기 복수의 워드 라인들 각각과 상기 바디층 패턴 사이에 개재된 정보 저장층들, 및 상기 바디층 패턴과 상기 제2 전극 패턴을 전기적으로 연결하는 도전체를 포함하며, 상기 제1 전극 및 상기 제2 전극 패턴들은 소오스/드레인 영역을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 소자는, 제1 및 제2 액티브 라인 구조체 칼럼들 및 상기 제1 및 제2 액티브 라인 구조체 칼럼들 사이에 배치되며, 기판에 평행한 일 방향으로 연장되고 절연층을 사이에 두고 반복하여 적층된 복수의 워드 라인들을 포함한다. 그리고, 상기 제1 및 제2 액티브 라인 구조체 칼럼들 각각은, 상기 기판에 수직으로 연장되고 상기 워드 라인 방향으로 순차적으로 접촉하며 배치되는 제1 전극, 바디층 및 제2 전극 패턴들로 각각 구성되며, 상기 워드 라인 방향으로 절연층을 사이에 두고 배치된 복수의 액티브 라인 패턴들, 그리고 상기 복수의 워드 라인들 각각과 상기 바디층 패턴 사이에 개재된 정보 저장층들, 및 상기 바디층 패턴과 상기 제2 전극 패턴을 전기적으로 연결하는 도전체를 포함하며, 상기 제1 전극 및 상기 제2 전극 패턴들은 소오스/드레인 영역을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 소자는, 복수의 액티브 라인 구조체 칼럼들 및 기판에 평행한 일 방향으로 연장되고 절연층을 사이에 두고 반복하여 적층된 복수의 워드 라인들로 구성되는 복수의 워드 라인 구조체들을 포함한다. 그리고, 상기 제1 및 제2 액티브 라인 구조체 칼럼들 각각은, 상기 기판에 수직으로 연장되고 상기 워드 라인 방향으로 순차적으로 접촉하며 배치되는 제1 전극, 바디층 및 제2 전극 패턴들로 각각 구성되며, 상기 워드 라인 방향으로 절연층을 사이에 두고 배치된 복수의 액티브 라인 패턴들, 그리고 상기 복수의 워드 라인들 각각과 상기 바디층 패턴 사이에 개재된 정보 저장층들, 및 상기 바디층 패턴과 상기 제2 전극 패턴을 전기적으로 연결하는 도전체를 포함할 수 있다. 그리고, 상기 복수의 액티브 라인 구조체 칼럼들 각각 및 상기 복수의 워드 라인 구조체들 각각은 상기 기판 상에 교대로 배치되며, 상기 제1 전극 및 상기 제2 전극 패턴들은 소오스/드레인 영역을 포함할 수 있다.
상기 본 발명에 따른 또 다른 실시예들에 있어서, 상기 워드 라인을 가로지르는 방향으로 연장되고 해당하는 상기 복수의 액티브 라인 패턴들 각각에 속한 상기 제1 전극 패턴과 접속되는 복수의 제1 비트 라인들, 및 상기 워드 라인을 가로지르는 방향으로 연장되고 해당하는 상기 복수의 액티브 라인 패턴들 각각에 속한 상기 바디층 패턴 또는 상기 제2 전극 패턴 또는 상기 도전체 중의 적어도 하나와 접속되는 복수의 제2 비트 라인들을 더 포함할 수 있다.
상기 본 발명에 따른 실시예들 중의 어느 하나의 프로그램 동작 방법에 있어서, 상기 프로그램 동작 방법은 상기 바디층 또는 상기 바디층 패턴에 바디 바이어스 전압을 인가하는 단계를 포함할 수 있다.
상기 또 다른 실시예들에 따른 비휘발성 메모리 소자의 프로그램 동작 방법에 있어서, 상기 복수의 워드 라인들 중에서 하나의 상기 워드 라인을 선택하는 단계 및 상기 복수의 제2 비트 라인들 중에서 하나의 상기 제2 비트 라인을 선택하는 단계를 포함하되, 상기 선택된 제2 비트 라인에는 바디 바이어스 전압을 인가하고, 상기 선택된 워드 라인에는 게이트 전압을 인가하여 파울러 노드하임 터널링(FN Tunneling) 방식에 의하여 상기 정보 저장층을 프로그램할 수 있다.
상기 또 다른 실시예들에 따른 비휘발성 메모리 소자의 프로그램 동작 방법에 있어서, 상기 복수의 워드 라인들 중에서 하나의 상기 워드 라인을 선택하는 단계, 및 상기 복수의 제1 비트 라인들 중에서 하나의 상기 제1 비트 라인을 선택하는 단계 및/또는 상기 복수의 제2 비트 라인들 중에서 하나의 상기 제2 비트 라인을 선택하는 단계를 포함하되, 상기 선택된 제1 비트 라인 또는 상기 선택된 제2 비트 라인 중의 어느 하나에 제1 전압을 인가하고, 상기 선택된 워드 라인에는 게이트 전압을 인가하여 핫 캐리어 주입 방식에 의하여 상기 정보 저장층을 프로그램할 수 있다.
상기 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 소자의 제조 방법에 있어서, 기판 상에 도전층 및 절연층을 반복하여 적층하는 단계, 상기 적층된 도전층들 및 절연층들을 패터닝하여 복수의 워드 라인 구조체들을 형성하는 단계 및 상기 복수의 워드 라인 구조체들의 측벽에 정보 저장층들을 형성하는 단계를 포함한다. 그리고, 상기 각각의 정보 저장층 상에 형성되며, 상기 워드 라인 방향으로 서로 접촉하며 순차적으로 배치되는 제1 전극/바디층/제2 전극 패턴들로 각각 구성되는 복수의 액티브 라인 패턴들을 형성하는 단계, 및 상기 복수의 액티브 라인 패턴들 각각에 속하는 상기 제2 전극 패턴 및 상기 바디층 패턴을 전기적으로 연결하는 단계를 포함할 수 있다.
상기 제조 방법에 있어서, 상기 제1 전극 패턴에 접속되는 제1 비트 라인을 형성하는 단계, 상기 바디층 패턴에 접속되는 바디 라인을 형성하는 단계, 및 상기 제2 전극 패턴에 접속되는 제2 비트 라인을 형성하는 단계를 더 포함할 수 있다.
상기 제조 방법에 있어서, 상기 제1 전극 패턴에 접속되는 제1 비트 라인을 형성하는 단계, 및 상기 제2 전극 패턴과 상기 바디층 패턴에 동시에 접속되는 바디/비트 라인을 형성하는 단계를 더 포함할 수 있다.
상기 제조 방법에 있어서, 상기 전기적인 연결은 상기 제2 전극 패턴 및 상기 바디층 패턴의 직접적인 연결에 의하여 형성될 수 있다.
상기 제조 방법에 있어서, 상기 전기적인 연결은 상기 제2 비트 라인 및 상기 바디 라인의 접속에 의하여 형성될 수도 있다.
상기 제조 방법에 있어서, 상기 복수의 액티브 라인 패턴들을 단결정화시키는 단계를 더 포함할 수 있다.
상기 단결정화 제조 방법에 있어서, 상기 정보 저장층은 터널링 유전막을 포함하고, 상기 터널링 유전막은 상기 단결정화된 액티브 라인 패턴을 산화시켜 형성할 수도 있다.
상기 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 소자의 다른 제조 방법에 있어서, 단결정 기판 상에 제1절연층을 형성하는 단계, 상기 제1절연층 상에 희생층 및 제2절연층을 반복하여 적층하는 단계, 상기 제1절연층, 희생층들 및 제2절연층들을 상기 기판이 노출되도록 패터닝하여 복수의 제1트렌치(trench)들을 형성하는 단계, 상기 복수의 제1트렌치들에 반도체막들을 형성하는 단계, 상기 반도체막들을 단결정화시키는 단계, 상기 반도체막들을 상기 기판과 절연시키는 단계, 상기 제1트렌치들 사이에 상기 희생층들 및 제2절연층들을 패터닝하여 복수의 제2트렌치들을 형성하는 단계, 상기 복수의 제2트렌치들에 노출된 희생층들을 제거하는 단계, 상기 희생층이 제거된 공간에 정보저장층을 형성하는 단계, 및 상기 정보저장층 상에 워드 라인을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 노어형 비휘발성 메모리 소자를 3차원으로 적층하여 집적도를 증대시킬 수 있다. 또한 상기 노어형 소자를 채널 FN 터널링 방식으로 프로그램함으로써, 고속/저전력 특성 및 우수한 셀 사이즈 축소성을 갖는 노어형 비휘발성 메모리 소자가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 트랜지스터 소자의 기본 구조를 보여주는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 트랜지스터 소자의 정보 저장층의 세부 구조를 보여주기 위한 사시도이다.
도 3a, 3b, 및 도 4는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 트랜지스터 소자의 도전체의 실시예들을 보여주기 위한 사시도들이다.
도 5, 도 12 및 도 14는 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 어레이 소자의 기본 구조에 대한 실시예들을 보여주기 위한 사시도들이다.
도 6a, 도 6b, 도 13 및 도 15는 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 어레이 소자의 기본 구조들에 대한 등가 회로도들이다.
도 7a, 도 7b, 도 8a, 도 8b, 도 9a 및 도 9b는 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 어레이 소자에 형성되는 도전체의 실시예들을 보여주기 위한 사시도들이다.
도 10 및 도 11은 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 어레이 소자의 정보 저장층의 세부 구조를 설명하기 위한 사시도들이다.
도 16, 도 18, 도 19, 도 21, 도 22, 도 24, 도 25 및 도 27은 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 소자의 어레이 구조들 및 비트 라인 연결 구조들을 보여주기 위한 사시도들이다.
도 17, 도 20a, 도 20b, 도 23, 도 26 및 도 28은 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 어레이 소자의 등가 회로도들이다.
도 29는 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 소자의 동작 방법을 설명하기 위한 개략도이다.
도 30 내지 도 39는 본 발명에 따른 제5 실시예에 대한 제조 방법들을 설명하기 위한 사시도 및 단면도들이다.
도 38 내지 도 41은 본 발명에 따른 3차원 비휘발성 메모리 소자의 액티브층의 불순물 도핑 방법들을 보여주는 사시도들이다.
도 42 및 도 43은 본 발명에 따른 제7 실시예에 대한 제조 방법을 설명하기 위한 사시도들이다.
도 44a, 도 44b, 도 45 내지 도 49는 본 발명에 따른 실시예들의 도전체 및 비트 라인을 형성하는 방법을 보여주는 사시도 및 단면도들이다.
도 50 내지 도 57은 본 발명에 따른 제6 실시예에 대한 제조 방법을 설명하기 위한 사시도들이다.
도 58a 내지 도 58c는 본 발명에 따른 3차원 비휘발성 메모리 소자가 형성될 단결정 기판의 종류들을 보여주는 사시도들이다.
도 59 내지 도 71은 본 발명에 따른 3차원 비휘발성 메모리 소자의 액티브층을 단결정 물질로 형성시키는 일 제조 방법을 보여주기 위한 사시도 및 단면도들이다.
도 72 내지 도 77은 본 발명에 따른 3차원 비휘발성 메모리 소자의 액티브층을 단결정 물질로 형성시키는 다른 제조 방법을 보여주기 위한 사시도 및 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 트랜지스터 소자의 정보 저장층의 세부 구조를 보여주기 위한 사시도이다.
도 3a, 3b, 및 도 4는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 트랜지스터 소자의 도전체의 실시예들을 보여주기 위한 사시도들이다.
도 5, 도 12 및 도 14는 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 어레이 소자의 기본 구조에 대한 실시예들을 보여주기 위한 사시도들이다.
도 6a, 도 6b, 도 13 및 도 15는 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 어레이 소자의 기본 구조들에 대한 등가 회로도들이다.
도 7a, 도 7b, 도 8a, 도 8b, 도 9a 및 도 9b는 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 어레이 소자에 형성되는 도전체의 실시예들을 보여주기 위한 사시도들이다.
도 10 및 도 11은 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 어레이 소자의 정보 저장층의 세부 구조를 설명하기 위한 사시도들이다.
도 16, 도 18, 도 19, 도 21, 도 22, 도 24, 도 25 및 도 27은 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 소자의 어레이 구조들 및 비트 라인 연결 구조들을 보여주기 위한 사시도들이다.
도 17, 도 20a, 도 20b, 도 23, 도 26 및 도 28은 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 어레이 소자의 등가 회로도들이다.
도 29는 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 소자의 동작 방법을 설명하기 위한 개략도이다.
도 30 내지 도 39는 본 발명에 따른 제5 실시예에 대한 제조 방법들을 설명하기 위한 사시도 및 단면도들이다.
도 38 내지 도 41은 본 발명에 따른 3차원 비휘발성 메모리 소자의 액티브층의 불순물 도핑 방법들을 보여주는 사시도들이다.
도 42 및 도 43은 본 발명에 따른 제7 실시예에 대한 제조 방법을 설명하기 위한 사시도들이다.
도 44a, 도 44b, 도 45 내지 도 49는 본 발명에 따른 실시예들의 도전체 및 비트 라인을 형성하는 방법을 보여주는 사시도 및 단면도들이다.
도 50 내지 도 57은 본 발명에 따른 제6 실시예에 대한 제조 방법을 설명하기 위한 사시도들이다.
도 58a 내지 도 58c는 본 발명에 따른 3차원 비휘발성 메모리 소자가 형성될 단결정 기판의 종류들을 보여주는 사시도들이다.
도 59 내지 도 71은 본 발명에 따른 3차원 비휘발성 메모리 소자의 액티브층을 단결정 물질로 형성시키는 일 제조 방법을 보여주기 위한 사시도 및 단면도들이다.
도 72 내지 도 77은 본 발명에 따른 3차원 비휘발성 메모리 소자의 액티브층을 단결정 물질로 형성시키는 다른 제조 방법을 보여주기 위한 사시도 및 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 설명함으로써 본 발명의 목적과 이점들이 쉽게 이해될 것이다. 그러나 본 발명은 여기서 예시되는 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 예시되는 실시예들은 본 발명의 개시를 완전하도록 하며, 통상의 지식을 가진 자에게 본 발명의 사상과 범주를 충분히 알려주기 위해 제공되는 것이다.
이하 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기나 길이 또는 두께가 과장될 수도 있다. 또한, 어떤 층(또는 막)이 다른 층 또는 기판 상에 형성되는 경우에, 특별한 언급이 없으면, 상기 층과 다른 층 또는 기판 사이에는 또 다른 제3의 층(막)이 개재될 수도 있고, 또는 직접 접촉될 수도 있다는 것을 의미한다. 그리고 제1, 제2 등으로 지시되는 요소들은 단지 이들 요소들을 구분하기 위하여 사용된 용어이며 순서를 지시하는 것은 아니다.
또한, 예컨대 소자의 구성 요소가 '액티브 라인 패턴'으로 정의되는 경우, 회로에서는 '액티브 라인'으로 명명될 수 있다. 따라서 이하 설명에서 특별히 구분할 필요가 없는 경우에는 '액티브 라인 패턴' 또는 '액티브 라인'의 용어를 혼용할 수 있다. 또 다른 예로는, '제1 전극 패턴'은 '제1 전극' 또는 '제1 전극 라인'로 사용될 수 있다.
또한 본 발명에 따른 소자들은 메모리 트랜지스터의 채널 타입에 무관하며, N채널 또는 P채널 트랜지스터에 모두 적용될 수 있다. 따라서 이하 설명에서 N채널 메모리 트랜지스터 또는 P채널 메모리 트랜지스터를 갖는 소자 또는 회로도를 혼용하며 설명될 수 있다.
본 발명의 소자들은 기판 상의 3차원 공간에 형성되는 3차원 구조를 가지므로, 도면에 표시된 xyz 좌표를 기준으로 하여 설명될 것이다.
제1 실시예(메모리 트랜지스터)
도 1은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 사시도이다. 본 실시예에 따른 비휘발성 메모리 소자는 하나의 비휘발성 메모리 트랜지스터이다.
도 1을 참조하면, 기판(xy평면)과 평행한 일 방향으로 순차적으로 접촉하며 배치되는 제1 전극(21)/바디층(25)/제2 전극(22), 바디층(25)의 측벽에 배치되는 게이트 전극(11), 바디층(25)과 게이트 전극(11) 사이에 개재되는 정보 저장층(12), 및 바디층(25)과 제2 전극(22)를 전기적으로 연결하는 도전체(40)를 포함하는 3차원 비휘발성 메모리 트랜지스터가 제공된다.
상기 제1 전극(21), 바디층(25) 및 제2 전극(22)은 액티브층(AC)(active layer)을 구성하고, 상기 액티브층(AC)과 도전체(40)는 액티브층 구조체(ACS)(active layer structure)를 구성한다.
여기서, 제1 전극 및 제2 전극(22)은 소오스/드레인 영역을 포함한다. 또한 메모리 트랜지스터(MT)의 채널은 바디층(25)에 형성된다. 그리고 상기 도전체(40)는 제2 전극(22) 및 바디층(25)과 오믹 접촉(ohmic contact)을 형성하는 것이 바람직하다. 예를 들면, 도전체(40)는 도핑된 다결정 실리콘, 금속성 물질들, 또는 금속 실리사이드들 중의 어느 하나 또는 이들의 복합물을 포함할 수 있다.
바디층(25)은 반도체 특성을 제공하는 물질로 형성된다. 제1 전극(21) 및 제2 전극(22)은 실리콘을 포함하는 반도체 물질로 형성될 수도 있고 금속성 물질 또는 금속 실리사이드 등의 비반도체(non-semiconductor) 도전 물질로 형성될 수도 있으며, 단일 물질 또는 이들 물질들 중의 적어도 일부가 포함된 복합적인 구조체로 형성될 수도 있다. 제1 전극(21) 및 제2 전극(22)이 비반도체 도전체로 형성될 경우에는 트랜지스터를 구현하기 위하여 상기 비반도체 도전체와 바디층(25)은 다이오드 접합을 형성할 수 있다.
그리고 상기 제1 및 제2 전극(21, 22)의 배치 순서가 뒤바뀌거나, 또는 제1 전극(21) 또는 제2 전극(22) 중의 어느 하나와 바디층(25)이 전기적으로 연결되어도 본 발명의 기술적 사상은 변하지 않음은 자명하다. 이하 실시예들에 있어서는 설명을 간단하게 하기 위하여 제2 전극(22)과 바디층(25)의 전기적 연결을 예시한다.
여기서, 바디층(22)과 제2 전극(25)은 도전체(40)에 의하여 연결되어 하나의 공통 전극을 형성한다. 공통 전극은 본 발명에 따른 노어형(NOR-type) 3차원 메모리 어레이의 비트 라인(도시안됨)에 연결될 수 있다. 즉, 종래 기술과 달리, 어레이의 바디 라인 및 비트 라인을 통합하여 하나의 바디/비트 라인으로 구성함으로써, 메모리 어레이의 연결 라인 수를 줄일 수 있는 것이 본 발명의 하나의 장점이다. 또한, 공통 전극에 포함된 바디층(25)에 선택적으로 바이어스 전압을 인가함으로써, 바디층(25)에 형성되는 채널 영역을 통하여 채널 FN 터널링 프로그램 동작을 수행할 수 있는 것이 본 발명의 또 다른 장점이다. 또는, 공통 전극들은 메모리 어레이의 공통 소오스 라인에 연결될 수도 있다. 동작 방법은 이후에 상세히 설명될 것이다.
도 2는 정보 저장층의 세부 구조를 보여주는 사시도이다.
도 2를 참조하면, 정보 저장층(12)은 전하의 주입 또는 제거 현상이 일어나는 터널링(tunneling) 유전막(12a), 주입된 전하가 저장되는 저장막(12b) 및 주입된 전하의 유출을 방지하는 방지 유전막(12c)의 구조를 가질 수 있다. 터널링 유전막(12a) 및 방지 유전막(12c)은 예컨대 산화막으로 형성될 수 있다. 저장막(12b)은 전하 트랩(charge trap), 플로팅 게이트, 나노 구조 또는 나노 도트(nano dot) 등 전하를 저장할 수 있는 어떠한 물질 및 구조일 수 있다. 전하 트랩은 적어도 하나의 질화막을 포함할 수 있다. 또한 유전막(12a, 12c) 및/또는 저장막(12b)은 단일층으로 형성될 수도 있고, 서로 다른 물질들을 이용하여 다층으로 형성될 수도 있다. 예를 들면, 단순하게는, 산화막/질화막/산화막의 구조일 수 있다.
도 3a 내지 도 5는 상기 도전체(40)의 구체적인 실시예를 보여주는 사시도들이다.
도 3a를 참조하면, 도전체(40a)의 적어도 일부는 제2 전극(22)와 바디층(25)의 내부에 매립될 수 있다. 도 3b는 매립된 도전체(40a)의 단면을 보여주는 단면 사시도이다.
도 4를 참조하면, 도전체(40)는 제2 전극(22)와 바디층(25)의 측벽에 배치되는 도전체 구조체(40b)일 수 있다.
이하에서는 전술한 본 발명에 따른 메모리 트랜지스터(MT) 소자를 확장하여 형성할 수 있는 3차원 어레이 구조들에 대한 실시예들이 제공된다.
이하 설명에서, 단위 트랜지스터 구조에서 확장된 구성 요소들은 참조번호의 1자리에 '0'을 추가하여 구분한다. 예를 들면, 적어도 두 개 이상의 메모리 트랜지스터들을 포함하도록 연장된 바디층(즉, 바디 라인)은 '250'으로 표시되고, 연장된 게이트 전극은 '110'으로 표시된다.
이하 도 5 내지 도 14에서는 본 발명의 다른 실시예에 따른 기본 구조의 3차원 어레이들 및 등가 회로도들이 제공된다. 여기서는 전술한 메모리 트랜지스터(MT) 소자의 액티브층(AC)이 적어도 두 개 이상의 트랜지스터들(MT)을 형성할 수 있는 액티브 라인(active line)으로 연장된다.
제2
실시예
(어레이 기본 구조-1)
도 5는 본 발명의 다른 실시예에 따른 3차원 비휘발성 메모리 어레이 소자를 보여주는 사시도이다. 도 6a 및 도 6b는 도 5의 등가 회로도를 나타낸다. 이 실시예는 도 1의 3차원 비휘발성 메모리 트랜지스터의 액티브층(AC)을 기판에 수직인 방향(z축)으로 연장하여 형성될 수 있다.
도 5를 참조하면, 기판(도시안됨)에 수직 방향으로 연장되고 기판과 평행한 일 방향으로 순차적으로 접촉하며 배치되는 제1 전극(210), 바디층(250) 및 제2 전극(220) 패턴들로 구성되는 액티브 라인 패턴(ALP), 액티브 라인 패턴(ALP)의 일 측벽 상에 적층된 복수의 게이트 전극(11)들, 각각의 게이트 전극(11)과 바디층 패턴(250) 사이에 개재된 정보 저장층(12), 그리고 제2 전극 패턴(220)과 바디층 패턴(250)을 전기적으로 연결하는 도전체(40)를 포함하는 3차원 비휘발성 메모리 어레이 소자가 제공된다.
여기서, 각 게이트 전극(11)과 액티브 라인 패턴(ALP)이 만나는 지점에는 하나의 메모리 트랜지스터(MT)가 형성된다.
도 5, 도 6a 및 도 6b를 참조하면, 회로적으로, 상기 제1 전극 패턴(210)은 제1 전극 라인(210)을, 제2 전극 패턴(220)은 제2 전극 라인(220)을, 그리고 바디층 패턴(250)은 바디 라인(250)을 형성한다. 따라서 액티브 라인 패턴(ALP)은 액티브 라인(active line)(AL)으로 표현될 수 있다.
또한, 제2 전극 패턴(220)과 바디층 패턴(250)을 전기적으로 연결하는 도전체(40)는 공통 전극(27) 또는 공통 전극 라인(270)을 형성할 수 있다. 여기서, 도전체(40)는 바디층 패턴(250) 및 제2 전극 패턴(220)의 임의의 영역에 형성될 수 있다. 회로적으로, 이것은 각 메모리 트랜지스터(MT)의 제2 전극(22)과 바디층(25)이 하나의 공통 전극 라인(270)에 연결되는 것으로 볼 수도 있고(도 6a), 또는 제2 전극 라인(220)과 바디 라인(250)이 하나의 공통 전극(27) 또는 공통 전극 라인(270)에 연결되는 것으로 볼 수도 있음(도 6a)을 의미한다. 그러나 도 6a 및 도 6b는 동등한 회로들이므로, 이하 예시되는 소자들은 상기 두 가지 표시 방법 중 어느 하나의 회로로만 표시될 수 있다.
여기서, 표현을 간단하게 하기 위하여, 예컨대 제1 전극 패턴(210)은 제1 전극(22)을 단순 연장한 것이고 또한 참조 번호를 통하여 이들을 구분할 수 있으므로, 이하에서는 '패턴'의 용어 없이 '제1 전극(210)'으로 표현할 수 있다. 나머지 바디층(250) 및 제2 전극(220)에 대해서도 동일하다. 또한, 공통 전극 라인(270) 또는 공통 전극(27)은 '공통 전극(270)'으로 표현될 수 있다.
도 7a 내지 도 9b는 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 어레이 소자의 도전체(40)의 실시예들을 보여주기 위한 사시도들이다.
도 7a를 참조하면, 도전체(40)는 바디층(250) 및 제2 전극(220)의 적어도 일부 영역에 형성된 플러그 전극(plug electrode)(40a)으로 형성될 수 있다.
도 7b를 참조하면, 도전체(40)는, 바디층(250)에 연결되는 제1 플러그 전극(40a1), 제2 전극(220)에 연결되는 제2 플러그 전극(40a2), 및 상기 제1 및 제2 플러그 전극(40a1,40a2)을 연결하는 제2 도전체(43)로 구성될 수 있다. 이렇게 분리하여 형성하면, 각 플러그 전극(40a1,40a2)의 오믹 접촉을 최적화시킬 수 있다. 여기서 제2 도전체(43)는 예컨대 (글로벌) 비트 라인일 수 있다.
도 8a 및 8b를 참조하면, 도전체(40)는 제2 전극(220) 및 바디층(250)의 상부(도 8a) 또는 측벽(도 8b)의 표면의 적어도 일부 영역의 실리사이드(silicide)화에 의하여 형성된 금속 실리사이드(40b, 40b')일 수도 있다.
도 9a 및 9b를 참조하면, 도전체(40)는 제2 전극(220) 및 바디층(250)의 측벽(도 9a) 또는 상부(도 9b)의 적어도 일부 영역에 형성된 도전체 구조체(40c, 40c')일 수 있다.
도 10 및 도 11은 본 발명의 실시예에 따른 어레이 소자의 정보 저장층(12)의 구조를 설명하기 위한 사시도들이다.
도 10을 참조하면, 정보 저장층(12)의 저장막(12b)은 게이트 전극(11)과 바디층(250)이 오버랩되는 측면의 적어도 일부 영역에만 형성될 수 있다. 즉, 각 메모리 트랜지스터(MT)에 분리될 수 있다. 플로팅 게이트 메모리와 같이 저장된 전하가 유동적일 경우에는 이러한 분리 구조가 바람직하다.
도 11을 참조하면, 정보 저장층(12)의 저장막(12b)은 복수의 게이트 전극들(11) 및/또는 액티브 라인 패턴들(ALP)에 연결되며 형성될 수 있다. 예를 들면, 액티브층 구조체의 측벽 전체에 형성될 수도 있다. 이 구조는 저장된 전하가 비유동적인 경우(예컨대 전하 트랩 저장막)에 유용할 수 있다.
제3
실시예
(어레이 기본 구조-2)
도 12는 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 어레이 소자를 보여주는 사시도이다. 도 13은 도 12의 등가 회로도를 나타낸다.
도 12 및 도 13을 참조하면, 기판(도시안됨)에 수직 방향(z축)으로 연장되고 기판과 평행한 일 방향으로 순차적으로 접촉하며 배치되는 제1 전극(210)/바디층(250)/제2 전극(220) 패턴들로 구성되는 액티브 라인 패턴(ALP) 및 제2 전극(220)과 바디층(250)을 전기적으로 연결하는 도전체(40)를 포함하는 액티브 라인 구조체(ALS), 그리고 액티브 라인 패턴(ALP)의 양쪽 측벽 상에 적층된 복수의 게이트 전극(11)들, 그리고 각각의 게이트 전극(11)과 바디층(250) 사이에 개재된 정보 저장층(12)을 포함하는 3차원 비휘발성 메모리 어레이 소자가 제공된다.
이 소자는 액티브 라인 구조체(ALS)의 양 측벽에 액티브 라인 패턴(ALP)을 공유하는 한 쌍의 메모리 트랜지스터들(MT1, MT2)이 형성된다. 또한 바디층(250) 및 제2 전극(220)은 도전체(40)에 의하여 연결되어 하나의 수직 공통 전극(270)을 형성할 수 있다.
제4
실시예
(어레이 기본 구조-3)
도 14는 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 어레이 소자를 보여주는 사시도이다. 도 15는 도 14의 등가 회로도를 나타낸다.
도 14 및 도 15를 참조하면, 기판(도시안됨)에 수직 방향(z축)으로 연장되고 기판과 평행한 일 방향으로 순차적으로 접촉하며 배치되는 제1 전극(210)/바디층(250)/제2 전극(220) 패턴들로 구성되는 액티브 라인 패턴(ALP) 및 제2 전극(220)과 바디층(250)을 전기적으로 연결하는 도전체(40)를 포함하며 기판 상에 배열되는 제1 및 제2 액티브 라인 구조체들(ALS1, ALS2), 그리고 상기 제1 및 제2 액티브 라인 구조체들(ALS1, ALS2)의 사이에 서로 절연되며 적층된 복수의 게이트 전극(11)들, 그리고 각각의 게이트 전극(11)과 바디층(250) 사이에 개재된 정보 저장층(12)을 포함하는 3차원 비휘발성 메모리 어레이 소자가 제공된다.
이 소자는 적층 게이트 전극들(11)의 양 측벽에 각 게이트 전극(11)을 공유하는 한 쌍의 메모리 트랜지스터들(MT1, MT2)이 형성된다. 또한 각 액티브 라인 구조체(ALS1, ALS2)의 바디층(250) 및 제2 전극(220)은 도전체(40)에 의하여 연결되어 공통 전극(270)을 형성할 수 있다.
이하 도 16 내지 도 27은 전술한 본 발명에 따른 기본 구조의 어레이 소자들을 이용하여 xyz축으로 확장되는 3차원 어레이 실시예들이 제공된다.
또한 기판 상에 배열된 복수의 액티브 라인 패턴(ALP)들의 연결 구조에 대해서도 함께 설명된다.
제5
실시예
(3차원 어레이-1)
도 16은 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 어레이 소자를 보여주는 사시도이다. 도 17은 도 16의 등가 회로도를 나타낸다.
도 16 및 도 17을 참조하면, 기판(도시안됨)에 평행한 일 방향(y축), 즉 칼럼 방향으로 연장되고 절연층(310)을 사이에 두고 반복하여 적층된 복수의 워드 라인들(110)로 구성되는 제1 및 제2 워드 라인 구조체들(WLS1, WLS2)(Word Line Structures)이 제공된다. 그리고 기판에 수직(z축)으로 연장되고 기판과 평행한 일 방향으로 순차적으로 접촉하며 배치되는 제1 전극(210)/바디층(250)/제2 전극(220) 패턴들로 구성되는 액티브 라인 패턴(ALP) 및 제2 전극(220)과 바디층(250)을 전기적으로 연결하는 도전체(40)를 포함하며, 상기 칼럼 방향으로 절연층(300)을 사이에 두고 반복하여 배치된 액티브 라인 구조체들(ALS)로 구성된 액티브 라인 구조체 칼럼(ALSC)(Active Line Structure Column)이 제공된다. 그리고 제1 및 제2 워드 라인 구조체들(WLS1, WLS2) 사이에 액티브 라인 구조체 칼럼(ALSC)이 배치되고, 각각의 워드 라인(110)과 바디층(250) 사이에 개재된 정보 저장층(12)을 포함하는 3차원 비휘발성 메모리 어레이(610)가 제공된다.
이렇게 하여, 칼럼 방향으로 확장된 하나의 3차원 어레이 칼럼 패턴(610)을 형성할 수 있다.
즉, 전술한 게이트 전극(11)을 연장하여 워드 라인(110)을 형성하고, 이들을 적층하여 워드 라인 구조체(WLS)를 형성할 수 있다. 또한, 전술한 수직으로 연장되고 도전체(40)를 포함하는 액티브 라인 구조체들(ALS)을 절연층을 사이에 두고 반복 배열하여 액티브 라인 구조체 칼럼(ALSC)을 구성할 수 있다. 그리고 이들을 배치하는 방법에 따라 몇 가지의 어레이 형태가 발생될 수 있다. 이 실시예는 그 중에 하나를 예시한 것이다.
액티브 라인 구조체(ALS)의 세부 구조는 앞에서 설명되었으므로 여기서는 생략된다.
여기서, 액티브 라인 구조체 칼럼(ALSC)의 양쪽 측벽들 상에 배치된 워드 라인들(110)은 서로 대칭적으로 마주보며 적층될 수도 있고, 서로 마주보지 않도록 적층될 수도 있다.
한편, 상기 3차원 어레이 칼럼 패턴(610)의 상부 또는 하부에 워드 라인 구조체(WLS)를 가로지르는 방향으로 연장되는 제1 비트 라인들(2100) 및 제2 비트 라인들(2700)을 배치하고, 제1 전극들(210)은 해당하는 제1 비트 라인(2100)에 연결하고, 각각의 제2 전극(220)과 바디층(250)이 연결되어 형성된 공통 전극들(270)은 해당하는 제2 비트 라인(2700)에 연결할 수 있다.
도 17을 참조하면, 본 실시예에서는 하나의 메모리 트랜지스터는 하나의 메모리 셀(Cell)을 구성함을 알 수 있다. 따라서 본 어레이는 xyz방향으로 2x2x4 = 16개의 메모리 셀들로 구성됨을 알 수 있다.
여기서, 칼럼 방향으로 배열된 액티브 라인 구조체들(ALS)은 절연체(300)에 의하여 서로 절연되는 것이 중요하다. 즉, 이러한 절연 구조에 의하여 FN 터널링 프로그램 동작이 가능해진다. 이러한 절연 구조는 도 17의 등가 회로도를 보면 보다 명백해진다.
도 18은 상기 도 16에서 제공된 3차원 어레이 칼럼 패턴들(610)을 배열하여 확장된 3차원 어레이를 구성한 개략도이다.
도 18을 참조하면, 복수개의 3차원 어레이 칼럼 패턴들(610)을 배열하고, 3차원 어레이 칼럼 패턴(610)의 상부 또는 하부에 워드 라인 구조체(WLS)를 가로지르는 방향으로 연장되는 제1 비트 라인들(2100) 및 제2 비트 라인(2700)들을 배치하고, 제1 전극들(210)은 해당하는 제1 비트 라인(2100)에 연결하고, 각각의 제2 전극(220)과 바디층(250)이 연결되어 형성된 공통 전극들(270)은 해당하는 제2 비트 라인(2700)에 연결할 수 있다.
이렇게 하여 3차원 공간으로 확장된 고집적도의 비휘발성 메모리 어레이를 구성할 수 있다.
제6
실시예
(3차원 어레이-2)
도 19는 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 어레이 소자를 보여주는 사시도이다. 도 20a 및 20b는 도 19의 등가 회로도를 나타낸다.
도 19 및 도 20a를 참조하면, 기판(도시안됨)에 평행한 일 방향(y축), 즉 칼럼 방향으로 연장되고 절연층(310)을 사이에 두고 반복하여 적층된 복수의 워드 라인들(110)로 구성되는 워드 라인 구조체(WLS)가 제공된다. 그리고 기판에 수직(z축)으로 연장되고 기판과 평행한 일 방향으로 순차적으로 접촉하며 배치되는 제1 전극(210), 바디층(250) 및 제2 전극(220) 패턴들로 구성되는 액티브 라인 패턴(ALP) 및 제2 전극(220)과 바디층(250)을 전기적으로 연결하는 도전체(40)를 포함하며, 상기 칼럼 방향으로 절연층(300)을 사이에 두고 반복하여 배치되는 복수의 액티브 라인 구조체들(ALS)로 구성되는 제1 및 제2 액티브 라인 구조체 칼럼들(ALSC1, ALSC2)이 제공된다. 그리고 제1 및 제2 액티브 라인 구조체 칼럼들(ALSC1, ALSC2) 사이에 워드 라인 구조체(WLS)가 배치되고, 각각의 워드 라인(110)과 바디층(250) 사이에 개재된 정보 저장층(12)을 포함하는 3차원 비휘발성 메모리 어레이(620)가 제공된다.
이렇게 하여, 칼럼 방향으로 확장된 또 다른 3차원 어레이 칼럼 패턴(620)을 형성할 수 있다.
한편, 상기 3차원 어레이 칼럼 패턴(620)의 상부 또는 하부에 워드 라인 구조체(WLS)를 가로지르는 방향으로 연장되는 제1 비트 라인들(2100) 및 제2 비트 라인들(2700)을 배치하고, 제1 전극들(210)은 해당하는 제1 비트 라인(2100)에 연결하고, 각각의 제2 전극(220)과 바디층(250)이 연결되어 형성된 공통 전극들(270)은 해당하는 제2 비트 라인(2700)에 연결할 수 있다.
도 20a을 참조하면, 이러한 비트 라인들(2100, 2700)의 연결 구조에서는, 워드 라인(110)을 공유하는 한 쌍의 메모리 트랜지스터들(MTP)은 동일한 비트 라인들(2100, 2700)에 연결된다. 따라서, 본 실시예에서는 한 쌍의 메모리 트랜지스터(MTP)가 하나의 메모리 셀(Cell)을 구성함을 알 수 있다. 따라서, 본 어레이는 xyz방향으로 1x2x4 = 8개의 메모리 셀들로 구성됨을 알 수 있다.
도 20b를 참조하면, 상기 도 20a의 회로도는 하나의 셀 트랜지스터(Cell TR)로 표현될 수 있다. 회로적으로 도 20b는 도 20a와 동등한 회로이다. 다만, 도 20b의 셀 트랜지스터(Cell TR)는 두 개의 메모리 트랜지스터(MT)가 병렬 연결된 것으로 볼 수 있다.
도 21은 상기 도 19에서 제공된 3차원 어레이 칼럼 패턴들(620)을 배열하여 확장된 3차원 어레이를 구성한 개략도이다.
도 21을 참조하면, 복수개의 3차원 어레이 칼럼 패턴들(620)을 배열하고, 3차원 어레이 칼럼 패턴(620)의 상부 또는 하부에 워드 라인 구조체(WLS)를 가로지르는 방향으로 연장되는 제1 비트 라인들(2100) 및 제2 비트 라인(2700)들을 배치하고, 제1 전극들(210)은 해당하는 제1 비트 라인(2100)에 연결하고, 각각의 제2 전극(220)과 바디층(250)이 연결되어 형성된 공통 전극들(270)은 해당하는 제2 비트 라인(2700)에 연결할 수 있다.
이렇게 하여 3차원 공간으로 확장된 고집적도의 비휘발성 메모리 어레이를 구성할 수 있다.
도 22는 도 19에 제공된 어레이 소자에 있어서, 비트 라인(2100, 2700)의 변형된 연결 구조를 보여주는 개략도이다. 도 23은 도 22의 등가 회로도를 나타낸다.
도 22 및 도 23을 참조하면, 3차원 어레이 칼럼 패턴(620)의 상부 또는 하부에 워드 라인 구조체(WLS)를 가로지르는 방향으로 연장되는 제1 비트 라인들(2100) 및 제2 비트 라인(2700)들을 각각 홀수 그룹(2100a, 2700a) 및 짝수 그룹(2100b, 2700b)으로 구분하고, 예컨대 홀수번째의 액티브 라인 구조체 칼럼들(ALSC1)에 속한 제1 전극들(210a) 및 공통 전극들(270a)은 각각 해당하는 홀수 그룹 제1 및 제2 비트 라인들(2100a, 2700a)에 연결하고, 짝수번째의 제1 전극들(210b) 및 공통 전극들(270b)은 각각 해당하는 짝수 그룹 제1 및 제2 비트 라인들(2100b, 2700b)에 연결할 수 있다.
도 23을 참조하면, 이러한 비트 라인들(2100a/2700a, 2100b/2700b) 연결 구조에서는, 워드 라인(110)을 공유하는 한 쌍의 메모리 트랜지스터들(MTP)은 서로 다른 비트 라인들(2100a/2700a, 2100b/2700b)에 연결된다. 따라서 여기서는 하나의 메모리 트랜지스터(MT)가 하나의 메모리 셀(Cell)을 구성함을 알 수 있다. 따라서 본 어레이는 xyz방향으로 2x2x4 = 16개의 메모리 셀들로 구성됨을 알 수 있다.
도 24는 3차원 어레이 칼럼 패턴들(620)을 배열하여 도 22의 변경된 비트 라인 구조를 적용한 개략도이다.
도 24를 참조하면, 도 22의 3차원 어레이 칼럼 패턴들(620)을 복수개 배열하고, 도 22의 홀수 그룹(2100a, 2700a) 및 짝수 그룹(2100b, 2700b) 비트 라인들을 연결할 수 있다.
제7
실시예
(3차원 어레이-3)
도 25는 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 어레이 소자를 보여주는 사시도이다. 도 26은 도 25의 등가 회로도를 나타낸다.
도 25 및 도 26을 참조하면, 기판(도시안됨)에 평행한 일 방향(y축), 즉 칼럼 방향으로 연장되고 절연층(310)을 사이에 두고 반복하여 적층된 복수의 워드 라인들(110)로 구성되는 워드 라인 구조체(WLS)들이 제공된다. 그리고 기판에 수직(z축)으로 연장되고 기판과 평행한 일 방향으로 순차적으로 접촉하며 배치되는 제1 전극(210), 바디층(250) 및 제2 전극(220) 패턴들로 구성되는 액티브 라인 패턴(ALP) 및 제2 전극(220)과 바디층(250)을 전기적으로 연결하는 도전체(40)를 포함하며 상기 칼럼 방향으로 절연층(300)을 사이에 두고 반복하여 배치되는 복수의 액티브 라인 구조체들(ALS)로 구성되는 액티브 라인 구조체 칼럼들(ALSC)이 제공된다. 그리고 액티브 라인 구조체 칼럼(ALSC)과 워드 라인 구조체(WLS)가 교대로 배치되고, 각각의 워드 라인(110)과 바디층(250) 사이에 개재된 정보 저장층(12)을 포함하는 3차원 비휘발성 메모리 어레이 소자(630)가 제공된다.
여기서 워드 라인 구조체(WLS) 및 액티브 라인 구조체 칼럼(ALSC)이 반복하여 배열되는 구조를 갖는 것이 특징이다.
상기 3차원 어레이(630)의 상부 또는 하부에 워드 라인 구조체(WLS)를 가로지르는 방향으로 연장되는 제1 비트 라인들(2100) 및 제2 비트 라인들(2700)을 배치하고, 제1 전극들(210)은 해당하는 제1 비트 라인(2100)에 연결하고, 각각의 제2 전극(220)과 바디층(250)이 연결되어 형성된 공통 전극들(270)은 해당하는 제2 비트 라인(2700)에 연결할 수 있다.
이러한 어레이 구조(630)에서는 워드 라인(110)을 공유하는 한 쌍의 메모리 트랜지스터들(MTP)은 동일한 워드 라인(110)을 공유함과 동시에 동일한 비트 라인(2100, 2700)에 연결되므로, 이들 한 쌍의 트랜지스터들(MTP)은 하나의 메모리 셀(Cell)을 구성한다. 따라서 이 어레이는 xyz축으로 2x2x4=16개의 메모리 셀들을 갖는다.
도 27은 도 25의 비트 라인 구조의 변경된 연결 구조를 보여주는 다른 실시예이다. 도 28은 도 27의 등가 회로도이다.
도 27 및 도 28을 참조하면, 3차원 어레이(630)의 상부 또는 하부에 워드 라인 구조체(WLS)를 가로지르는 방향으로 연장되는 제1 비트 라인들(2100) 및 제2 비트 라인(2700)들을 각각 홀수 그룹(2100a, 2700a) 및 짝수 그룹(2100b, 2700b)으로 구분하고, 예컨대 홀수번째의 액티브 라인 구조체 칼럼들(ALSC1)에 속한 제1 전극들(210a) 및 공통 전극들(270a)은 각각 해당하는 홀수 그룹 제1 및 제2 비트 라인들(2100a, 2700a)에 연결하고, 짝수번째의 제1 전극들(210b) 및 공통 전극들(270b)은 각각 해당하는 짝수 그룹 제1 및 제2 비트 라인들(2100b, 2700b)에 연결할 수 있다.
도 28을 참조하면, 이러한 비트 라인들(2100a/2700a, 2100b/2700b) 연결 구조에서는, 워드 라인(110)을 공유하는 한 쌍의 메모리 트랜지스터들(MTP)은 서로 다른 비트 라인들(2100a/2700a, 2100b/2700b)에 연결된다. 따라서 여기서는 하나의 메모리 트랜지스터(MT)가 하나의 메모리 셀(Cell)을 구성함을 알 수 있다. 따라서 본 어레이는 xyz방향으로 4x2x4 = 32개의 메모리 셀들로 구성됨을 알 수 있다.
동작 방법
전술한 실시예들을 통하여 제공된 바와 같이, 본 발명에 따른 3차원 비휘발성 메모리 트랜지스터 및 어레이 소자들은 제2 전극(22, 220)과 바디층(25, 250)이 연결되어 하나의 공통 전극(27, 270)을 형성한다. 따라서, 본 발명에 따른 소자는 이러한 공통 전극(27, 270)을 통하여 선택된 메모리 트랜지스터의 바디층(25)에 선택적으로 바디 바이어스 전압을 인가할 수 있다.
도 29는 본 발명에 따른 일 실시예인 도 1의 메모리 트랜지스터 소자의 동작 방법을 설명하기 위한 개략도이다.
도 29를 참조하면, 바디층(25)과 제2 전극(22)을 연결하는 도전체(40)로 형성되는 공통 전극(27)에 공통 전극 전압 Vp(50)가 인가되고, 제1 전극에는 제1 전압 V1(52)이 인가되고, 게이트 전극(11)에는 게이트 전압 Vg(55)가 인가될 수 있다. 여기서 공통 전극(27)은 바디 전극(27)에 연결되어 있으므로, 공통 전극 전압(50)은 바디 바이어스 전압(50)이 된다.
먼저 채널 FN 터널링 프로그램 동작에 대하여 설명한다.
채널 FN 터널링 프로그램을 위하여, 게이트 전압 Vg(55)와 공통 전극 전압 Vp(50)의 전압차가 FN 터널링이 발생할 정도로 충분히 크도록 인가된다. 이 때, 제1 전극(52)은 플로팅시킬 수 있다. 여기서, 게이트 전압(55)을 바디 바이어스 전압(50)보다 높게 인가하면 바디층(25)에 형성되는 채널 영역의 전자를 정보 저장층(12)으로 주입할 수 있다. 반대로 바디 바이어스 전압(50)을 게이트 전압(55)보다 높게 인가하면 정보 저장층(12)에 저장된 전자를 제거할 수 있다. 즉, 채널 FN 터널링 동작을 수행할 수 있다.
여기서, 예컨대 게이트 전극(11)에 포지티브 고전압이 인가되는 경우, P채널 트랜지스터일 경우에는 바디층(25)에 형성되는 채널 영역은 전자의 어큐물레이션(accumulation) 상태가 되어 채널 영역에 고르게 터널링이 발생될 수 있으며, N채널 트랜지스터일 경우에는 채널 영역은 인버전(inversion) 상태가 되어 인버전 채널을 통하여 채널 영역에 고르게 터널링이 발생될 수 있다. 반대로, 공통 전극(27)에 포지티브 고전압이 인가되는 경우, P채널 트랜지스터일 경우에는 채널 영역은 인버전되고 공통 전극에 인가된 고전압은 제2 전극을 통하여 인버전 채널로 전달되므로 채널 영역에 고르게 터널링이 발생될 수 있으며, N채널 트랜지스터일 경우에는 채널 영역은 어큐물레이션(accumulation) 상태가 되어 채널 영역에 고르게 터널링이 발생될 수 있다.
전술한 본 발명의 3차원 비휘발성 메모리 어레이 소자들은 모두 인접한 액티브 라인 패턴들(ALP)이 서로 절연 분리된다. 따라서 각 액티브 라인 패턴(ALP)과 워드 라인(110)이 교차하는 지점의 메모리 트랜지스터(메모리 셀)은 통상적인 디코딩 및 스위칭 회로들을 이용하여 쉽게 선택적으로 동작시킬 수 있다. 따라서 고집적 어레이에서 하나의 메모리 셀을 선택하여 전술한 방식으로 채널 FN 터널링 프로그램 동작을 수행할 수 있다. 이 때, 비선택된 어레이 라인들에는 프로그램 디스터버(disturbance) 현상을 방지하기 위한 전압들이 인가될 수 있다.
여기서 본 발명에 따른 메모리 트랜지스터 소자는 전자의 주입 동작을 프로그램 동작으로 정의할 수도 있고, 전자의 제거 동작을 프로그램 동작으로 정의할 수도 있다. 이러한 정의는 메모리 트랜지스터의 타입 즉, N채널 또는 P채널에 무관하게 적용될 수 있다. 또한 홀의 주입 또는 제거는 바이어스 전압의 극성을 반대로 하면 동일한 현상이 일어날 수 있다.
따라서 본 발명에 따른 비휘발성 메모리 소자는 상기 전하의 주입 및 제거 동작을 모두 프로그램 동작으로 즉, 선택적으로 수행할 수 있다. 이러한 동작 방식을 이용하면 하나의 선택된 메모리 셀의 문턱전압을 고도로 정밀하게 조절할 수 있다. 따라서 이러한 동작 방식은 정밀한 문턱전압의 조절이 요구되는 멀티비트 방식의 프로그램 시에 유용할 수 있다. 또는, 블록 소거 시에 과잉 소거된 셀을 선택적으로 다시 프로그램함으로써 과잉 소거 문제를 해결하는 방법으로 응용될 수도 있다.
본 발명에 따른 소자를 핫 캐리어 주입 동작 방식으로 프로그램할 수도 있다.
이 경우, N채널 소자인 경우에는, 제1 전극(21)에 제1 전압 V1(52)을 인가하고, 공통 전극(27)에 제1 전압보다 낮은 전압 Vp(50), 예컨대 0V를 인가할 수 있다. V1과 Vp의 전압차를 핫 캐리어, 예컨대 열전자가 발생될 정도로 높게 형성시킬 수 있다. 이렇게 생성된 열전자는 게이트 전압 Vg(55)에 의하여 정보 저장층(12)으로 주입될 수 있다. 핫 캐리어 주입 프로그램 동작 시에는, 선택된 게이트 전압 Vg(55)를 점진적으로 변화시키면서 프로그램할 수도 있다. 게이트 전압을 조절하면 프로그램 전류의 크기를 조절할 수 있다. P채널 소자인 경우에는, 공통 전극(27)에 제1 전압보다 높은 전압을 인가할 수 있다.
지금까지 본 발명에 따른 3차원 비휘발성 메모리 소자는 채널 FN 터널링 또는 핫 캐리어 주입 프로그램 방식을 적용할 수 있음을 설명하였다.
이러한 설명을 바탕으로, 이하에서는 본 발명에 따른 3차원 비휘발성 메모리 소자의 특징 및 응용에 대하여 설명한다.
종래의 노어형 3차원 비휘발성 메모리 기술에서는 워드 라인 방향으로 각 메모리 트랜지스터의 바디층 또는 채널층들이 하나의 몸체로 형성되어 있으므로, 인접한 소오스/드레인 또는 비트 라인들은 전기적으로 서로 연결되어 있다. 이러한 구조는 평면 메모리에서의 버추얼 그라운드 어레이(Virtual Ground Array. VGA) 또는 미러비트(MirrorBit)형 어레이와 유사하다. 이러한 어레이에서는 FN 터널링 프로그램 동작 방식을 적용할 수 없으며, 핫 캐리어 주입 프로그램 방식만 적용될 수 있다.
전술한 바와 같이, 본 발명의 3차원 비휘발성 메모리 소자는 각 액티브 라인 패턴(ALP)의 바디 라인(250) 및 제2 전극 라인(220)이 전기적으로 연결되고, 각 액티브 라인 패턴(ALP)은 서로 절연 분리되는 것이 특징이다.
한편, 낸드형 플래시 메모리는 대용량/저전력/고속 프로그램이 가능하고, 우수한 셀 사이즈 축소성(scalability)을 갖는 등의 장점들이 있는 반면에, 읽기 속도가 느리고 비트 불량이 존재하는 단점들을 갖고 있다. 여기서 상기 낸드형 플래시 메모리의 장점들은 채널 FN 터널링 프로그램 방식의 적용으로 인하여 갖게 되는 것들이며, 단점들은 낸드형 어레이 구조 때문에 발생되는 것들이다.
반면에, 노어형 플래시 메모리는 저용량/고전력소모/저속 프로그램 및 열악한 셀 사이즈 축소성 등의 단점들을 갖고 있으며, 반면에 랜덤 읽기 속도가 빠르고 비트 불량이 없는 장점들을 갖고 있다. 여기서 상기 노어형 플래시 메모리의 단점들은 핫 캐리어 주입 프로그램 방식의 적용으로 인하여 발생된 것들이며, 장점들은 노어형 어레이 구조 때문에 얻게 되는 것들이다.
특히, 종래의 노어형 셀은 핫 캐리어 주입 프로그램 동작 시에 드레인과 소오스 또는 바디 양단에 고전압이 인가되는 것이 셀 사이즈 축소성에 한계를 지우는 핵심 요인이다. 반면에 낸드형 소자는 채널 FN 터널링 프로그램 방식을 적용할 수 있으므로 이러한 양단 전압이 인가되지 않으며, 따라서 우수한 셀 축소성을 갖게 된다.
따라서, 이상적인 플래시 메모리는 채널 FN 터널링 프로그램을 적용할 수 있는 3차원 적층 노어형 어레이를 갖는 것이다. 여기서, 3차원 적층 어레이는 평면 셀 사이즈 축소의 한계를 극복하기 위하여 요구되는 것이다.
본 발명에 따른 3차원 비휘발성 메모리 소자는 이러한 이상적인 플래시 메모리의 요구 조건들을 만족시킬 수 있다. 즉, 채널 FN 터널링 프로그램 방식을 적용하는 3차원 노어형 어레이를 구현할 수 있다. 따라서, 3차원 적층 어레이를 통하여 대용량을 구현하고, 노어형 어레이 구조를 통하여 고속 읽기 및 신뢰성을 확보하며, 채널 FN 터널링 프로그램 방식의 적용을 통하여 저전력 소모, 고속 프로그램 및 셀 사이즈 축소성을 확보할 수 있다.
이렇게 하여 본 발명에 따른 3차원 비휘발성 메모리 소자는 소형/고속/저전력/내구성을 갖춘 대용량 정보 저장 장치 시장의 요구 조건에 부합하는 장점들을 갖는다. 또한 이러한 본 발명의 장점들은 종래의 낸드형 대용량 플래시 메모리 뿐만 아니라, 종래 기술로 구현이 어려웠던 대용량 노어형 플래시 메모리의 생산도 용이하게 할 수 있다.
제조 방법
이하에서는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법들에 대하여 설명한다.
도 30 내지 도 39는 제5 실시예에 대한 제조 방법들을 설명하기 위한 사시도 및 단면도들이다.
도 30을 참조하면, 기판(도시안됨) 상에 게이트 도전층(110)과 층간 절연층(310)을 반복하여 적층하고, 최하층에는 하부 절연층(311)을 형성하고, 최상층에는 상부 절연층(312)을 형성한다.
여기서 게이트 도전층(110)은 이후 워드 라인(110)으로 패터닝되는 도전체이므로 동일한 참조번호를 사용한다.
상기 절연층들(310, 311, 312)은 예컨대 산화물 또는 질화물일 수 있으며, 동일한 물질로 형성될 수도 있고, 적어도 하나 이상의 절연층으로 구성되는 다층 구조일 수도 있으며, 선택 식각 등 제조 공정의 목적을 달성하기 위하여 서로 다른 물질로 형성될 수도 있다. 게이트 도전층(110)은 불순물 도핑된 반도체, 금속 또는 금속 실리사이드일 수 있고, 또는 이들을 이용한 다층 구조체일 수 있다. 상기 절연층(310, 311, 312) 및/또는 게이트 도전층(110)은 예컨대 화학기상증착 방법에 의하여 형성될 수 있다.
기판(도시안됨)은 실리콘 또는 화합물 반도체등의 반도체일 수도 있고 절연체일 수도 있다. 절연체는 유리 또는 플라스틱 등일 수 있다. 메모리 어레이 영역의 기판이 절연체일 경우, 회로 영역은 분리된 반도체 기판에 형성될 수 있다. 또는 회로 영역은 절연체 상에 박막 트랜지스터(Thin Film Transistor. TFT)들을 이용하여 형성될 수도 있다. 또한 메모리 어레이와 회로 영역은 동일한 기판 상에 형성될 수도 있고, 서로 다른 기판에 형성될 수도 있다.
도 31을 참조하면, 상부 절연층(312), 게이트 도전층들(110) 및 층간 절연층들(310)을 패터닝하여 트렌치(360)를 형성한다. 예를 들면, 상부 절연층(312) 상에 라인 형태의 제1 마스크 패턴을 형성하고, 건식각(dry etch) 방법을 이용하여 상기 절연층들(312, 310) 및 게이트 도전층들(110)을 순차적으로 식각할 수 있다. 상기 식각 시에 하부 절연층(311)의 일부도 식각될 수 있다.
도 32를 참조하면, 트렌치(360) 내에 정보 저장층(12)을 형성한다.
정보 저장층(12)은 산화막/저장막/산화막의 순서로 형성될 수 있다. 저장막은 질화막 또는 질화막이 포함된 물질이거나, 사면체 비정질 탄소(Tetrahedral Amorphous Carbon)층이 포함된 물질일 수 있다. 또는 나노 도트 또는 나노 구조체일 수도 있다.
여기서, 정보 저장층(12)은 메모리 트랜지스터의 형성을 위하여 게이트 도전층(110)과 이후 형성될 액티브 라인 패턴(ALP)이 오버랩되는 영역에만 존재하면 되므로 상기 트렌치(360)의 하부 또는 상부 절연층(312) 상의 정보 저장층(12)은 제거되어도 상관없다.
도 33을 참조하면, 트렌치(360) 내부의 정보 저장층(12) 상에 반도체막(355)을 매립한다. 예를 들면, 평탄화 공정 방법들, 예컨대, 화학-물리적 연마(CMP)(Chemical Mechanical Polishing) 또는 비등방성 건식각(anisotropic dry etch)을 이용하여 매립할 수 있다.
이러한 평탄화 공정 시에 상부 절연층(312) 상의 정보 저장층(12)이 제거될 수도 있다.
도 34를 참조하면, 상기 반도체막(355)을 패터닝하여 반도체막 기둥(356)을 형성한다. 여기서 반도체막 기둥(356)의 상부에 절연체층(390)이 형성되도록 한다. 상기 절연체층(390)은 상기 패터닝에 앞서 절연막을 증착하여 형성할 수도 있고, 하드 마스크 형태로 형성할 수도 있다. 이 단계에서 상기 반도체막 기둥들(356) 사이에는 홀(391)이 형성된다.
도 35를 참조하면, 홀(391)에 노출된 각 반도체막 기둥(356)의 양 측벽 표면에 반도체막(355)과 반대 타입의 도전성을 갖는 불순물을 도핑하여 소오스/드레인 전극 영역들(210/220)을 형성할 수 있다. 예를 들면, 반도체막 기둥들(356) 사이에 형성된 홀(391)을 통한 플라즈마 확산 공정 방법을 이용할 수 있다. 이 때, 소오스/드레인 전극 영역들(210/220) 사이의 반도체막(355)은 바디층(250)을 형성한다.
이렇게 하여 트렌치(360)에 액티브 라인 패턴들(ALP)을 형성할 수 있다.
도 36을 참조하면, 도 35까지의 단계가 완료된 상태의 액티브 라인 패턴들(ALP)의 구조를 보여준다.
도 37을 참조하면, 홀(391)들에 액티브 라인 절연층(300)을 매립할 수 있다.
도 38 및 도 39는 액티브 라인 패턴의 불순물 도핑의 다른 방법을 보여주는 사시도들이다.
도 38을 참조하면, 도 34의 단계에 이어서, 반도체막 기둥(356)과 반대 타입의 도전성을 갖는 고농도의 불순물을 갖는 제2 반도체막(357)으로 반도체막 기둥(356) 사이의 홀들(391)을 매립한다. 예를 들면, N채널 소자일 경우 N+ 다결정실리콘, P채널 소자일 경우에는 P+ 다결정실리콘일 수 있다.
도 39를 참조하면, 예컨대 열확산(thermnal diffusion)을 이용하여 제2 반도체막(357)의 불순물을 반도체막 기둥(356)으로 확산시켜 불순물 도핑 영역들(210/220)을 형성할 수 있다.
이후, 예컨대 비등방성 건식각으로 홀(391) 영역의 제2 반도체막(357)을 제거함으로써 도 35 및 도 36의 구조를 형성할 수 있다. 세부 과정은 자명하므로 도면은 생략된다.
도 40 및 도 41은 액티브 라인 패턴의 불순물 도핑의 또 다른 방법을 보여주는 사시도들이다.
도 40을 참조하면, 도 33의 단계에 이어서, 트렌치(360)를 가로지르는 방향의 라인 형태의 마스크 패턴(도시안됨)을 형성한 다음, 이온주입 방법을 이용하여, 소정의 이격 거리를 가지며 트렌치(360)하부에까지 도달하는 기둥 형태의 불순물 도핑된 패턴들(371)을 형성할 수 있다.
도 41을 참조하면, 트렌치(360)를 가로지르는 방향의 라인 형태의 하드 마스크 패턴(390)을 형성한 다음, 불순물 도핑된 패턴들(371)을 식각하여 분리함으로써 도 36의 액티브 라인 패턴(ALP)들을 형성할 수 있다.
이 방법에서는, 불순물 영역(371)을 형성한 이후에 액티브 라인 패턴(ALP)들을 형성하므로 액티브 라인 패턴(ALP)의 소오스/드레인 전극 영역들(210/220)과 바디층(250)은 자기 정렬(self-aligned)되지 않을 수 있다.
도 42 및 도 43은 제7 실시예에 대한 제조 방법을 설명하기 위한 사시도들이다.
도 42를 참조하면, 도 30 내지 도 33의 제조 단계들을 이용하여 복수의 트렌치들(360)을 포함하는 구조체를 형성할 수 있다.
도 43을 참조하면, 도 34 내지 도 41에 제공된 제조 방법들 중 하나를 이용하여 액티브 라인 패턴들(ALP)을 구현할 수 있다.
즉, 제7 실시예에 대한 제조 방법은 전술한 도 30 내지 도 41에 소개된 제조 방법들을 복수의 트렌치(360)를 갖는 구조에 적용하면 쉽게 구현할 수 있다.
도 44a 및 44b는 도전체(40) 및 비트 라인(2100, 2700) 형성 방법을 설명하기 위한 사시도들이다.
도 44a를 참조하면, 각 액티브 라인 패턴(ALP)에 속하는 두 개의 소오스/드레인 전극 영역들(210/220) 중의 하나와 바디층 영역(250)을 동시에 오믹 접촉하는 공통 플러그 전극(40a) 및 소오스/드레인 전극 영역들(210/220) 중의 나머지 하나와 오믹 접촉하는 제3 플러그 전극(40a3)들을 형성할 수 있다.
도 44b를 참조하면, 상기 플러그 전극들(40a, 40a3) 각각에 비트 라인(2100, 2700)을 형성할 수 있다.
도 45 내지 도 49는 도전체(40) 및 비트 라인(2100, 2700)을 형성하는 다른 제조 방법을 보여주는 사시도 및 단면도들이다. 여기서는 제7 실시예의 구조를 이용하여 설명된다.
도 45를 참조하면, 도 43의 단계에 이어서 액티브 라인 패턴들(ALP) 사이의 공간(391)을 액티브 라인 절연층(300)으로 매립하여 3차원 메모리 어레이 구조체(6300)를 형성한다. 이어서, 구조체(6300)의 상부에 비트 라인 절연층(320)을 형성한다. 여기서, 패터닝을 용이하게 하기 위하여, 비트 라인 절연층(320)은 상부 절연층(312)과 식각 선택성을 갖는 물질로 형성될 수도 있다. 이는 구조체(6300)의 상부에 정보 저장층(12)이 제거된 경우에는 특히 유용할 수 있다.
도 46을 참조하면, 패터닝을 통하여, 비트 라인들이 형성될 영역의 비트 라인 절연층(320)을 제거하여 제1 및 제2 비트 라인 공간들(325, 326)을 형성할 수 있다. 여기서, 제1 비트 라인 공간(325)은 두 개의 소오스/드레인 전극 영역들(210/220) 중의 어느 하나와 바디층 영역(250)의 상부 표면들이 동시에 노출되도록 하고, 제2 비트 라인 공간(326)은 소오스/드레인 전극 영역들(210/220) 중의 나머지 하나의 상부 표면이 노출되도록 할 수 있다.
이하에서는 도 46의 구조를 AA' 방향으로 수직으로 절단한 단면도, 즉 액티브 라인 구조체 칼럼(ALSC)의 단면도를 이용하여 설명된다.
도 47을 참조하면, 원활한 오믹 접촉을 위하여, 라인 패턴 공간들(325, 326)에 노출된 액티브 라인 패턴(ALP) 표면에 도전성 물질(40)을 형성할 수도 있다. 예를 들면, 표면에 배리어 금속막을 형성하거나 또는 표면을 금속 실리사이드화시키는 단계들을 포함할 수 있다. 이 때 표면의 불순물 농도를 증가시키는 단계를 더 포함할 수도 있다.
도 48을 참조하면, 라인 패턴 공간들(325, 326)을 비트 라인 도전체로 매립하여 제1 및 제2 비트 라인들(2100, 2700)을 형성할 수 있다. 비트 라인 도전체는 금속성 물질들, 금속 실리사이드들, 또는 도핑된 다결정 실리콘 중의 어느 하나 또는 복합체일 수 있다.
도 49는 도 48의 단계까지 완성된 3차원 구조를 보여주는 사시도이다.
도 50 내지 도 57은 제6 실시예에 대한 제조 방법을 설명하기 위한 사시도들이다.
이 실시예는 또한, 도 30 내지 도 49에 예시된 실시예에 있어서, 워드 라인 구조체(WLS) 사이에 한 쌍의 액티브 라인 패턴(ALP)을 형성하는 예시일 수도 있다.
도 50을 참조하면, 도 32의 단계에 이어서, 트렌치(360)의 측벽에 형성된 정보 저장층(12) 상의 양쪽 측벽에 반도체 박막(358)을 각각 형성할 수 있다.
상기 반도체 박막(358)은 예컨대, 비등방성 건식각 방법을 이용하여 측벽 스페이서(spacer)로 형성될 수 있다. 또는, 도 33의 단계에서 매립된 반도체막(355)의 중앙부를 패터닝하여 식각함으로써 형성할 수도 있다.
도 51을 참조하면, 반도체 박막(368) 사이의 영역을 절연막(327)으로 매립한다.
도 52를 참조하면, 트렌치(360)를 가로지르는 방향의 라인 형태의 하드 마스크 패턴(390)을 형성하고, 이를 이용하여 반도체 박막(355)을 제거하여 홀(391)을 형성함으로써 반도체 박막 기둥들(358)을 형성한다. 여기서, 하드 마스크 패턴(390)은 예컨대 산화막 또는 질화막일 수 있다.
도 53을 참조하면, 홀(391)에 노출된 각 반도체 박막 기둥(358)의 양 측벽 표면에 반도체 박막(355)과 반대 타입의 도전성을 갖는 불순물을 도핑하여 소오스/드레인 전극 영역들(210/220)을 형성할 수 있다. 예를 들면, 반도체 박막 기둥들(358) 사이에 형성된 홀(391)을 통한 플라즈마 확산 공정 방법을 이용할 수 있다. 이 때, 소오스/드레인 전극 영역들(210/220) 사이의 반도체막(355)은 바디층(250)을 형성한다. 본 도면에서는 내부 구조를 보여주기 위하여 하드 마스크 패턴(390)이 생략되었다. 실제로는 하드 마스크 패턴(390)은 제거되지 않을 수도 있다.
이렇게 하여 각 트렌치(360)의 양 측벽에 한 쌍의 액티브 라인 패턴들(ALP)을 형성할 수 있다.
도 54 및 도 55는 소오스/드레인 전극 영역(210/220)을 형성하는 다른 방법을 보여주는 사시도들이다.
도 54 및 도 55를 참조하면, 각 트렌치(360)에 한 쌍의 액티브 라인 패턴들(ALP)이 형성되었지만, 세부 제조 단계는 전술한 도 38 및 도 39과 유사하므로 상세 설명은 생략된다.
도 56 및 도 57은 제6 실시예 또는 제7 실시예에 대한 제조 방법을 설명하기 위한 사시도들이다.
도 56 및 도 57을 참조하면, 전술한 도 50 내지 도 55의 제조 방법들 중의 어느 하나를 확장하여 형성할 수 있음은 쉽게 알 수 있으므로 중복 설명되지 않는다.
도 57을 참조하면, 워드 라인 구조체(110, 310)들의 사이에 한 쌍의 액티브 라인 패턴(ALP)이 형성되고 각 액티브 라인 패턴(ALP)은 절연층(327)에 의하여 각각 분리되는 구조를 보여준다.
이후 도전체(40) 및 비트 라인(2100, 2200) 형성을 위한 제조 방법은 전술한 도 44a 내지 도 49와 동일하므로 여기서는 중복 설명되지 않는다.
이하 도 58a 내지 도 77을 참조하며, 본 발명의 실시예들에 따른 액티브 라인 패턴들(ALP)을 단결정 반도체 물질로 형성시키는 제조 방법들을 예시한다.
도 58a 내지 도 58c는 소자가 형성될 단결정 기판의 종류들을 보여주는 사시도들이다.
도 58a를 참조하면, 단결정 기판은 예컨대 (실리콘) 벌크 기판(100)일 수 있다.
도 58b를 참조하면, 벌크 기판(100)의 표면에 액티브 영역(101) 및 필드 영역(102) 패턴들이 형성될 수 있다.
도 58c를 참조하면, 단결정 기판은 표면에 액티브 영역(103) 및 필드 영역(104) 패턴들이 형성된 SOI(Silicon-On-Insulator)일 수 있다.
도 59 내지 도 71은 본 발명의 실시예에 따른 3차원 비휘발성 메모리 어레이 소자의 액티브 라인 패턴을 단결정 물질로 형성시키는 일 제조 방법이 제공된다.
도 59를 참조하면, 단결정 기판(100) 상에 서로 선택 식각되는 게이트 희생층(115) 및 층간 절연층(310)을 반복하여 적층할 수 있다. 또한 기판의 표면에는 표면 절연층(311)이 형성되고, 최상층에는 상부 절연층(312)이 형성될 수 있다. 게이트 희생막층(115)은 이후 워드 라인(또는 게이트) 도전층(110)으로 대체될 것이다.
여기서, 표면 절연층(311) 및 상부 절연층(312)은 층간 절연층(310)과 동일한 물질일 수 있다. 선택 식각되는 물질들의 예를 들면, 층간 절연층(310)은 산화막이고, 게이트 희생층(115)는 질화막일 수 있다.
도 60을 참조하면, 상부 절연층(312), 게이트 희생층(115) 및 층간 절연층(310)들을 패터닝하여 트렌치들(365)을 형성할 수 있다. 이 때, 트렌치(365)의 하부에 표면 절연층(311)의 상부가 노출된다.
이하 제조 단계들은 트렌치(365)를 가로지르는 AA' 단면도로 설명된다.
도 61 및 도 62는 트렌치(365) 하부의 표면 절연층(311)의 돌출 형상(730)를 형성하기 위한 일 제조 방법이다.
도 61을 참조하면, 트렌치(365)의 측벽에 얇은 희생 절연막(710)을 형성하고, 트렌치 측벽의 희생 절연막(710) 상에 표면 절연층(311)과 식각 선택성을 갖는 희생 스페이서(720)를 형성할 수 있다. 즉, 희생 스페이서(720)의 식각 시에 동 식각 물질에 의한 표면 절연층(311)의 식각 속도는 상대적으로 매우 느린 것이 바람직하다. 그리고 상기 희생 절연막(711)은 희생 스페이서(720)와 식각 선택성을 갖는 것이 바람직하다. 예를 들면, 희생 스페이서(720)는 질화막으로 형성되고, 표면 절연층(311) 및 희생 절연막(710)은 산화막으로 형성될 수 있다. 희생 절연막(710) 및 희생 스페이서(720)는 돌출 구조의 형성 이후에 제거될 것이다.
여기서, 희생 스페이서(720)의 형성 시에 트렌치(365) 하부의 희생 절연막(711)이 제거될 수도 있다. 상기 희생 절연막(710)은 이후 희생 스페이서(720)의 식각 시에 기 형성되어 있는 구조를 보호하기 위함이다. 따라서 희생 절연막(710)은 가능한 얇게 하여 이후 희생 절연막(710)의 제거 시에 기존 구조에 미치는 영향을 최소화시키는 것이 바람직하다.
도 62를 참조하면, 희생 스페이서(720) 사이의 트렌치(365) 하부에 노출된 표면 절연층(311)을 예컨대 비등방성 건식각으로 제거하여 기판(100)의 표면이 노출되도록 한다. 이 때, 적층 구조체의 상부의 희생 절연막(710) 및 상부 절연층(312)의 일부가 동시에 식각될 수도 있다(715).
도 63을 참조하면, 희생 스페이서(720) 및 희생 절연막(710)을 순차적으로 제거한다. 여기서 습식각을 이용하는 것이 바람직할 수 있다. 이 때, 식각 선택성에 의하여 표면 절연층(311)은 식각으로부터 보호된다. 여기서, 희생 절연막(710)은 이 단계에서 제거되지 않고, 이후 게이트 희생층(115)을 제거하는 단계에서 제거될 수도 있다.
이렇게 하여, 트렌치(365) 하부에 표면 절연층(311)의 돌출 형상(730)을 형성하면서, 동시에 기판 표면이 노출되는 개구부(740)를 형성할 수 있다. 물론, 상기 제조 방법은 하나의 예시일 뿐이며, 이러한 구조는 다른 제조 방법들을 이용하여 구현될 수도 있다.
이러한 돌출 형상(730)의 형성 목적은 이후 형성될 단결정화된 액티브층(AC) 또는 액티브 라인 패턴(ALP)을 기판(100)과 절연 분리하기 위함이다. 종래 기술에서는 액티브층(AC)은 기판(100)과 접촉된 상태로 소자가 형성된다. 즉, 종래 기술에서는 2차원 집적회로와 같이 벌크 실리콘 기판에 메모리 소자가 형성되는 것을 의미한다. 이것은 또한 각 메모리 트랜지스터에 분리된 바디층(25) 또는 각 칼럼마다 분리된 바디 라인(250)을 형성할 수 없음을 의미한다. 따라서 종래 기술은 바디층(25)을 이용한 채널 FN 터널링 프로그램 동작을 구현할 수 없으며 핫 캐리어 주입 프로그램 동작만 가능함을 의미한다.
대조적으로, 본 발명에 따른 노어형 3차원 소자는 액티브층(AC) 또는 액티브 라인 패턴(ALP)이 단결정화 공정 이후에 벌크 기판과 절연 분리되며, 이로 인하여 채널 FN 터널링 프로그램 동작이 가능하게 되는 것이 차이점 중의 하나이다.
도 64를 참조하면, 액티브층이 될 반도체 박막(750)을 콘포말(conformal)하게 형성할 수 있다. 이 때, 반도체 박막(750)의 두께는 상기 돌출 형상(730)의 폭보다 작게 형성한다. 여기서, 반도체 박막(750)은 개구부(740)에 노출된 기판의 표면과 접촉된다.
이어서, 단결정화 단계를 수행할 수 있다. 즉, 반도체 박막(750)은 단결정 기판(100)의 표면과 접촉하므로 기판(100)을 시드(seed)로 하여 단결정화 공정을 수행할 수 있다. 실리콘 반도체의 예를 들면, 실리콘 반도체 박막(750)을 화학기상증착 방식으로 비정질(amorphous) 실리콘 또는 다결정 실리콘 박막을 증착시킬 수 있다. 이어서, 고상 에피택시(solid-phase epitaxy) 또는 레이저 에피택시 성장 (laser epitaxy growth) 또는 금속 촉매를 이용한 결정화 공정(metal induced crystallization) 등의 방법들 중의 하나를 이용하여 반도체 박막(750)을 단결정화시킬 수 있다.
도 65를 참조하면, 트렌치(365)의 측벽에 반도체 박막 스페이서(755)를 형성한다. 이렇게 하여, 각 트렌치(365)에는 한 쌍의 반도체 박막 스페이서들(755)이 형성될 수 있다.
이 때, 상기 돌출 형상(730)에 의하여 반도체 박막 스페이서(755)는 표면 절연층(311)의 돌출 형상(730)의 상부에 위치하게 된다. 즉, 이렇게 하여 반도체 박막 스페이서(755)는 기판(100)과 분리될 수 있다.
도 66을 참조하면, 트렌치(365)를 절연막(760)으로 매립하고, 상부에 보호 절연층(761)을 형성할 수도 있다. 보호 절연층(761)은 이후 공정 시에 하부 구조를 보호하기 위한 목적이며, 제조 공정에 따라 이 보호 절연층(761)은 형성되지 않아도 될 수도 있다.
도 67을 참조하면, 트렌치(365) 사이의 절연층들(761, 312, 310) 및 게이트 희생층들(115)을 패터닝하여 분리 트렌치(366)를 형성한다. 이 때, 분리 트렌치(366)의 하부에는 표면 절연층(311)의 상부가 노출되도록 한다.
도 68을 참조하면, 분리 트렌치(366) 내부에 노출된 게이트 희생층들(115)을 제거한다. 예를 들면, 게이트 희생층들(115)이 질화막으로 형성된 경우에 습식각으로 제거하는 것이 바람직하다. 이 때, 상기 식각 물질에 노출된 층간 절연층(310), 표면 절연층(311), 상부 절연층(312), 및 보호 절연층(761)들은 식각 선택성에 의하여 상기 식각으로부터 보호되는 것이 바람직하다. 또는 기 형성된 구조를 크게 훼손하지 않는 수준에서 이들 중의 일부가 소량 식각될 수도 있다.
도 69를 참조하면, 게이트 희생층(115)이 제거된 공간(765)에 정보 저장층(12)을 형성한다. 예를 들면, 먼저 반도체 박막 스페이서(755)를 열산화시켜 터널링 유전막(12a)을 형성시킬 수 있다. 전하 트랩 메모리인 경우, 이어서 예컨대 화학기상증착 방법으로 저장막(12b) 및 유전막(21c)을 차례로 콘포멀하게 형성시킬 수 있다. 이 때, 상기 정보 저장층(12) 사이에는 공간(766)이 남아 있도록 한다.
여기서, 이 제조 방법에 있어서는, 이와 같이 단결정 반도체 박막(750, 755)을 열산화시켜 고품질의 터널링 유전막(12a)을 형성시킬 수 있다는 것이 하나의 장점이다. 또 다른 장점들은, 이러한 단결정 반도체 박막(750)을 이용하여 채널 모빌리티(mobility)를 증가시킬 수 있으며, 또한 접합부의 누설 전류를 감소시킬 수 있다는 것이다. 따라서 고속 동작이 용이하고, 메모리 소자의 쓰기/지우기 횟수를 증대시킬 수 있다.
도 70을 참조하면, 상기 정보 저장층(12) 사이의 공간(766)에 게이트 도전층(110)을 매립할 수 있다. 여기서 게이트 도전층(110)은 3차원 어레이의 워드 라인(110)이 된다.
도 71을 참조하면, 분리 트렌치(366)를 절연막(762)으로 매립한 이후의 3차원 구조를 보여준다.
이후, 액티브 라인 패턴(ALP)를 포함한 소자 제조 방법은 전술한 도 50 내지 도 57과 동일하거나 유사하므로 여기서는 중복 설명되지 않는다. 또한 도전체(40) 및 비트 라인(2100, 2200) 형성을 위한 제조 방법은 전술한 도 44a 내지 도 49와 동일하거나 유사하므로 여기서는 중복 설명되지 않는다.
이하 도 72 내지 도 77은 본 발명의 실시예에 따른 3차원 비휘발성 메모리 어레이 소자의 액티브 라인 패턴을 단결정 물질로 형성시키는 다른 제조 방법이 제공된다.
도 72를 참조하면, 도 65의 단계에 이어서, 트렌치(365) 측벽에 형성된 반도체 박막 스페이서(755) 상에 얇은 희생 절연막(770)을 형성시킬 수 있다. 여기서, 예를 들면, 스페이서를 형성시켜 개구부(740)는 기판 표면이 노출되도록 한다. 이 희생 절연막(770)은 트렌치(365) 하부의 개구부(740)에 노출된 기판의 표면을 산화시킬 시에 반도체 박막 스페이서(755)의 산화를 막기 위함이다. 따라서 예컨대 희생 절연막(770)은 질화막이 바람직하다.
도 73을 참조하면, 개구부(740)에 노출된 기판 표면을 산화시켜 산화막(771)을 형성시킬 수 있다. 이 때, 반도체 박막 스페이서(755)의 상부가 노출되어 있으면 이 부분도 일부 산화될 수 있다(772). 여기서, 기판 표면에 형성되는 산화막(771)은 이후 트렌치(365)에 매립될 도전막(756)을 기판(100)으로부터 절연시키기 위함이다.
도 74를 참조하면, 희생 절연막(770)을 제거한다. 예를 들면, 습식각이 바람직하다.
도 75를 참조하면, 트렌치(365)에 도전막(756)을 매립할 수 있다.
이 도전막(756)은 반도체 박막 스페이서(755)와 동종의 불순물을 갖는 반도체 물질일 수 있다. 또는 인트린직(intrinsic) 또는 반대 타입의 불순물을 갖는 반도체 물질일 수도 있다. 이 경우, 도전막(756)은 반도체 박막 스페이서(755)과 합하여 하나의 반도체층을 형성할 수 있다. 여기서, 단결정 물질인 반도체 박막 스페이서(755)는 채널 및 터널링 산화막이 형성되는 영역이 된다. 도전막(756)은 다결정 반도체로 형성될 수 있다. 여기서, 상기 도전막(756)은 비반도체 도전 물질로 형성될 수도 있다.
도 76을 참조하면, 이후 도 66 내지 도 70의 제조 단계들을 이용하여 도 76의 구조를 형성할 수 있음은 쉽게 알 수 있으므로 여기서 설명은 생략된다.
도 77을 참조하면, 분리 트렌치(366)를 절연막(762)으로 매립한 이후의 3차원 구조를 보여준다.
이후, 액티브 라인 패턴(ALP)을 포함한 소자 제조 방법은 전술한 제조 방법들을 이용하여 구현될 수 있으므로 여기서 중복 설명되지 않는다.
Claims (18)
- 기판과 평행한 일 방향으로 순차적으로 접촉하며 배치되는 제1 전극, 바디층 및 제2 전극;
상기 바디층의 측벽에 배치되는 게이트 전극;
상기 바디층과 상기 게이트 전극 사이에 개재되는 정보 저장층;
상기 바디층과 상기 제2 전극을 전기적으로 연결하는 도전체를 포함하며,
상기 제1 전극 및 제2 전극은 소오스/드레인 영역을 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자. - 기판에 수직 방향으로 연장되고 상기 기판과 평행한 일 방향으로 순차적으로 접촉하며 배치되는 제1 전극, 바디층 및 제2 전극 패턴들로 구성되는 액티브 라인 패턴;
상기 액티브 라인 패턴의 적어도 일 측벽 상에 상기 기판에 수직으로 서로 절연되며 적층된 복수의 게이트 전극들;
상기 복수의 게이트 전극들 각각과 상기 바디층 패턴 사이에 개재된 정보 저장층; 및
상기 바디층 패턴과 상기 제2 전극 패턴을 전기적으로 연결하는 도전체를 포함하며,
상기 제1 및 제2 전극 패턴들은 소오스/드레인 영역을 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자. - 기판에 수직 방향으로 연장되고 상기 기판과 평행한 일 방향으로 순차적으로 접촉하며 배치되는 제1 전극, 바디층 및 제2 전극 패턴들로 구성되는 제1 및 제2 액티브 라인 패턴들;
상기 제1 및 제2 액티브 라인 패턴들의 사이에서 서로 절연되며 적층된 복수의 게이트 전극들;
상기 복수의 게이트 전극들 각각과 상기 바디층 패턴 사이에 개재된 정보 저장층; 및
상기 바디층 패턴과 상기 제2 전극 패턴을 전기적으로 연결하는 도전체를 포함하며,
상기 제1 및 제2 전극 패턴들은 소오스/드레인 영역을 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자. - 기판에 평행한 일 방향으로 연장되고 절연층을 사이에 두고 반복하여 적층된 복수의 워드 라인들로 각각 구성되는 제1 및 제2 워드 라인 구조체들, 및
상기 제1 및 제2 워드 라인 구조체들 사이에 배치된 액티브 라인 구조체 칼럼을 포함하고,
상기 액티브 라인 구조체 칼럼은,
상기 기판에 수직으로 연장되고 상기 워드 라인 방향으로 순차적으로 접촉하며 배치되는 제1 전극, 바디층 및 제2 전극 패턴들로 각각 구성되며, 상기 워드 라인 방향으로 절연층을 사이에 두고 배치된 복수의 액티브 라인 패턴들;
상기 복수의 워드 라인들 각각과 상기 바디층 패턴 사이에 개재된 정보 저장층; 및
상기 바디층 패턴과 상기 제2 전극 패턴을 전기적으로 연결하는 도전체를 포함하며, 상기 제1 및 제2 전극 패턴들은 소오스/드레인 영역을 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자. - 제1 및 제2 액티브 라인 구조체 칼럼들, 및
상기 제1 및 제2 액티브 라인 구조체 칼럼들 사이에 배치되며, 기판에 평행한 일 방향으로 연장되고 절연층을 사이에 두고 반복하여 적층된 복수의 워드 라인들을 포함하고,
상기 제1 및 제2 액티브 라인 구조체 칼럼들 각각은,
상기 기판에 수직으로 연장되고 상기 워드 라인 방향으로 순차적으로 접촉하며 배치되는 제1 전극, 바디층 및 제2 전극 패턴들로 각각 구성되며, 상기 워드 라인 방향으로 절연층을 사이에 두고 배치된 복수의 액티브 라인 패턴들;
상기 복수의 워드 라인들 각각과 상기 바디층 패턴 사이에 개재된 정보 저장층; 및
상기 바디층 패턴과 상기 제2 전극 패턴을 전기적으로 연결하는 도전체를 포함하며, 상기 제1 및 제2 전극 패턴들은 소오스/드레인 영역을 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자. - 복수의 액티브 라인 구조체 칼럼들, 및
기판에 평행한 일 방향으로 연장되고 절연층을 사이에 두고 반복하여 적층된 복수의 워드 라인들로 구성되는 복수의 워드 라인 구조체들을 포함하고,
상기 제1 및 제2 액티브 라인 구조체 칼럼들 각각은,
상기 기판에 수직으로 연장되고 상기 워드 라인 방향으로 순차적으로 접촉하며 배치되는 제1 전극, 바디층 및 제2 전극 패턴들로 각각 구성되며, 상기 워드 라인 방향으로 절연층을 사이에 두고 배치된 복수의 액티브 라인 패턴들;
상기 복수의 워드 라인들 각각과 상기 바디층 패턴 사이에 개재된 정보 저장층; 및
상기 바디층 패턴과 상기 제2 전극 패턴을 전기적으로 연결하는 도전체를 포함하며,
상기 복수의 액티브 라인 구조체 칼럼들 각각 및 상기 복수의 워드 라인 구조체들 각각은 상기 기판 상에 교대로 배치되며, 상기 제1 및 제2 전극 패턴들은 소오스/드레인 영역을 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자. - 제 4 항 내지 제 6 항 중의 어느 하나에 있어서,
상기 워드 라인을 가로지르는 방향으로 연장되고, 해당하는 상기 복수의 액티브 라인 패턴들 각각에 속한 상기 제1 전극 패턴과 접속되는 복수의 제1 비트 라인들; 및
상기 워드 라인을 가로지르는 방향으로 연장되고, 해당하는 상기 복수의 액티브 라인 패턴들 각각에 속한 상기 바디층 패턴 또는 상기 제2 전극 패턴 또는 상기 도전체 중의 적어도 하나와 접속되는 복수의 제2 비트 라인들을 더 포함하는 3차원 비휘발성 메모리 소자. - 제 1 항 내지 제 6 항 중 어느 하나의 3차원 비휘발성 메모리 소자의 프로그램 동작 방법에 있어서, 상기 프로그램 동작 방법은 상기 바디층 또는 상기 바디층 패턴에 바디 바이어스 전압을 인가하는 단계를 포함하는 3차원 비휘발성 메모리 소자의 동작 방법.
- 제 7 항의 3차원 비휘발성 메모리 소자의 프로그램 동작 방법에 있어서, 상기 복수의 워드 라인들 중에서 하나의 상기 워드 라인을 선택하는 단계 및 상기 복수의 제2 비트 라인들 중에서 하나의 상기 제2 비트 라인을 선택하는 단계를 포함하되,
상기 선택된 제2 비트 라인에는 바디 바이어스 전압을 인가하고, 상기 선택된 워드 라인에는 게이트 전압을 인가하여 파울러 노드하임 터널링(Fouler-Nordheim Tunneling) 방식에 의하여 상기 정보 저장층을 프로그램하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자의 동작 방법. - 제 7 항의 3차원 비휘발성 메모리 소자의 프로그램 동작 방법에 있어서, 상기 복수의 워드 라인들 중에서 하나의 상기 워드 라인을 선택하는 단계, 및 상기 복수의 제1 비트 라인들 중에서 하나의 상기 제1 비트 라인을 선택하는 단계 및/또는 상기 복수의 제2 비트 라인들 중에서 하나의 상기 제2 비트 라인을 선택하는 단계를 포함하되,
상기 선택된 제1 비트 라인 또는 상기 선택된 제2 비트 라인 중의 어느 하나에 제1 전압을 인가하고, 상기 선택된 워드 라인에는 게이트 전압을 인가하여 핫 캐리어 주입(Hot Carrier Injection) 방식에 의하여 상기 정보 저장층을 프로그램을 하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자의 동작 방법. - 기판 상에 도전층 및 절연층을 반복하여 적층하는 단계;
상기 도전층들 및 절연층들을 패터닝하여 복수의 워드 라인 구조체들을 형성하는 단계;
상기 복수의 워드 라인 구조체들의 측벽에 정보 저장층들을 형성하는 단계;
상기 각각의 정보 저장층 상에 형성되며, 상기 워드 라인 방향으로 서로 접촉하며 순차적으로 배치되는 제1 전극/바디층/제2 전극 패턴들로 각각 구성되는 복수의 액티브 라인 패턴들을 형성하는 단계; 및
상기 복수의 액티브 라인 패턴들 각각에 속하는 상기 제2 전극 패턴 및 상기 바디층 패턴을 전기적으로 연결하는 단계를 포함하는 3차원 비휘발성 메모리 소자의 제조 방법. - 제 11 항에 있어서,
상기 제1 전극 패턴에 접속되는 제1 비트 라인을 형성하는 단계;
상기 바디층 패턴에 접속되는 바디 라인을 형성하는 단계; 및
상기 제2 전극 패턴에 접속되는 제2 비트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자의 제조 방법. - 제 11 항에 있어서,
상기 제1 전극 패턴에 접속되는 제1 비트 라인을 형성하는 단계, 및 상기 제2 전극 패턴과 상기 바디층 패턴에 동시에 접속되는 바디/비트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자의 제조 방법. - 제 11 항에 있어서, 상기 전기적인 연결은 상기 제2 전극 패턴 및 상기 바디층 패턴의 직접적인 연결에 의하여 형성되는 것을 특징으로 하는 3차원 비휘발성 메모리 소자의 제조 방법.
- 제 12 항에 있어서, 상기 전기적인 연결은 상기 제2 비트 라인 및 상기 바디 라인의 접속에 의하여 형성되는 것을 특징으로 하는 3차원 비휘발성 메모리 소자의 제조 방법.
- 제 11 항에 있어서, 상기 복수의 액티브 라인 패턴들을 단결정화시키는 단계를 더 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자의 제조 방법.
- 제 16 항에 있어서, 상기 정보 저장층은 터널링 유전막을 포함하고, 상기 터널링 유전막은 상기 단결정화된 액티브 라인 패턴을 산화시켜 형성하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자의 제조 방법.
- 단결정 기판 상에 제1절연층을 형성하는 단계;
상기 제1절연층 상에 희생층 및 제2절연층을 반복하여 적층하는 단계;
상기 제1절연층, 희생층들 및 제2절연층들을 상기 기판이 노출되도록 패터닝하여 복수의 제1트렌치(trench)들을 형성하는 단계;
상기 복수의 제1트렌치들에 반도체막들을 형성하는 단계;
상기 반도체막들을 단결정화시키는 단계;
상기 반도체막들을 상기 기판과 절연시키는 단계;
상기 제1트렌치들 사이에 상기 희생층들 및 제2절연층들을 패터닝하여 복수의 제2트렌치들을 형성하는 단계;
상기 복수의 제2트렌치들에 노출된 희생층들을 제거하는 단계;
상기 희생층이 제거된 공간에 정보저장층을 형성하는 단계; 및
상기 정보저장층 상에 워드 라인을 형성하는 단계를 포함하는 3차원 비휘발성 메모리 소자의 제조 방법.
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|---|---|---|---|---|
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| CN112530952A (zh) * | 2019-09-18 | 2021-03-19 | 铠侠股份有限公司 | 半导体存储装置 |
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-
2011
- 2011-01-25 KR KR1020110007083A patent/KR20120085945A/ko not_active Application Discontinuation
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