KR20120085603A - 3차원 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 - Google Patents

3차원 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 Download PDF

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Abstract

3차원 비휘발성 메모리 소자가 제공된다. 이 소자는 기판에 수직으로 순차적으로 적층되는 제1 전극, 바디 전극 및 제2 전극, 그리고 상기 바디 전극의 측면에 배치되는 게이트 전극, 그리고 상기 바디 전극과 게이트 전극 사이에 바디 전극과 접촉하며 개재되고 적어도 일부 영역이 제1 및 제2 전극과 오버랩되며 접촉하는 채널층을 포함한다. 그리고, 상기 채널층과 상기 게이트 전극 사이에는 정보 저장층이 개재되고, 상기 바디 전극과 상기 제1 전극 또는 상기 제2 전극 중의 어느 하나를 전기적으로 연결하는 도전체가 구비된다. 또한 상기 3차원 비휘발성 메모리 소자의 동작 방법 및 제조 방법이 제공된다.

Description

3차원 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법{Non-volatile memory device, method of operating the same, and method of fabricating the same}
본 발명은 반도체 소자에 관한 것으로서, 특히, 3차원 비휘발성 메모리 소자 및 그 동작 방법과 그 제조 방법에 관한 것이다.
최근 정보 통신 기기의 저장장치에 이용되는 비휘발성 메모리의 용량이 급격히 증가하고 있다. 또한 종래의 2차원 평면 메모리의 칩 사이즈 축소는 물리적 한계에 직면하고 있다. 이에 따라 종래의 평면 메모리를 대체할 3차원 적층 구조의 비휘발성 메모리에 관한 연구가 활발하게 진행되고 있다.
현재 비휘발성 메모리로서 널리 사용되고 있는 플래시 메모리는 코드 저장용인 노어형과 데이터 저장용인 낸드형으로 구분된다. 노어형은 비트 라인에 메모리 트랜지스터(또는 셀)들이 병렬로 연결되므로 읽기 속도가 빠르고 신뢰성이 우수하다. 그러나 종래의 노어형 플래시 메모리는 프로그램 동작 시에 핫 캐리어 주입(Hot Carrier Injection) 방식을 이용하므로 메모리 트랜지스터의 드레인-소오스 및 드레인-기판 양단에 고전압(Vds)이 인가되고 많은 동작 전류를 소모한다. 따라서 종래의 노어형 플래시 메모리는 셀 사이즈 축소성(scalability)이 열악하여 고집적화가 어렵고 프로그램 속도가 느리다. 또한 데이터 소거 시에 발생하는 과잉 소거 문제로 인하여 소거 속도가 매우 느리다. 따라서 노어형 플래시 메모리는 대용량 저장장치에 이용되기 어려운 것이 단점이다.
낸드형 플래시 메모리는 다수의 직렬 연결된 메모리 트랜지스터들과 고전압 선택 트랜지스터들로 구성되는 낸드 스트링 형태로 비트 라인에 연결된다. 이러한 낸드형 플래시 메모리는 메모리 트랜지스터의 채널을 통한 파울러-노드하임 터널링(Fouler-Nordheim tunneling)(채널 FN 터널링)을 프로그램 동작으로 이용하므로 드레인-소오스 양단의 전압차(Vds)가 없고 소모전류가 매우 적으며, 선택 트랜지스터에 의하여 과잉 소거 문제가 제거된다. 따라서 낸드형은 셀 사이즈 축소성이 우수하며 고집적화가 용이하고 프로그램 및 소거 속도가 빠르므로 대용량 저장장치에 적절하다. 그러나 낸드형은 감지 전류가 매우 적고 읽기 속도가 느리므로 코드 수행용 메모리로 사용될 수 없으며 비트 불량이 존재한다는 것이 단점이다.
한편 2차원 평면 메모리의 한계를 극복하기 위하여 하나의 칩에 메모리 어레이를 3차원적으로 적층하는 3차원 낸드 및 노어 플래시 메모리가 연구되고 있다. 3차원 낸드 플래시 메모리의 채널(또는 바디)은 이동도(mobility)가 낮은 폴리실리콘으로 형성되며, 낸드 스트링은 복수 개의 직렬 연결된 메모리 트랜지스터들 및 두 개의 고전압 선택 트랜지스터들로 구성된다. 이러한 3차원 낸드 플래시 메모리는 감지 전류가 매우 적으며, 소수의 메모리 셀들마다 고전압 선택 트랜지스터들이 필요한 것이 단점이다.
3차원 노어형 비휘발성 메모리에 있어서는, TFT(Thin Film Transistor) 구조의 메모리 트랜지스터를 갖는 소자(미국 특허 7,129,538)가 소개되었다. 이 경우에는 메모리 트랜지스터의 바디 전극이 없으므로 채널 FN 터널링 방식의 프로그램을 적용할 수 없다. 다른 종래 기술로는 인접한 셀 칼럼들이 비트 라인을 공유하는 버추얼 그라운드 어레이(Virtual Ground Array) 구조를 갖는 3차원 노어형 비휘발성 메모리 소자들(특허 10-0674952, 공개특허 10-2010-0059655)이 소개되었다. 이 경우에는 비트 라인이 공유되어 있으므로 FN 터널링 프로그램 방식을 적용할 수 없으며, Vds가 요구되는 핫 캐리어 주입 프로그램 방식을 적용해야 하는 것이 단점이다.
이와 같이, 종래의 2차원 및 3차원 노어형 비휘발성 메모리가 갖고 있는 Vds 문제, 높은 프로그램 전류 문제, 과잉 소거 문제, 느린 데이터 쓰기 속도 및 저집적도 문제점들을 극복하는 새로운 기술이 요구된다. 또한 낸드형 3차원 비휘발성 메모리가 갖고 있는 적은 감지 전류, 느린 읽기 속도 및 비트 불량 등의 약점을 극복할 수 있는 새로운 3차원 비휘발성 메모리 기술이 요구된다.
이에 따라, 본 발명이 이루고자 하는 일 기술적 과제는 고집적화된 3차원 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화된 3차원 비휘발성 메모리 소자의 동작 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화된 3차원 비휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자는, 기판에 수직으로 순차적으로 제1 전극, 바디 전극 및 제2 전극을 적층하고, 상기 바디 전극의 측면에 게이트 전극을 배치한다. 그리고, 상기 바디 전극과 게이트 전극 사이에 상기 바디 전극과 접촉하며 개재되고, 적어도 일부 영역이 제1 및 제2 전극과 오버랩되며 접촉하는 채널층이 구비된다. 그리고, 상기 채널층과 게이트 전극 사이에 정보 저장층이 개재되고, 상기 바디 전극과 상기 제1 전극 또는 제2 전극 중의 어느 하나는 도전체에 의하여 전기적으로 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 3차원 비휘발성 메모리 소자는, 기판에 평행한 일 방향으로 연장되고 기판에 수직으로 순차적으로 적층된 제1 전극 라인, 바디 전극 라인 및 제2 전극 라인으로 구성되는 액티브 라인 패턴이 제공된다. 그리고, 상기 액티브 라인 패턴의 적어도 일 측벽 상에 복수의 게이트 전극들이 배치된다. 그리고, 상기 복수의 게이트 전극들 각각과 상기 바디 전극 라인 사이에 상기 바디 전극 라인에 접촉하며 개재되고, 상기 제1 및 제2 전극 라인과 적어도 일부 영역이 오버랩되고 접촉하며 형성되는 채널층이 구비된다. 그리고, 상기 복수의 게이트 전극들 각각과 상기 채널층 사이에 정보 저장층이 개재되며, 상기 바디 전극 라인과 상기 제1 전극 라인 또는 상기 제2 전극 라인 중의 어느 하나는 도전체에 의하여 전기적으로 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 소자는, 기판에 평행한 일 방향으로 연장되고 기판에 수직으로 순차적으로 적층된 제1 전극 라인, 바디 전극 라인 및 제2 전극 라인으로 각각 구성되는 제1 및 제2 액티브 라인 패턴들이 제공된다. 그리고, 상기 제1 및 제2 액티브 라인 패턴들 사이에는 복수의 게이트 전극들이 배치된다. 그리고, 상기 복수의 게이트 전극들 각각과 상기 바디 전극 라인 사이에 상기 바디 전극 라인에 접촉하며 개재되고, 상기 제1 및 제2 전극 라인과 적어도 일부 영역이 오버랩되고 접촉하며 형성되는 채널층이 구비된다. 그리고, 상기 복수의 게이트 전극들 각각과 상기 채널층 사이에 정보 저장층이 개재되며, 상기 바디 전극 라인과 상기 제1 전극 라인 또는 상기 제2 전극 라인 중의 어느 하나는 도전체에 의하여 전기적으로 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 소자는, 기판에 평행한 일 방향으로 연장되고 기판에 수직으로 순차적으로 적층된 제1 전극 라인, 바디 전극 라인 및 제2 전극 라인으로 각각 구성되며 기판 상에 배열된 복수의 액티브 라인 패턴들이 제공된다. 그리고, 상기 복수의 액티브 라인 패턴들 사이에는 복수의 게이트 전극들이 배치된다. 그리고, 상기 상기 복수의 게이트 전극들 각각과 상기 바디 전극 라인 사이에 상기 바디 전극 라인에 접촉하며 개재되고, 상기 제1 및 제2 전극 라인과 적어도 일부 영역이 오버랩되고 접촉하며 형성되는 채널층이 구비된다. 그리고, 상기 복수의 게이트 전극들 각각과 상기 채널층 사이에 정보 저장층이 개재되며, 상기 바디 전극 라인과 상기 제1 전극 라인 또는 상기 제2 전극 라인 중의 어느 하나는 도전체에 의하여 전기적으로 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 소자는, 절연층을 사이에 두고 기판에 수직으로 적층된 복수의 3차원 칼럼 구조체들이 제공된다. 그리고, 상기 각각의 3차원 칼럼 구조체는, 상기 기판에 평행한 일 방향으로 연장되고 기판에 수직으로 순차적으로 적층된 제1 전극 라인, 바디 전극 라인 및 제2 전극 라인으로 구성되는 액티브 라인 패턴이 제공된다. 그리고, 상기 액티브 라인 패턴의 적어도 일 측벽 상에 복수의 게이트 전극들이 배치된다. 그리고, 상기 복수의 게이트 전극들 각각과 상기 바디 전극 라인 사이에 상기 바디 전극 라인에 접촉하며 개재되고, 상기 제1 및 제2 전극 라인과 적어도 일부 영역이 오버랩되고 접촉하며 형성되는 채널층이 구비된다. 그리고, 상기 복수의 게이트 전극들 각각과 상기 채널층 사이에 정보 저장층이 개재되며, 상기 바디 전극 라인과 상기 제1 전극 라인 또는 상기 제2 전극 라인 중의 어느 하나는 도전체에 의하여 전기적으로 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 소자는, 절연층을 사이에 두고 기판에 수직으로 적층된 복수의 3차원 칼럼 구조체들이 제공된다. 그리고, 상기 각각의 3차원 칼럼 구조체는, 상기 기판에 평행한 일 방향으로 연장되고 상기 기판에 수직으로 순차적으로 적층된 제1 전극 라인, 바디 전극 라인 및 제2 전극 라인으로 각각 구성되는 제1 및 제2 액티브 라인 패턴들이 제공된다. 그리고, 상기 제1 및 제2 액티브 라인 패턴들 사이에는 복수의 게이트 전극들이 배치된다. 그리고, 상기 복수의 게이트 전극들 각각과 상기 바디 전극 라인 사이에 상기 바디 전극 라인에 접촉하며 개재되고, 상기 제1 및 제2 전극 라인과 적어도 일부 영역이 오버랩되고 접촉하며 형성되는 채널층이 구비된다. 그리고, 상기 복수의 게이트 전극들 각각과 상기 채널층 사이에 정보 저장층이 개재되며, 상기 바디 전극 라인과 상기 제1 전극 라인 또는 상기 제2 전극 라인 중의 어느 하나는 도전체에 의하여 전기적으로 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 소자는, 절연층을 사이에 두고 기판에 수직으로 적층된 복수의 3차원 비휘발성 메모리 어레이들이 제공된다. 그리고, 상기 각각의 3차원 비휘발성 메모리 어레이는, 상기 기판에 평행한 일 방향으로 연장되고 상기 기판에 수직으로 순차적으로 적층된 제1 전극 라인, 바디 전극 라인 및 제2 전극 라인으로 각각 구성되며 기판 상에 배열된 복수의 액티브 라인 패턴들이 제공된다. 그리고, 상기 복수의 액티브 라인 패턴들 사이에는 복수의 게이트 전극들이 배치된다. 그리고, 상기 복수의 게이트 전극들 각각과 상기 바디 전극 라인 사이에 상기 바디 전극 라인에 접촉하며 개재되고, 상기 제1 및 제2 전극 라인과 적어도 일부 영역이 오버랩되고 접촉하며 형성되는 채널층이 구비된다. 그리고, 상기 복수의 게이트 전극들 각각과 상기 채널층 사이에 정보 저장층이 개재되며, 상기 바디 전극 라인과 상기 제1 전극 라인 또는 상기 제2 전극 라인 중의 어느 하나는 도전체에 의하여 전기적으로 연결된다.
상기 본 발명에 따른 실시예들에 있어서, 상기 바디 전극 라인과 상기 제1 전극 라인 및/또는 제2 전극 라인의 사이의 적어도 일부 영역에 절연층이 개재될 수 있다.
상기 본 발명에 따른 실시예들에 있어서, 상기 도전체는 상기 바디 전극 라인과 상기 제1 전극 라인 또는 제2 전극 라인 중의 어느 하나와의 사이의 적어도 일부 영역에 개재될 수 있다.
상기 본 발명에 따른 실시예들에 있어서, 상기 액티브 라인 패턴을 가로지르는 방향으로 연장되고, 해당하는 상기 게이트 전극들과 접속하는 복수의 워드 라인들을 더 구비할 수 있다.
상기 본 발명에 따른 실시예들 중의 어느 하나의 프로그램 동작 방법에 있어서, 상기 바디 전극 또는 상기 바디 전극 라인에 바디 바이어스 전압을 인가하는 단계를 포함할 수 있다.
상기 또 다른 실시예에 따른 비휘발성 메모리 소자의 프로그램 동작 방법에 있어서, 하나의 상기 액티브 라인 패턴을 선택하는 단계 및 상기 복수의 워드 라인들 중에서 하나의 상기 워드 라인을 선택하는 단계를 포함하고, 상기 선택된 액티브 라인 패턴을 구성하는 바디 전극 라인에는 바디 바이어스 전압을 인가하고, 상기 선택된 워드 라인에는 게이트 전압을 인가하여 파울러 노드하임 터널링(FN Tunneling) 방식에 의하여 상기 정보 저장층을 프로그램할 수 있다.
상기 또 다른 실시예에 따른 비휘발성 메모리 소자의 프로그램 동작 방법에 있어서, 하나의 상기 액티브 라인 패턴을 선택하는 단계 및 상기 복수의 워드 라인들 중에서 하나의 상기 워드 라인을 선택하는 단계를 포함하고, 상기 선택된 액티브 라인 패턴을 구성하는 제1 및 제2 전극 라인 중의 어느 하나에 제1 전압을 인가하고, 상기 선택된 워드 라인에는 게이트 전압을 인가하여 핫 캐리어 주입(Hot Carrier Injection) 방식에 의하여 상기 정보 저장층을 프로그램할 수 있다.
상기 실시예들에 따른 비휘발성 메모리 소자의 일 제조 방법에 있어서, 기판 상에 제1 도전층, 제2 도전층, 제3 도전층 및 제2 절연층을 순차적으로 반복하여 적층하는 단계, 상기 제1 도전층/제2 도전층/제3 도전층 및 제2 절연층을 관통하는 복수의 트렌치(trench)들을 형성하는 단계, 상기 복수의 트렌치들 각각의 내부에 노출된 각각의 상기 제1 도전층/제2 도전층/제3 도전층의 측벽에 서로 절연 분리되는 채널 반도체층들을 형성하는 단계, 상기 채널 반도체층 상에 정보 저장층을 형성하는 단계, 상기 정보 저장층 상에 게이트 전극을 형성하는 단계, 및 상기 제2 도전층과 상기 제1 도전층 또는 상기 제3 도전층 중의 어느 하나를 도전체로 연결하는 단계를 포함할 수 있다.
상기 실시예들에 따른 비휘발성 메모리 소자의 다른 제조 방법에 있어서, 기판 상에 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 제1 도전층, 제2 도전층, 제3 도전층 및 제2 절연층을 순차적으로 반복하여 적층하는 단계, 상기 제1 절연층, 제1 도전층, 제2 도전층, 제3 도전층 및 제2 절연층을 관통하는 복수의 트렌치들을 형성하는 단계, 상기 복수의 트렌치들 각각에 채널 반도체층을 형성하는 단계, 상기 채널 반도체층을 단결정화시키는 단계, 상기 복수의 트렌치들 각각의 내부에 노출된 각각의 상기 제1 도전층/제2 도전층/제3 도전층의 측벽에 서로 절연 분리되도록 채널 반도체층들을 형성하는 단계, 상기 채널 반도체층 들 상에 정보 저장층을 형성하는 단계, 상기 정보 저장층 상에 게이트 전극을 형성하는 단계, 및 상기 제2 도전층과 상기 제1 도전층 또는 상기 제3 도전층 중의 어느 하나를 도전체로 연결하는 단계를 포함할 수 있다.
상기 제조 방법들에 있어서, 상기 제1 도전층과 상기 제2 도전층, 및/또는 상기 제3 도전층과 상기 제2 도전층 사이에 절연층을 형성하는 단계를 더 포함할 수도 있다.
상기 제조 방법들에 있어서, 상기 제1 도전층과 상기 제2 도전층 사이 또는 상기 제3 도전층과 상기 제2 도전층의 사이 중의 어느 하나에 제4 도전층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 노어형 비휘발성 메모리 소자를 3차원으로 적층하여 집적도를 증대시킬 수 있다. 또한 상기 노어형 소자를 채널 FN 터널링 방식으로 프로그램함으로써, 고속/저전력 특성 및 우수한 셀 사이즈 축소성을 갖는 노어형 비휘발성 메모리 소자가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 트랜지스터 소자의 기본 구조를 보여주는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 트랜지스터 소자의 정보 저장층의 세부 구조를 보여주기 위한 사시도이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 트랜지스터 소자의 변형된 실시예들을 설명하기 위한 사시도들이다.
도 9a 내지 도 13은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 트랜지스터 소자의 도전체의 실시예들을 보여주기 위한 사시도들이다.
도 13, 도 16, 도 19 및 도 21은 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 소자의 단층 어레이 구조들을 보여주기 위한 사시도들이다.
도 14, 도 15, 도 17, 도 18, 도 20a, 도 20b 및 도 22는 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 소자의 단층 어레이들의 등가 회로도들이다.
도 23a, 도 23b, 도 25a, 도 25b, 도 25c, 도 25d, 도 26, 도 27 및 도 28은 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 소자의 적층 어레이 구조들을 보여주기 위한 사시도들이다.
도 24는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 적층 어레이 소자의 등가 회로도이다.
도 29 내지 도 34는 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 소자의 전극 라인 구조체의 구체적인 실시예들 보여주기 위한 사시도들이다.
도 35, 도 37, 도 39, 도 40, 도 42 및 도 44는 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 적층 어레이 소자의 구체적인 실시예들 및 워드 라인 연결 구조를 보여주기 위한 개략도들이다.
도 36, 도 38, 도 41, 도 43 및 도 45는 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 적층 어레이 소자의 구체적인 실시예들 및 워드 라인 연결 구조의 회로도들이다.
도 46은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 트랜지스터 소자의 동작 방법을 설명하기 위한 개략도이다.
도 47 내지 도 56은 본 발명에 따른 실시예들의 제조에 적용될 수 있는 기본 구조의 제조 방법을 설명하기 위한 사시도 및 단면도들이다.
도 57 및 도 58은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 일 전극 라인 구조체(193)의 제조 방법을 설명하기 위한 단면도들이다.
도 59 및 도 60은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 일 적층 3차원 칼럼 패턴(620)을 형성하는 제조 방법을 설명하기 위한 사시도들이다.
도 61 내지 도 63은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 적층 3차원 칼럼 패턴(620)에 일 전극 라인 구조체(195)를 적용한 구조의 제조 방법을 설명하기 위한 사시도들이다.
도 64는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 적층 3차원 어레이(630)의 제조 방법을 설명하기 위한 사시도이다.
도 65 내지 도 71은 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 소자들의 채널층(13)을 단결정화시키는 제조 방법을 설명하기 위한 단면도들이다.
도 71은 본 발명의 실시예들에 따른 단결정화된 채널층을 갖는 3차원 비휘발성 메모리 소자들의 일 동작 방법을 설명하기 위한 개략도이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 설명함으로써 본 발명의 목적과 이점들이 쉽게 이해될 것이다. 그러나 본 발명은 여기서 예시되는 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 예시되는 실시예들은 본 발명의 개시를 완전하도록 하며, 통상의 지식을 가진 자에게 본 발명의 사상과 범주를 충분히 알려주기 위해 제공되는 것이다.
이하 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기나 길이 또는 두께가 과장될 수도 있다. 또한, 어떤 층(또는 막)이 다른 층 또는 기판 상에 형성되는 경우에, 특별한 언급이 없으면, 상기 층과 다른 층 또는 기판 사이에는 또 다른 제3의 층(막)이 개재될 수도 있고, 또는 직접 접촉될 수도 있다는 것을 의미한다. 또한, 특별한 언급이 없으면, 적층되는 구성 요소들의 사이에는 제3의 층(막)이 개재될 수도 있고, 또는 직접 접촉될 수도 있다. 그리고, 제1, 제2 등으로 지시되는 요소들은 단지 이들 요소들을 구분하기 위하여 사용된 용어이다. 따라서, 이들은 적층 순서를 지시하는 것은 아니므로 예컨대 적층된 제1 전극(21) 및 제2 전극(22)은 서로 순서가 뒤바뀔 수도 있다.
또한 본 발명에 따른 소자들은 메모리 트랜지스터의 채널 타입에 무관하며, N채널 또는 P채널 트랜지스터에 모두 적용될 수 있다. 따라서, 이하 설명에서 N채널 메모리 트랜지스터 또는 P채널 메모리 트랜지스터를 갖는 소자 또는 회로도를 혼용하며 설명될 수 있다.
본 발명의 소자들은 기판 상의 3차원 공간에 형성되는 3차원 구조를 가지므로, 도면에 표시된 xyz 좌표를 기준으로 하여 설명될 것이다.
제1 실시예(메모리 트랜지스터)
도 1은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자를 보여주는 사시도이다. 본 실시예는 3차원 비휘발성 메모리 트랜지스터 소자를 제공한다.
도 1을 참조하면, 메모리 트랜지스터 소자는 기판(xy평면)에 수직인 방향(z축)으로 순차적으로 배치되는 제1 전극(21)/바디 전극(25)/제2 전극(22), 바디 전극(25)의 측면에 배치되는 게이트 전극(11), 바디 전극(25)과 게이트 전극(11) 사이에 상기 바디 전극(25)과 접촉하며 개재되고 적어도 일부 영역이 제1 및 제2 전극(22)과 오버랩되며 접촉하는 채널층(13), 채널층(13)과 게이트 전극(11) 사이에 개재되는 정보 저장층(12), 및 상기 바디 전극(25)과 제2 전극(22)을 전기적으로 연결하는 도전체(40)를 포함하는 3차원 비휘발성 메모리 트랜지스터 소자(MT)가 제공된다.
여기서 제1 전극(21) 및 제2 전극(22)은 소오스/드레인 영역을 포함한다. 채널층(13)은 반도체 특성을 제공하는 물질로 형성된다. 제1 전극(21)/바디 전극(25)/제2 전극(22)들은 실리콘을 포함하는 반도체 물질로 형성될 수도 있고 금속성 물질 또는 금속 실리사이드 등의 비반도체(non-semiconductor) 도전 물질로 형성될 수도 있으며, 단일 물질 또는 이들 물질들 중의 적어도 일부가 포함된 복합적인 구조체로 형성될 수도 있다. 또한 채널층(13)은 다결정 또는 단결정 또는 비정질(amorphous) 반도체 물질로 형성될 수 있다.
여기서, 제1 전극(21) 및 제2 전극(22)이 비반도체로 형성될 경우에는, 이들은 채널층(13)과 다이오드 접합을 형성하는 것이 바람직하다. 또한 바디 전극(25)과 채널층(13)은 오믹 접촉 또는 다이오드 접합을 형성할 수 있다. 다이오드 접합일 경우에는, 바디 전극(25)을 통하여 채널층(13)에 바이어스 전압을 인가할 경우에 전하가 바디 전극(25)에서 채널층(13)으로 전달되는 방향을 순방향으로 하는 다이오드가 형성될 수 있다.
상기 전기적인 연결을 위하여 도전체(40)는 바디 전극(25) 및 제2 전극(22)과 오믹 접촉을 형성하는 것이 바람직하다.
그리고, 상기 제1 및 제2 전극(21, 22)의 적층 순서가 뒤바뀌거나, 또는 제1 전극(21) 또는 제2 전극(22) 중의 어느 하나와 바디 전극(25)이 전기적으로 연결되어도 본 발명의 기술적 사상은 변하지 않음은 자명하다. 이하 실시예들에 있어서는 설명을 간단하게 하기 위하여 제2 전극(22)과 바디 전극(25)의 전기적 연결을 예시한다.
여기서, 바디 전극(22)과 제2 전극(25)은 도전체(40)에 의하여 연결되어 하나의 공통 전극(27)을 형성한다. 공통 전극(27)은 본 발명에 따른 노어형(NOR-type) 3차원 메모리 어레이의 비트 라인(도시안됨)에 연결될 수 있다. 즉, 종래 기술과 달리, 어레이의 바디 전극 라인 및 비트 라인을 통합하여 하나의 바디/비트 라인으로 구성함으로써, 메모리 어레이의 연결 라인 수를 줄일 수 있는 것이 본 발명의 하나의 장점이다. 또한, 공통 전극(27)에 포함된 바디 전극(25)에 선택적으로 바이어스 전압을 인가함으로써, 바디 전극(25)에 접촉된 채널층(13)을 통하여 채널 FN 터널링 프로그램 동작을 수행할 수 있는 것이 본 발명의 또 다른 장점이다. 또는, 공통 전극들(27)은 메모리 어레이의 공통 소오스 라인에 연결될 수도 있다. 동작 방법은 이후에 상세히 설명될 것이다.
채널층(13)은 P채널 트랜지스터인 경우에는 N형 반도체일 수 있고, N채널 트랜지스터인 경우에는 P형 반도체일 수 있다.
도 2는 정보 저장층(12)의 세부 구조를 보여주는 사시도이다.
도 2를 참조하면, 정보 저장층(12)은 전하의 주입 또는 제거 현상이 일어나는 터널링(tunneling) 유전막(12a), 주입된 전하가 저장되는 저장막(12b) 및 주입된 전하의 유출을 방지하는 방지 유전막(12c)의 구조를 가질 수 있다. 터널링 유전막(12a) 및 방지 유전막(12c)은 예컨대 산화막으로 형성될 수 있다. 저장막(12b)은 전하 트랩(charge trap), 플로팅 게이트, 나노 구조 또는 나노 도트(nano dot) 등 전하를 저장할 수 있는 어떠한 물질 및 구조일 수 있다. 전하 트랩은 적어도 하나의 질화막을 포함할 수 있다. 또한 유전막(12a, 12c) 및/또는 저장막(12b)은 단일층으로 형성될 수도 있고, 서로 다른 물질들을 이용하여 다층으로 형성될 수도 있다. 예를 들면, 단순하게는, 산화막/질화막/산화막의 구조일 수 있다.
이하 도 3 내지 도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 트랜지스터(MT) 소자의 변형된 실시예들을 설명하기 위한 사시도들이다.
도 3을 참조하면, 제1 전극(21)과 바디 전극(25), 및 제2 전극(22)과 바디 전극(25)은 직접 접촉하며 적층될 수 있다. 이 경우 상기 접촉은 다이오드 접합일 수 있다.
도 4를 참조하면, 제1 전극(21)과 바디 전극(25)의 사이에 절연층(35)이 개재될 수 있다. 여기서, 제1 전극(21)과 바디 전극(25)은 절연층(35)에 의하여 서로 절연되므로 다이오드 접합을 하지 않는 금속 또는 금속 실리사이드 등의 도전 물질을 이용할 수 있다. 상기 절연층(35)은 전극간의 누설 전류를 방지할 수 있으며, 층간의 불순물 확산을 방지할 수 있고, 제조 공정 시에 식각 중지를 판단하는 지표로도 이용될 수 있다.
도 5를 참조하면, 제1 전극(21)과 바디 전극(25), 및 제2 전극(22)과 바디 전극(25)의 사이에 절연층들(35, 36)이 개재될 수 있다. 이들의 효과는 도 4의 설명과 동일하다.
도 6을 참조하면, 제1 전극(21) 및/또는 제2 전극(22)이 불순물 도핑된 반도체로 형성될 경우에, 상기 제1 전극(21) 및/또는 제2 전극(22)의 불순물이 채널층(13)으로 확산(241)되어 정보 저장층(12)의 표면에까지 도달된 소오스/드레인 영역(131)을 형성할 수 있다.
도 7을 참조하면, 제1 전극(21) 및/또는 제2 전극(22)이 불순물 도핑된 반도체로 형성될 경우에, 상기 제1 전극(21) 및/또는 제2 전극(22)의 불순물이 정보 저장층(12)의 표면에 닿지 않도록 채널층(13)층의 일부 영역(131')으로 확산될 수 있다.
도 8을 참조하면, 제1 전극(21) 및/또는 제2 전극(22)이 반도체로 형성될 경우에, 불순물 도핑된 반도체로 형성된 채널층(13)의 불순물이 제1 전극(21) 및/또는 제2 전극(22)으로 확산(242)될 수도 있다. 이 경우의 확산(242)은 채널층(13)의 불순물 농도가 제1 전극(21) 및/또는 제2 전극(22)의 불순물 농도에 비하여 높을 경우에 발생될 수 있다.
여기서, 상기 확산 현상들은 제조 공정 과정의 열에 의하여 발생될 수도 있고, 고의적으로 열을 가하여 확산시킬 수도 있다.
이하 도 9a 내지 도 12는 바디 전극(25)과 제2 전극(22)을 연결하는 도전체(40)의 실시예들을 보여주는 사시도들이다.
도 9a 내지 9d를 참조하면, 제2 전극(22)과 바디 전극(25) 사이의 적어도 일부 영역에 도전체(40a)가 개재되고, 바디 전극(25)과 제1 전극(21)은 직접 접촉하거나 또는 절연층(35)을 사이에 두고 적층될 수 있다. 또한, 바디 전극(25)과 제2 전극(22) 사이의 영역 중에서 상기 도전체(40a)가 개재되지 않은 영역에 절연층(36)이 개재될 수도 있다. 여기서, 도전체(40a)는 바디 전극(25) 및 제2 전극(22)과 오믹 접촉을 형성할 수 있다.
여기서, 상기 도전체(40a)는 바디 전극(25)과 오믹 접촉을 하는 제3 도전체(도시안됨) 및 제2 전극(22)과 오믹 접촉을 하는 제4 도전체(도시안됨)를 포함하는 다층 구조를 가질 수도 있다.
도 10a 및 도 10b를 참조하면, 도전체(40)는 제2 전극(22)과 바디 전극(25)을 연결하는 적어도 하나의 플러그 전극(plug electrode)(40b)을 포함하고, 제1 전극(21) 및/또는 제2 전극(22)과 바디 전극(25)은 직접 접촉하거나 또는 절연층(35, 36)을 사이에 두고 적층될 수 있다. 여기서, 플러그 전극(40b)은 제2 전극(22) 및 바디 전극(25)과 오믹 접촉되는 것이 바람직하다.
도 10c 및 도 10d를 참조하면, 도전체(40)는 제2 전극(22)과 연결되는 제1 플러그 전극(40b1), 바디 전극(25)과 연결되는 제2 플러그 전극(40b2)을 포함할 수 있고, 제1 및 제2 플러그 전극들(40b1, 40b2)은 제5 도전체(43)에 의하여 서로 연결될 수 있다. 여기서, 제1 플러그 전극(40b1)은 제2 전극(22)과 오믹 접촉될 수 있고, 제2 플러그 전극(40b2)은 바디 전극(25)과 오믹 접촉되는 것이 바람직하다. 또한, 제1 및 제2 플러그 전극들(40b1, 40b2)은 동일한 홀 깊이를 가질 수도 있고(도 10d), 서로 다른 깊이를 가질 수도 있다(도 10c).
도 11을 참조하면, 도전체(40)는 제2 전극(22) 및 바디 전극(25)의 적어도 일부 영역의 측벽에 형성된 도전체 구조체(40c)일 수 있다. 여기서, 제1 전극(21) 및/또는 제2 전극(22)과 바디 전극(25)은 직접 접촉하거나 또는 절연층(35)을 사이에 두고 적층될 수 있다.
도 12를 참조하면, 도전체(40)는 제2 전극(22) 및 바디 전극(25)의 표면을 자기 정렬(self-aligned) 실리사이드(silicide)화하여 형성된 금속 실리사이드(40d)일 수 있다. 이 경우 실리사이드화 시에 제1 전극(21)을 절연시키기 위하여, 제1 전극(21)과 바디 전극(25) 사이에 절연층(35)이 개재되는 소자 구조가 바람직할 수 있다. 실리사이드는 제1 전극(21)에도 동시에 형성될 수 있다.
또는 제2 전극(22) 및 바디 전극(25)의 표면에 홈을 형성하고 이 홈에 도전체(40d)를 매립할 수도 있다.
이상 설명된 도전체들(40)의 오믹 접촉을 용이하게 하기 위하여 바디 전극(25) 및/또는 제2 전극(22)의 표면 불순물 농도를 증대시킬 수도 있다.
이하에서는 본 발명에 따른 일 실시예인 메모리 트랜지스터 소자를 이용하여 구성한 3차원 어레이들에 대하여 설명한다.
지금까지 제공된 3차원 비휘발성 메모리 트랜지스터 소자들은 기판 상에서 기판과 평행한 일 방향, 예컨대 칼럼(column) 방향으로 확장하여 3차원 칼럼 패턴들을 형성할 수 있다. 또한, 상기 칼럼들을 배열하거나 적층하여 3차원 어레이를 구성할 수 있다.
이하에서 메모리 트랜지스터(MT)의 제1/제2/바디 전극들(21, 22, 25)을 연장하여 형성되는 액티브 라인 패턴들의 참조번호는 1자리에 0을 붙여서 구분한다. 예를 들면, 제1/제2/바디 전극 라인 패턴들은 각각 210, 220, 250의 참조번호로 표시되었다.
제2 실시예 (메모리 어레이-1)
도 13은 본 발명의 다른 실시예에 따른 비휘발성 메모리 어레이 소자를 보여주는 사시도이다. 도 14 및 도 15는 도 13의 등가 회로도들이다.
도 13을 참조하면, 기판(도시 안됨)에 평행한 일 방향(y축), 즉 칼럼 방향으로 연장되고 기판에 수직으로 적층된 제1 전극 라인(210)/바디 전극 라인(250)/제2 전극 라인(220) 패턴들로 구성되는 액티브 라인 패턴(ALP. Active Lines Pattern), 이 액티브 라인 패턴(ALP)의 일 측벽 상에 배치되는 복수의 게이트 전극들(11), 각각의 액티브 라인 패턴(ALP)에 속한 바디 전극 라인(250)과 게이트 전극(11) 사이에 상기 바디 전극 라인(250)과 접촉하며 개재되며 제1 전극 라인(210) 및 제2 전극 라인(220)과 적어도 일부 영역이 오버랩되고 접촉하며 형성되는 채널층(13), 각 게이트 전극(11)과 바디 전극 라인(250) 사이에 개재되는 정보 저장층(12), 및 바디 전극 라인(250)과 제2 전극 라인(220)을 전기적으로 연결하는 도전체(40)를 포함하는 3차원 비휘발성 메모리 어레이 소자가 제공된다.
상기 제1 전극 라인(210)/바디 전극 라인(250)/제2 전극 라인(220) 패턴들은 전술한 메모리 트랜지스터(MT)의 제1 전극(21)/바디 전극(25)/제2 전극(22)들을 칼럼 방향으로 연장하여 형성할 수 있다.
또한, 상기 어레이는 하나의 3차원 칼럼 패턴(500)을 형성하며, 전술한 본 발명에 따른 3차원 메모리 트랜지스터(MT)들을 1차원적으로 배열하여 형성한 단층 어레이로 볼 수 있다.
여기서, 각 게이트 전극(11)과 액티브 라인 패턴(ALP)이 교차하는 지점에는 하나의 메모리 트랜지스터(MT)가 형성된다.
도 14 및 도 15를 참조하면, 상기 도전체(40)는 바디 전극 라인(250) 및 제2 전극 라인(220)을 전기적으로 연결하여 하나의 공통 전극(27)(도 14) 또는 공통 전극 라인(270)(도 15)을 형성할 수 있다. 도전체(40)는 바디 전극 라인(250) 및 제2 전극 라인(220)의 임의의 일부 영역에서 형성될 수도 있고(도 14), 각 메모리 트랜지스터(MT)의 제2 전극(22)과 바다 전극(25)이 연결되어 하나의 공통 전극 라인(270)에 접속될 수도 있다(도 15).
도 14 및 도 15는 회로적으로 동등한 회로들이므로, 이하 예시되는 소자들은 상기 두 가지 표시 방법 중 어느 하나의 회로로만 표시될 수 있다.
상기 게이트 전극들(11)은 소정의 이격 간격을 두고 배치될 수 있다.
제3 실시예 (메모리 어레이-2)
도 16은 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 어레이 소자를 보여주는 사시도이다. 도 17 및 도 18은 도 16의 등가 회로도들이다.
도 16을 참조하면, 여기서는 도 13에서 설명된 액티브 라인 패턴(ALP)의 양쪽 측벽에 복수의 게이트 전극들(11)이 배치된다. 나머지 구조는 도 13과 동일하다. 이렇게 하여 액티브 라인 패턴(ALP)의 양 측벽에 게이트 전극들(11)이 형성되는 또 다른 3차원 비휘발성 메모리 어레이 소자가 제공될 수 있다. 이 소자는 또 다른 3차원 칼럼 패턴(510)을 제공한다.
도 17 및 도 18을 참조하면, 도전체(40)는 바디 전극 라인(250) 및 제2 전극 라인(220)의 임의의 일부 영역에서 형성될 수도 있고(도 17), 각 메모리 트랜지스터(MT)의 제2 전극(22)과 바다 전극(25)이 연결되어 하나의 공통 전극 라인(270)에 접속될 수도 있다(도 18). 그리고, 도 17 및 도 18은 회로적으로 동등한 회로들이다.
여기서, 이 소자는 액티브 라인 패턴(ALP)의 양쪽 측벽에 게이트 전극들(11)이 형성되므로 각 액티브 라인 패턴(ALP)의 양 측벽에 하나씩의 메모리 트랜지스터(MT)가 형성된다. 이 때, 액티브 라인 패턴(ALP)은 상기 양 측벽에 형성된 두 메모리 트랜지스터들(MT)에 공유되는 것이 특징이다.
제4 실시예 (메모리 어레이-3)
도 19는 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 어레이 소자를 보여주는 사시도이다. 도 20a 및 20b는 도 19의 소자의 등가 회로도들이다.
도 19를 참조하면, 기판(도시 안됨)에 평행한 일 방향, 즉 칼럼 방향으로 연장되고 수직으로 적층된 제1 전극 라인(210)/바디 전극 라인(250)/제2 전극 라인(220) 패턴들로 구성되는 제1 및 제2 액티브 라인 패턴들(ALP1, ALP2), 상기 제1 및 제2 액티브 라인 패턴들(ALP1, ALP2) 사이에 배치되는 복수의 게이트 전극(11)들, 각각의 액티브 라인 패턴(ALP1, ALP2)에 속한 바디 전극 라인(250)과 게이트 전극(11) 사이에 상기 바디 전극 라인(250)과 접촉하며 개재되며 제1 전극 라인(210) 및 제2 전극 라인(220)과 적어도 일부 영역이 오버랩되고 접촉하며 형성되는 채널층(13), 각 게이트 전극(11)과 바디 전극 라인(250) 사이에 개재되는 정보 저장층(12), 및 각 액티브 라인 패턴(ALP1, ALP2)에 속한 바디 전극 라인(250)과 제2 전극 라인(220)을 전기적으로 연결하는 도전체(40)를 포함하는 3차원 비휘발성 메모리 어레이 소자가 제공된다.
상기 어레이는 게이트 전극(11)을 공유하며 단층으로 배열된 또 다른 3차원 칼럼 패턴(520)이다.
도 19, 도 20a 및 20b를 함께 참조하면, 하나의 게이트 전극(11)은 앞뒤에 배치된 제1 및 제2 액티브 라인 패턴들(ALP1, ALP2)을 공유하고, 제1 및 제2 액티브 라인 패턴들(ALP1, ALP2)은 서로 분리된다. 즉, 각 게이트 전극(11)을 공유하는 한 쌍의 메모리 트랜지스터들(MT)이 각각의 제1 전극 라인(210)/바디 전극 라인(250)/제2 전극 라인(220)에 복수개 연결될 수 있다(도 20a). 또는, 등가적으로, 제1 전극 라인(210) 및 공통 전극 라인(270)에 복수개 연결될 수도 있다(도 20b).
제5 실시예 (메모리 어레이-4)
도 21은 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 어레이 소자를 보여주는 사시도이다. 도 22는 도 21의 소자의 등가 회로도이다.
도 21 및 도 22를 참조하면, 기판(도시 안됨)에 평행한 일 방향, 즉 칼럼 방향으로 연장되고 수직으로 적층된 제1 전극 라인(210)/바디 전극 라인(250)/제2 전극 라인(220) 패턴들로 구성되며 기판 상에 배열된 복수의 액티브 라인 패턴들(ALP), 상기 복수의 액티브 라인 패턴들(ALP) 사이에 배치되는 복수의 게이트 전극(11)들, 각각의 액티브 라인 패턴(ALP)에 속한 바디 전극 라인(250)과 게이트 전극(11) 사이에 상기 바디 전극 라인(250)과 접촉하며 개재되며 제1 전극 라인(210) 및 제2 전극 라인(220)과 적어도 일부 영역이 오버랩되고 접촉하며 형성되는 채널층(13), 각 게이트 전극(11)과 바디 전극 라인(250) 사이에 개재되는 정보 저장층(12), 및 각 액티브 라인 패턴(ALP)에 속한 바디 전극 라인(250)과 제2 전극 라인(220)을 전기적으로 연결하는 도전체(40)를 포함하는 3차원 비휘발성 메모리 어레이 소자가 제공된다
이 어레이는 액티브 라인 패턴(ALP)과 게이트 전극(11) 칼럼이 교대로 배열되고 단층으로 구성된 3차원 메모리 어레이(530)를 형성한다. 따라서 각 액티브 라인 패턴(ALP)은 앞뒤에 배치된 한 쌍의 게이트 전극들(11)을 공유하고, 각 게이트 전극(11)은 앞뒤에 배치된 한 쌍의 액티브 라인 패턴(ALP)을 공유하는 구조를 갖는다.
회로도인 도 22를 참조하면 이러한 어레이 구성을 보다 분명하게 알 수 있다. 즉, 액티브 라인 패턴(ALP)을 공유하는 메모리 트랜지스터들(MT)은 동시에, 인접한 메모리 트랜지스터(MT)와 게이트 전극(11)을 공유한다. 바디 전극 라인(250) 및 제2 전극 라인(220)이 분리된 구조에 대해서도 동일한 설명이 적용되므로 여기서는 도면이 생략되었다.
다음은 도 23a 내지 도 28을 참조하며, 본 발명에 따른 3차원 비휘발성 메모리 어레이 소자의 적층 구조에 대하여 설명한다.
제6 실시예 (메모리 어레이-5)
도 23a 및 도 23b는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 어레이 소자를 보여주는 사시도들이다. 도 24는 도 23a 또는 23b의 등가 회로도이다.
도 23a 및 도 24를 참조하면, 도 13에서 제공된 단층 3차원 칼럼 패턴(500)을 절연층(300)을 사이에 두고 반복적으로 적층하여 일 적층 3차원 칼럼 패턴(600)을 형성할 수 있다.
이때, 각 층의 상하 게이트 전극들(11)은 하나의 게이트 전극 기둥(11)으로 서로 연결될 수 있다. 이하에서는 설명을 간단하게 하기 위하여 이렇게 연결된 게이트 전극 기둥(11)을 개별 게이트 전극(11)과 동일한 참조번호(11)로 설명한다.
여기서 게이트 전극(11)은 수직으로 적층된 메모리 트랜지스터들의 게이트 전극(11)을 형성함과 동시에 수직으로 형성된 수직 워드 라인(11) 기능을 할 수 있다.
전술한 예시들과 같이, 각각의 게이트 전극(11)과 액티브 라인 패턴(ALP)이 교차하는 지점에는 하나의 메모리 트랜지스터가 형성된다. 따라서 이 실시예는 2층의 메모리 트랜지스터들을 갖는 3차원 어레이가 된다.
특히, 각 층의 칼럼 패턴(500)에 속한 채널층들(13a, 13b) 및 액티브 라인 패턴들(ALP)은 절연층(300)에 의하여 서로 절연 분리 되는 것이 특징이다. 이러한 절연 구조는 FN 터널링 프로그램 동작이 가능하게 해준다. 여기에 바디 전극 라인(250)에 접촉하는 채널층(13)을 통하여 채널 FN 터널링 프로그램 동작이 가능해진다.
도 23b를 참조하면, 채널층(13)은 각 층의 칼럼 패턴(500)에 속하는 전극 라인들(210, 250, 220)의 측면을 따라 하나의 몸체로 형성될 수도 있다. 물론, 이 경우에도 각 층의 채널층들(13)은 서로 절연 분리된다.
도 25a 내지 도 25d는 정보 저장층(12)의 저장막(12b)의 변형된 실시예들을 보여주는 사시도들이다. 여기서, 채널층(13)은 도 23b에 도시된 채널층(13) 형상을 적용한다.
도 25a를 참조하면, 저장막(12b1)은 각 메모리 트랜지스터에 분리되어 형성될 수 있다. 즉, 각 게이트 전극(11)과 바디 전극 라인(250)이 교차하는 지점에 각각 분리되어 형성될 수 있다.
도 25b를 참조하면, 저장막(12b2)은 각 게이트 전극(11)에 분리되어 형성될 수 있다. 이 경우는 전하 트랩과 같이 저장된 전하가 비유동적일 경우에 가능하다.
도 25c를 참조하면, 저장막(12b3)은 적층되는 절연층들(300) 및 액티브 라인 패턴들(210, 250, 220)의 측벽 전체에 형성될 수도 있다. 이 경우는 전하 트랩과 같이 저장된 전하가 비유동적일 경우에 가능하다. 이 경우는 제조 공정이 단순해질 수 있다.
도 25d를 참조하면, 도 25c의 정보 저장층(12)의 세부 구조를 표시하지 않은 도면을 보여준다.
이하 예시들에서는, 도시를 단순화시키기 위하여, 도 25d에 도시된 채널층(13) 및 정보 저장층(12)의 형상으로 도면들이 예시된다.
제7 실시예 (메모리 어레이-6)
도 26을 참조하면, 도 16의 단층 3차원 칼럼 패턴들(510)을 절연층(300)을 사이에 두고 반복 적층하여 또 다른 적층 3차원 칼럼 패턴(610)을 형성할 수 있다. 이 때, 각 층의 게이트 전극들(11)은 각각 수직으로 연결되어 하나의 게이트 전극(11)을 형성할 수 있다.
제8 실시예 (메모리 어레이-7)
도 27을 참조하면, 도 19의 단층 3차원 칼럼 패턴들(520)을 절연층(300)을 사이에 두고 반복 적층하여 또 다른 적층 3차원 칼럼 패턴(620)을 형성할 수 있다. 이 때, 각 층의 게이트 전극들(11)은 각각 수직으로 연결되어 하나의 게이트 전극(11)을 형성할 수 있다.
제9 실시예 (메모리 어레이-8)
도 28을 참조하면, 도 21의 단층 3차원 어레이(530)를 절연층(300)을 사이에 두고 반복 적층하여 적층 3차원 어레이(630)를 형성할 수 있다. 이 때, 각 층의 게이트 전극들(11)은 각각 수직으로 연결되어 하나의 게이트 전극(11)을 형성할 수 있다.
상기 적층 3차원 칼럼 패턴들(610, 620) 및 어레이(630)는 해당하는 각 층을 구성하는 칼럼 패턴들(510, 520) 및 어레이(530)를 단순 적층한 것이며, 각 칼럼 패턴들 및 어레이에 대한 세부 설명 및 회로도는 앞에서 설명되었으므로 중복되지 않는다.
여기서, 상기 적층 3차원 칼럼 패턴들(610, 620) 및 어레이(630)를 복수개 배열하여 고집적도의 어레이를 형성할 수 있음은 자명하다.
또한, 상기 적층 3차원 칼럼 패턴들(610, 620) 및 어레이(630)의 각 층의 액티브 라인 패턴들(ALP) 및 채널층(13), 즉 액티브층은 서로 절연 분리된다. 따라서, 각 층을 구성하는 메모리 트랜지스터들(MT) 및 어레이들은 각각 독립적으로(선택적으로) 동작시킬 수 있다.
이하 도 29 내지 도 34는 전술한 본 발명에 따른 어레이 소자의 액티브 라인 패턴(ALP) 및 도전체(40)의 구체적인 실시예들을 보여준다. 이하 각 실시예는 액티브 라인 패턴(ALP) 및 도전체(40)를 포함하여 하나의 전극 라인 구조체를 형성한다.
도 29를 참조하면, 제1 전극 라인(210)/바디 전극 라인(250)/제2 전극 라인(220) 패턴들은 직접 접촉하며 적층되고, 제2 전극 라인(220)과 바디 전극 라인(250)은 플러그 전극(40b)에 의하여 연결되는 일 전극 라인 구조체(190)를 형성할 수 있다.
플러그 전극(40b)은 액티브 라인 패턴(ALP)의 임의의 위치에 형성될 수 있으나, 어레이가 분할될 경우에는 분할 회로가 형성되는 블록의 끝 부분에 형성되는 것이 바람직할 수 있다. 또는 어레이 분할이 없는 경우에는 메모리 어레이의 끝 부분에 형성될 수도 있다.
도 30a을 참조하면, 적층되는 제1 전극 라인(210)/바디 전극 라인(250)/제2 전극 라인(220) 패턴들에 있어서, 제1 전극 라인(210)과 바디 전극 라인(250) 사이에는 절연층(350)이 개재되고, 제2 전극 라인(220)과 바디 전극 라인(250)은 직접 접촉하며 적층되며, 플러그 전극(40b)에 의하여 제2 전극 라인(220)과 바디 전극 라인(250)이 연결되는 또 다른 전극 라인 구조체(191a)를 형성할 수 있다.
도 30b를 참조하면, 도 30a에 있어서, 제1 전극 라인(210) 및 바디 전극 라인(250)이 플러그 전극(40b)에 의하여 연결되어 또 다른 전극 라인 구조체(191b)를 형성할 수도 있다. 예컨대, 실제 소자 제조 시에 바디 전극 라인(250)과 하부의 제1 전극 라인(210)을 연결하는 것이 제조 공정 상 용이할 수도 있다. 이하 다른 실시예들에서도 이와 같이 뒤바뀔 수도 있다.
도 30c를 참조하면, 도 39a에서 제2 전극 라인(220)과 바디 전극 라인(250) 사이에 절연층(360)이 더 개재될 수 있다.
상기 전극 라인들 사이에 개재되는 층간 절연층들(350, 360)은 다른 실시예들도 둘 중 어느 하나 또는 둘 다 적용될 수 있다. 이 층간 절연층들(350, 360)들은 제조 공정 단계에서 발생될 수 있는 불순물 확산 및 동작 시에 발생될 수 있는 누설 전류를 방지하는 역할을 할 수 있다.
도 31을 참조하면, 적층되는 제1 전극 라인(210)/바디 전극 라인(250)/제2 전극 라인(220) 패턴들에 있어서, 제1 전극 라인(210)과 바디 전극 라인(250)은 직접 접촉하며 적층되고, 제2 전극 라인(220)과 바디 전극 라인(250) 사이에 도전층(40a)이 개재되는 또 다른 전극 라인 구조체(192)를 형성할 수 있다.
도 32를 참조하면, 적층되는 제1 전극 라인(210)/바디 전극 라인(250)/제2 전극 라인(220) 패턴들에 있어서, 제1 전극 라인(210)과 바디 전극 라인(250) 사이에 절연층(350)이 개재되고, 제2 전극 라인(220)과 바디 전극 라인(250) 사이에는 도전층(40a)이 개재되는 또 다른 전극 라인 구조체(193)를 형성할 수 있다.
도 33을 참조하면, 적층되는 제1 전극 라인(210)/바디 전극 라인(250)/제2 전극 라인(220) 패턴들에 있어서, 제1 전극 라인(210)이 없이 바디 전극 라인(250)과 제2 전극 라인(220)만 적층된 적어도 일부 영역(255)이 형성되고, 예컨대 바디 전극 라인(250)과 제2 전극 라인(220)을 연결하는 플러그 전극(40b)은 상기 일부 영역(255)에 형성되는 또 다른 전극 라인 구조체(194)를 형성할 수 있다. 이 경우에, 전술한 예와 같이, 제1 전극 라인(210)과 바다 라인(250) 사이에 절연층(350)이 형성될 수도 있다(도시안됨). 이렇게 하여, 플러그 전극(40b)의 홀 형성 공정 시에 제2 전극 라인(220)과 바디 전극 라인(250)의 하부(또는 상부)에는 제1 전극 라인(210)이 없으므로 식각 컨트롤 등 제조 공정이 용이해질 수 있다.
도 34를 참조하면, 적층되는 제1 전극 라인(210)/바디 전극 라인(250)/제2 전극 라인(220) 패턴들에 있어서, 바디 전극 라인(250)과 제1 전극 라인(210)사이에는 절연층(350)이 개재되고, 제2 전극 라인(220)과 바디 전극 라인(250)은 자기 정렬 실리사이드화 제조 방법에 의하여 형성된 금속 실리사이드(40d)에 의하여 연결되는 또 다른 전극 라인 구조체(195)를 형성할 수 있다.
이 경우, 제2 전극 라인(220)과 바디 전극 라인(250)은 제2 전극 라인(220)과 바디 전극 라인(250)의 표면에 매립된 도전층(40d)에 의하여 형성될 수도 있다. 나머지 설명은 도 12의 설명과 동일하다.
여기서, 상기 플러그 전극(40b)을 이용한 예시들(29, 30, 33)은 도 10a 내지 도 10d에서 예시된 플러그 전극들(40b, 40b1, 40b2)의 구조를 적용할 수도 있다.
여기에 예시되지 않은 다른 메모리 트랜지스터(MT)들의 실시예들에 다한 3차원 칼럼 구조들도 쉽게 유추될 수 있으므로 예시는 생략된다.
상기 도 29 내지 도 34의 전극 라인 구조체들(190 내지 195)은 전술한 단층 3차원 칼럼 패턴들(500, 510, 520) 및 어레이(530), 그리고 전술한 도 25 내지 도 28의 적층 3차원 칼럼 패턴들(600, 610, 620) 및 어레이(630)에 적용될 수 있다. 이러한 다양한 액티브 라인 구조체들 중에서 제조 공정 또는 설계의 목적에 맞는 구조를 선택하여 적용할 수 있다.
이하에서는 적층 3차원 칼럼 패턴들(610, 620) 및 어레이(630)에 전술한 전극 라인 구조체들 중의 하나(191a)를 적용한 예들을 보여준다. 나머지 예들은 이로부터 쉽게 유추될 수 있으므로 예시를 생략한다.
또한 3차원 어레이를 위한 워드 라인의 연결 구조에 대해서도 설명된다.
도 35는 본 발명의 실시예에 따른 3차원 비휘발성 메모리 어레이 소자의 구체적인 일례를 보여주는 사시도이다. 도 36은 도 35의 소자의 하나의 워드 라인에 해당하는 등가 회로도이다.
도 35를 참조하면, 도 26의 적층 3차원 칼럼 패턴(610)에 도 30a의 전극 라인 구조체(191a)를 적용할 수 있다. 세부 설명은 도 26 및 도 30a과 동일하므로 중복 설명되지 않는다.
도 35 및 도 36을 참조하면, 상기 칼럼 패턴(610)의 상부 또는 하부에 칼럼 패턴(610)을 가로지르는 방향으로 연장되는 워드 라인들(WL)이 배치되고, 게이트 전극(11)들은 해당하는 워드 라인에 연결될 수 있다. 이 경우, 각 전극 라인 구조체(191a)를 공유하는 마주보는 한 쌍의 메모리 트랜지스터들(MTP)은 동일한 전극 라인들을 공유함과 동시에 동일한 워드 라인(WL)에 연결되므로, 이들 한 쌍의 트랜지스터들(MTP)은 하나의 메모리 셀(Cell)을 구성한다. 따라서 이 어레이는 xyz축으로 1x2x2=4개의 메모리 셀을 갖는 어레이가 된다.
도 37은 도 35의 소자의 변형된 워드 라인 연결 구조를 보여주는 사시도이다. 도 38은 도 37의 등가 회로도이다.
도 37 및 도 38을 참조하면, 상기 도 35의 소자의 상부 및/또는 하부에 칼럼 패턴(610)을 가로지르는 방향으로 연장되는 제1 및 제2 워드 라인들(WL1, WL2)이 배치되고, 예컨대, 워드 라인(WL) 방향으로 홀수번째의 게이트 전극(11)들은 해당하는 제1 워드 라인들(WL1)에 연결되고, 짝수번째의 게이트 전극(11)들은 해당하는 제2 워드 라인들(WL2)에 연결될 수 있다. 이 경우, 각 전극 라인 구조체(191a)를 공유하는 마주보는 한 쌍의 메모리 트랜지스터들(MTP)은 각각 서로 다른 워드 라인(WL1, WL2)에 연결되므로 하나의 메모리 트랜지스터(MT)는 하나의 메모리 셀(Cell)을 구성한다. 따라서, 이 어레이는 xyz축으로 2x2x2=8개의 메모리 셀을 갖는 어레이가 된다.
도 39는 도 35의 소자의 변형된 소자 구조를 보여주는 사시도이다.
도 39를 참조하면, 도 35의 소자에서 게이트 전극들(11)은 서로 마주보지 않고 어긋나도록 배치될 수 있다.
이 경우, 상기 소자의 상부 또는 하부에 전극 라인 구조체(191a)를 가로지르는 방향으로 연장되는 워드 라인들(WL)을 배치하고, 게이트 전극(11)들을 해당하는 워드 라인에 연결하여도 1-트랜지스터 1-셀 구조를 구현할 수 있다.
도 40은 본 발명의 실시예에 따른 3차원 비휘발성 메모리 어레이 소자의 다른 구체적인 일례를 보여주는 사시도이다. 도 41은 도 40의 소자의 하나의 워드 라인에 해당하는 등가 회로도이다.
도 40을 참조하면, 도 27의 적층 3차원 칼럼 패턴(620)에 도 30a의 전극 라인 구조체(191a)를 적용할 수 있다. 세부 설명은 도 27 및 도 30a과 동일하므로 중복 설명되지 않는다.
도 40 및 도 41을 참조하면, 상기 칼럼 패턴(620)의 상부 또는 하부에 칼럼 패턴(620)을 가로지르는 방향으로 연장되는 워드 라인들(WL)이 배치되고, 게이트 전극(11)들은 해당하는 워드 라인에 연결될 수 있다. 이 경우, 각 게이트 전극(11)을 공유하는 마주보는 한 쌍의 메모리 트랜지스터들(MTP)은 서로 다른 전극 라인에 연결되므로, 각각의 트랜지스터(MT)는 하나의 메모리 셀(Cell)을 구성한다(1-트랜지스터 1-셀). 따라서 이 어레이는 xyz축으로 2x2x2=8개의 메모리 셀을 갖는 어레이가 된다.
도 42는 본 발명의 실시예에 따른 3차원 비휘발성 메모리 어레이 소자의 또 다른 구체적인 일례를 보여주는 사시도이다. 도 43은 도 42의 소자의 하나의 워드 라인에 해당하는 등가 회로도이다.
도 42를 참조하면, 도 28의 적층 3차원 어레이(630)에 도 30a의 전극 라인 구조체(191a)를 적용할 수 있다. 세부 설명은 도 28 및 도 30a과 동일하므로 중복 설명되지 않는다.
도 42 및 도 43을 참조하면, 상기 어레이(630)의 상부 또는 하부에 전극 라인 구조체(191a)를 가로지르는 방향으로 연장되는 워드 라인들(WL)이 배치되고, 게이트 전극(11)들은 해당하는 워드 라인에 연결될 수 있다. 이 경우, 각 전극 라인 구조체(191a)를 공유하는 마주보는 한 쌍의 메모리 트랜지스터들(MTP)은 동일한 전극 라인들을 공유함과 동시에 동일한 워드 라인(WL)에 연결되므로, 이들 한 쌍의 트랜지스터들(MTP)은 하나의 메모리 셀(Cell)을 구성한다. 따라서 이 어레이는 xyz축으로 3x2x2=12개의 메모리 셀을 갖는 어레이가 된다.
도 44는 도 42의 소자의 변형된 워드 라인 구조를 보여주는 사시도이다. 도 45는 도 44의 등가 회로도이다.
상기 도 44의 소자의 상부 및/또는 하부에 전극 라인 구조체(191a)를 가로지르는 방향으로 연장되는 제1 및 제2 워드 라인들(WL1, WL2)이 배치되고, 예컨대, 워드 라인(WL) 방향으로 홀수번째의 게이트 전극(11)들은 해당하는 제1 워드 라인들(WL1)에 연결되고, 짝수번째의 게이트 전극(11)들은 해당하는 제2 워드 라인들(WL2)에 연결될 수 있다. 이 경우, 각 전극 라인 구조체(191a)를 공유하는 마주보는 한 쌍의 메모리 트랜지스터들(MTP)은 각각 서로 다른 워드 라인(WL1, WL2)에 연결되므로 1-트랜지스터 1-셀 구조를 구현할 수 있다. 따라서 이 어레이는 xyz축으로 6x2x2=24개의 메모리 셀을 갖는 어레이가 된다.
동작 방법
이하에서는 지금까지 설명한 본 발명에 따른 비휘발성 메모리 소자의 동작 방법에 대하여 설명한다.
전술한 실시예들을 통하여 제공된 바와 같이, 본 발명에 따른 3차원 비휘발성 메모리 트랜지스터 및 어레이 소자들은 제2 전극(22)(또는 제2 전극 라인)(220)과 바디 전극(25)(또는 바디 전극 라인)(250)이 연결되어 하나의 공통 전극(27) 또는 공통 전극 라인(270)을 형성한다. 따라서, 본 발명에 따른 소자는 이러한 공통 전극(27, 270)을 통하여 선택된 메모리 트랜지스터의 채널층(13)에 선택적으로 바디 바이어스 전압을 인가할 수 있다.
도 46은 본 발명에 따른 일 실시예인 도 1의 메모리 트랜지스터 소자의 동작 방법을 설명하기 위한 개략도이다. 본 발명에 따른 다른 메모리 트랜지스터 실시예들도 도 46과 동일한 등가 회로를 가지므로 동작은 이와 동일하다.
도 46을 참조하면, 바디 전극(25)과 제2 전극(22)을 연결하는 도전체(40)로 형성되는 공통 전극(27)에 공통 전극 전압 Vp(50)가 인가되고, 제1 전극(21)에는 제1 전압 V1(52)이 인가되고, 게이트 전극(11)에는 게이트 전압 Vg(55)가 인가될 수 있다. 여기서 공통 전극(27)은 바디 전극(27)에 연결되어 있으므로, 공통 전극 전압(50)은 바디 바이어스 전압(50)이 된다.
먼저 채널 FN 터널링 프로그램 동작에 대하여 설명한다.
채널 FN 터널링 프로그램을 위하여, 게이트 전압 Vg(55)와 공통 전극 전압 Vp(50)의 전압차가 FN 터널링이 발생할 정도로 충분히 크도록 인가된다. 이 때, 제1 전극(52)은 플로팅시킬 수 있다. 여기서, 게이트 전압(55)을 바디 바이어스 전압(50)보다 높게 인가하면 바디 전극(25)에 접속된 채널층(13)의 전자를 정보 저장층(12)으로 주입할 수 있다. 반대로 바디 바이어스 전압(50)을 게이트 전압(55)보다 높게 인가하면 정보 저장층(12)에 저장된 전자를 제거할 수 있다. 즉, 채널 FN 터널링 동작을 수행할 수 있다.
여기서, 예컨대 게이트 전극(11)에 포지티브 고전압이 인가되는 경우, P채널 트랜지스터일 경우에는 채널층(13)에 형성되는 채널 영역은 전자의 어큐물레이션(accumulation) 상태가 되어 채널 영역에 고르게 터널링이 발생될 수 있으며, N채널 트랜지스터일 경우에는 채널 영역은 인버전(inversion) 상태가 되어 인버전 채널을 통하여 채널 영역에 고르게 터널링이 발생될 수 있다. 반대로, 공통 전극(27)에 포지티브 고전압이 인가되는 경우, P채널 트랜지스터일 경우에는 채널 영역은 인버전되고 공통 전극에 인가된 고전압은 제2 전극을 통하여 인버전 채널로 전달되므로 채널 영역에 고르게 터널링이 발생될 수 있으며, N채널 트랜지스터일 경우에는 채널 영역은 어큐물레이션(accumulation) 상태가 되어 채널 영역에 고르게 터널링이 발생될 수 있다.
전술한 본 발명의 3차원 비휘발성 메모리 어레이 소자들은 모두 인접한 액티브 라인 패턴들(ALP) 및 채널층들(13)이 서로 절연 분리된다. 따라서 각 액티브 라인 패턴(ALP)과 수직 워드 라인(게이트 전극)(11)이 교차하는 지점의 메모리 트랜지스터(메모리 셀)은 통상적인 디코딩 및 스위칭 회로들을 이용하여 쉽게 선택적으로 동작시킬 수 있다. 따라서 고집적 어레이에서 하나의 메모리 셀을 선택하여 전술한 방식으로 채널 FN 터널링 프로그램 동작을 수행할 수 있다. 이 때, 비선택된 어레이 라인들에는 프로그램 디스터버(disturbance) 현상을 방지하기 위한 전압들이 인가될 수 있다.
여기서 본 발명에 따른 메모리 트랜지스터 소자는 전자의 주입 동작을 프로그램 동작으로 정의할 수도 있고, 전자의 제거 동작을 프로그램 동작으로 정의할 수도 있다. 이러한 정의는 메모리 트랜지스터의 타입 즉, N채널 또는 P채널에 무관하게 적용될 수 있다. 또한 홀의 주입 또는 제거는 바이어스 전압의 극성을 반대로 하면 동일한 현상이 일어날 수 있다.
따라서 본 발명에 따른 비휘발성 메모리 소자는 상기 전하의 주입 및 제거 동작을 모두 프로그램 동작으로 즉, 선택적으로 수행할 수 있다. 이러한 동작 방식을 이용하면 하나의 선택된 메모리 셀의 문턱전압을 고도로 정밀하게 조절할 수 있다. 따라서 이러한 동작 방식은 정밀한 문턱전압의 조절이 요구되는 멀티비트 방식의 프로그램 시에 유용할 수 있다. 또는, 블록 소거 시에 과잉 소거된 셀을 선택적으로 다시 프로그램함으로써 과잉 소거 문제를 해결하는 방법으로 응용될 수도 있다.
본 발명에 따른 소자를 핫 캐리어 주입 동작 방식으로 프로그램할 수도 있다.
이 경우, N채널 소자인 경우에는, 제1 전극(21)에 제1 전압 V1(52)을 인가하고, 공통 전극(27)에 제1 전압보다 낮은 전압 Vp(50), 예컨대 0V를 인가할 수 있다. V1과 Vp의 전압차를 핫 캐리어, 예컨대 열전자가 발생될 정도로 높게 형성시킬 수 있다. 이렇게 생성된 열전자는 게이트 전압 Vg(55)에 의하여 정보 저장층(12)으로 주입될 수 있다. 핫 캐리어 주입 프로그램 동작 시에는, 선택된 게이트 전압 Vg(55)를 점진적으로 변화시키면서 프로그램할 수도 있다. 게이트 전압을 조절하면 프로그램 전류의 크기를 조절할 수 있다. P채널 소자인 경우에는, 공통 전극(27)에 제1 전압보다 높은 전압을 인가할 수 있다.
지금까지 본 발명에 따른 3차원 비휘발성 메모리 소자는 채널 FN 터널링 또는 핫 캐리어 주입 프로그램 방식을 적용할 수 있음을 설명하였다.
이러한 설명을 바탕으로, 이하에서는 본 발명에 따른 3차원 비휘발성 메모리 소자의 특징 및 응용에 대하여 설명한다.
종래의 노어형 3차원 비휘발성 메모리 기술에서는 워드 라인 방향으로 각 메모리 트랜지스터의 바디층 또는 채널층들이 하나의 몸체로 형성되어 있으므로, 인접한 소오스/드레인 또는 비트 라인들은 전기적으로 서로 연결되어 있다. 이러한 구조는 평면 메모리에서의 버추얼 그라운드 어레이(Virtual Ground Array. VGA) 또는 미러비트(MirrorBit)형 어레이와 유사하다. 이러한 어레이에서는 FN 터널링 프로그램 동작 방식을 적용할 수 없으며, 핫 캐리어 주입 프로그램 방식만 적용될 수 있다.
전술한 바와 같이, 본 발명의 3차원 비휘발성 메모리 소자는 각 액티브 라인 패턴(ALP)의 바디 라인(250) 및 제2 전극 라인(220)이 전기적으로 연결되고, 각 액티브 라인 패턴(ALP)은 서로 절연 분리되는 것이 특징이다.
한편, 낸드형 플래시 메모리는 대용량/저전력/고속 프로그램이 가능하고, 우수한 셀 사이즈 축소성(scalability)을 갖는 등의 장점들이 있는 반면에, 읽기 속도가 느리고 비트 불량이 존재하는 단점들을 갖고 있다. 여기서 상기 낸드형 플래시 메모리의 장점들은 채널 FN 터널링 프로그램 방식의 적용으로 인하여 갖게 되는 것들이며, 단점들은 낸드형 어레이 구조 때문에 발생하는 것들이다.
반면에, 노어형 플래시 메모리는 저용량/고전력소모/저속 프로그램 및 열악한 셀 사이즈 축소성 등의 단점들을 갖고 있으며, 반면에 랜덤 읽기 속도가 빠르고 비트 불량이 없는 장점들을 갖고 있다. 여기서 상기 노어형 플래시 메모리의 단점들은 핫 캐리어 주입 프로그램 방식의 적용으로 인하여 발생된 것들이며, 장점들은 노어형 어레이 구조 때문에 얻게 되는 것들이다.
특히, 종래의 노어형 셀은 핫 캐리어 주입 프로그램 동작 시에 드레인과 소오스 또는 바디 양단에 고전압이 인가되는 것이 셀 사이즈 축소성에 한계를 지우는 핵심 요인이다. 반면에 낸드형 소자는 채널 FN 터널링 프로그램 방식을 적용할 수 있으므로 이러한 양단 전압이 인가되지 않으며, 따라서 우수한 셀 축소성을 갖게 된다.
따라서, 이상적인 플래시 메모리는 채널 FN 터널링 프로그램을 적용할 수 있는 3차원 적층 노어형 어레이를 갖는 것이다. 여기서, 3차원 적층 어레이는 평면 셀 사이즈 축소의 한계를 극복하기 위하여 요구되는 것이다.
본 발명에 따른 3차원 비휘발성 메모리 소자는 이러한 이상적인 플래시 메모리의 요구 조건들을 만족시킬 수 있다. 즉, 채널 FN 터널링 프로그램 방식을 적용하는 3차원 노어형 어레이를 구현할 수 있다. 따라서, 3차원 적층 어레이를 통하여 대용량을 구현하고, 노어형 어레이 구조를 통하여 고속 읽기 및 신뢰성을 확보하며, 채널 FN 터널링 프로그램 방식의 적용을 통하여 저전력 소모, 고속 프로그램 및 셀 사이즈 축소성을 확보할 수 있다.
이렇게 하여 본 발명에 따른 3차원 비휘발성 메모리 소자는 소형/고속/저전력/내구성을 갖춘 대용량 정보 저장 장치 시장의 요구 조건에 부합하는 장점들을 갖는다. 또한 이러한 본 발명의 장점들은 종래의 낸드형 대용량 플래시 메모리 뿐만 아니라, 종래 기술로 구현이 어려웠던 대용량 노어형 플래시 메모리의 생산도 용이하게 할 수 있다.
제조 방법
이하에서는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법들에 대하여 설명한다.
먼저 도 47 내지 도 56은 본 발명에 따른 실시예들의 제조에 적용될 수 있는 기본 구조의 제조 방법을 설명하기 위한 사시도 및 단면도들이다. 이 기본 구조는 도 30a에 적용된 액티브 라인 패턴(ALP) 및 2층으로 적층된 3차원 칼럼 패턴을 적용한다. 이 기본 구조의 제조 방법을 이용하여 다른 변형된 구조들의 제조 방법들은 쉽게 유추될 수 있다.
먼저 도 47을 참조하면, 기판(100) 상에 이후 액티브 라인 패턴(ALP)으로 형성될 전극층(EL)과 제1 절연층(300)을 반복하여 적층한다. 각 전극층(EL)은 순차적으로 제1 도전층(210), 제2 절연층(350), 바디 도전층(250), 제2 도전층(220)을 포함한다. 기판(100)과 전극층(EL) 사이에는 기판 절연층(311)을 포함할 수 있다. 적층된 전극층들(EL)의 최상부에는 상부 절연층(312)을 포함할 수 있다. 상기 절연층들(300, 311, 312, 350)은 예컨대 산화물 또는 질화물일 수 있으며, 동일한 물질로 형성될 수도 있고 선택 식각 등 제조 공정의 목적을 달성하기 위하여 서로 다른 물질로 형성될 수도 있다. 또는 다층 구조로 형성될 수도 있다. 상기 도전층들(210, 250, 220)은 반도체, 금속성 물질들, 또는 금속 실리사이드 중의 어느 하나 또는 이들의 복합물일 수 있다.
여기서 기판(100)은 실리콘 또는 화합물 반도체등의 반도체일 수도 있고 절연체일 수도 있다. 절연체는 유리 또는 플라스틱 등일 수 있다. 메모리 어레이 영역의 기판이 절연체일 경우, 회로 영역은 분리된 반도체 기판에 형성될 수 있다. 또는 회로 영역은 절연체 상에 박막 트랜지스터(Thin Film Transistor. TFT)들을 이용하여 형성될 수도 있다. 또한 메모리 어레이와 회로 영역은 동일한 기판 상에 형성될 수도 있고, 서로 다른 기판에 형성될 수도 있다.
또한 이하 제조 방법의 실시예들에서 2층의 메모리 트랜지스터들을 적층하였지만 2층 이상 반복 적층할 수 있는 것은 자명하다.
다음으로 도 48을 참조하면, 적층된 전극층들(EL) 및 절연층들(300, 312)을 패터닝하여 트렌치(950)(trench)를 형성한다. 이 때 기판 절연층(311)은 적어도 일부의 잔막이 남아 있도록 한다. 즉, 이 잔막은 전극층(EL) 및 이후 형성될 채널층(13)이 기판(100)과 절연되도록 하는 역할을 한다.
이하에서는 도 48의 트렌치(950)를 가로지르는 AA’ 방향으로 수직으로 절단한 단면을 이용하여 설명한다.
도 49를 참조하면, 트렌치(950) 내의 전극층들(EL)을 식각하여 측벽홈(365)을 형성한다.
도 50a 및 50b를 참조하면, 트렌치(950)에 채널 반도체 박막(355)을 형성한다. 이 때, 채널 반도체 박막(355)은 트렌치(950)의 측벽에만 형성되도록 할 수도 있고(도 50a), 트렌치(950)를 채울 수도 있다(도 50b).
도 51을 참조하면, 측벽홈(365)에 채널 반도체 박막(355)을 매립하여 채널층(13)을 형성한다. 예를 들면, 비등방성 건식각 공정 방법을 이용할 수 있다.
도 52를 참조하면, 트렌치(950)의 측벽에 정보 저장층(12)을 형성한다.
도 2에서 설명한 바와 같이, 정보 저장층(12)은 예컨대, 산화막(12a)/저장막(12b)/산화막(12c)의 순서로 형성될 수 있다. 이 때 전하 트랩 메모리와 같이 저장된 전하가 비유동적인 경우에는 저장막(12b)은 트렌치(950)의 측벽 전체에 형성될 수도 있고 또는 각 바디 전극(25, 250)에 분리되도록 형성될 수도 있다. 또한 플로팅 게이트 메모리와 같이 전하가 유동적인 메모리인 경우에는 저장막(12b)은 각 바디 전극(250)에 분리되도록 형성될 수 있다. 전하 트랩 메모리인 경우 저장막은 질화막을 포함하는 구조일 수 있다. 플로팅 게이트 또는 나노 구조 메모리인 경우, 저장막은 플로팅 게이트 또는 나노 구조 메모리 요소를 형성될 수 있다.
도 53을 참조하면, 정보 저장층(12) 상에 게이트 도전막(356)을 형성한다. 이 때 트렌치(950) 내부와 상부 절연층(312)의 상부에도 게이트 도전막(356)이 형성되도록 할 수 있다. 예를 들면, 게이트 도전막(356)은 폴리 실리콘 등의 반도체 물질일 수도 있고, 금속 또는 금속/반도체 복합물일 수도 있다.
도 54를 참조하면, 게이트 도전막(356)을 트렌치(950)에 매립한 다음 패터닝하여 게이트 전극(11)을 형성한다. 예를 들면, 상부 절연층(312) 상의 게이트 도전막(356)을 평탄화 공정을 이용하여 제거한 다음 패터닝을 통하여 게이트 전극(11)을 형성할 수 있다.
여기서 상부 절연층(312) 상의 정보 저장층(12)은 평탄화 과정에서 제거될 수도 있다.
도 55는 도 54의 단계가 완료된 3차원 형상을 보여준다.
이후 배선 공정을 통하여 게이트 전극들(11)을 워드 라인들에 연결하고, 예컨대 플러그 전극 공정을 이용하여 제1 도전층(210)과 바디 도전층(250), 또는 제2 도전층(220)과 바디 도전층(250)을 연결할 수 있다.
도 56을 참조하면, 도 53의 단계에 이어서, 게이트 도전막(356)을 패터닝하여 게이트 전극(11)과 워드 라인(WL)을 동시에 형성할 수도 있다.
전술한 기본 구조에 대한 제조 방법을 이용하여 다른 실시예들의 제조 방법들에 대하여 예시한다.
도 57 및 도 58은 도 32에 제공된 전극 라인 구조체(193)의 제조 방법을 설명하기 위한 단면도들이다.
도 57 및 도 58을 참조하면, 도 47의 단계에서 제2 도전층(220)과 바디 도전층(250) 사이에 층간 도전층(40a)을 형성하는 단계들을 더 포함할 수 있다. 여기서, 층간 도전층(40a)은 제2 도전층(220) 및 바디 도전층(250)과 오믹 접촉하는 물질인 것이 바람직하다. 또는, 하부에는 바디 도전층(250)과 오믹 접촉을 하는 제3 도전층을 형성하고, 상부에는 제2 도전층(220)과 오믹 접촉을 하는 제4 도전층을 포함하는 다층 구조를 형성할 수도 있다.
이후 제조 단계는 해당하는 제조 단계에서 상기 층간 도전층(40a)을 처리하는 단계, 예컨대 식각 단계를 더 포함할 수 있음을 제외하면 나머지는 전술한 제조 방법과 동일하다.
도 59 및 도 60은 도 40의 적층 3차원 칼럼 패턴(620)의 제조 방법을 설명하기 위한 사시도들이다.
도 59를 참조하면, 두 개의 게이트 전극 칼럼들(GEC)을 갖는 3차원 구조체를 형성한다. 이 3차원 구조체는 전술한 제조 방법을 확장하여 쉽게 형성할 수 있다. 여기서, 후속 공정을 용이하게 하기 위하여 게이트 전극들(11) 사이의 영역은 절연막(313)으로 매립할 수 있다.
도 60을 참조하면, 게이트 전극 칼럼들(GEC) 사이의 전극층들(EL), 절연층들(310, 312) 및 상부 절연층(312) 상의 상부 정보 저장층(12)들을 패터닝하여 트렌치(970)를 형성한다.
이 트렌치(970)에 의하여 상기 3차원 구조체는 적층 3차원 칼럼 패턴들(620)로 분리될 수 있다.
도 61 내지 도 63은 도 40의 적층 3차원 칼럼 패턴(620)에 도 34의 전극 라인 구조체(195)를 적용한 소자 구조의 제조 방법을 설명하기 위한 사시도이다.
도 61을 참조하면, 도 60의 단계에 이어서, 상기 트렌치(970)에 노출된 전극층들(EL)을 자기 정렬(self-aligned) 실리사이드화시킬 수 있다. 이 때, 게이트 전극(11)의 상부가 노출되어 있는 경우에는 게이트 전극(11)의 노출된 표면이 실리사이드화될 수도 있다.
또는 도전체의 매립을 이용하여 형성할 수도 있다.
도 62를 참조하면, 도 48의 트렌치(950) 형성 단계를 실행한다. 이어서, 트렌치(950) 내벽에 노출된 제2 전극층(220) 및 바디 반도체층(250)을 식각하여 얕은 측벽홈(366)을 형성할 수 있다. 이 때, 제1 전극층(210)도 식각될 수 있다.
도 63을 참조하면, 측벽홈(366)에 제2 도전층(220)과 바디 도전층들(250)을 오믹 접촉하는 도전층(40b')을 매립할 수 있다. 예컨대, 도전층 박막을 증착한 다음 비등방성 건식각 공정 방법을 이용할 수 있다.
이 도전층(40b')은 금속 또는 반도체 또는 금속/반도체 복합물일 수 있다. 이 때, 바디 도전층(250)의 오믹 접촉을 개선하기 위하여 바디 도전층(250)의 표면 불순물 농도를 증가시킬 수 있다. 또는 제1 도전층(210) 및/또는 제2 도전층(220)이 반도체로 형성된 경우에는 제1 도전층(210) 및/또는 제2 도전층(220)의 농도 증가 공정을 포함할 수도 있다.
상기 농도 조절 방법은 다른 제조 방법들에서도 이용될 수 있다.
도 64는 도 42의 적층 3차원 어레이(630)의 제조 방법을 설명하기 위한 사시도이다. 여기서, 도 64는 도 59와 구조적으로 동일하다. 다만, 여기서는 게이트 전극 칼럼들(GEC) 사이에 패터닝 단계가 없으므로 간격을 좁게 형성시킬 수 있다. 즉, 도 42의 소자는 전술한 제조 방법들을 이용하여 쉽게 구현될 수 있다.
다른 실시예들에 대한 제조 방법들은 지금까지 설명한 방법을 바탕으로 쉽게 구현할 수 있으므로 예시를 생략한다.
이하 도 65 내지 도 71은 본 발명에 따른 실시예들의 채널층(13)을 단결정화시키는 제조 방법을 설명하기 위한 단면도들이다. 이 단면도들은 도 48에서 도시된 바와 같이 AA' 방향으로 절단한 단면도들이다.
이하에서는 설명을 쉽게 하기 위하여 액티브층을 하나의 블랙 박스로 표시한다. 블랙 박스의 세부 구조는 전술한 다양한 구조들을 포함할 수 있다.
도 65를 참조하면, 단결정 기판(105) 상에, 도 47의 단계와 같이 전극층들(EL) 및 절연층들(300, 311, 312)을 적층한다.
도 66을 참조하면, 도 48의 단계와 같이, 트렌치(955)을 형성한다. 이 때, 도 48과 달리, 트렌치(955)의 하부는 기판(105)의 표면이 노출되도록 형성한다.
도 67을 참조하면, 트렌치(955) 내부의 전극층들(EL)의 표면에 얕은 측벽홈(365)을 형성한다.
도 68a 및 68b를 참조하면, 채널 반도체 박막(355)을 형성한다. 이 때, 채널 반도체 박막(355)은 트렌치(955)를 매립할 수도 있다(도 68b).
여기서, 상기 채널 반도체 박막(355)은 단결정 기판(105)의 표면과 접촉하므로 기판(105)을 시드(seed)로 하여 단결정화 공정을 수행할 수 있다. 실리콘 반도체의 예를 들면, 채널 반도체 박막(355)을 화학기상증착 방식으로 비정질(amorphous) 실리콘 또는 폴리실리콘 박막을 증착시킬 수 있다. 이어서, 고상 에피택시(solid-phase epitaxy) 또는 레이저 에피택시 성장 (laser epitaxy growth) 또는 금속 촉매를 이용한 결정화 공정(metal induced crystallization) 등의 방법들을 이용하여 채널 반도체 박막(355)을 단결정화시킬 수 있다.
도 69를 참조하면, 예컨대 비등방성 건식각 방법을 이용하여, 측벽홈(365)에 채널 반도체 박막(355)을 매립하여 채널층(13)을 형성한다.
도 70을 참조하면, 트렌치(955)의 측벽에 정보 저장층(12)을 형성하고, 정보 저장층(12) 상에 게이트 전극(11)을 형성한다. 여기서, 트렌치(955)의 하부에 형성된 정보 저장층(12-1)은 기판(105)과 게이트 전극(11)을 절연하는 기능을 갖는다.
여기서, 게이트 전극(CG)과 기판(105) 사이의 절연체의 열화 또는 파괴(breakdown)를 방지하기 위하여, 둘 사이에 절연막을 추가할 수도 있다.
또는 고전압 동작 시에 기판(105)에 기판 전압을 인가할 수도 있다.
도 71을 참조하면, 게이트 전극(11)에 게이트 전압 Vg(701)가 인가되고, 기판(105)에는 상기 게이트 전압과 동일한 극성(polarity)을 갖는 기판 전압 Vsub(702)가 인가될 수 있다.
여기서, 기판(105)은 P웰 또는 N웰일 수 있다.
예를 들면, 복수의 게이트 전극들(11)이 동일한 기판(105) 상에 형성되고, 동 기판(105) 상에서 적어도 하나의 게이트 전극(11) 또는 워드 라인에는 20V가 인가되고, 나머지는 0V가 인가되는 경우, 기판 전압 Vsub(702)은 대략 10V를 인가할 수 있다. 이렇게 하여, 게이트 전극(11)과 기판(105) 사이의 최대 전계를 절반으로 감소시킬 수 있다.
지금까지 설명된 제조 방법의 실시예들에 있어서 바디 도전층(250)과 제2 도전층(220) 사이에 제3 절연층(360)을 더 포함하여 동일한 제조 방법으로 제조할 수도 있다. 물론, 이 경우에는 제3 절연층(360)을 처리하는 단계(예컨대 식각 단계)가 더 포함될 수 있다. 또는 층간 절연층들(350, 360)이 포함되지 않은 제조 방법도 쉽게 유추될 수 있다.

Claims (17)

  1. 기판에 수직으로 순차적으로 적층되는 제1 전극, 바디 전극 및 제2 전극;
    상기 바디 전극의 측면에 배치되는 게이트 전극;
    상기 바디 전극과 상기 게이트 전극 사이에 상기 바디 전극과 접촉하며 개재되고, 적어도 일부 영역이 상기 제1 및 제2 전극과 오버랩되며 접촉하는 채널층;
    상기 채널층과 상기 게이트 전극 사이에 개재되는 정보 저장층; 및
    상기 바디 전극과 상기 제1 전극 또는 상기 제2 전극 중의 어느 하나를 전기적으로 연결하는 도전체를 포함하는 3차원 비휘발성 메모리 소자.
  2. 기판에 평행한 일 방향으로 연장되고 상기 기판에 수직으로 순차적으로 적층된 제1 전극 라인, 바디 전극 라인 및 제2 전극 라인으로 구성되는 액티브 라인 패턴;
    상기 액티브 라인 패턴의 적어도 일 측벽 상에 배치되는 복수의 게이트 전극들;
    상기 복수의 게이트 전극들 각각과 상기 바디 전극 라인 사이에 상기 바디 전극 라인에 접촉하며 개재되고, 상기 제1 및 제2 전극 라인과 적어도 일부 영역이 오버랩되고 접촉하며 형성되는 채널층;
    상기 복수의 게이트 전극들 각각과 상기 채널층 사이에 개재되는 정보 저장층; 및
    상기 바디 전극 라인과 상기 제1 전극 라인 또는 상기 제2 전극 라인 중의 어느 하나를 전기적으로 연결하는 도전체를 포함하는 3차원 비휘발성 메모리 소자.
  3. 기판에 평행한 일 방향으로 연장되고 상기 기판에 수직으로 순차적으로 적층된 제1 전극 라인, 바디 전극 라인 및 제2 전극 라인으로 각각 구성되는 제1 및 제2 액티브 라인 패턴들;
    상기 제1 및 제2 액티브 라인 패턴들 사이에 배치되는 복수의 게이트 전극들;
    상기 복수의 게이트 전극들 각각과 상기 바디 전극 라인 사이에 상기 바디 전극 라인에 접촉하며 개재되고, 상기 제1 및 제2 전극 라인과 적어도 일부 영역이 오버랩되고 접촉하며 형성되는 채널층;
    상기 복수의 게이트 전극들 각각과 상기 채널층 사이에 개재되는 정보 저장층; 및
    상기 바디 전극 라인과 상기 제1 전극 라인 또는 상기 제2 전극 라인 중의 어느 하나를 전기적으로 연결하는 도전체를 포함하는 3차원 비휘발성 메모리 소자.
  4. 기판에 평행한 일 방향으로 연장되고 상기 기판에 수직으로 순차적으로 적층된 제1 전극 라인, 바디 전극 라인 및 제2 전극 라인으로 각각 구성되며 기판 상에 배열된 복수의 액티브 라인 패턴들;
    상기 복수의 액티브 라인 패턴들 사이에 배치되는 복수의 게이트 전극들;
    상기 복수의 게이트 전극들 각각과 상기 바디 전극 라인 사이에 상기 바디 전극 라인에 접촉하며 개재되고, 상기 제1 및 제2 전극 라인과 적어도 일부 영역이 오버랩되고 접촉하며 형성되는 채널층;
    상기 복수의 게이트 전극들 각각과 상기 채널층 사이에 개재되는 정보 저장층; 및
    상기 바디 전극 라인과 상기 제1 전극 라인 또는 상기 제2 전극 라인 중의 어느 하나를 전기적으로 연결하는 도전체를 포함하는 3차원 비휘발성 메모리 소자.
  5. 기판에 수직으로 절연층을 사이에 두고 적층된 복수의 3차원 칼럼 구조체들을 포함하고,

    상기 복수의 3차원 칼럼 구조체들 각각은,
    상기 기판에 평행한 일 방향으로 연장되고 상기 기판에 수직으로 순차적으로 적층된 제1 전극 라인, 바디 전극 라인 및 제2 전극 라인으로 구성되는 액티브 라인 패턴;
    상기 액티브 라인 패턴의 적어도 일 측벽 상에 배치되는 복수의 게이트 전극들;
    상기 각각의 게이트 전극과 상기 바디 전극 라인 사이에 상기 바디 전극 라인에 접촉하며 개재되고, 상기 제1 및 제2 전극 라인과 적어도 일부 영역이 오버랩되고 접촉하며 형성되는 채널층;
    상기 복수의 게이트 전극들 각각과 상기 채널층 사이에 개재되는 정보 저장층; 및
    상기 바디 전극 라인과 상기 제1 전극 라인 또는 상기 제2 전극 라인 중의 어느 하나를 전기적으로 연결하는 도전체를 포함하는 3차원 비휘발성 메모리 소자.
  6. 기판에 수직으로 절연층을 사이에 두고 적층된 복수의 3차원 칼럼 구조체들을 포함하고,

    상기 복수의 3차원 칼럼 구조체들 각각은,
    상기 기판에 평행한 일 방향으로 연장되고 상기 기판에 수직으로 순차적으로 적층된 제1 전극 라인, 바디 전극 라인 및 제2 전극 라인으로 각각 구성되는 제1 및 제2 액티브 라인 패턴들;
    상기 제1 및 제2 액티브 라인 패턴들 사이에 배치되는 복수의 게이트 전극들;
    상기 복수의 게이트 전극들 각각과 상기 바디 전극 라인 사이에 상기 바디 전극 라인에 접촉하며 개재되고, 상기 제1 및 제2 전극 라인과 적어도 일부 영역이 오버랩되고 접촉하며 형성되는 채널층;
    상기 복수의 게이트 전극들 각각과 상기 채널층 사이에 개재되는 정보 저장층; 및
    상기 바디 전극 라인과 상기 제1 전극 라인 또는 상기 제2 전극 라인 중의 어느 하나를 전기적으로 연결하는 도전체를 포함하는 3차원 비휘발성 메모리 소자.
  7. 기판에 수직으로 절연층을 사이에 두고 적층된 복수의 3차원 비휘발성 메모리 어레이들을 포함하고,

    상기 복수의 3차원 비휘발성 메모리 어레이들 각각은,
    상기 기판에 평행한 일 방향으로 연장되고 상기 기판에 수직으로 순차적으로 적층된 제1 전극 라인, 바디 전극 라인 및 제2 전극 라인으로 각각 구성되며 기판 상에 배열된 복수의 액티브 라인 패턴들;
    상기 복수의 액티브 라인 패턴들 사이에 배치되는 복수의 게이트 전극들;
    상기 복수의 게이트 전극들 각각과 상기 바디 전극 라인 사이에 상기 바디 전극 라인에 접촉하며 개재되고, 상기 제1 및 제2 전극 라인과 적어도 일부 영역이 오버랩되고 접촉하며 형성되는 채널층;
    상기 복수의 게이트 전극들 각각과 상기 채널층 사이에 개재되는 정보 저장층; 및
    상기 바디 전극 라인과 상기 제1 전극 라인 또는 상기 제2 전극 라인 중의 어느 하나를 전기적으로 연결하는 도전체를 포함하는 3차원 비휘발성 메모리 소자.
  8. 제 2 항 내지 제 7 항 중의 어느 하나에 있어서, 상기 바디 전극 라인과 상기 제1 전극 라인 및/또는 제2 전극 라인의 사이의 적어도 일부 영역에 개재되는 절연층을 더 포함하는 3차원 비휘발성 메모리 소자.
  9. 제 2 항 내지 제 7 항 중의 어느 하나에 있어서, 상기 도전체는 상기 바디 전극 라인과 상기 제1 전극 라인 또는 제2 전극 라인 중의 어느 하나와의 사이의 적어도 일부 영역에 개재되는 것을 특징으로 하는 3차원 비휘발성 메모리 소자.
  10. 제 2 항 내지 제 7 항 중의 어느 하나에 있어서, 상기 액티브 라인 패턴을 가로지르는 방향으로 연장되고, 해당하는 상기 복수의 게이트 전극들과 접속하는 복수의 워드 라인들을 더 포함하는 3차원 비휘발성 메모리 소자.
  11. 제 1 항 내지 제 7 항 중의 어느 하나의 3차원 비휘발성 메모리 소자의 프로그램 동작 방법에 있어서, 상기 프로그램 동작 방법은 상기 바디 전극 또는 상기 바디 전극 라인에 바디 바이어스 전압을 인가하는 단계를 포함하는 3차원 비휘발성 메모리 소자의 동작 방법.
  12. 제 2 항 내지 제 7 항 중의 어느 하나의 3차원 비휘발성 메모리 소자의 프로그램 동작 방법에 있어서, 하나의 상기 액티브 라인 패턴을 선택하는 단계 및 상기 복수의 워드 라인들 중에서 하나의 상기 워드 라인을 선택하는 단계를 포함하되,
    상기 선택된 액티브 라인 패턴을 구성하는 바디 라인에는 바디 바이어스 전압을 인가하고, 상기 선택된 워드 라인에는 게이트 전압을 인가하여 파울러 노드하임 터널링(Fouler-Nordheim Tunneling) 방식에 의하여 상기 정보 저장층을 프로그램하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자의 동작 방법.
  13. 제 2 항 내지 제 7 항 중의 어느 하나의 3차원 비휘발성 메모리 소자의 프로그램 동작 방법에 있어서, 하나의 상기 액티브 라인 패턴을 선택하는 단계 및 상기 복수의 워드 라인들 중에서 하나의 상기 워드 라인을 선택하는 단계를 포함하되,
    상기 선택된 액티브 라인 패턴을 구성하는 제1 및 제2 전극 라인 중의 어느 하나에 제1 전압을 인가하고, 상기 선택된 워드 라인에는 게이트 전압을 인가하여 핫 캐리어 주입(Hot Carrier Injection) 방식에 의하여 상기 정보 저장층을 프로그램을 하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자의 동작 방법.
  14. 기판 상에 제1 도전층, 제2 도전층, 제3 도전층 및 절연층을 순차적으로 반복하여 적층하는 단계;
    상기 제1 도전층/제2 도전층/제3 도전층 및 절연층들을 관통하는 복수의 트렌치(trench)들을 형성하는 단계;
    상기 복수의 트렌치들 각각의 내부에 노출된 각각의 상기 제1 도전층/제2 도전층/제3 도전층의 측벽에 서로 절연 분리되는 채널 반도체층들을 형성하는 단계;
    상기 채널 반도체층들 상에 정보 저장층을 형성하는 단계;
    상기 정보 저장층 상에 게이트 전극을 형성하는 단계; 및
    상기 제2 도전층과 상기 제1 도전층 또는 상기 제3 도전층 중의 어느 하나를 도전체로 연결하는 단계를 포함하는 3차원 비휘발성 메모리 소자의 제조 방법.
  15. 기판 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 제1 도전층, 제2 도전층, 제3 도전층 및 제2 절연층을 순차적으로 반복하여 적층하는 단계;
    상기 제1 절연층, 제1 도전층, 제2 도전층, 제3 도전층 및 제2 절연층을 관통하는 복수의 트렌치들을 형성하는 단계;
    상기 복수의 트렌치들 각각에 채널 반도체층을 형성하는 단계;
    상기 채널 반도체층을 단결정화시키는 단계;
    상기 복수의 트렌치들 각각의 내부에 노출된 각각의 상기 제1 도전층/제2 도전층/제3 도전층의 측벽에 채널 반도체층들을 서로 절연 분리되도록 형성하는 단계;
    상기 채널 반도체층들 상에 정보 저장층을 형성하는 단계;
    상기 정보 저장층 상에 게이트 전극을 형성하는 단계; 및
    상기 제2 도전층과 상기 제1 도전층 또는 상기 제3 도전층 중의 어느 하나를 도전체로 연결하는 단계를 포함하는 3차원 비휘발성 메모리 소자의 제조 방법.
  16. 제 14 항 및 제 15 항에 있어서, 상기 제1 도전층과 상기 제2 도전층, 및/또는 상기 제3 도전층과 상기 제2 도전층 사이에 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자의 제조 방법.
  17. 제 14 항 및 제 15 항에 있어서, 상기 제1 도전층과 상기 제2 도전층 사이 또는 상기 제3 도전층과 상기 제2 도전층의 사이 중의 어느 하나에 제4 도전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자의 제조 방법.
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