KR20120085468A - 3차원 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 - Google Patents

3차원 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법 Download PDF

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KR20120085468A
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Abstract

3차원 비휘발성 메모리 소자 및 그 동작 방법과 그 제조 방법이 제공된다. 이 3차원 소자는 순차적으로 적층된 제1 전극, 바디층 및 제2 전극을 포함한다. 그리고, 상기 제1 전극/바디층/제2 전극을 관통하며 형성되는 게이트 전극, 상기 바디층과 상기 게이트 전극 사이에 개재된 정보 저장층, 및 상기 바디층과 상기 제1 전극 또는 상기 제2 전극 중의 어느 하나를 전기적으로 연결하는 도전체를 포함한다. 그리고, 상기 제1 전극 및 상기 제2 전극은 각각 소오스/드레인 영역을 포함한다.

Description

3차원 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법{Non-volatile memory device, method of operating the same, and method of fabricating the same}
본 발명은 반도체 소자에 관한 것으로서, 특히, 3차원 비휘발성 메모리 소자 및 그 동작 방법과 그 제조 방법에 관한 것이다.
최근 정보 통신 기기의 저장장치에 이용되는 비휘발성 메모리의 용량이 급격히 증가하고 있다. 또한 종래의 2차원 평면 메모리의 칩 사이즈 축소는 물리적 한계에 직면하고 있다. 이에 따라 종래의 평면 메모리를 대체할 3차원 적층 구조의 비휘발성 메모리에 관한 연구가 활발하게 진행되고 있다.
현재 비휘발성 메모리로서 널리 사용되고 있는 플래시 메모리는 코드 저장용인 노어형과 데이터 저장용인 낸드형으로 구분된다. 노어형은 비트 라인에 메모리 트랜지스터(또는 셀)들이 병렬로 연결되므로 읽기 속도가 빠르고 신뢰성이 우수하다. 그러나 종래의 노어형 플래시 메모리는 프로그램 동작 시에 핫 캐리어 주입(Hot Carrier Injection) 방식을 이용하므로 메모리 트랜지스터의 드레인-소오스 및 드레인-기판 양단에 고전압(Vds)이 인가되고 많은 동작 전류를 소모한다. 따라서 종래의 노어형 플래시 메모리는 셀 사이즈 축소성(scalability)이 열악하여 고집적화가 어렵고 프로그램 속도가 느리다. 또한 데이터 소거 시에 발생하는 과잉 소거 문제로 인하여 소거 속도가 매우 느리다. 따라서 노어형 플래시 메모리는 대용량 저장장치에 이용되기 어려운 것이 단점이다.
낸드형 플래시 메모리는 다수의 직렬 연결된 메모리 트랜지스터들과 고전압 선택 트랜지스터들로 구성되는 낸드 스트링 형태로 비트 라인에 연결된다. 이러한 낸드형 플래시 메모리는 메모리 트랜지스터의 채널을 통한 파울러-노드하임 터널링(Fouler-Nordheim tunneling)(채널 FN 터널링)을 프로그램 동작으로 이용하므로 드레인-소오스 양단의 전압차(Vds)가 없고 소모전류가 매우 적으며, 선택 트랜지스터에 의하여 과잉 소거 문제가 제거된다. 따라서 낸드형은 셀 사이즈 축소성이 우수하며 고집적화가 용이하고 프로그램 및 소거 속도가 빠르므로 대용량 저장장치에 적절하다. 그러나 낸드형은 감지 전류가 매우 적고 읽기 속도가 느리므로 코드 수행용 메모리로 사용될 수 없으며 비트 불량이 존재한다는 것이 단점이다.
한편 2차원 평면 메모리의 한계를 극복하기 위하여 하나의 칩에 메모리 어레이를 3차원적으로 적층하는 3차원 낸드 및 노어 플래시 메모리가 연구되고 있다. 3차원 낸드 플래시 메모리의 채널(또는 바디)은 도전성(mobility)이 낮은 폴리실리콘으로 형성되며, 낸드 스트링은 복수 개의 직렬 연결된 메모리 트랜지스터들 및 두 개의 고전압 선택 트랜지스터들로 구성된다. 이러한 3차원 낸드 플래시 메모리는 감지 전류가 매우 적으며, 소수의 메모리 셀들마다 고전압 선택 트랜지스터들이 필요한 것이 단점이다.
3차원 노어형 비휘발성 메모리에 있어서는, TFT(Thin Film Transistor) 구조의 메모리 트랜지스터를 갖는 소자(미국 특허 7,129,538)가 소개되었다. 이 경우에는 메모리 트랜지스터의 바디 전극이 없으므로 채널 FN 터널링 방식의 프로그램을 적용할 수 없다. 다른 종래 기술로는 인접한 셀 칼럼들이 비트 라인을 공유하는 버추얼 그라운드 어레이(Virtual Ground Array) 구조를 갖는 3차원 노어형 비휘발성 메모리 소자들(특허 10-0674952, 공개특허 10-2010-0059655)이 소개되었다. 이 경우에는 비트 라인이 공유되어 있으므로 FN 터널링 프로그램 방식을 적용할 수 없으며, Vds가 요구되는 핫 캐리어 주입 프로그램 방식을 적용해야 하는 것이 단점이다.
이와 같이, 종래의 2차원 및 3차원 노어형 비휘발성 메모리가 갖고 있는 Vds 문제, 높은 프로그램 전류 문제, 과잉 소거 문제, 느린 데이터 쓰기 속도 및 저집적도 문제점들을 극복하는 새로운 기술이 요구된다. 또한 낸드형 3차원 비휘발성 메모리가 갖고 있는 적은 감지 전류, 느린 읽기 속도 및 비트 불량 등의 약점을 극복할 수 있는 새로운 3차원 비휘발성 메모리 기술이 요구된다.
이에 따라, 본 발명이 이루고자 하는 일 기술적 과제는 고집적화된 3차원 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화된 3차원 비휘발성 메모리 소자의 동작 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 고집적화된 3차원 비휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자는, 순차적으로 적층된 제1 전극, 바디층 및 제2 전극, 및 상기 제1 전극/바디층/제2 전극을 관통하며 배치되는 게이트 전극을 포함한다. 그리고, 상기 바디층과 상기 게이트 전극 사이에 개재된 정보 저장층, 및 상기 바디층과 상기 제1 전극 또는 상기 제2 전극 중의 어느 하나를 전기적으로 연결하는 도전체를 포함할 수 있다. 여기서, 상기 제1 전극 및 상기 제2 전극은 각각 소오스/드레인 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 3차원 비휘발성 메모리 소자는, 기판 상에 순차적으로 적층된 제1 전극, 바디층 및 제2 전극으로 각각 구성되는 복수의 액티브층들 및 상기 복수의 액티브층들 사이에 개재된 절연층들을 포함할 수 있다. 그리고, 상기 복수의 액티브층들 및 절연층들을 관통하며 배치되는 게이트 전극 및 상기 게이트 전극과 각각의 상기 바디층 사이에 개재되는 정보 저장층들, 그리고 상기 복수의 액티브층들 각각에 속한 상기 바디층과 상기 제1 전극 또는 상기 제2 전극 중의 어느 하나를 전기적으로 연결하는 도전체를 포함한다. 여기서, 상기 제1 전극 및 상기 제2 전극은 각각 소오스/드레인 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 소자는, 기판에 평행한 일 방향으로 연장되고 상기 기판에 수직으로 순차적으로 적층된 제1 전극 라인, 바디 라인 및 제2 전극 라인들로 구성되는 액티브 라인 패턴, 그리고 상기 액티브 라인 패턴을 관통하며 배치되는 복수의 게이트 전극들을 포함한다. 그리고 상기 복수의 게이트 전극들과 상기 바디 라인 사이에 개재되는 정보 저장층들, 및 상기 바디 라인과 상기 제1 전극 라인 또는 상기 제2 전극 라인 중의 어느 하나를 전기적으로 연결하는 도전체를 포함할 수 있다. 여기서, 상기 제1 전극 라인 및 상기 제2 전극 라인은 각각 소오스/드레인 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 소자는, 기판에 수직으로 절연층을 사이에 두고 적층된 복수의 3차원 칼럼 구조체들이 제공된다. 그리고, 상기 복수의 3차원 칼럼 구조체들 각각은, 기판에 평행한 일 방향으로 연장되고 상기 기판에 수직으로 순차적으로 적층된 제1 전극 라인, 바디 라인 및 제2 전극 라인들로 구성되는 액티브 라인 패턴, 그리고 상기 액티브 라인 패턴을 관통하며 배치되는 복수의 게이트 전극들을 포함한다. 그리고 상기 복수의 게이트 전극들과 상기 바디 라인 사이에 개재되는 정보 저장층들, 및 상기 바디 라인과 상기 제1 전극 라인 또는 상기 제2 전극 라인 중의 어느 하나를 전기적으로 연결하는 도전체를 포함할 수 있다. 여기서, 상기 제1 전극 라인 및 상기 제2 전극 라인은 각각 소오스/드레인 영역을 포함한다.
상기 본 발명에 따른 실시예들에 있어서, 상기 바디 라인과 상기 제1 전극 라인 및/또는 제2 전극 라인의 사이의 영역 중에서 채널이 형성되는 표면 영역을 제외한 영역 중에서 적어도 일부 영역에 절연층이 개재될 수 있다.
상기 본 발명에 따른 실시예들에 있어서, 상기 도전체는 상기 바디 라인과 상기 제1 전극 라인 또는 제2 전극 라인 중의 어느 하나와의 사이의 영역 중에서 채널이 형성되는 표면 영역을 제외한 영역 중에서 적어도 일부 영역에 개재될 수 있다.
상기 본 발명에 따른 실시예들에 있어서, 상기 액티브 라인 패턴을 가로지르는 방향으로 연장되고, 해당하는 상기 게이트 전극들과 접속하는 복수의 워드 라인들을 더 구비할 수 있다.
상기 본 발명에 따른 실시예들 중의 어느 하나의 프로그램 동작 방법에 있어서, 상기 바디층 또는 상기 바디 라인에 바디 바이어스 전압을 인가하는 단계를 포함할 수 있다.
상기 본 발명에 따른 실시예들 중의 어느 하나의 비휘발성 메모리 소자의 프로그램 동작 방법에 있어서, 하나의 상기 액티브 라인 패턴을 선택하는 단계 및 상기 복수의 워드 라인들 중에서 하나의 상기 워드 라인을 선택하는 단계를 포함하고, 상기 선택된 액티브 라인 패턴을 구성하는 바디 라인에는 바디 바이어스 전압을 인가하고, 상기 선택된 워드 라인에는 게이트 전압을 인가하여 파울러 노드하임 터널링 방식에 의하여 상기 정보 저장층을 프로그램할 수 있다.
상기 본 발명에 따른 실시예들 중의 어느 하나의 비휘발성 메모리 소자의 프로그램 동작 방법에 있어서, 하나의 상기 액티브 라인 패턴을 선택하는 단계 및 상기 복수의 워드 라인들 중에서 하나의 상기 워드 라인을 선택하는 단계를 포함하고, 상기 선택된 액티브 라인 패턴을 구성하는 제1 및 제2 전극 라인 중의 어느 하나에 제1 전압을 인가하고, 상기 선택된 워드 라인에는 게이트 전압을 인가하여 핫 캐리어 주입 방식에 의하여 상기 정보 저장층을 프로그램할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 제조 방법에 있어서, 제1 도전층, 반도체층 및 제2 도전층을 순차적으로 적층하는 단계, 상기 제1 도전층/반도체층/제2 도전층을 관통하는 복수의 홀(hole)들을 형성하는 단계, 상기 복수의 홀들 각각의 측벽에 정보 저장층을 형성하는 단계, 상기 정보 저장층 상에 게이트 전극을 형성하는 단계, 및 상기 반도체층과 상기 제1 도전층 또는 상기 제2 도전층 중의 어느 하나를 도전체로 연결하는 단계를 포함할 수 있다.
상기 제조 방법에 있어서, 상기 반도체층과 상기 제1 도전층 및/또는 상기 제2 도전층 사이의 영역 중에서 채널이 형성되는 표면 영역을 제외한 적어도 일부 영역에 절연층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 노어형 비휘발성 메모리 소자를 3차원으로 적층하여 집적도를 증대시킬 수 있다. 또한 상기 노어형 소자를 채널 FN 터널링 방식으로 프로그램함으로써, 고속/저전력 특성 및 우수한 셀 사이즈 축소성을 갖는 노어형 비휘발성 메모리 소자가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 트랜지스터 소자를 보여주는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 트랜지스터 소자의 내부 구조를 보여주는 단면 사시도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 트랜지스터 소자의 등가 회로도이다.
도 4는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 정보 저장층의 구조를 보여주는 사시도이다.
도 5 내지 도 20은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 트랜지스터 소자의 변형된 실시예들을 보여주는 사시도들이다.
도 21은 본 발명의 다른 실시예에 따른 3차원 비휘발성 메모리 소자의 적층 구조를 보여주는 사시도이다.
도 22는 본 발명의 다른 실시예에 따른 3차원 비휘발성 메모리 소자의 내부 구조를 보여주는 단면 사시도이다.
도 23은 본 발명의 다른 실시예에 따른 3차원 비휘발성 메모리 소자의 등가 회로도이다.
도 24, 도 27a, 28a, 도 29, 도 33 및 도 35는 본 발명의 또 다른 실시예들에 따른 3차원 비휘발성 메모리 소자 및 그 변형된 구조들을 보여주는 사시도들이다.
도 25, 도 27b, 도 28b, 도 30, 도 32, 도 34 및 도 36은 본 발명의 또 다른 실시예들에 따른 3차원 비휘발성 메모리 소자 및 그 변형된 구조들의 내부 구조를 보여주는 단면 사시도들이다.
도 26 및 도 31은 본 발명의 또 다른 실시예들에 따른 3차원 비휘발성 메모리 소자 및 그 변형된 구조들의 등가 회로도들이다.
도 37은 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 소자의 워드 라인 연결 구조를 보여주는 개략도이다.
도 38은 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 소자의 워드 라인 연결 구조를 보여주는 회로도이다.
도 39는 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 소자의 동작 방법을 설명하기 위한 개략도이다.
도 40 내지 도 57은 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 소자의 제조 방법들을 설명하기 위한 사시도 및 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 설명함으로써 본 발명의 목적과 이점들이 쉽게 이해될 것이다. 그러나 본 발명은 여기서 예시되는 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 예시되는 실시예들은 본 발명의 개시를 완전하도록 하며, 통상의 지식을 가진 자에게 본 발명의 사상과 범주를 충분히 알려주기 위해 제공되는 것이다.
이하 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기나 길이 또는 두께가 과장될 수도 있다. 또한, 어떤 층(또는 막)이 다른 층 또는 기판 상에 형성되는 경우에, 특별한 언급이 없으면, 상기 층과 다른 층 또는 기판 사이에는 또 다른 제3의 층(막)이 개재될 수도 있고, 또는 직접 접촉될 수도 있다는 것을 의미한다. 또한, 특별한 언급이 없으면, 적층되는 구성 요소들의 사이에는 제3의 층(막)이 개재될 수도 있고, 또는 직접 접촉될 수도 있다. 그리고, 제1, 제2 등으로 지시되는 요소들은 단지 이들 요소들을 구분하기 위하여 사용된 용어이다. 따라서, 이들은 적층 순서를 지시하는 것은 아니므로 예컨대 적층된 제1 전극 및 제2 전극은 서로 순서가 뒤바뀔 수도 있다.
또한 본 발명에 따른 소자들은 메모리 트랜지스터의 채널 타입에 무관하며, N채널 또는 P채널 트랜지스터에 모두 적용될 수 있다. 따라서, 이하 설명에서 N채널 메모리 트랜지스터 또는 P채널 메모리 트랜지스터를 갖는 소자 또는 회로도를 혼용하며 설명될 수 있다.
본 발명의 소자들은 기판 상의 3차원 공간에 형성되는 3차원 구조를 가지므로, 도면에 표시된 xyz 좌표를 기준으로 하여 설명될 것이다.
도 1은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 사시도이다. 본 실시예에 따른 비휘발성 메모리 소자는 하나의 비휘발성 메모리 트랜지스터이다. 도 2는 도 1의 내부 구조를 보여주기 위하여 도 1의 소자의 게이트 전극(CG)의 중앙부를 xz평면으로 절단한 단면도이다. 도 3은 도 1에 제공된 소자의 등가 회로도를 나타낸다.
도 1 및 도 2를 참조하면, 기판(도시되지 않음) 상에 순차적으로 적층되는 제1 전극(21), 바디층(25) 및 제2 전극(22)을 포함하는 액티브층(actice layer)(AC), 상기 액티브층(AC)을 관통하며 형성된 (제어) 게이트 전극(CG. Control Gate electrode), 게이트 전극(CG)과 바디층(25) 사이에 개재되는 정보 저장층(IS), 및 상기 바디층(25)과 제2 전극(22)을 전기적으로 연결하는 도전체(40)를 포함하는 메모리 트랜지스터(20A) 소자가 제공된다.
여기서 액티브층(AC)의 제1 및 제2 전극(21, 22)은 각각 소오스/드레인 영역을 포함한다. 또한 메모리 트랜지스터(20A)의 채널은 바디층(25)에 형성된다. 따라서, 바디층(25)은 다결정 또는 단결정 또는 비정질(amorphous)의 반도체 물질로 형성될 수 있다.
또한 제1/제2 전극들(21, 22)은 실리콘을 포함하는 반도체 물질로 형성될 수도 있고 금속성 물질 또는 금속 실리사이드 등의 비반도체(non-semiconductor) 도전체로 형성될 수도 있으며, 단일 물질 또는 이들 물질들 중의 적어도 일부가 포함된 복합적인 구조체로 형성될 수도 있다. 이들이 비반도체 도전체로 형성될 경우에는 트랜지스터를 구현하기 위하여 상기 비반도체 도전체와 바디층(25)은 다이오드 접합을 형성할 수 있다.
제조 공정을 용이하게 하기 위하여, 제1 전극(21)/바디층(25)/제2 전극(22)들은 기판에 수직인 방향(z축)으로 순차적으로 적층되는 것이 바람직하다.
또한, 상기 제1 및 제2 전극(21, 22)의 적층 순서가 뒤바뀌거나, 또는 제1 전극(21) 또는 제2 전극(22) 중의 어느 하나와 바디층(25)이 전기적으로 연결되어도 본 발명의 기술적 사상은 변하지 않음은 자명하다. 이하 실시예들에 있어서는 설명을 간단하게 하기 위하여 제2 전극(22)과 바디층(25)의 전기적 연결이 예시된다.
도 3을 참조하면, 도 1에 제공된 메모리 트랜지스터 소자(20A)의 제1 전극(21) 및 제2 전극(22)은 회로도의 소오스/드레인(21, 22)을 구성하고, 바디층(25)은 회로도의 바디 전극(25)을 구성하며, 바디층(25)과 제2 전극(22)은 도전체(40)에 의하여 연결되어 하나의 공통 전극(27)을 형성할 수 있다.
상기 공통 전극(27)은 노어형 3차원 메모리 어레이의 비트 라인(도시안됨)에 연결될 수 있다. 즉, 종래 기술과 달리, 어레이의 바디 라인 및 비트 라인을 통합하여 하나의 바디/비트 라인으로 구성함으로써, 메모리 어레이의 연결 라인 수를 줄일 수 있는 것이 본 발명의 하나의 장점이다. 또한, 공통 전극(27)을 통하여 바디층(바디 전극)(25)에 선택적으로 바이어스 전압을 인가함으로써 바디층(25) 또는 바디층(25)에 형성되는 채널 영역을 통하여 채널 FN 터널링 프로그램 동작을 수행할 수 있는 것이 본 발명의 또 다른 장점이다. 또는, 공통 전극들(27)은 메모리 어레이의 공통 소오스 라인에 연결될 수도 있다. 동작 방법은 이후에 상세히 설명될 것이다.
도 3에서는 P채널 트랜지스터가 예시되었지만, N채널 트랜지스터에 대해서도 동일하게 적용될 수 있음은 자명하다.
게이트 전극(CG)은 기판에 수직으로 기둥(pillar) 형태로 형성될 수 있다. 또한 도면에서는 원기둥 형태를 도시하였지만, 다각형 기둥 등의 다양한 형태를 가질 수 있다. 다각형 기둥은 모서리 부분의 전계가 강해지므로 프로그램 또는 소거 동작을 개선하기 위하여 이용될 수도 있다.
또한, 게이트 전극(CG)은 최하층, 예컨대 이 실시예에서 제1 전극(21)을 완전히 관통하지 않을 수도 있다. 즉, 메모리 트랜지스터를 형성하기 위하여 게이트 전극(CG)은 적어도 바디층(25)을 관통하면 된다. 이하 메모리 트랜지스터의 다른 실시예들에 대해서도 이는 동일하게 적용될 수 있다.
이하에서는 정보 저장층(IS)의 세부 구조에 대하여 설명한다.
도 4는 정보 저장층(IS)의 세부 구조를 보여주기 위한 단면 사시도이다. 도 5 내지 도 8은 정보 저장층(IS)의 다른 구조들을 보여주는 단면 사시도들이다.
도 4를 참조하면, 정보 저장층(IS)은 전하의 주입 또는 제거 현상이 일어나는 터널링(tunneling) 유전막(231), 주입된 전하가 저장되는 저장막(232) 및 주입된 전하의 유출을 방지하는 방지 유전막(233)의 구조를 가질 수 있다. 터널링 유전막(231) 및 방지 유전막(233)은 예컨대 산화막으로 형성될 수 있다. 저장막(232)은 전하 트랩, 플로팅 게이트, 나노 구조 또는 도전체 도트(dot) 등 전하를 저장할 수 있는 어떠한 물질 및 구조일 수 있다. 또한 유전막(231, 233) 및/또는 저장막(232)은 각각 단일층으로 형성될 수도 있고, 서로 다른 물질들을 이용하여 다층으로 형성될 수도 있다. 예를 들면, 단순하게는, 산화막/질화막/산화막의 구조일 수 있다.
도 5를 참조하면, 저장막(232a)은 액티브층(AC)의 측벽 전체에 형성될 수 있다. 다만, 플로팅 게이트와 같이 저장된 전하가 유동적일 경우에는 저장막(232a)은 인접한 메모리 트랜지스터의 저장막(232a)과 절연되어야 한다.
도 6을 참조하면, 저장막(232b)은 바디층(25)의 측벽에 형성될 수 있다. 이 경우, 저장막(232b)은 제1 전극(21) 및/또는 제2 전극(22)의 적어도 일부 영역과 오버랩될 수 있다.
도 7을 참조하면, 저장막(232c)은 바디층(25)의 일부 영역에만 형성될 수도 있다. 이 경우에는 하나의 스플리트 채널(split-channel) 형태의 메모리 트랜지스터가 형성될 수 있다.
도 8을 참조하면, 게이트 전극(CG)과 제1 전극(21) 및/또는 제2 전극(22) 사이의 절연막(235)의 두께를 두껍게 형성할 수 있다. 예를 들면, 저장막(232)과 제1 전극(21) 및/또는 제2 전극(22) 사이의 절연막(235)의 두께를 터널 절연막(231)의 두께보다 두껍게 형성할 수 있다. 이렇게 하여 게이트 전극(CG)과 제1 전극(21) 및/또는 제2 전극(22) 사이의 전계의 세기를 감소시킬 수 있다.
이상 도 1 내지 도 8의 실시예들에 대한 설명들은 이하 변형된 메모리 트랜지스터들 및 적층 구조의 실시예들에 대해서도 동일하게 적용될 수 있으므로 이하에서는 중복 도시 및 설명되지 않을 것이다.
이하 도 9 내지 도 12를 참조하며, 도 1에 제공된 비휘발성 메모리 트랜지스터 소자의 변형된 실시예들에 대하여 설명한다.
도 9는 도 1의 소자의 일 변형된 실시예이다. 도 10a 및 도 109b는 도 9의 소자의 내부 구조를 보여주는 단면 사시도이다.
도 9를 참조하면, 전술한 도 1의 소자의 제1 전극(21)과 바디층(25) 사이에 절연층(35)이 개재될 수 있다. 이 때, 상기 절연층(35)은 채널이 형성되는 표면 영역(38, 38’)을 제외한 영역에 형성될 수 있다(도 10a, 도 10b).
도 10a를 참조하면, 상기 표면 영역(38)은 바디층(25)으로 형성될 수도 있다.
도 10b를 참조하면, 상기 표면 영역(38’)은 제1 전극(21)으로 형성될 수도 있다.
여기서, 바디층(25)과 제1 전극(21)이 도전체(40)에 의하여 연결되는 경우에 대해서는, 상기 설명에서 제1 전극(21)과 제2 전극(22)을 바꾸면 동일한 설명이 적용될 수 있다. 이하에서도 이는 동일하므로 중복 설명은 생략된다.
도 11은 도 1의 소자의 다른 변형된 실시예를 나타내는 사시도이다. 도 12는 도 11의 소자의 게이트 전극(CG)의 중앙부를 xz평면으로 절단한 단면 사시도이다.
도 11 및 도 12를 참조하면, 전술한 도 1의 소자의 제1 전극(21)과 바디층(25), 및 제2 전극(22)과 바디층(25) 사이에 절연층들(35, 36)이 개재될 수 있다. 이 때, 상기 절연층들(35, 36)은 채널이 형성되는 표면 영역(38)을 제외한 영역에 형성될 수 있다.
여기서 상기 표면 영역(38)은 바디층(25) 또는 제1 전극(21) 또는 제2 전극(22) 물질로 채워질 수 있다.
도 9 및 도 11에 사용된 절연층들(35, 36)은 전극들(21, 25, 22) 사이의 누설 전류를 감소시켜줄 수 있다. 또한 제조 공정 시에 절연층(35, 36) 상부의 전극들의 식각 중지를 위한 기준으로 이용될 수도 있다.
이하 도 13 내지 도 20에서는 도전체(40)의 실시예들이 제공된다.
도 13, 도 14 및 도 15는 각각 도 1의 메모리 트랜지스터(20A), 도 9의 메모리 트랜지스터(20B) 및 도 11의 메모리 트랜지스터(20C)에 포함된 도전체(40)의 일 실시예를 나타내는 사시도들이다.
도 13, 도 14 및 도 15를 참조하면, 제2 전극(22) 및 바디층(25)의 적어도 일 측벽의 적어도 일부 영역에 도전체 구조(40a)가 구비될 수 있다. 상기 도전체 구조(40a)는 제2 전극(22) 및 바디층(25)과 오믹 접촉을 형성할 수 있다.
도 16은 도 9의 메모리 트랜지스터(20B)에 포함된 도전체(40)의 다른 실시예를 나타내는 사시도이다. 도 17은 소자의 게이트 전극(CG)의 중앙부를 xz 평면으로 절단한 단면 사시도이다.
도 16 및 도 17을 참조하면, 제2 전극(22) 및 바디층(25)의 적어도 일 측벽의 적어도 일부 영역에 도전체(40b)가 매립될 수 있다.
이 매립된 도전체(40b)는 자기 정렬(self-aligned) 제조 방법을 사용하여 형성되고, 제2 전극(22) 및 바디층(25)과 오믹 접촉을 형성하는 금속 실리사이드일 수 있다. 이 때 제1 전극도 동시에 실리사이드화 될 수 있다. 이 경우 제1 전극(21)과 바디층(25)이 쇼트(short)되지 않도록 제1 전극(21)과 바디층(25) 사이에 절연층(35)이 개재되는 구조를 이용할 수 있다.
도 18 및 도 20은 각각 도 1 및 도 9의 메모리 트랜지스터(20A, 20B)에 포함된 도전체(40)의 또 다른 실시예를 나타내는 사시도들이다. 도 19는 도 18의 소자의 게이트 전극(CG)의 중앙부를 xz평면으로 절단한 단면 사시도이다.
도 18 및 도 19를 참조하면, 제2 전극(22)과 바디층(25) 사이의 적어도 일부 영역에 도전체(40c)가 개재될 수 있다. 이 도전체(40c)는 제2 전극(22) 및 바디층(25)과 오믹 접촉을 형성할 수 있다. 또한, 도전체(40c)는 상부에는 제2 전극(25)과 오믹 접촉을 하는 제3 도전체를 형성하고, 하부에는 바디층(250)과 오믹 접촉을 하는 제4 도전체를 갖는 다층 구조를 가질 수도 있다.
도 20을 참조하면, 제1 전극(21)과 바디층(25)의 사이에는 절연층(35)이 개재되고, 제2 전극(22)과 바디층(25)의 사이의 적어도 일부 영역에는 도전체(40c)가 개재될 수 있다. 이들 절연층(35) 및 도전체(40c)는 채널이 형성되는 표면 영역(38)을 제외한 영역에 형성된다.
이하에서는 전술한 본 발명의 실시예들에 따른 메모리 트랜지스터들(20A 내지 20B3)의 적층 구조에 대하여 설명한다.
도 21은 도 1의 메모리 트랜지스터(20A) 소자를 적층하는 일 실시예를 보여주는 사시도이다. 도 22는 도 21의 소자의 게이트 전극(CG)의 중앙부를 xz 평면으로 절단한 단면도이다. 도 23은 도 21의 소자의 등가 회로도를 나타낸다.
도 21 및 도 22를 참조하면, 이 소자는 순차적으로 적층된 제1 전극(21)/바디층(25)/제2 전극(22)으로 구성되는 액티브층들(AC)이 절연층(30)을 사이에 두고 적층된 액티브층 구조체(ACS. Active Layer Structure)가 형성되고, 액티브층 구조체(ACS)를 관통하여 게이트 전극(CG)이 배치되며, 게이트 전극(CG)과 각 액티브층(AC)의 바디층(25)과의 사이에는 정보 저장층(IS)이 개재될 수 있다. 그리고, 각 액티브층(AC)의 바디층(25)과 제2 전극(22)을 전기적으로 연결하는 도전체(40)를 포함한다.
이 실시예는 두 개의 메모리 트랜지스터들(20A)이 절연층(30)을 사이에 두고 적층되고, 게이트 전극들(CG)이 수직으로 연결되는 것으로 볼 수도 있다.
도 23을 참조하면, 두 개의 P채널 메모리 트랜지스터들(20A)의 게이트 전극(CG)들이 수직으로 연결되어 수직 워드 라인(CG 또는 VWL)을 형성할 수 있다. 즉, 수직으로 연결된 게이트 전극(CG) 기둥은 각 메모리 트랜지스터의 게이트 전극(CG)를 구성함과 동시에 수직 워드 라인(VWL) 기능을 갖는다.
여기서 적층되는 메모리 트랜지스터들(20A)의 제1 전극(21) 및 제2 전극(22)의 적층 순서가 뒤바뀌어도 본 발명의 기술 사상이 변하지 않음은 명백하다.
또한, 게이트 전극(CG)은 최하층 메모리 트랜지스터(20A)의 제1 전극(21)을 완전히 관통하지 않을 수도 있다.
여기서, 도 21의 실시예에 대한 설명은 전술한 다른 실시예들(20A1 내지 20B3)에도 동일하게 적용될 수 있음은 자명하다. 따라서, 다른 실시예들에 대한 적층 구조의 설명은 생략된다.
지금까지 설명한 비휘발성 메모리 트랜지스터 소자들은 기판 상에서 칼럼 방향으로 연장하여 3차원 어레이 칼럼을 형성할 수 있다.
이하에서 메모리 트랜지스터의 제1 전극(21)/바디층(25)/제2 전극(22)을 연장하여 형성되는 라인 패턴들의 참조번호는 1자리에 0을 붙여서 구분한다. 예를 들면, 제1 전극(21)/바디층(25)/제2 전극(22) 라인 패턴들은 각각 210, 250, 220의 참조번호로 표시되었다.
이하 도 24 내지 도 38은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 어레이 구조들을 설명하기 위한 사시도, 단면도 및 회로도를 포함한다.
도 24는 본 발명의 다른 실시예에 따른 비휘발성 메모리 어레이 소자의 사시도이다. 도 24는 3차원 어레이의 칼럼 구조를 나타낸다. 도 25는 도 24의 게이트 전극(CG)의 중앙부를 xz평면으로 절단한 단면도를 나타낸다. 도 26은 도 24의 등가 회로도를 나타낸다. 이 실시예에서는 도 1의 메모리 트랜지스터 소자(20A)의 액티브층(AC)이 연장된 일례를 보여준다.
도 24, 도 25 및 도 26을 참조하면, 순차적으로 적층된 제1 전극 라인(210)/바디 라인(250)/제2 전극 라인(220) 패턴들로 구성된 액티브 라인 패턴(AL)을 형성할 수 있다. 여기서 액티브 라인 패턴들(AL)이 절연층(300)을 사이에 두고 반복하여 적층되어 액티브 라인 구조체(ALS. Active Line Structure)를 형성할 수 있다. 액티브 라인 구조체(ALS)를 관통하는 복수의 게이트 전극들(CG)이 배치되고, 각 게이트 전극(CG)과 각 바디층(250) 사이에는 정보 저장층(IS)이 개재될 수 있다. 그리고, 각 액티브 라인 패턴(AL)에 속하는 제2 전극 라인(220) 및 바디 라인(250)은 플러그 전극(400)에 의하여 전기적으로 연결될 수 있다.
이렇게 하여 하나의 3차원 칼럼 패턴(700A)을 형성할 수 있다.
여기서 상기 3차원 칼럼 패턴(700A)의 상부 또는 하부에 칼럼 패턴(700A)을 가로지르는 워드 라인들(WL)이 배치되고, 각 게이트 전극(CG)은 해당하는 워드 라인(WL)에 연결될 수 있다.
여기서 게이트 전극(CG)는 수직으로 형성된 수직 워드 라인(VWL)으로 기능한다. 또한 상기 게이트 전극(CG)과 워드 라인(WL)의 연결은 예컨대 컨택 플러그에 의하여 구현될 수도 있고, 또는 직접 접촉하며 연결될 수도 있다. 이러한 설명은 이하 실시예들에 대해서도 동일하므로 중복 설명되지 않을 것이다.
도 26을 참조하면, 이 소자는 xyz 방향으로 1x2x2 = 4개의 메모리 트랜지스터들(MT)로 구성되는 수직 평면 상에 형성된 3차원 어레이로 볼 수 있다.
도 27a 및 도 27b를 참조하면, 상기 도 24의 변형된 실시예로서, 도 24에서 제1 전극 라인(210)과 바디 라인(250) 사이에 절연층(350)이 개재된 구조를 보여준다. 본 실시예는 도 9의 메모리 트랜지스터 소자(20B)의 액티브층(AC1) 구조가 연장된 것으로 볼 수 있다. 따라서, 내부 구조에 대한 설명은 도 9와 동일하다.
도 28a 및 도 28b를 참조하면, 상기 도 24의 또 다른 변형된 실시예로서, 도 24에서 제1 전극 라인(210)과 바디 라인(250) 사이의 절연층(350) 및 제2 전극 라인(210)과 바디 라인(250) 사이의 절연층(360)이 개재된 구조를 보여준다. 본 실시예는 도 11의 메모리 트랜지스터 소자(20C)의 액티브층(AC2) 구조가 연장된 것으로 볼 수 있다. 따라서, 내부 구조에 대한 설명은 도 11과 동일하다.
도 27a 및 도 28a에서 액티브층 사이에 개재된 층간 절연층들(350, 360)은 전극들(21, 25, 22) 사이의 누설 전류를 감소시켜줄 수 있다. 또한 다층 구조의 제조 공정 시에 전극들(21, 25, 22) 사이에 발생될 수 있는 불순물 확산을 방지할 수 있다. 또 다른 기능으로, 예컨대 각 층의 식각 공정 시에 절연층(35, 36) 상부의 전극들의 식각 중지를 위한 기준으로 이용될 수도 있다.
이와 같이, 상기 층간 절연층들(350, 360)은 제조 공정 시에 중요한 역할을 할 수도 있다. 이 층간 절연층들(350, 360)은 본 발명에 따른 다른 구조들에도 적용될 수 있다.
도 29는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 어레이 소자의 사시도이다. 도 30은 도 29의 소자의 게이트 전극(CG)의 중앙부를 가로지르며 xz평면으로 절단한 사시도를 나타낸다. 도 31은 도 29의 등가 회로도이다.
도 29 및 도 30을 참조하면, 도 16의 메모리 트랜지스터 소자(20B2)의 액티브층(AC3)이 칼럼 방향으로 연장되어 액티브 라인 패턴(AL3)을 형성할 수 있다. 액티브 라인 패턴(AL3)은 순차적으로 적층된 제1 전극 라인(210)/바디 라인(250)/제2 전극 라인(220) 패턴들, 그리고 제2 전극 라인(220) 및 바디 라인(250)의 측벽에 매립된 도전체(400b)로 구성될 수 있다. 여기서 액티브 라인 패턴들(AL3)이 절연층(300)을 사이에 두고 반복하여 적층되어 액티브 라인 구조체(ALS3)를 형성할 수 있다. 또한 상기 액티브 라인 구조체(ALS3)를 관통하는 복수의 게이트 전극들(CG)이 배치되고, 각 게이트 전극(CG)과 각 바디층(250) 사이에는 정보 저장층(IS)이 개재될 수 있다. 이렇게 하여 또 다른 3차원 칼럼 패턴(700B)을 형성할 수 있다.
상기 도전체(400b)는 측벽홈에 매립된 도전체 박막일 수도 있고, 제2 전극 및 바디 라인 패턴들(220, 250)의 실리사이드화에 의하여 형성될 수도 있다.
도 31을 참조하면, 전기적으로 서로 연결된 제2 전극 라인(220), 바디 라인(250) 및 도전체(400b)는 하나의 공통 전극(270b)을 형성한다. 또한, 도전체(400b)는 액티브 라인 패턴(AL3)의 적어도 일부 영역에만 형성될 수도 있다.
도 32는 도 29의 소자에서 제2 전극 라인(220)과 바디 라인(250) 사이에 절연층(360)이 더 개재되는 변형된 실시예를 보여주는 단면도이다.
도 33은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 어레이 소자의 사시도이다. 도 34는 도 33의 소자의 게이트 전극(CG)의 중앙부를 가로지르며 xz 평면으로 절단한 사시도를 나타낸다.
도 33 및 도 34를 참조하면, 도 20의 메모리 트랜지스터 소자(20B3)의 액티브층(AC5)이 일 방향, 예컨대 열 방향으로 연장되어 액티브 라인 패턴(AL4)을 형성할 수 있다. 액티브 라인 패턴(AL4)은 순차적으로 적층된 제1 전극 라인(210)/바디 라인(250)/제2 전극 라인(220) 패턴들, 제1 전극 라인(210)과 바디 라인(250) 사이에 개재된 절연층(350), 및 제2 전극 라인(220)과 바디 라인(250) 사이에 개재된 도전층(400c)으로 구성될 수 있다. 여기서 액티브 라인 패턴들(AL4)이 절연층(300)을 사이에 두고 반복하여 적층되어 액티브 라인 구조체(ALS4)를 형성할 수 있다. 또한 상기 액티브 라인 구조체(ALS4)를 관통하는 복수의 게이트 전극들(CG)이 배치되고, 각 게이트 전극(CG)과 각 바디층(250) 사이에는 정보 저장층(IS)이 개재될 수 있다. 이렇게 하여 또 다른 3차원 칼럼 패턴(700C)을 형성할 수 있다.
상기 도전층(400c)은 제2 전극 라인(220) 및 바디 라인(250) 사이의 일부 영역에만 개재될 수도 있다. 또한 도전층(400c)은 전기적인 연결을 위하여 제2 전극 라인(220) 및 바디 라인(250)과 오믹 접촉을 형성할 수 있다. 또한, 도전층(400c)은 상부에는 제2 전극 라인(220)과 오믹 접촉을 하는 제3 도전층을 형성하고, 하부에는 바디 라인(250)과 오믹 접촉을 하는 제4 도전층을 갖는 다층 구조를 갖을 수도 있다.
지금까지 설명한 실시예들은 두 층의 액티브 라인들을 갖는 적층 구조가 예시되었다.
도 35는 3층의 액티브 라인들을 갖는 본 발명에 따른 비휘발성 메모리 어레이 소자의 일례를 보여주는 사시도이다. 도 36은 도 35의 소자의 게이트 전극(CG)의 중앙부를 가로지르며 xz 평면으로 절단한 사시도를 나타낸다.
도 35 및 도 36을 참조하면, 3개의 액티브 라인 패턴들(AL)이 절연층(300)을 사이에 두고 적층되어 적층 액티브 라인 구조체(ALS5)가 형성된다. 또한 상기 액티브 라인 구조체(ALS5)를 관통하는 복수의 게이트 전극들(CG)이 배치되고, 각 게이트 전극(CG)과 각 바디층(250) 사이에는 정보 저장층(IS)이 개재된다.
전술한 도 24 내지 도 36의 설명을 참조하면, 여기서 예시되지 않은 본 발명의 다른 비휘발성 메모리 트랜지스터 소자들에 대해서도 동일한 방식으로 3차원 칼럼 패턴들을 형성할 수 있음은 쉽게 유추할 수 있다. 따라서, 다른 실시예들에 대한 도시 및 설명은 생략된다.
전술한 3차원 칼럼 패턴들을 기판 상에 배열하고 워드 라인을 구비하여 연결시키면 xyz방향으로 확장되는 3차원 비휘발성 메모리 어레이를 구현할 수 있다.
도 37은 이렇게 구현된 본 발명에 따른 비휘발성 메모리 어레이 소자의 일례를 보여주는 사시도이다. 도 38은 도 37의 하나의 워드 라인(WL)에 해당하는 등가 회로도를 나타낸다.
도 37을 참조하면, 도 27에서 제공된 3차원 칼럼 패턴들(700A1)이 기판(도시되지 않음) 상에 배열될 수 있다. 또한 칼럼 패턴(700A1)과 수직인 방향으로 연장되는 워드 라인들(WL)이 배치되고, 각 게이트 전극(CG)은 해당하는 워드 라인(WL)에 연결될 수 있다.
도 38을 참조하면, 이 3차원 어레이는 xyz 방향으로 2x2x2 = 8개의 메모리 트랜지스터들(MT)로 구성된 3차원 노어형 어레이임을 알 수 있다.
이러한 방식으로 본 발명에 따른 고집적도의 3차원 어레이가 구현될 수 있다. 다른 실시예들에 대해서도 동일한 방식으로 3차원 어레이가 구현될 수 있으므로 중복 설명은 생략된다.
동작 방법
이하에서는 지금까지 설명한 본 발명에 따른 비휘발성 메모리 소자의 동작 방법에 대하여 설명한다.
전술한 실시예들을 통하여 제공된 바와 같이, 본 발명에 따른 3차원 비휘발성 메모리 트랜지스터 및 어레이 소자들은 제2 전극(22, 220)과 바디층(25, 250)이 연결되어 하나의 공통 전극(27, 270)을 형성한다. 따라서, 본 발명에 따른 소자는 이러한 공통 전극(27, 270)을 통하여 선택된 메모리 트랜지스터(MT)의 바디 영역, 즉 채널 영역에 선택적으로 바디 바이어스 전압을 인가할 수 있다.
도 39는 본 발명에 따른 일 실시예인 도 1의 메모리 트랜지스터 소자의 동작 방법을 설명하기 위한 개략도이다. 도 1은 동작 설명을 위한 대표도로 채택된 것이며, 다른 실시예들도 동일한 등가 회로를 가지므로 동작은 도 39의 설명과 동일하다.
도 39를 참조하면, 바디층(25)과 제2 전극(22)을 연결하는 도전체(40)로 형성되는 공통 전극(27)에 공통 전압 Vp(50)가 인가되고, 제1 전극에는 V1(52)이 인가되고, 게이트 전극(CG)에는 게이트 전압 Vg(55)가 인가될 수 있다.
먼저 채널 FN 터널링 프로그램 동작에 대하여 설명한다. 채널 FN 터널링 프로그램을 위하여, 게이트 전압 Vg(55)와 공통 전압 Vp(50)의 전압차가 FN 터널링이 발생할 정도로 충분히 크도록 인가된다. 그리고, 제1 전극(52)은 플로팅시킬 수 있다. 여기서, 공통 전극(27)에 인가되는 전압 Vp는 바디층(25)에 바디 바이어스 전압으로 인가된다. 따라서, 게이트 전압(55)을 공통 전압(50)보다 높게 인가하면 바디층(25) 또는 바디층(25)에 형성된 채널 영역의 전자를 정보 저장층(IS)으로 주입할 수 있다. 반대로 공통 전압(50)을 게이트 전압(55)보다 높게 인가하면 정보 저장층(IS)에 저장된 전자를 제거할 수 있다. 즉, 채널 FN 터널링 프로그램 동작을 구현할 수 있다.
여기서, 예컨대 게이트 전극(CG)에 포지티브 고전압이 인가되는 경우, P채널 트랜지스터일 경우에는 채널 영역은 전자의 어큐물레이션(accumulation) 상태가 되어 채널 영역에 고르게 터널링이 발생될 수 있으며, N채널 트랜지스터일 경우에는 채널 영역은 인버전(inversion) 상태가 되어 인버전 채널을 통하여 채널 영역에 고르게 터널링이 발생될 수 있다. 반대로, 공통 전극(27)에 포지티브 고전압이 인가되는 경우, P채널 트랜지스터일 경우에는 채널 영역은 인버전되고 공통 전극(27)에 인가된 고전압은 제2 전극을 통하여 인버전 채널로 전달되므로 채널 영역에 고르게 터널링이 발생될 수 있으며, N채널 트랜지스터일 경우에는 채널 영역은 어큐물레이션(accumulation) 상태가 되어 채널 영역에 고르게 터널링이 발생될 수 있다.
전술한 본 발명에 따른 3차원 비휘발성 메모리 어레이 소자들은 모두 인접한 액티브 라인 패턴들(AL)이 서로 절연 분리된다. 따라서, 각 액티브 라인 패턴(AL)과 수직 워드 라인(VWL)이 교차하는 지점의 메모리 트랜지스터(또는 셀)는 통상적인 디코딩 및 스위칭 회로들을 이용하여 쉽게 선택적으로 동작시킬 수 있다. 따라서, 고집적 어레이에서 하나의 메모리 셀을 선택하여 전술한 방식으로 채널 FN 터널링 프로그램 동작을 수행할 수 있다. 이 때, 비선택된 어레이 라인들에는 디스터버 현상을 방지하기 위한 전압들이 인가될 수 있다.
여기서 본 발명의 메모리 트랜지스터(MT)는 전자의 주입 동작을 프로그램 동작으로 정의할 수도 있고, 전자의 제거 동작을 프로그램 동작으로 정의할 수도 있다. 이러한 정의는 메모리 트랜지스터(MT)의 타입 즉, N채널 또는 P채널에 무관하게 적용될 수 있다. 또한 홀의 주입 또는 제거는 바이어스 전압의 극성을 반대로 하면 동일한 현상이 일어날 수 있다.
따라서, 본 발명에 따른 비휘발성 메모리 소자는 상기 전하의 주입 및 제거 동작을 모두 프로그램 동작으로 즉, 선택적으로 수행할 수 있다. 이러한 동작 방식을 이용하면 하나의 선택된 메모리 셀의 문턱전압을 고도로 정밀하게 조절할 수 있다. 따라서 이러한 동작 방식은 정밀한 문턱전압의 조절이 요구되는 멀티비트 방식의 프로그램 시에 매우 유용할 수 있다. 또한, 블록 소거 시에 과잉 소거된 셀을 선택적으로 다시 프로그램함으로써 과잉 소거 문제를 해결하는 방법으로 응용될 수도 있다.
물론, 본 발명의 소자는 핫 캐리어 주입 동작 방식으로 프로그램할 수도 있다. N채널 소자를 예로 들면, 제1 전극(21)에 제1 전압 V1(52)을 인가하고, 공통 전극(27)에 제1 전압보다 낮은 전압 Vp(50), 예컨대 0V를 인가할 수 있다. V1과 Vp의 전압차를 핫 캐리어, 예컨대 열전자가 발생될 정도로 높게 형성시킬 수 있다. 이렇게 생성된 열전자는 제어 게이트 전압 Vg(55)에 의하여 정보 저장층(IS)으로 주입될 수 있다. 핫 캐리어 주입 프로그램 동작 시에는, 선택된 제어 게이트 전압 Vg(55)을 점진적으로 변화시키면서 프로그램할 수도 있다. 제어 게이트 전압을 조절하면 프로그램 전류의 크기를 조절할 수 있다. P채널 소자인 경우에는, 공통 전극(27)에 제1 전압 V1(52)보다 높은 전압 Vp(50)를 인가할 수 있다.
이러한 설명을 바탕으로, 이하에서는 본 발명에 따른 3차원 비휘발성 메모리 소자의 특징 및 응용에 대하여 설명한다.
종래의 노어형 3차원 비휘발성 메모리 기술에서는 워드 라인 방향으로 각 메모리 트랜지스터의 바디층 또는 채널층들이 하나의 몸체로 형성되어 있으므로, 인접한 소오스/드레인 또는 비트 라인들은 전기적으로 서로 연결되어 있다. 이러한 구조는 평면 메모리에서의 버추얼 그라운드 어레이(Virtual Ground Array. VGA) 또는 미러비트(MirrorBit)형 어레이와 유사하다. 이러한 어레이에서는 FN 터널링 프로그램을 적용할 수 없으며, 핫 캐리어 주입 프로그램 방식만 적용될 수 있다.
전술한 바와 같이, 본 발명의 3차원 비휘발성 메모리 소자는 각 액티브 라인 패턴(AL)의 바디 라인(250) 및 제2 전극 라인(220)이 전기적으로 연결되고, 각 액티브 라인 패턴(AL)은 서로 절연 분리되는 것이 특징이다.
한편, 낸드형 플래시 메모리는 대용량/저전력/고속 프로그램이 가능하고, 우수한 셀 사이즈 축소성(scalability)을 갖는 등의 장점들이 있는 반면에, 읽기 속도가 느리고 비트 불량이 존재하는 단점들을 갖고 있다. 여기서 상기 낸드형 플래시 메모리의 장점들은 채널 FN 터널링 프로그램 방식의 적용으로 인하여 갖게 되는 것들이며, 단점들은 낸드형 어레이 구조 때문에 발생되는 것들이다.
반면에, 노어형 플래시 메모리는 저용량/고전력소모/저속 프로그램 및 열악한 셀 사이즈 축소성 등의 단점들을 갖고 있으며, 반면에 랜덤 읽기 속도가 빠르고 비트 불량이 없는 장점들을 갖고 있다. 여기서 상기 노어형 플래시 메모리의 단점들은 핫 캐리어 주입 프로그램 방식의 적용으로 인하여 발생된 것들이며, 장점들은 노어형 어레이 구조 때문에 얻게 되는 것들이다.
특히, 종래의 노어형 셀은 핫 캐리어 주입 프로그램 동작 시에 드레인과 소오스 또는 바디 양단에 고전압이 인가되는 것이 셀 사이즈 축소성에 한계를 지우는 핵심 요인이다. 반면에 낸드형 소자는 채널 FN 터널링 프로그램 방식을 적용할 수 있으므로 이러한 양단 전압이 인가되지 않으며, 따라서 우수한 셀 축소성을 갖게 된다.
따라서, 이상적인 플래시 메모리는 채널 FN 터널링 프로그램을 적용할 수 있는 3차원 적층 노어형 어레이를 갖는 것이다. 여기서, 3차원 적층 어레이는 평면 셀 사이즈 축소의 한계를 극복하기 위하여 요구되는 것이다.
본 발명에 따른 3차원 비휘발성 메모리 소자는 이러한 이상적인 플래시 메모리의 요구 조건들을 만족시킬 수 있다. 즉, 채널 FN 터널링 프로그램 방식을 적용하는 3차원 노어형 어레이를 구현할 수 있다. 따라서, 3차원 적층 어레이를 통하여 대용량을 구현하고, 노어형 어레이 구조를 통하여 고속 읽기 및 신뢰성을 확보하며, 채널 FN 터널링 프로그램 방식의 적용을 통하여 저전력 소모, 고속 프로그램 및 셀 사이즈 축소성을 확보할 수 있다.
이렇게 하여 본 발명에 따른 3차원 비휘발성 메모리 소자는 소형/고속/저전력/내구성을 갖춘 대용량 정보 저장 장치 시장의 요구 조건에 부합하는 장점들을 갖는다. 또한 이러한 본 발명의 장점들은 종래의 낸드형 대용량 플래시 메모리 뿐만 아니라, 종래 기술로 구현이 어려웠던 대용량 노어형 플래시 메모리의 생산도 용이하게 할 수 있다.
제조 방법
이하에서는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법들에 대하여 설명한다.
먼저 도 24의 소자를 형성하는 제조 방법에 대하여 설명한다.
도 40을 참조하면, 기판(100) 상에 액티브층(AL)과 절연층(300)을 반복하여 적층한다. 각 액티브층(AL)은 순차적으로 제1 도전층(210), 바디층을 형성하는 반도체층(250) 및 제2 도전층(220)을 포함한다. 기판(100)과 액티브층(AL) 사이에는 기판 절연층(311)을 포함할 수 있다. 적층된 액티브층들(AL)의 최상부에는 상부 절연층(312)을 포함할 수 있다. 상기 절연층들(300, 311, 312)은 예컨대 산화물 또는 질화물일 수 있으며, 동일한 물질로 형성될 수도 있고 선택 식각 등 제조 공정의 목적을 달성하기 위하여 서로 다른 물질로 형성될 수도 있다. 상기 도전층들(210, 220)은 반도체 또는 금속 또는 금속 실리사이드 등의 도전체일 수 있다.
여기서 기판(100)은 실리콘, 게르마늄 또는 화합물 반도체 등의 반도체일 수도 있고 절연체일 수도 있다. 절연체는 유리 또는 플라스틱 등일 수 있다. 메모리 어레이 영역의 기판이 절연체일 경우, 회로 영역은 분리된 반도체 기판에 형성될 수 있다. 또는 회로 영역은 절연체 상에 박막 트랜지스터(Thin Film Transistor. TFT)들을 이용하여 형성될 수도 있다. 또한 메모리 어레이와 회로 영역은 동일한 기판 상에 형성될 수도 있고, 서로 다른 기판에 형성될 수도 있다.
여기서, 액티브층(AL)은 이후 각각의 액티브 라인들로 분리하는 패터닝을 통하여 액티브 라인 패턴(AL) 및 액티브 라인 구조체(ALS)로 형성될 수 있다.
또한 이하 제조 방법의 실시예들에서 2층으로 적층된 액티브층들(AL)을 예시하였지만 2층 이상 반복 적층할 수 있는 것은 자명하다.
도 41를 참조하면, 적층된 액티브층들(AL) 및 절연층들(300, 312)을 패터닝하여 홀(850)(hole)을 형성한다. 이 때 기판(100)과 액티브층(AL) 사이에 형성된 절연층(311)은 적어도 잔막이 남아 있도록 한다.
이하에서는 도 41의 홀(850)의 중앙을 AA’ 방향으로 수직으로 절단한 단면을 이용하여 설명한다.
도 42를 참조하면, 홀(850)의 측벽에 정보 저장층(IS)을 형성한다.
도 4에서 설명한 바와 같이, 정보 저장층(IS)은 산화막(231)/저장막(232)/산화막(233)의 순서로 형성될 수 있다. 이 때 전하 트랩 메모리와 같이 저장된 전하가 비유동적인 경우에는 저장막(232)은 홀(850)의 측벽 전체에 형성될 수도 있고 또는 각 바디층(250)에 분리되도록 형성할 수도 있다. 또한 플로팅 게이트 메모리와 같이 전하가 유동적인 경우에는 저장막(232)은 각 바디층(250)에 분리되도록 형성할 수 있다. 전하 트랩 메모리인 경우 저장막은 질화막을 포함하는 구조일 수 있다. 플로팅 게이트 또는 나노 구조 메모리인 경우, 저장막은 플로팅 게이트 또는 나노 구조 메모리 요소를 형성할 수 있다.
도 43을 참조하면, 정보 저장층(IS) 상에 게이트 도전막(356)을 형성한다. 이 때 홀(850) 내부와 상부 절연층(312)의 상부에도 게이트 도전막(356)이 형성되도록 할 수 있다. 예를 들면, 게이트 도전막(356)은 폴리 실리콘 등의 반도체 물질일 수도 있고, 금속, 금속 실리사이드 또는 금속/반도체 복합체일 수도 있다.
도 44를 참조하면, 게이트 도전막(356)을 홀(850)에 매립하여 게이트 전극(CG)을 형성한다. 예를 들면, 상부 절연층(312) 상의 게이트 도전막(356)을 평탄화 공정을 이용하여 제거하면 각각의 홀(850)에 매립되어 분리된 게이트 도전막(356)을 형성할 수 있다.
여기서 상부 절연층(312) 상의 정보 저장층(IS)은 평탄화 과정에서 제거될 수도 있다.
상기 제조 방법을 복수의 홀들(850)로 구성되는 어레이에 적용할 경우, 이후 액티브층(AL)은 각각의 액티브 라인들로 분리하는 패터닝을 통하여 액티브 라인 패턴(AL) 및 액티브 라인 구조체(ALS)로 형성될 수 있다. 또한 배선 공정을 통하여 게이트 전극들(CG)을 워드 라인들에 연결할 수 있다. 또한 예컨대 플러그 전극 공정을 이용하여 제1 도전층(210)과 반도체층(250), 또는 제2 도전층(220)과 반도체층(250)을 전기적으로 연결하는 단계를 수행할 수 있다. 상기 제조 방법을 이렇게 3차원 어레이로 확장하는 것은 쉽게 이해될 수 있으므로 세부 설명은 생략된다.
도 45를 참조하면, 도 43의 단계에 이어서, 게이트 도전막(356)을 패터닝하여 게이트 전극(CG)와 워드 라인(WL)을 동시에 형성할 수도 있다. 이러한 제조 방법을 위하여 전술한 분리 패터닝에 의한 액티브 라인 구조체(ALS)의 형성 단계가 도 45의 패터닝 단계에 선행될 수도 있다.
이하 도 46 내지 도 49는 도 28a의 층간 절연층들(350, 360)이 개재된 실시예의 제조 방법을 설명하기 위한 개략도들이다.
도 46을 참조하면, 도 40의 제조 단계에서 제1 도전층(210)과 반도체층(250) 및 제2 도전층(220)과 반도체층(250) 사이에 각각 층간 절연층들(350, 360)을 형성하는 단계들을 더 포함할 수 있다.
이어서 도 41과 마찬가지로 홀(850)을 형성한다(도면 생략됨). 다만, 여기서는 층간 절연층들(350, 360)을 패터닝하는 단계들이 추가될 수 있다.
도 47을 참조하면, 홀(850) 내부에 노출된 층간 절연층들(350, 360)에 얕은 홈(365)을 형성할 수 있다. 이 경우, 분리 절연층들(300, 311, 312)의 큰 손실 없이 홈(365)을 형성하기 위하여 선택 식각이 가능한 물질들을 적용할 수도 있다.
도 48을 참조하면, 홈(365)에 반도체층(370) 또는 제1 또는 제2 도전층(370)을 형성할 수 있다.
여기서, 상기 반도체층(370) 또는 제1 또는 제2 도전층(370)의 형성은 증착 및 비등방성 식각 방식을 이용하여 매립할 수도 있고, 또는 홈(365)에 상기 물질들 중의 하나를 성장(growth)시킬 수도 있다. 상기 성장은 예컨대 홈(365)에 인접한 반도체층(250)을 시드(seed)로 이용하여 에피택셜 성장(epitaxial growth) 방법을 이용할 수 있다. 여기서 홈에 형성된 물질(370)은 단결정 또는 다결정 또는 비정질 물질일 수 있다. 또한 상기 물질(370)이 반도체일 경우에는 도핑될 수도 있고 도핑되지 않은 인트린직(intrinsic) 반도체 물질일 수도 있다.
이어서, 전술한 방법들과 동일하게, 정보 저장층(IS)을 형성하고, 게이트 전극(CG)을 매립할 수 있다.
도 49는 이렇게 하여 완성된 3차원 소자 구조를 보여주는 사시도이다.
전술한 도 46 내지 도 49에 예시된 제조 방법에 있어서, 상기 층간 절연층들(350, 360) 중의 어느 하나의 절연층만 형성될 수도 있다. 이 경우 전기적으로 서로 절연되는 층간에 절연층이 형성되는 것이 바람직할 수 있다.
도 50 및 도 51은 도 33의 소자의 제조 방법을 보여주기 위한 단면도들이다.
여기서, 도 33의 소자의 제조 방법은 상기 도 40 내지 도 49의 제조 방법에서 제2 도전층(220)과 반도체층(250) 사이의 층간 절연층(360)을 층간 도전층(400c)로 대체하여 달성할 수 있다.
도 50을 참조하면, 도 47과 유사하게, 홀(850) 내부의 층간 절연층(350) 및 층간 도전층(400c)를 식각하여 얕은 홈(365)을 형성한다.
도 51을 참조하면, 상기 홈(365)에 반도체층(250)을 형성한다. 또는 제1 또는 제2 도전층(210, 220)을 형성할 수도 있다. 형성 방법은 도 48의 설명과 동일할 수 있다.
여기서, 층간 도전층(400c)은 제2 도전층(220) 및 반도체층(250)과 오믹 접촉을 하는 물질인 것이 바람직하다. 또는, 층간 도전층(400c)은 하부에는 반도체층(250)과 오믹 접촉을 하는 제3 도전층을 포함하고, 상부에는 제2 도전층(220)과 오믹 접촉을 하는 제4 도전층을 포함하는 다층 구조를 가질 수도 있다.
이하에서는 복수의 3차원 칼럼 패턴들을 갖는 소자에 대한 제조 방법이 제공된다. 도시의 편의를 위하여, 이하 도면들에서는 전술한 액티브층(AL)을 하나의 블랙 박스로 도시한다.
도 52를 참조하면, 복수의 게이트 전극 칼럼들(501, 502)을 갖는 3차원 구조체(500)를 형성한다. 이 구조체(500)는 전술한 제조 방법들을 이용하여 형성할 수 있음은 명백하다.
도 53을 참조하면, 게이트 전극 칼럼들(501, 502) 사이의 액티브층들(AL)과 절연층들(310, 312) 및 상부 절연층(312) 상의 상부 정보 저장층(IS)들을 패터닝하여 분리 트렌치(870)를 형성한다.
이렇게 하여 3차원 칼럼 패턴들(700)을 형성할 수 있다.
이후 배선 공정을 통하여 게이트 전극들(CG)을 해당하는 워드 라인들(WL)에 연결할 수 있다.
다음은 도 29의 도전체(400b)를 형성하는 예들이 제공된다.
먼저, 도 54를 참조하면, 도 40의 단계에서 제1 도전층(210)과 반도체층(250) 사이에 절연층(350)을 더 포함하고, 전술한 제조 방법들을 이용하여 도 53의 단계를 완성하면 도 54의 구조를 형성할 수 있다.
도 55를 참조하면, 상기 분리 트렌치(870) 내부에 노출된 반도체로 형성된 액티브층(AL)을 자기 정렬(self-aligned) 금속 실리사이드화시킬 수 있다. 이 때, 제1 도전층(210)도 동시에 실리사이드화될 수 있다. 제1 및/또는 제2 도전층(210, 220)이 비반도체 물질로 형성된 경우에는 반도체층(250)만 실리사이드화될 수도 있다.
다른 방법으로는, 도전체의 매립에 의하여 형성될 수도 있다. 이에 대하여 이하에서는 도 54의 칼럼 패턴(700)을 가로지르는 방향으로 절단한 단면을 이용하여 설명한다.
도 56을 참조하면, 트렌치(870) 내벽에 절연층들(311, 312, 300, 350)을 제외한 도전층들(210, 220, 250)을 식각하여 측벽홈(366)을 형성할 수 있다.
도 57을 참조하면, 측벽홈(366)에 제2 도전층(220)과 반도체층(250)을 전기적으로 연결하는 도전층(400b')을 형성할 수 있다. 이 도전층(400b')은 반도체 또는 금속 또는 금속 실리사이드 또는 금속/반도체 복합물일 수 있다. 이 때, 반도체층(250)의 오믹 접촉을 개선하기 위하여 반도체층(250)의 표면 불순물 농도를 증가시킬 수 있다. 또는 제1 도전층(210) 및/또는 제2 도전층(220)이 반도체로 형성된 경우에는 제1 도전층(210) 및/또는 제2 도전층(220)의 불순물 농도 증가 단계를 포함할 수도 있다.
상기 농도 조절 방법은 다른 제조 방법들에서도 이용될 수 있다.
또한, 전술한 실시예들에서 제1 및/또는 제2 전극(210, 220)과 반도체층(250) 사이에는 절연층(350, 360)이 개재될 수도 있다.
여기서 예시되지 않은 다른 소자 구조의 실시예들에 대한 제조 방법들은 지금까지 설명한 방법들을 바탕으로 쉽게 구현될 수 있으므로 설명이 생략된다.

Claims (12)

  1. 순차적으로 적층된 제1 전극, 바디층 및 제2 전극;
    상기 제1 전극/바디층/제2 전극을 관통하며 배치되는 게이트 전극;
    상기 바디층과 상기 게이트 전극 사이에 개재된 정보 저장층; 및
    상기 바디층과 상기 제1 전극 또는 상기 제2 전극 중의 어느 하나를 전기적으로 연결하는 도전체를 포함하며,

    상기 제1 전극 및 상기 제2 전극은 각각 소오스/드레인 영역을 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자.
  2. 기판 상에 순차적으로 적층된 제1 전극, 바디층 및 제2 전극으로 각각 구성되는 복수의 액티브층들;
    상기 복수의 액티브층들 사이에 개재된 절연층들;
    상기 복수의 액티브층들 및 절연층들을 관통하며 배치되는 게이트 전극;
    상기 게이트 전극과 각각의 상기 바디층 사이에 개재되는 정보 저장층들; 및
    상기 복수의 액티브층들 각각에 속한 상기 바디층과 상기 제1 전극 또는 상기 제2 전극 중의 어느 하나를 전기적으로 연결하는 도전체를 포함하며,

    상기 제1 전극 및 상기 제2 전극은 각각 소오스/드레인 영역을 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자.
  3. 기판에 평행한 일 방향으로 연장되고 상기 기판에 수직으로 순차적으로 적층된 제1 전극 라인, 바디 라인 및 제2 전극 라인들로 구성되는 액티브 라인 패턴;
    상기 액티브 라인 패턴을 관통하며 배치되는 복수의 게이트 전극들;
    상기 복수의 게이트 전극들과 상기 바디 라인 사이에 개재되는 정보 저장층들; 및
    상기 바디 라인과 상기 제1 전극 라인 또는 상기 제2 전극 라인 중의 어느 하나를 전기적으로 연결하는 도전체를 포함하며,

    상기 제1 전극 라인 및 상기 제2 전극 라인은 각각 소오스/드레인 영역을 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자.
  4. 기판에 수직으로 절연층을 사이에 두고 적층된 복수의 3차원 칼럼 구조체들을 포함하고,

    상기 복수의 3차원 칼럼 구조체들 각각은,
    기판에 평행한 일 방향으로 연장되고 상기 기판에 수직으로 순차적으로 적층된 제1 전극 라인, 바디 라인 및 제2 전극 라인들로 구성되는 액티브 라인 패턴;
    상기 액티브 라인 패턴을 관통하며 배치되는 복수의 게이트 전극들;
    상기 복수의 게이트 전극들과 상기 바디 라인 사이에 개재되는 정보 저장층들; 및
    상기 바디 라인과 상기 제1 전극 라인 또는 상기 제2 전극 라인 중의 어느 하나를 전기적으로 연결하는 도전체를 포함하며, 상기 제1 전극 라인 및 상기 제2 전극 라인은 각각 소오스/드레인 영역을 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자.
  5. 제 3 항 또는 제 4 항 중의 어느 하나에 있어서, 상기 바디 라인과 상기 제1 전극 라인 및/또는 상기 제2 전극 라인 사이의 영역 중에서 채널이 형성되는 표면 영역을 제외한 적어도 일부 영역에 개재된 절연층을 더 포함하는 3차원 비휘발성 메모리 소자.
  6. 제 3 항 또는 제 4 항에 있어서, 상기 도전체는, 상기 바디 라인과 상기 제1 전극 라인 또는 상기 제2 전극 라인 중의 어느 하나와의 사이의 영역 중에서 채널이 형성되는 표면 영역을 제외한 적어도 일부 영역에 개재되는 것을 특징으로 하는 3차원 비휘발성 메모리 소자.
  7. 제 3 항 또는 제 4 항에 있어서, 상기 액티브 라인 패턴을 가로지르는 방향으로 연장되고, 해당하는 상기 복수의 게이트 전극들과 접속하는 복수의 워드 라인들을 더 포함하는 3차원 비휘발성 메모리 소자.
  8. 제 1 항 내지 제 4 항 중의 어느 하나의 3차원 비휘발성 메모리 소자의 프로그램 동작 방법에 있어서, 상기 프로그램 동작 방법은 상기 바디층 또는 상기 바디 라인에 바디 바이어스 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자의 동작 방법.
  9. 제 3 항 또는 제 4 항 중 어느 하나의 3차원 비휘발성 메모리 소자의 프로그램 동작 방법에 있어서, 하나의 상기 액티브 라인 패턴을 선택하는 단계 및 상기 복수의 워드 라인들 중에서 하나의 상기 워드 라인을 선택하는 단계를 포함하되,
    상기 선택된 액티브 라인 패턴을 구성하는 바디 라인에는 바디 바이어스 전압을 인가하고, 상기 선택된 워드 라인에는 게이트 전압을 인가하여 파울러-노드하임 터널링(Fouler-Nordheim Tunneling) 방식에 의하여 상기 정보 저장층을 프로그램하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자의 동작 방법.
  10. 제 3 항 또는 제 4 항 중 어느 하나의 3차원 비휘발성 메모리 소자의 프로그램 동작 방법에 있어서, 하나의 상기 액티브 라인 패턴을 선택하는 단계 및 상기 복수의 워드 라인들 중에서 하나의 상기 워드 라인을 선택하는 단계를 포함하되,
    상기 선택된 액티브 라인 패턴을 구성하는 제1 전극 라인 및 제2 전극 라인 중의 어느 하나에 제1 전압을 인가하고, 상기 선택된 워드 라인에는 게이트 전압을 인가하여 핫 캐리어 주입(Hot Carrier Injection) 방식에 의하여 상기 정보 저장층을 프로그램을 하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자의 동작 방법.
  11. 제1 도전층, 반도체층 및 제2 도전층을 순차적으로 적층하는 단계;
    상기 제1 도전층/반도체층/제2 도전층을 관통하는 복수의 홀(hole)들을 형성하는 단계;
    상기 복수의 홀들 각각의 측벽에 정보 저장층을 형성하는 단계;
    상기 정보 저장층 상에 게이트 전극을 형성하는 단계; 및
    상기 반도체층과 상기 제1 도전층 또는 상기 제2 도전층 중의 어느 하나를 도전체로 연결하는 단계를 포함하는 3차원 비휘발성 메모리 소자의 제조 방법.
  12. 제 11 항에 있어서, 상기 반도체층과 상기 제1 도전층 및/또는 상기 제2 도전층 사이의 영역 중에서 채널이 형성되는 표면 영역을 제외한 적어도 일부 영역에 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리 소자.
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