KR101982383B1 - 와이드 밴드 갭 트랜지스터 디코더를 갖는 3d 비-휘발성 저장소 - Google Patents

와이드 밴드 갭 트랜지스터 디코더를 갖는 3d 비-휘발성 저장소 Download PDF

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Abstract

와이드 밴드 갭 반도체로부터 형성된 보디들을 갖는 TFT 들을 포함하는 WL 선택 게이트들을 갖는 3D 적층 메모리 디바이스들이 개시된다. 와이드 밴드 갭 반도체는 금속 산화물 반도체와 같은 산화물 반도체일 수 있다. 일례로서, 이는 InGaZnO, InZnO, HfInZnO, 혹은 ZnInSnO 보디일 수 있다. 워드라인들은 텅스텐 등의 금속으로부터 형성될 수 있다. 3D 적층 메모리 디바이스는 낸드 스트링들을 가질 수 있다. TFT 들은 워드라인 층에 형성될 수 있다. TFT 들은 높은 구동 전류, 높은 브레이크다운 전압 및 낮은 누설전류를 갖는다.

Description

와이드 밴드 갭 트랜지스터 디코더를 갖는 3D 비-휘발성 저장소{3D NON-VOLATILE STORAGE WITH WIDE BAND GAP TRANSISTOR DECODER}
본 기술은 비-휘발성 메모리에 관한 것이다.
최근, 메모리 셀(memory cell)들의 스트링(string)들을 갖는 3D 적층 메모리 구조(3D stacked memory structure)를 사용하여 초고밀도 저장 디바이스(ultra high density storage device)들이 제안되고 있다. 하나의 이러한 저장 디바이스는 때때로, 비트당 가격 감축가능(Bit Cost Scalable, BiCS) 아키텍처(architecture)로서 지칭된다. 예를 들어, 3D NAND 적층 메모리 디바이스는 교번하는(alternating) 전도체 및 절연체 층들의 어레이(array)로부터 형성될 수 있다. 다수의 메모리 층들을 동시에 정의하기 위해 이러한 층들 내에 메모리 홀(memory hole)이 드릴링(drilling)된다. 그 다음에, 메모리 홀을 적절한 물질들로 충전함으로써 NAND 스트링이 형성된다. 일직선의 NAND 스트링은 하나의 메모리 홀 내에서 연장되며, 파이프-형상(pipe-shaped) 혹은 U자-형상(U-shaped)의 NAND 스트링(P-BiCS)은 메모리 셀들의 수직 기둥(column)들의 쌍(pair)을 포함하고, 여기서 메모리 셀들의 수직 기둥들의 쌍은 두 개의 메모리 홀들 내에서 연장되어 파이프 연결부(pipe connection)에 의해 결합된다. 파이프 연결부는 비도핑된 폴리실리콘(undoped polysilicon)으로 만들어질 수 있다. 유전체(dielectric) 및 백 게이트(back gate)는 파이프 연결부를 둘러쌀 수 있으며 백 게이트 트랜지스터를 형성해 파이프 연결부의 전도를 제어할 수 있다. 메모리 셀들의 제어 게이트들은 전도체 층들에 의해 제공된다.
많은 3D 적층 비-휘발성 메모리 디바이스들(예를 들어, 3D NAND)이 갖는 한 가지 문제는 원하는 기준들을 충족시키는 디코더(혹은 워드 라인 선택) 트랜지스터를 제공하는 것이 어려울 수 있다는 것이다. 이러한 기준들은 상대적으로 낮은 누설, 충분한 구동 전류, 디코더들 간의 낮은 변동성 등을 갖는 고전압 동작을 포함할 수 있다. 이러한 요건들을 폴리실리콘 트랜지스터들로 충족시키는 것은 도전적 과제인데, 왜냐하면 다-결정성 결정입자들(poly-crystal grains) 및 결정입자 경계들(grain boundaries)의 영향이 크기 때문인바, 이러한 것들은 누설을 증가시킬 수 있고, 항복 전압(breakdown voltage)을 감소시킬 수 있고, 이동도 및 구동 전류를 감소시킬 수 있으며, 디바이스 파라미터들의 큰 변동을 유발할 수 있다.
본 명세서에 서술된 일실시예는 3D 적층 비휘발성 저장 디바이스에 관한 것으로, 상기 3D 적층 비휘발성 저장 디바이스는 복수의 전도성 워드라인 층들; 스택에서 상기 전도성 워드라인 층들과 교번하는 복수의 절연층들; 복수의 비휘발성 저장소자 스트링들, 각각의 비휘발성 저장소자 스트링은 복수의 비휘발성 저장소자들을 포함하고, 상기 비휘발성 저장소자들 각각은 상기 복수의 워드라인 층들 중 하나에 관련되며; 그리고 복수의 워드라인 선택 게이트 트랜지스터들(231)을 포함하고, 상기 워드라인 선택 게이트 트랜지스터들 각각은, 와이드 밴드 갭 반도체로부터 형성된 보디(body)를 갖는 박막 트랜지스터(thin film transistor)를 포함한다. 상기 비휘발성 저장소자 스트링들은 NAND 스트링들이 될 수 있다. 일실시예에서, 상기 비휘발성 저장소자 스트링들은 U-형상의 스트링들이 될 수 있다. 일실시예에서, 상기 비휘발성 저장소자 스트링들은 직선 스트링들이 될 수 있다.
본 명세서에 서술된 일실시예는 3D 적층 비휘발성 저장 디바이스의 형성 방법에 관한 것으로, 상기 방법은, 복수의 전도성 워드라인 층들을 형성하는 단계; 스택에서 상기 전도성 워드라인 층들과 교번하는 복수의 절연층들을 형성하는 단계; 복수의 비휘발성 저장소자 스트링들을 형성하는 단계, 각각의 비휘발성 저장소자 스트링은 복수의 비휘발성 저장소자들을 포함하고, 상기 비휘발성 저장소자들 각각은 상기 복수의 워드라인 층들 중 하나에 관련되며; 그리고 복수의 워드라인 선택 게이트 트랜지스터들을 형성하는 단계를 포함하며, 상기 워드라인 선택 게이트 트랜지스터들 각각은, 와이드 밴드 갭 반도체로부터 형성된 보디를 갖는 박막 트랜지스터를 포함한다. 상기 비휘발성 저장소자 스트링들은 NAND 스트링들이 될 수 있다. 일실시예에서, 상기 비휘발성 저장소자 스트링들은 U-형상의 스트링들이 될 수 있다. 일실시예에서, 상기 비휘발성 저장소자 스트링들은 직선 스트링들이 될 수 있다.
본 명세서에 서술된 일실시예는 3D 적층 비휘발성 저장 디바이스의 형성 방법에 관한 것으로, 상기 방법은, 워드라인들로서 작용하는 복수의 금속층들을 형성하는 단계; 스택에서 상기 금속층들과 교번하는 복수의 절연층들을 형성하는 단계; 워드라인 선택 트랜지스터들의 보디들이 형성될 영역들에서 금속의 부분들을 제거하는 단계; 워드라인 선택 트랜지스터들의 보디들이 형성될 영역들에서 상기 제거된 금속을 와이드 에너지 밴드 갭 반도체로 대체하는 단계; 상기 워드라인 선택 트랜지스터들의 보디들로서의 역할을 하는 상기 와이드 에너지 밴드 갭 반도체 내부에 상기 워드라인 선택 트랜지스터들에 대한 게이트 유전체 영역을 형성하는 단계; 및 상기 게이트 유전체 영역 내부에 상기 워드라인 선택 트랜지스터들에 대한 게이트 전극 영역을 형성하는 단계를 포함한다.
상이한 도면들에서 도면번호가 동일한 요소들은 공통되는 컴포넌트들을 나타낸다.
도 1a는 3D 적층 비-휘발성 메모리 디바이스(100)의 사시도이며, 도 1a에서는 메모리 셀들의 평면이 개별적인 서브어레이(subarray)들로 정렬되어 있다.
도 1b는 3D 적층 비-휘발성 메모리 디바이스(150)의 사시도이며, 도 1b에서는 메모리 셀들의 평면이 하나의 연속적인 서브-어레이를 갖는 것으로 고려될 수 있다.
도 2a는 도 1a의 3D 적층 비-휘발성 메모리 디바이스(100)의 상면도를 도시한다.
도 2b는 도 1b의 3D 적층 비-휘발성 메모리 디바이스(150)의 상면도를 도시한다.
도 2c는 평면들이 서브-어레이들로 분할되지 않은 예이다.
도 2d는 도 2c와 유사한, 평면이 서브-어레이들로 분할되지 않은 예이다.
도 2e는 도 1b의 3D 적층 비-휘발성 메모리 디바이스(150)의 상면도를 도시한다.
도 2f는 U자-형상의 NAND 스트링들을 포함하는 블록의 실시예를 도시한다.
도 2g는 3D 비-휘발성 메모리 디바이스의 블록의 단면도를 도시한다.
도 3a는 3D 비-휘발성 메모리 디바이스 내의 블록의 상면도를 도시한다.
도 3b는 도 3a로부터의 예와 유사한, 블록의 하나의 레벨을 보여준다.
도 3ca은 도 3a의 블록의 개략적 도면이다.
도 3cb는 워드 라인 선택 게이트들 모두가 워드 라인들의 쌍에 결합되어 있고 해당 워드 라인들의 쌍을 선택하는 구성을 도시한다.
도 3d는 WL 선택 게이트들을 갖는 블록의 일 실시예를 나타낸 도면이며, 여기서 WL 선택 게이트들 각각은 메모리 어레이의 이러한 레벨에서 단일 워드 라인을 선택한다.
도 3e는 도 3d의 블록의 개략적 도면이다.
도 3f는 WL 선택 게이트가 하나보다 많은 워드 라인을 선택할 수 있는 일 실시예에 대한 블록의 하나의 레벨을 보여준다.
도 3g는 상이한 레벨들에서의 WL 선택 게이트들의 게이트 전극들이 어떻게 연결될 수 있는가를 보여주는 도면이다.
도 4aa은 메모리 어레이와 워드 라인 훅업 영역(word line hookup area) 사이의 WL 선택 게이트 구역에서 WL 선택 게이트들의 일 실시예를 나타낸 도면이다.
도 4ab는 메모리 어레이와 워드 라인 훅업 영역 사이의 WL 선택 게이트 구역에서 WL 선택 게이트들의 일 실시예를 나타낸 도면이다.
도 4b는 메모리 어레이와 워드 라인 훅업 영역 사이의 WL 선택 게이트 구역에서 WL 선택 게이트들의 일 실시예를 나타낸 도면이며, 도 4b에서는 각각의 워드 라인이 독립적으로 선택된다.
도 4c는 일 실시예에 따른, TFT 구조의 다양한 요소들을 예시하는 도면이다.
도 4d는 바디/채널 연장부(body/channel extension)를 갖는 TFT들의 일 실시예를 도시한다.
도 4e는 일 실시예에 따른, TFT 구조의 다양한 요소들을 예시하는 도면이다.
도 4f는 일 실시예에 따른, 프로세스 레이아웃(process layout)을 나타낸 도면이다.
도 5a는 도 2g의 기둥 C0의 구역의 클로즈-업(close-up) 도면을 도시하며, 드레인-측 선택 게이트(SGD0) 및 메모리 셀을 보여 주고 있다.
도 5b는 도 2f의 기둥 C0의 단면도를 도시한다.
도 5c는 3D 적층 메모리 어레이의 블록의 일 실시예를 나타낸 도면이다.
도 5d는 도 5c의 WL 선택 게이트 구역에서 라인(887)을 따라 절단된, 3D 비-휘발성 메모리 디바이스의 블록의 단면도를 나타낸다.
도 5e는 WL 선택 게이트들의 기둥을 더 상세히 보여주는 측부 단면도이다.
도 5f는 도 5e의 기둥의 단면도를 도시한다.
도 5g는 WL 선택 게이트들의 기둥에 대한 콘택(contact)을 만드는 것을 더 상세히 보여주는 도면이다.
도 5ha은 선택 라인들로부터 WL 선택 게이트들로 콘택들을 형성하는 일 실시예를 더 상세히 보여준다.
도 5hb는 선택 라인들로부터 비대칭 TFT들을 갖는 WL 선택 게이트들로 콘택들을 형성하는 일 실시예를 더 상세히 보여준다.
도 5i는 계단형 부분의 콘택 구조들을 도시한다.
도 5j는 콘택 구조들을 갖는 셀 영역의 예시적인 대안적 계단형 부분을 도시한다.
도 5k는 3D 적층 비-휘발성 저장 디바이스를 형성하는 프로세스의 일 실시예의 흐름도이다.
도 5la은 박막 트랜지스터(TFT)들의 세트를 형성하는 방법의 일 실시예의 흐름도이다.
도 5lb는 선택 라인들로부터 WL 선택 게이트들로의 콘택들의 일 실시예를 더 상세히 보여준다.
도 5m은 TFT의 일 실시예를 나타낸 도면이다.
도 6은 WL 선택 게이트들을 갖는 메모리 어레이를 형성하는 프로세스의 일 실시예의 흐름도이다.
도 7은 3D 적층 비-휘발성 메모리 디바이스를 제조하기 위한 방법을 도시한다.
도 8은 도 6 및 도 7의 프로세스들의 예시를 돕기 위한 메모리 어레이의 일부분을 나타낸 도면이다.
도 8a는 적층된 반도체 물질(800)을 도시하며, 도 8a는 도 8에서 라인 A-A'를 따라 절단된, 도 8의 3D 적층 비-휘발성 메모리 디바이스의 메모리 어레이 구역(305)의 단면도와 일치한다.
도 8b는 일 실시예에 있어서 워드 라인 방향(x 방향)을 따르는 단면도를 보여주며, 이는 도 8에서 라인 B-B' 중 동그라미가 그려진 부분을 따라 절단된 단면도이다.
도 8c는 적층된 물질(800)을 도시하며, 도 8c는 도 8에서 라인 C-C' 중 일부분을 따라 절단된, 도 8의 3D 적층 비휘발성 메모리 디바이스의 WL 선택 게이트 구역(303b)의 단면도와 일치한다.
도 9a 내지 도 9c는 적층된 물질(900)을 도시하며, 이것은 메모리 홀들 및 z-홀들이 절연체로 충전된 이후의 적층된 물질(800)로부터 획득된 것이다.
도 10a 내지 도 10c는 적층된 물질(1000)을 도시하며, 이것은 셀 및 WL 선택 게이트 구역들 내에서 슬릿(slit)들을 통해 습식 에칭을 수행한 이후의 적층된 물질(900)로부터 획득된 것이다.
도 11a 내지 도 11c는 적층된 금속/옥사이드 적층부(1100)를 도시하며, 이것은 셀 및 WL 선택 게이트 구역들 내에서 슬릿들을 통해 보이드(void)들을 금속으로 충전한 이후의 적층된 물질(1000)로부터 획득된 것이다.
도 12a 및 도 12b는 적층된 물질(1200)을 도시하며, 이것은 트랜지스터 홀들을 세정(clean out)한 이후의 적층된 물질(1300)로부터 획득된 것이다.
도 13a 및 도 13b는 적층된 물질(1300)을 도시하며, 이것은 WL 트랜지스터 구역에서 국지적으로 금속을 제거하기 위한 에칭 이후의 적층된 물질(1200)로부터 획득된 것이다.
도 14a 및 도 14b는 적층된 물질(1400)을 도시하며, 이것은 WL 트랜지스터 구역에서의 제거된 금속을 TFT 바디 물질로 대체한 이후의 적층된 물질(1300)로부터 획득된 것이다.
도 15a는 적층된 반도체 물질(1300)을 도시하며, 도 15a는 도 7의 프로세스 동안 도 8의 라인 A-A'를 따라 절단된 단면도와 일치한다.
도 15b는 도 7의 프로세스 동안 도 8의 라인 B-B' 중 동그라미가 그려진 부분을 따라 절단된 단면을 도시한다.
도 15c는 도 7의 프로세스 동안 도 8의 라인 C-C' 중 일부분을 따라 절단된 단면을 도시한다.
도 16a 지내 도 16c는 적층된 물질을 도시하며, 이것은 메모리 홀들 및 z-홀들을 통해 습식 에칭을 수행한 이후의 적층된 물질(1500)로부터 획득된 것이다.
도 17은 직선형 NAND 스트링들을 포함하는 블록의 실시예를 도시한다.
도 18은 직선형 NAND 스트링들을 사용하는 실시예와 일치하는 워드 라인 플레이트(word line plate)이다.
도 19는 WL 선택 게이트들을 z-디코더들에 연결시키기 위한 위치의 일 실시예를 나타낸 도면을 보여준다.
도 20은 3D 디코딩을 갖는 3D 적층 비-휘발성 메모리 디바이스의 일 실시예를 나타낸 기능적 블록도이다.
본 명세서에서 개시되는 일부 실시예들에서, 워드 라인(Word Line)(WL) 선택 트랜지스터는 3D NAND 메모리 어레이의 워드 라인들과 동일한 층 내에 형성된다. 만약 3D NAND가 금속 워드 라인들로 구현된다면, 워드 라인 물질과 동일한 층 내에 폴리실리콘 WL 선택 트랜지스터들을 실현하는 것은 어려울 수 있다. 일 실시예에서는, WL 선택 디바이스로서 수평형 TFT(horizontal TFT)가 사용된다. 수평형 TFT는 금속 워드 라인들을 형성하기 위해 사용되는 3D 메모리 어레이의 동일한 층 내에 형성된다.
본 명세서에서 개시되는 것은 와이드 에너지 밴드 갭 반도체(wide energy band gap semiconductor)에 기반을 두고 있는 신규한 TFT 디바이스이다. 본 명세서에서, "와이드 밴드 갭 반도체(wide band gap semiconductor)"는 실리콘보다 더 넓은 에너지 밴드 갭을 갖는 임의의 반도체로서 정의된다. 실리콘은 대략 1.1 eV의 에너지 밴드 갭을 가질 수 있다. 일부 와이드 밴드 갭 반도체들은 대략 3 eV 혹은 이보다 큰 에너지 밴드 갭을 가질 수 있다. 그러나, 와이드 밴드 갭 반도체는 3 eV보다 작은 에너지 밴드 갭을 가질 수 있다. 에너지 밴드 갭이 더 넓으면, 임계 필드(critical field)가 더 커진다. 이것은 동일한 크기의 디바이스에 대해 실리콘과 비교해 항복 전압이 더 커질 수 있음을 의미한다.
실시예들에 따르면, 와이드 밴드 갭 반도체는 TFT의 바디(body)를 형성하기 위해 사용된다. 와이드 밴드 갭 반도체는 금속 옥사이드 반도체(metal oxide semiconductor)와 같은 옥사이드 반도체일 수 있다. 금속 옥사이드 반도체들의 예들은 InGaZnO, InZnO, HfInZnO, ZrInZnO, 및 ZnInSnO를 포함하지만 이러한 것으로만 한정되는 것은 아니다.
와이드 밴드 갭 반도체 바디를 갖는 TFT 선택 디바이스의 예들은 금속 워드 라인들을 갖는 3D 메모리 어레이들(NAND를 포함함)과 호환가능하다. 이것은 금속 워드 라인들을 형성하기 위해 사용된 동일한 층 내에 형성되는 수평형 TFT일 수 있다. 워드 라인에 대한 예시적 금속은 텅스텐(tungsten)이지만, 다른 금속들이 사용될 수 있다. TFT 선택 트랜지스터의 실시예들은 높은 항복 전압을 갖는다. TFT 선택 트랜지스터의 실시예들은 높은 구동 전류를 갖는다. TFT 선택 트랜지스터의 실시예들은 낮은 누설 전류를 갖는다. TFT 선택 트랜지스터의 실시예들은 NFET 디바이스로서 동작하고, 이것은 PFET와 비교해서 디코딩 동작 및 회로 설계를 간단하게 할 수 있다. 그러나, PFET TFT 선택 트랜지스터들이 또한 실현될 수 있다. TFT 선택 트랜지스터의 실시예들은 디바이스들 간에 높은 균일도(uniformity)를 갖는다(즉 변동성이 낮음).
본 명세서에서 또한 개시되는 것은 3D 적층 메모리 디바이스에서 메모리 셀들을 선택할 때 커패시턴스를 감소시키는 기법들이다. 3D 적층 메모리 디바이스는 NAND 스트링들을 가질 수 있다. 일 실시예에서, 워드 라인(WL) 선택 게이트들이 제공된다. 일 실시예에서, WL 선택 게이트는 하나 이상의 박막 트랜지스터(Thin Film Transistor, TFT)들을 포함한다. 이러한 TFT들은 일 실시예에서 와이드 밴드 갭 반도체(이것은 옥사이드 반도체일 수 있음)로부터 형성되는 바디를 갖는다. WL 선택 게이트들은 워드 라인 플레이트(word line plate)의 워드 라인 플레이트 훅업 구역(word line plate hookup region)에 인접하여 위치할 수 있다. 워드 라인 플레이트는 워드 라인 플레이트 훅업 구역에 연결된 워드 라인 플레이트 구동기에 의해 구동될 수 있다. 해당 워드 라인을 선택하기 위해 워드 라인 플레이트 훅업 구역과 워드 라인 사이에 소정의 WL 선택 게이트가 위치할 수 있다. 따라서, 소정의 워드 라인 플레이트를 구동시키고 소정의 WL 선택 게이트를 선택함으로써, 그 소정의 워드 라인 플레이트와 관련된 특정 워드 라인이 선택될 수 있다. 일 실시예에서, 단일의 WL 선택 게이트는 하나보다 많은 워드 라인을 선택한다. 일 실시예에서, 워드 라인은 단일의 라인을 형성하는 상이한 NAND 스트링들 상의 비-휘발성 저장 소자들의 세트와 관련된다.
워드 라인들이 개별적으로(혹은 작은 그룹들로) 선택될 수 있기 때문에, 용량성 로딩(capacitive loading)은 전체 워드 라인 플레이트의 모든 워드 라인들을 선택하는 경우보다 실질적으로 더 작아진다. 따라서, 전하 펌프(charge pump)들에 관한 요건들은 더 적다. 이로 인해 메모리 어레이의 주변 구역에서의 공간이 절약된다. 또한, 용량성 로딩이 더 적어지기 때문에 워드 라인들은 그 자체가 더 길어질 수 있다. 예를 들어, 워드 라인들은 세그먼트(segment)화될 필요가 없다. 워드 라인들의 세그먼트화는 추가의 공간을 필요로 할 수 있다. 따라서, 3D 적층 메모리 어레이는 워드 라인들을 세그먼트화함이 없이 형성될 수 있고, 그럼으로써 공간을 절약하게 된다.
본 명세서에서 또한 개시되는 것은 3D 적층 메모리 디바이스에서의 디코딩 기법들이다. 일 실시예에서, WL 선택 게이트들은 3D 적층 메모리 디바이스에서의 작은 서브-블록(sub-block)들이 선택될 수 있게 한다. 이러한 디코딩은 성능을 더 좋게 할 수 있고, 파워 소비를 감소시킬 수 있으며, 신뢰도를 더 좋게 할 수 있다. 하나의 예로서, 블록의 작은 일부분이 소거를 위해 선택될 수 있다. 일 실시예에서, 3D 적층 메모리 디바이스에서의 각각의 NAND 스트링의 1/2이 소거를 위해 선택될 수 있다. 일 실시예에서, 3D 적층 메모리 디바이스에서의 단일의 NAND 스트링들이 소거를 위해 선택될 수 있다.
일 실시예에서는 3D 디코딩이 제공됨에 유의해야 한다. 일 실시예에서, WL 선택 게이트들은 워드 라인들이 "z-디코딩"을 사용하여 선택될 수 있게 하며, 비트 라인들은 "y-디코딩"을 사용하여 선택될 수 있고, 그리고 워드 라인 플레이트들은 "x-디코딩"을 사용하여 선택될 수 있다. z-디코딩은 또한, 서브-블록 디코딩으로서 지칭될 수 있음에 유의해야 한다.
일 실시예에서, 3D 메모리 디바이스는 전도체 물질을 포함하는 수평 층들을 갖는바, 이 층들은 수평 절연체 층들과 번갈아 적층된다. 일 실시예에서, 전도체는 금속이다(적어도 여기에는 워드 라인들이 위치하고 있음). 전도체 물질의 수평 층들 중 서로 다른 층들 내에는 WL 선택 디바이스들로서의 역할을 하는 박막 트랜지스터(TFT)들의 세트가 존재한다. TFT들 각각은 게이트 전극을 갖는다. 더욱이, TFT들의 세트의 게이트 전극들은 전도체 물질에 의해 함께 결합될 수 있다. 게이트 전극들에 결합된 디코더가 존재할 수 있다. 따라서, TFT들의 이러한 세트는 함께 선택될 수 있다.
3D 디코딩 시스템은 많은 향상된 점을 가질 수 있는데, 여기에는 블록 및 서브-블록의 재-정의(re-definition)가 가능한 것, 동작의 다양한 새로운 모드(mode)들이 가능한 것, 디스터브(disturb) 및 금지(inhibit) 제어가 가능한 것, 그리고 3D 디코딩의 이점을 획득하기 위해 설계를 최적화시키기 위한 아키텍처 변경(architectural changes)이 가능한 것이 포함된다(하지만 이러한 것으로만 한정되는 것은 아님).
TFT들의 게이트 전극의 주 평면(major plane)은 그 상주하고 있는 전도체 물질의 수평 층에 대해 수직으로 배향될 수 있다. 예를 들어, TFT들은 게이트 전극에 인접하는 게이트 유전체를 가질 수 있고, 여기서 게이트 전극과 게이트 유전체가 만나는 이들 사이의 계면에서의 평면은 수평 층에 대해 수직으로 진행한다. 또한, TFT들은 게이트 유전체에 인접하는 바디를 가질 수 있고, 여기서 게이트 유전체와 바디가 만나는 이들 사이의 계면에서의 평면은 수평 층에 대해 수직으로 진행한다. 일 실시예에서, TFT는 수직 게이트/폭 TFT로서 지칭된다. TFT는 그 상주하고는 있는 전도체 물질의 수평 층의 두께에 의해 정의되는 채널 폭을 가질 수 있다. 수평 층은 TFT 바디, 그리고 소스 및 드레인 구역들을 포함할 수 있다. TFT의 전도성 채널은 적절한 바이어스(bias)를 게이트에 인가함으로써 게이트 유전체에 인접한 TFT 바디 구역에 형성될 수 있다. 채널 전류는 소스와 드레인 간의 수평 방향으로 진행할 수 있다.
일 실시예에서, 각각의 전도체 층은 적어도 하나의 워드 라인 플레이트 및 워드 라인들을 포함하며, 워드 라인 플레이트들 각각은 워드 라인들 중 다수의 워드 라인들과 관련된다. TFT는 워드 라인들의 방향으로 진행하는 채널을 가질 수 있다.
일 실시예에서, TFT들은 물질(예를 들어, 와이드 밴드 갭 반도체)의 층 내에 제 1 홀을 형성함으로써 형성된다. 그 다음에, 게이트 유전체 층이 제 1 홀의 측벽들 상에 형성되데 게이트 유전체 층 안쪽에 제 2 홀이 남도록 형성된다. 그 다음에, 게이트 전극 층이 제 2 홀 내에서 게이트 유전체 층의 측벽들 상에 형성된다. 바디가 와이드 밴드 갭 반도체 물질의 층 내에서 게이트 유전체 층에 인접하여 형성된다. 드레인 및 소스 구역들이 워드 라인 층 및/또는 와이드 밴드 갭 반도체의 층 내에서 바디에 인접하여 형성된다. 앞서의 것은 (예컨대, 폴리실리콘의 단일 층 내에) 2개의 TFT들을 병렬로 포함하는 구조를 형성할 수 있다. 대안적으로, 이러한 구조는 듀얼 게이트들(dual gates) 및 듀얼 바디들(dual bodies)을 갖는 단일 트랜지스터인 것으로 고려될 수 있다. TFT 채널의 폭은 와이드 밴드 갭 반도체 층의 두께에 의해 정의될 수 있다. 와이드 밴드 갭 반도체는 워드 라인 층의 두께와 대략 동일한 두께를 가질 수 있다.
일 실시예에서, TFT WL 선택 디바이스는 대칭구조다. 예를 들어, 드레인과 소스 양쪽 모두는 게이트로부터 대략 동일한 거리에 위치할 수 있다. 일 실시예에서, TFT WL 선택 디바이스는 비대칭구조다. 예를 들어, 드레인은 소스와 비교해 게이트로부터 더 멀리 위치할 수 있다. 비대칭 TFT WL 선택 디바이스는 게이트/드레인 오프셋(gate/drain offset)을 가질 수 있다. 달리 말하면, 비대칭 TFT WL 선택 디바이스는 바디/채널 연장부를 가질 수 있다.
도 1a는 3D 적층 비-휘발성 메모리 디바이스(100)의 사시도이며, 도 1a에서는 메모리 셀들의 평면이 개별적인 서브어레이들(subarray)로 정렬되어 있다. 메모리 디바이스(100)에서, 기판(190)은 서브어레이들(112, 114, 116 및 118) 내의 메모리 셀들의 예시적인 평면(110), 서브어레이들(122, 124, 126 및 128) 내의 메모리 셀들의 예시적인 평면(120), 그리고 서브어레이들에 의해 사용되는 회로를 포함하는 주변 구역들(132 및 134)을 갖는 주변 영역(130)을 갖는다. 기판(190)은 또한 서브어레이들 아래에 회로를 가질 수 있는바, 이 회로의 신호들을 운반하기 위한 전도성 경로들로 패터닝된 하나 이상의 하위 금속 층들도 함께 구비할 수 있다. 평면은 하나 이상의 웰(well)들을 포함할 수 있는 공통 기판 구역과 관련될 수 있다.
만약 어레이 아래에 주변 회로가 존재하지 않는다면, 기판 내에 웰들을 형성할 필요가 없다. 반면, 만약 어레이 아래에 어떤 주변 회로들이 배치된다면, 웰들의 구성은 이러한 회로들 내의 트랜지스터들 및 다른 소자들에 대응해야 한다. 예를 들어, 전형적으로, NMOS 트랜지스터들은 p-웰 내에 배치되고, 그리고 PMOS 트랜지스터들은 n-웰 내에 배치된다. 어떤 NMOS 트랜지스터들은 전형적으로 p-타입인 실리콘 기판 내에 직접 배치될 수 있다. 삼중-웰(triple-well)(예를 들어, p-기판 내 n-웰 안쪽에 배치되는 p-웰)이 또한 사용될 수 있다. NMOS 트랜지스터는 이러한 삼중-웰 내에 배치될 수 있다. 삼중-웰의 이점은, 필요하다면, 바이어스가 트랜지스터 바디에 용이하게 공급될 수 있다는 것인바, 예를 들어, 삼중-웰 내에 배치되는 NMOS에 대해 p-웰이 바이어싱(biasing)될 수 있다.
서브어레이들은 메모리 디바이스의 중간 구역(142) 내에 형성된다. 메모리 디바이스의 상위 구역(144)에서는, 하나 이상의 상위 금속 층들이 회로의 신호들을 운반하기 위한 전도성 경로들로 패터닝된다. 각각의 서브어레이는 메모리 셀들의 적층된 영역을 포함하는바, 여기서 적층부의 교번하는 레벨들은 워드 라인들을 나타낸다. 하나의 가능한 접근법에서, 각각의 서브어레이는 대향하는 층상 면(tiered side)들을 갖는바, 이러한 층상 면들로부터 수직 콘택(vertical contact)들이 상위 금속 층까지 상향으로 연장된다. 추가적으로, 각각의 서브어레이 사이의 갭(gap)은 수직 콘택들이 기판으로부터 상향으로 상위 금속 층까지 연장될 수 있도록 하는 훅업 영역이다. 이러한 갭은 또한, 상이한 서브어레이들 내의 워드 라인 세그먼트들이 연결될 수 있게 하는 워드 라인 전송 영역(word line transfer area)이다. 워드 라인 훅업 및 전송 영역에서의 공간은 또한, 어레이 아래의 금속 배선을 어레이 위의 금속 배선에 연결시키는 종횡비(aspect ratio)가 높은 비아들에 의해 어레이 아래로부터 위로 신호들을 운반하는데 사용될 수 있다. 예를 들어, 만약 감지 증폭기가 어레이 아래에 배치된다면, 이 공간은 VDDSA, SRCGND(소스 그라운드(source ground)), VSS 등과 같은 파워 신호들을 운반하기 위해 사용될 수 있다.
하나 이상의 하위 금속 층들은 각각의 서브세트의 최하위 층의 높이 아래에 있는 높이에서 연장되고, 그리고 하나 이상의 상위 금속 층들은 각각의 서브어레이의 최상위 층의 높이 위에 있는 높이에서 연장된다.
하나의 가능한 접근법에서, x-방향에서의 평면의 길이는 워드 라인들에 대한 신호 경로들이 하나 이상의 상위 금속 층들에서 연장되는 방향을 나타내고, y-방향에서의 평면의 폭은 비트 라인들이 하나 이상의 상위 금속 층들에서 연장되는 방향을 나타낸다. 소스 라인들이 또한 x-방향으로 연장될 수 있다. z-방향은 메모리 디바이스(100)의 높이를 나타낸다.
도 1b는 3D 적층 비-휘발성 메모리 디바이스(150)의 사시도이며, 도 1b에서는 메모리 셀들의 평면이 하나의 연속적인 서브-어레이를 갖는 것으로 고려될 수 있다. 기판(190)은 메모리 셀들의 예시적인 평면들(160, 170)을 갖는다. 셀들은 공통 회로 및/또는 제어 혹은 파워 신호들을 사용할 수 있다. 주변 영역(180)은 주변 구역들(182 및 184)을 포함한다. 실제에 있어서, 주변 구역들은 평면들(160 및 170)과 같은 하나 이상의 평면들을 포함하는 3D 적층 메모리 어레이의 하나 이상의 측면들 상에서 연장될 수 있다. 간략한 설명을 위해, 3D 적층 메모리 어레이의 일 측면 상에서의 주변 영역(180)이 도시된다.
대안예로서, 평면(170)은 비분할된 서브어레이들을 포함할 수 있고, 여기서는 서브어레이들 간의 갭들이 없기 때문에 공간이 절약된다. 서브어레이는 공통 회로 및/또는 제어 혹은 파워 신호들을 사용하는 메모리 어레이의 일부분일 수 있다. 하나의 접근법에서, 일 평면 내의 복수의 서브어레이들은 공통 워드 라인 신호들을 갖고 있지만, 상이한 세트들의 비트 라인 및 감지 증폭기 신호들을 갖는다.
평면들은 메모리 디바이스의 중간 구역(192)에 형성된다. 메모리 디바이스의 상위 구역(194)에서, 하나 이상의 상위 금속 층들이 회로의 신호들을 운반하기 위한 전도성 경로들로 패터닝된다. 상위 및 하위 금속 층들은 배선 층들인 것으로 고려될 수 있다. 하나의 가능한 접근법에서, 각각의 서브어레이가 아닌 각각의 평면은 대향하는 층상 면들을 갖는바, 이러한 층상 면들로부터 수직 콘택들이 상위 금속 층까지 상향으로 연장된다.
각각의 어레이는 또한 하나 이상의 블록들을 포함할 수 있다. 블록들은 절연체로 충전된 디바이더들(dividers)/슬릿들(slits)(이들은 x-방향으로 진행함)에 의해 서로로부터 절연된다. 일 예로서, 블록의 폭은 12개의 U자-형상의 NAND 스트링들을 포함할 수 있다. (y-방향으로의) 블록의 물리적 폭의 예는 대략 3×10-6 미터 내지 4×10-6 미터이다.
도 2a는 도 1a의 3D 적층 비-휘발성 메모리 디바이스(100)의 상면도를 도시한다. 상이한 도면들에서의 동일한 번호를 갖는 요소들은 서로 대응한다. 각각의 서브어레이는 예컨대, 감지 증폭기 회로를 포함할 수 있는바, 여기서 감지 증폭기 회로는 서브어레이 내의 메모리 셀들의 판독 및 검증 동작들을 위해 사용된다. 감지 증폭기 회로는 예를 들어, 래치(latche)들, 프로세싱 회로 및 비트 라인 훅업(bit line hookup)들을 포함할 수 있다. 감지 증폭기 회로는 Vdd, 소스 그라운드 및 Vss와 같은 신호들을 제공할 수 있다. 일 접근법에서, 감지 증폭기 회로는 각각의 서브어레이의 대향 면들 상에 양-면 구성(double-sided configuration)으로 제공된다. 예를 들어, 평면(120)에서, 서브어레이들(122, 124, 126, 그리고 128)은 감지 증폭기 회로(240 및 241; 242 및 243; 244 및 245; 그리고 246 및 247)를 각각 포함한다.
평면(120)은 또한 컬럼 회로(column circuitry)(260)를 포함할 수 있고, 이것은 본 예에서 서브어레이(124) 아래에 있다. 구역들(202, 204, 206, 207 및 210)은 훅업 영역들이고, 이러한 훅업 영역들에서 예를 들어, 콘택들은 하나 이상의 금속 층들까지 상향으로 연장되도록 제조될 수 있다. 예를 들어, M0과 같은 하위 금속 층이 D2와 같은 상위 금속 층에 연결될 수 있다. 일 접근법에서, 하위 금속 층들 중에서, M0은 M1 아래에 있고, 그리고 상위 금속 층들 중에서, D0은 D1 아래에 있으며, D1은 D2 아래에 있다. 구역들(204, 206 및 207)은 또한, 상이한 서브어레이들 간에 워드 라인들에 대한 신호 경로들이 결합될 수 있는 워드 라인 전송 영역들이다. 이러한 접근법에서, 워드 라인들의 세트는 서브어레이들을 가로질러 세그먼트들로 연장되며, 이 경우 서브어레이들 사이에는 워드 라인 훅-업 및 전송 영역들이 있다.
일 실시예에서, WL 선택 게이트들은 구역들(303) 내에서 WL 훅업 구역들(202, 204, 206, 207 및 210)에 인접하여 형성된다. 또한, 일 실시예에서, WL 선택 게이트들은 구역들(303) 내에서 WL 훅업 구역들(222, 224, 226, 228, 및 230)에 인접하여 형성된다. WL 선택 게이트들은 워드 라인들을 선택하기 위해 사용될 수 있다. WL 선택 게이트들은 아래에서 논의될 것이다.
평면을 서브어레이들로 분할시키는 것의 한가지 이점은 감지 증폭기들을 위한 파워 버스들/연결들을 구성함에 있어서 더 큰 유연성을 제공한다는 것이다.
이러한 구역들은 또한 서브어레이들 사이의 갭들이다. 주변 영역(130)에서, 구역(212)은 기판 내의 소스 라인 구동기와 하나 이상의 상위 금속 층들 내의 대응하는 신호 경로들 사이에 수직 콘택 구조들을 제공하기 위해 사용될 수 있다. 구역(214)은 로우 및 컬럼 코어 구동기들과 하나 이상의 상위 금속 층들 내의 대응하는 신호 경로들 사이에 수직 콘택 구조들을 제공하기 위해 사용될 수 있다. 로우 디코더(row decoder)(x)는 워드 라인 플레이트들을 위한 신호들을 제공한다. 추가적인 컬럼(예를 들어, y) 디코딩 회로들이 수직 면들을 따라 메모리 어레이의 주변부에 존재할 수 있음에 유의해야 한다(도 2a에서는 미도시). 컬럼(예를 들어, y) 디코더들은 비트 라인들을 위한 신호들을 제공할 수 있다. 구역(132)은 예를 들어, 평면(120)에 의해 사용되기 위한 다른 회로를 포함할 수 있다.
메모리 어레이(150)의 실시예들은 또한, "z-디코딩"을 갖는다. z-디코더들은 WL 선택 게이트들을 위한 신호들을 제공할 수 있다. WL 선택 게이트들을 선택하는 것은 본 명세서에서 "z-디코딩"으로 지칭될 수 있다. 구역(213)은 WL 선택 게이트들의 선택에서 사용되는 수직 콘택 구조들을 제공할 수 있다. 일 실시예에서, z-디코딩은 서브-블록들의 선택을 가능하게 한다. 구역(213)은 WL 선택 게이트 선택 구동기들과 하나 이상의 상위 금속 층들 내의 대응하는 신호 경로들 사이에 수직 콘택 구조들을 제공할 수 있다. 디코더들과 WL 선택 게이트들 사이에 연결들을 형성하기 위한 많은 기법들이 사용될 수 있다.
일 실시예에서, 구역들(213 및 214)은 물리적으로 결합될 수 있다. 예를 들어, 로우(예를 들어, x) 디코딩을 제공하는 회로는 서브-블록(예를 들어, z) 디코딩을 제공하는 회로와 번갈아가며 나타날 수 있다.
유사하게, 평면(110)에서, 서브어레이들(112, 114, 116 그리고 118)은 감지 증폭기 회로(250 및 251; 252 및 253; 254 및 255; 그리고 256 및 257)를 각각 포함한다. 평면(110)은 또한 컬럼 회로(262)를 포함할 수 있고, 이것은 본 예에서 서브어레이(114) 아래에 있다. 구역들(222, 224, 226, 228 및 230)은 훅업 영역들이고, 이 훅업 영역들에서 예를 들어, 콘택들은 하나 이상의 금속 층들까지 상향으로 연장되도록 제조될 수 있다. 구역들(224, 226 및 228)은 또한, 상이한 서브어레이들 간에 워드 라인들에 대한 신호 경로들이 결합될 수 있는 워드 라인 전송 영역들이다. 이러한 구역들은 또한 서브어레이들 사이의 갭들이다.
주변 영역(130)에서, 구역(232)은 기판 내의 소스 라인 구동기와 하나 이상의 상위 금속 층들 내의 대응하는 신호 경로들 사이에 수직 콘택 구조들을 제공하기 위해 사용될 수 있다. 구역(234)은 로우 및 컬럼 코어 구동기들과 하나 이상의 상위 금속 층들 내의 대응하는 신호 경로들 사이에 수직 콘택 구조들을 제공하기 위해 사용될 수 있다. 구역(219)은 WL 선택 게이트들의 선택에서 사용되는 수직 콘택 구조들을 제공할 수 있다. 일 실시예에서, z-디코딩은 서브-블록들의 선택을 가능하게 한다. 구역(219)은 WL 선택 게이트 선택 구동기들과 하나 이상의 상위 금속 층들 내의 대응하는 신호 경로들 사이에 수직 콘택 구조들을 제공할 수 있다. 구역(134)은 예를 들어, 평면(110)에 의해 사용되기 위한 다른 회로를 포함할 수 있다. 일 실시예에서, 구역들(204, 206 및 207, 그리고 224, 226 및 228)은 전체 메모리 어레이 영역의 면적의 대략 10%를 소비할 수 있다. 메모리 어레이는 예를 들어, 메모리 디바이스 칩 상의 하나 이상의 어레이들의 세트를 포함할 수 있다.
도 2a의 예에서, 워드 라인들은 상부로부터 하부로 진행한다. 이러한 예에서, 워드 라인들은 네 개의 섹션(section)들로 세그먼트화된다(서브어레이 당 하나의 섹션). 그러나, 워드 라인들을 세그먼트화하는 것이 반드시 요구되는 것은 아니다.
도 2b는 도 1b의 3D 적층 비-휘발성 메모리 디바이스(150)의 상면도를 도시한다. 본 실시예에서, 워드 라인들은 세그먼트화되지 않았다. 메모리 디바이스(150)는 구역들(204, 206 및 207, 그리고 224, 226 및 228)이 존재하지 않는다는 점에서 메모리 디바이스(100)와는 다르며, 이에 따라 메모리 디바이스에 의해 소비되는 면적은 감소하게 된다. 워드 라인들이 세그먼트화되지 않기 때문에, 구역들(204, 206 및 207, 그리고 224, 226 및 228)은 필요하지 않다. 따라서, 워드 라인 플레이트 훅업 구역들 중 일부는 피할 수 있다. 그러나, 워드 라인 플레이트 훅업 구역들(202, 210, 222, 및 230)은 여전히 존재한다. 도 2b에서, WL 선택 게이트 구역들(303)은 WL 훅업 구역들과 메모리 어레이 사이에 도시된다. WL 선택 게이트 구역들(303)은 TFT들을 포함하는 WL 선택 게이트들을 포함할 수 있다.
메모리 어레이(150)의 실시예들은 또한, "z-디코딩"을 갖는다. WL 선택 게이트들을 선택하는 것은 본 명세서에서 "z-디코딩"으로 지칭될 수 있다. 구역(213)은 WL 선택 게이트들의 선택에서 사용되는 수직 콘택 구조들을 제공할 수 있다. 일 실시예에서, z-디코딩은 서브-블록들의 선택을 가능하게 한다. 구역들(213 및 219)은 WL 플레이트 선택 구동기들과 하나 이상의 상위 금속 층들 내의 대응하는 신호 경로들 사이에 수직 콘택 구조들을 제공할 수 있다.
일 실시예에서, 구역들(213 및 214)은 물리적으로 결합될 수 있다. 예를 들어, 로우(예를 들어, x) 디코딩을 제공하는 회로는 서브-블록(예를 들어, z) 디코딩을 제공하는 회로와 번갈아가며 나타날 수 있다.
도 2b에서, 각각의 평면은 네 개의 서브-어레이들로 분할된다. 이것은 감지 증폭기 회로(240 및 241; 242 및 243; 244 및 245; 그리고 246 및 247)와 같은 다양한 회로가 메모리 어레이(150)의 더 작은 구역들을 위해 동작할 수 있게 한다. 그러나, 평면이 서브-어레이들로 분할될 필요는 없다.
도 2c는 평면들이 서브-어레이들로 분할되지 않은 예이다. 도 2c는 평면 내의 워드 라인들이 세그먼트화되지 않는 도 1b의 일 실시예에 대응한다. 본 예에서, 평면(170)의 각각의 말단 상에는 하나의 WL 플레이트 훅업 구역(202, 210)이 있다. 마찬가지로, 본 예에서, 평면(160)의 각각의 말단 상에는 하나의 WL 플레이트 훅업 구역(222, 230)이 있다.
메모리 어레이(150)의 실시예들은 또한, "z-디코딩"을 갖는다. WL 선택 게이트들을 선택하는 것은 본 명세서에서 "z-디코딩"으로 지칭될 수 있다. 구역(213)은 WL 선택 게이트들의 선택에서 사용되는 수직 콘택 구조들을 제공할 수 있다. 일 실시예에서, z-디코딩은 서브-블록들의 선택을 가능하게 한다. 구역들(213 및 219)은 WL 플레이트 선택 구동기들과 하나 이상의 상위 금속 층들 내의 대응하는 신호 경로들 사이에 수직 콘택 구조들을 제공할 수 있다.
일 실시예에서, 구역들(213 및 214)은 물리적으로 결합될 수 있다. 마찬가지로, 구역들(219 및 234)은 물리적으로 결합될 수 있다. 예를 들어, 로우(예를 들어, x) 디코딩을 제공하는 회로는 서브-블록(예를 들어, z) 디코딩을 제공하는 회로와 번갈아가며 나타날 수 있다.
도 2c에서, 감지 증폭기 회로(240, 241)가 평면(170) 전부에 대해 사용된다. 마찬가지로, 감지 증폭기 회로(250, 251)가 평면(160) 전부에 대해 사용된다.
도 2d는 도 2c와 유사한, 평면이 서브-어레이들로 분할되지 않은 예이다. 도 2d에서, z-디코딩 회로는 도 2c와 비교해 대안적 위치를 갖는다. 평면(170)에 대한 z-디코딩 회로(213a, 213b)는 어레이 아래에 상주할 수 있다. 평면(160)에 대한 z-디코딩 회로(219a, 219b)는 어레이 아래에 상주할 수 있다. 유사하게, 도 2a 및 도 2b의 예들은 이러한 대안적 위치에 z-디코딩 회로를 갖도록 수정될 수 있다. z-디코딩 회로에 대한 다른 위치들이 사용될 수 있다.
도 2e는 도 1b의 3D 적층 비-휘발성 메모리 디바이스(150)의 상면도를 도시한다. 평면(170) 내에는, 평면의 길이방향을 따라 연장된 평면-내 상호연결 영역(in-plane interconnect area)들(115a, 115b)이 제공된다. 이러한 상호연결 영역들(115a, 115b)은 감지 증폭기들(240, 241)에 대한 연결을 각각 제공한다. 일 실시예에서는, 단일 상호연결 영역이 존재하며, 이는 y-방향에 걸쳐 대략 중간에 위치할 수 있거나, 혹은 또 다른 위치에 위치할 수 있다. 유사하게, 평면(160) 내에는, 평면의 길이방향을 따라 연장된 상호연결 영역들(117a, 117b)이 제공된다. 감지 증폭기들(240, 241, 250, 251)에 대한 연결들은 종횡비가 높은 비아들에 의해 만들어질 수 있다.
일 실시예에서, WL 선택 게이트 선택 라인들에 대한 연결들은 평면-내 상호연결 영역들(115, 117)의 일부분을 통해 만들어진다. WL 선택 게이트 선택 라인들은 WL 선택 트랜지스터들의 게이트들에 연결될 수 있고, 그럼으로써 WL 선택 게이트들을 선택할 수 있게 된다. 일 실시예에서, 메모리 어레이의 바깥쪽으로 연장되는 상호연결(115, 117)의 구역을 통해 연결들이 만들어진다. 상호연결(115, 117)이 WL 훅업 구역(202, 210, 222, 230)으로 반드시 연장될 필요는 없다. 일 실시예에서, WL 선택 게이트 선택 라인들에 대한 연결들은 비트 라인들에 대한 연결들과 유사할 수 있다. 그러나, 다른 방식으로 연결들이 만들어질 수 있음에 유의해야 한다. 일 실시예에서, WL 선택 게이트 선택 라인들에 대한 연결들은 상호연결 구역(115, 117)을 사용함이 없이 만들어진다. 하나의 예로서, WL 선택 게이트 선택 라인들에 대한 연결들은 WL 훅업 구역(202, 210, 222, 230) 내에 만들어질 수 있다.
일 실시예에서, 메모리 어레이는 하나 이상의 블록들을 포함한다. 본 명세서에서 언급되는 바와 같이, 메모리 어레이는 하나 이상의 평면들을 포함할 수 있다. 각각의 평면은 하나 이상의 서브-어레이들을 포함할 수 있다. 각각의 서브-어레이는 하나 이상의 블록들을 포함할 수 있다. 일 실시예에서, 서브-어레이는 수백 개의 블록들을 포함한다. 서브-어레이는 수백 개보다 더 많거나 더 적은 블록들을 포함할 수 있다.
도 2f는 U자-형상의 NAND 스트링들을 포함하는 블록의 실시예를 도시한다. 이 블록은 여러 세트들(SetA0, SetA1, SetA2, SetA3, ..., SetAn, 여기서 블록 내에는 n-1개의 세트들이 존재함) 내에 정렬되는 U자-형상의 NAND 스트링들을 포함한다. NAND 스트링들의 각각의 세트는 하나의 비트 라인(BLA0, BLA1, BLA2, BLA3, ..., BLAn)과 관련된다. 하나의 접근법에서, 하나의 비트 라인과 관련된 블록 내의 모든 NAND 스트링들은 동일한 세트 내에 있다. 따라서, 각각의 U자-형상의 NAND 스트링은 메모리 셀들의 두 개의 기둥들(드레인-측 기둥 및 소스-측 기둥)을 갖는다. 예를 들어, SetA0은 NAND 스트링 NSA0(이것은 드레인-측 기둥 C0 및 소스-측 기둥 C1을 가짐), NAND 스트링 NSA1(이것은 드레인-측 기둥 C3 및 소스-측 기둥 C2를 가짐), NAND 스트링 NSA2(이것은 드레인-측 기둥 C4 및 소스-측 기둥 C5를 가짐), NAND 스트링 NSA3(이것은 드레인-측 기둥 C7 및 소스-측 기둥 C6을 가짐), NAND 스트링 NSA4(이것은 드레인-측 기둥 C8 및 소스-측 기둥 C9를 가짐), 그리고 NAND 스트링 NSA5(이것은 드레인-측 기둥 C11 및 소스-측 기둥 C10을 가짐)를 포함한다. 소스 라인들은 비트 라인들을 횡단하여(transversely) 연장되는바, SLA0, SLA1 및 SLA2를 포함한다. 소스 라인들은 세트 내의 인접하는 NAND 스트링의 소스-측 기둥들을 결합시킨다. 예를 들어, SLA0은 C1과 C2를 결합시키고, SLA1은 C5와 C6을 결합시키며, 그리고 SLA2는 C9와 C10을 결합시킨다. 하나의 접근법에서, 블록 내의 소스 라인들은 서로 결합되어 있고 하나의 구동기에 의해 구동된다. 비트 라인들 및 소스 라인들은 본 예에서 메모리 셀 어레이 위에 있다. 도 2f에서는 6개의 NAND 스트링들이 존재하지만, 블록 내에 더 많거나 더 적은 NAND 스트링들이 존재할 수 있다.
도 2g는 3D 비-휘발성 메모리 디바이스의 블록의 단면도를 도시한다. 도 2g는 12개의 NAND 스트링들(NSA0 내지 NSA11)을 갖는다. 적층부는 교번하는 절연체(예를 들어, 유전체) 및 전도체 층들을 포함한다(전도체 층은 다수의 전도체들로부터 형성된 하나의 전도체 층일 수 있음). 일부 실시예들에서, 전도체 층들은 텅스텐과 같은 금속을 포함한다. 일 실시예에서, 절연체 층들은 옥사이드이다. 그러나, 상이한 절연체가 사용될 수 있다. 절연체 층들은 D0 내지 D8을 포함하고, 예를 들어, SiO2로 만들어질 수 있다. 전도체 층들은 BG, WL0 내지 WL6, 그리고 SG를 포함하는바, 여기서 BG는 백 게이트 층(Back Gate layer)이고, WL0 내지 WL6은 워드 라인 층들을 형성하는바, 예를 들어, 해당 층에서 메모리 셀들의 제어 게이트들에 대한 전도성 경로들을 형성하고, 그리고 SG는 선택 게이트 층을 형성하는바, 예를 들어, NAND 스트링들의 선택 게이트들의 제어 게이트들에 대한 전도성 경로를 형성한다. 이러한 다양한 층들은 본 명세서에서 층 L0 내지 L16으로 또한 지칭될 수 있다. 절연체 층들(D0 내지 D8)은 본 예에서 L0 내지 L16 중 짝수 층들에 대응한다. 전도체 층들은 본 예에서 홀수 층들 L1-L15에 대응한다.
메모리 셀들의 기둥들(C0 내지 C23)은 복수-층 적층부(multi-layer stack)로 도시된다. 적층부(277)는 기판(190), 기판 상의 절연 필름(insulating film)(109), 그리고 절연 필름 상의 전도체 층인 백 게이트 층(BG)을 포함한다. U자-형상의 NAND 스트링의 메모리 셀들의 기둥들의 쌍들 아래의 백 게이트의 일부분들 내에는 트렌치(trench)가 제공된다. 메모리 셀들을 형성하기 위해 기둥들 내에 제공되는 물질들의 층들이 트렌치들 내에 또한 제공되고, 그리고 트렌치들 내의 나머지 공간은 기둥들을 연결시키는 연결 부분들(263)을 제공하기 위해 반도체 물질로 충전된다. 따라서, 각각의 연결 부분(263)은 각각의 U자-형상의 NAND 스트링의 두 개의 기둥들을 연결시킨다. 연결 부분(263)은 파이프 연결부 및 백 게이트를 포함할 수 있다. 파이프 연결부는 비도핑된 폴리실리콘으로 만들어질 수 있을 뿐만 아니라 다른 물질들로도 만들어질 수 있다. 유전체 및 백 게이트는 백 게이트 트랜지스터들을 형성해 파이프 연결부의 전도를 제어하기 위해 파이프 연결부를 둘러쌀 수 있다. 백 게이트는 또한, 파이프 연결부의 연결성(connectivity)을 보장할 수 있다. 예를 들어, NSA0은 기둥들(C0 및 C1) 그리고 연결 부분(263)을 포함한다. NSA0은 드레인 말단(278) 및 소스 말단(302)을 갖는다. NSA1은 기둥들(C2 및 C3) 그리고 연결 부분(263)을 포함한다. NSA1은 드레인 말단(306) 및 소스 말단(304)을 갖는다. NSA2는 기둥들(C4 및 C5) 그리고 연결 부분(263)을 포함한다. NSA3은 기둥들(C6 및 C7) 그리고 연결 부분(263)을 포함한다. NSA4는 기둥들(C8 및 C9) 그리고 연결 부분(263)을 포함한다. NSA5는 기둥들(C10 및 C11) 그리고 연결 부분(263)을 포함한다. NSA6은 기둥들(C12 및 C13) 그리고 연결 부분(263)을 포함한다. NSA7은 기둥들(C14 및 C15) 그리고 연결 부분(263)을 포함한다. NSA8은 기둥들(C16 및 C17) 그리고 연결 부분(263)을 포함한다. NSA9는 기둥들(C18 및 C19) 그리고 연결 부분(263)을 포함한다. NSA10은 기둥들(C20 및 C21) 그리고 연결 부분(263)을 포함한다. NSA11은 기둥들(C22 및 C23) 그리고 연결 부분(263)을 포함한다.
소스 라인(SLA0)은 두 개의 인접하는 메모리 스트링들(NSA0 및 NSA1)의 소스 말단들(302 및 304)에 각각 연결된다. 소스 라인(SLA0)은 또한, x 방향으로 NSA0 및 NSA1 뒤에 있는 메모리 스트링들의 다른 세트들에 연결된다. 단면으로 도시된 U자-형상의 NAND 스트링들 뒤로, 예를 들어 x-축을 따라, 적층부(277) 내의 추가적인 U자-형상의 NAND 스트링들이 연장됨을 상기하기 바란다. U자-형상의 NAND 스트링들(NSA0 내지 NSA11)은 각각 상이한 서브-블록 내에 있지만, NAND 스트링들의 공통 세트(SetA0) 내에 있다.
슬릿 부분(208)이 또한 예로서 도시된다. 본 단면도에서는, 복수의 슬릿 부분들이 나타나 있다. 일부 슬릿 부분들은 U자-형상의 NAND 스트링의 드레인-측 기둥과 소스-측 기둥 사이에 있다. 이러한 슬릿들은 NAND 스트링의 소스 측 및 드레인 측 상의 워드 라인들을 분리시키는 역할을 한다. 다른 슬릿 부분들은 두 개의 인접하는 NAND 스트링들의 소스-측들 사이에 존재한다. 다른 슬릿 부분들은 두 개의 인접하는 NAND 스트링들의 드레인-측들 사이에 존재한다. 두 개의 인접하는 NAND 스트링들 사이의 슬릿들은 요구되지 않는다. 소스 라인들(SLA0 내지 SL5)의 일부분들이 또한 도시된다. 비트 라인(BLA0)의 일부분이 또한 도시된다. 짧은 파선(dashed line)들은 아래에서 더 논의되는 바와 같이, 메모리 셀들 및 선택 게이트들을 도시한다.
도 3a는 3D 비-휘발성 메모리 디바이스 내의 블록의 상면도를 도시한다. 본 예에서는, 블록의 폭을 가로질러 12개의 NAND 스트링들이 존재한다. 본 도면은 도 2g의 구조에서 층 13(L13)을 아래쪽을 향해 바라볼 때의 단면이다. 층 13은 적층부 내의 복수의 워드 라인 층들 가운데 대표 층이다. 층 1, 층 3, 층 5, 층 7, 층 9 및 층 11의 일부분들을 또한 볼 수 있는데, 왜냐하면 본 실시예에서 이러한 층들은 하위 레벨들이 약간 더 큰 계단형 구조를 형성하기 때문이다. 이러한 계단형 구조는 아래에서 설명되는 바와 같이, 전기적 연결들이 만들어질 수 있게 한다. 예를 들어, 전도체 층들은 금속을 포함할 수 있다. 그러나, 도핑된 폴리실리콘 혹은 금속 실리사이드가 또한 이러한 전도체 층들에 대해 가능하다.
도 3a에서의 레벨 13은 하나의 블록의 수평 슬라이스(horizontal slice)를 도시한다. 블록은 복수의 층들을 포함할 수 있음에 유의해야 한다. 워드 라인 층은 임의 개수의 수평 블록 슬라이스들을 가질 수 있음에 또한 유의해야 한다. 설명 목적으로, 블록의 수평 슬라이스는 5개의 개별 구역들을 갖는 것으로서 설명될 것이다. 제 1 워드 라인 플레이트 훅업 구역(301a), 제 1 WL 선택 게이트 구역(303a), 메모리 어레이 구역(305), 제 2 WL 선택 게이트 구역(303b), 및 제 2 워드 라인 플레이트 훅업 구역(301b)이 존재한다.
제 1 워드 라인 플레이트 훅업 구역(301a)은 제 1 워드 라인 플레이트 구동기와 통신한다. 제 1 워드 라인 플레이트 훅업 구역(301a)은 이러한 통신을 가능하게 하는 콘택(227)을 갖는다. 도 5i 및 도 5j는 콘택 구조들의 예들을 보여준다. 제 2 워드 라인 플레이트 훅업 구역(301b)은 제 2 워드 라인 플레이트 구동기와 통신한다. 제 2 워드 라인 플레이트 훅업 구역(301a)은 이러한 통신을 가능하게 하는 콘택(227)을 갖는다. 워드 라인 플레이트 구동기들은 또한 다른 레벨들에 있는 워드 라인 플레이트 훅업 구역들과 통신한다. 메모리 어레이 구역(305)은 메모리 셀들을 포함하고, 메모리 셀들 각각은 NAND 스트링과 관련될 수 있다. 도 3a에서는 NAND 스트링이 도시되지 않았는데, 왜냐하면 NAND 스트링들은 본 상면도에서 페이지 안팎으로 진행할 수 있기 때문이다.
각각의 블록은 메모리 홀(hole)들 혹은 필러(pillar)들을 포함하는바, 이들은 원(circle)들로 나타나 있다. 메모리 홀들은 전도성 구역에 형성된다. 본 예에서는, (도 3a에서 y-방향으로) 한 줄에 24개의 메모리 홀들이 존재한다. 이러한 24개의 메모리 홀들은 도 2g에서 기둥들(C1-C23)에 대응한다. 메모리 홀들 중 하나가 C0으로 라벨링(labelling)되어 있고, 또 다른 하나가 C23으로 라벨링되어 있다. 다른 메모리 홀들은 도면이 모호하게 되지 않도록 하기 위해 라벨링되지 않았고 표시되지 않았다. 일부 실시예들에서는, 더미 메모리 셀(dummy memory cell)들이 존재한다. 예를 들어, 도 3a에서 메모리 홀들의 하나의 추가적인 컬럼이 존재할 수 있다. 하나의 예로서, 더미 셀들은 블록의 우측 에지(edge) 혹은 좌측 에지 상에 존재할 수 있다. 도 3a에서는 더미 메모리 셀들이 도시되지 않았다. 본 예에서는, x-방향으로 16개의 메모리 홀들이 보여진다. x-방향으로 매우 많은 수의 메모리 홀들이 존재할 수 있다. x-방향에서의 다수의 메모리 홀들은 페이지(page)로서 지칭될 수 있다.
블록은 슬릿들을 가지며, 슬릿들 각각은 보이드(void) 혹은 폭이 좁은 트렌치일 수 있는바, 이는 적층부 내에서 수직으로 연장되며, 전형적으로는 적층부의 최하위 층에서의 파이프 연결부 바로 위로부터 적어도 최상위 층까지 수직으로 연장된다. 슬릿은 절연체로 충전될 수 있다. 도 3a에서의 슬릿들(208)은 도 2g에 도시된 슬릿들(208)에 대응한다. 일 실시예에서, 슬릿들은 NAND 스트링들의 소스 측 및 드레인 측 상에 있는 워드 라인들 간에 전기적 격리(electrical isolation)를 제공한다. 블록들을 분리시키는 슬릿들이 또한 존재할 수 있음에 유의해야 한다. 이러한 슬릿들은 블록의 양쪽 측면들 상에서 백 게이트 플레이트를 뚫고 나가갈 수 있으며 더 깊게 진행할 수 있다. 따라서, 이들은 블록들 간의 전기적 격리를 제공할 수 있다. 블록들 사이의 슬릿들은 도 2g에서 도시되지 않았다.
각각의 WL 선택 게이트 구역(303)은 다수의 WL 선택 게이트들(229)을 포함한다. 일 실시예에서, WL 선택 게이트(229)는 하나 이상의 박막 트랜지스터(TFT)들(231)을 가지며, 그 각각은 와이드 밴드 갭 반도체로부터 형성되는 바디를 갖는다. 와이드 밴드 갭 반도체는 옥사이드 반도체일 수 있다. 와이드 밴드 갭 반도체들인 옥사이드 반도체들의 예들은 InGaZnO, InZnO, HfInZnO, ZrInZnO, 및 ZnInSnO를 포함하지만 이러한 것으로만 한정되는 것은 아니다. 옥사이드 반도체는 금속 옥사이드 반도체일 수 있다.
일 실시예에서, WL 선택 게이트(229)는 하나 이상의 TFT 구조들을 갖는다. 도 3a의 예에서, 각각의 WL 선택 게이트(229)는 하나의 TFT 구조(231)를 갖는다. 일 실시예에서, TFT 구조는 2개의 TFT들을 병렬로 포함하는 것으로 고려될 수 있다. 대안적으로, 일 실시예의 경우, TFT 구조는 듀얼 게이트들 및 바디들을 갖는 단일 TFT를 포함하는 것으로 고려될 수 있다. WL 선택 게이트(229)는 임의 개수의 TFT 구조들을 가질 수 있다. WL 선택 게이트들(229) 간에 전기적 격리를 제공하기 위해 WL 선택 게이트 구역(303) 내로 슬릿들(208)이 연장될 수 있음에 유의해야 한다. 일 실시예에서, 소정의 WL 선택 게이트(229)가 두 개의 슬릿들 사이에 존재한다. 슬릿들은 WL 선택 게이트(229)가 적절한 메모리 셀들을 선택하는 것을 도울 수 있다. 2개의 슬릿들은 WL 선택 게이트(229)에 의해 선택될 메모리 셀들의 세트를 정의하는 역할을 할 수 있다.
워드 라인 훅업 구역들(301a, 301b), 그리고 워드 라인 선택 게이트 구역들(303a, 303b)의 위치가 대략적으로 도시되었음에 유의해야 한다. 이들은 다른 방식으로 위치할 수 있다.
도 3b는 도 3a로부터의 예와 유사한, 블록(205)의 하나의 레벨을 보여준다. 일 실시예에서, 메모리 홀들 중 2개는 하나의 U자-형상의 NAND 스트링과 관련된다. 예를 들어, 메모리 홀들(217a 및 217b)은 동일한 U자-형상의 NAND 스트링(예를 들어, 도 2g에서 NSA11)과 관련될 수 있다. 각각의 블록은 슬릿 패턴을 포함한다. 이 슬릿 패턴은 전기적 격리를 제공한다.
설명 목적으로, 동그란 원들은 3D 메모리 어레이의 이러한 레벨에서의 메모리 셀로서 지칭될 것이다. 제 1 WL 선택 게이트 구역(303a)과 제 2 WL 선택 게이트 구역(303b) 각각은 WL 선택 게이트들(229)을 각각 포함하고, 그리고 슬릿들을 포함한다. 본 예에서는, 일부 WL 선택 게이트들에 대해 2개의 WL 선택 트랜지스터 구조들(231)이 존재하고, 다른 것들에 대해서는 1개가 존재한다. 예를 들어, WL 선택 게이트(229a)는 2개의 TFT 구조들(231)을 가지며, WL 선택 게이트(229b)는 하나의 TFT 구조(231)를 갖는다. 각각의 WL 선택 게이트 구역(303)은 메모리 어레이 구역(305)의 개개의 부분들이 제 1 워드 라인 플레이트 훅업 구역(301a) 또는 제 2 워드 라인 플레이트 훅업 구역(301b)에 스위칭가능하게 전기적으로 결합될 수 있게 한다. 이것은 WL 선택 게이트들(229) 중 하나를 선택함으로써 달성될 수 있다. 예를 들어, WL 선택 게이트(229a)가 선택될 것으로 가정될 것이고, 반면 다른 WL 선택 게이트들은 선택되지 않는다. 이것은 이러한 레벨 상에서 동그라미가 그려진 메모리 셀들(171a, 171b)의 2개의 세트들을 선택한다. WL 선택 게이트(229a)가 선택될 때 두 개의 TFT 구조들(231)이 선택된다는 것에 유의해야 한다. 도 3b에서 제시된 구성에서, 두 개의 인접하는 TFT 구조들(231)은, 선택 게이트(229a)가 선택될 때, 두 개의 인접하는 워드 라인들을 구동시킬 수 있다. 그러나, 다른 구성들이 가능하다.
동그라미가 그려진 메모리 셀들의 세트(171a)는 하나의 워드 라인과 관련되는 것으로 고려될 수 있다. 동그라미가 그려진 메모리 셀들의 세트(171b)는 또 다른 하나의 워드 라인과 관련되는 것으로 고려될 수 있다. 달리 말하면, 워드 라인은, 메모리 셀들의 단일 라인과 관련되는 (본 예에서는) x-방향으로 진행하는 전도성 구역으로서 정의될 수 있다. 따라서, 그룹(171b) 내의 메모리 셀(217a) 및 다른 것들은 WL 선택 게이트(229a)를 선택함으로써 선택될 수 있다. 본 예에서, 이것은 또한 그룹(171a) 내의 메모리 셀들을 선택한다. 메모리 셀(217b)은 WL 선택 게이트(229b)를 선택함으로써 선택될 수 있다. 본 예에서, WL 선택 게이트(229a)의 선택은 결과적으로 2개의 워드 라인들이 선택되게 할 수 있음에 유의해야 한다. 그러나, 본 예에서는 한번에 NAND 스트링 당 단지 하나의 메모리 셀만이 선택됨에 또한 유의해야 한다. 예를 들어, 그룹(171a) 내의 메모리 셀들은 NSA10과 관련될 수 있고, 반면 그룹(171b) 내의 메모리 셀들은 NSA11과 관련될 수 있다(도 2g 참조). 달리 말하면, 그룹(171a)은 기둥 C21과 관련될 수 있고, 반면 그룹(171b) 내의 메모리 셀들은 기둥 C22와 관련될 수 있다.
비트 라인들은 일 실시예에서 메모리 셀들을 가로질러 수평으로(예를 들어, y-방향으로) 진행하고 이에 따라 (도 3b의 관점으로부터) 하나의 로우 내의 메모리 셀들이 선택될 수 있게 됨에 또한 유의해야 한다. 따라서, 적절한 비트 라인을 선택함으로써, WL 선택 게이트(229)가 선택될 때, 그룹(171b) 내의 메모리 셀들 중 하나의 메모리 셀이 선택될 수 있다. WL 선택 게이트(229a)와 관련된 워드 라인들을 선택하는 것이 요구된다면, WL 선택 게이트(229a)를 선택할 때, WPA1에 연결된 구동기가 선택돼야만 함에 또한 유의해야 한다. WL 선택 게이트들(229a)은 WPA1과 관련된 블록의 작은 부분이 선택될 수 있게 하며, 이것은 용량성 로딩을 실질적으로 감소시킴에 유의해야 한다.
소정의 WL 선택 게이트(229)는 하나의 워드 라인 혹은 둘 이상의 워드 라인들의 그룹과 관련될 수 있다. 이것은 WL 선택 게이트(229)가 그 관련된 워드 라인들을 선택하게 할 수 있다. 소정의 WL 선택 게이트(229)는 워드 라인 플레이트와 관련된 콘택(227)과 소정의 워드 라인 사이에 결합될 수 있다. 따라서, 구동기가 콘택(227)을 통해 훅업 구역(301)에 전압을 제공하는 경우, WL 선택 게이트(229)는 이 전압을 WL 선택 게이트(229)와 관련된 워드 라인에 전송할 수 있다. 소정의 WL 선택 게이트(229)는 워드 라인 플레이트 훅업 구역(301)과 소정의 워드 라인 사이에 결합될 수 있다고 또한 설명될 수 있다. 이것은 소정의 WL 선택 게이트(229)가, WL 선택 게이트(229)와 관련된 워드 라인(들)을 선택하게 할 수 있다(혹은 전압을 워드 라인(들)에 전송하게 할 수 있음).
도 3a에서, 각각의 WL 선택 게이트(229) 내에는 1개의 TFT 구조(231)가 존재한다. 도 3b에서, 일부 WL 선택 게이트들(229)에는 2개의 TFT 구조들(231)이 존재할 수 있다(그리고 다른 것들 내에는 1개의 트랜지스터 구조(231)가 존재할 수 있음). 그러나, WL 선택 게이트(229) 당 더 많거나 더 적은 수의 트랜지스터 구조들(231)이 존재할 수 있다. 도 3b에서, TFT 구조들(231)은 병렬로 도시되어 있다. 일 실시예에서는, 병렬로 형성되지 않고 직렬로 형성되는 둘 이상의 TFT 구조들(231)이 존재한다. 일 실시예에서는, (도 3b에서와 같이) 직렬로 형성되지 않고 않고 병렬로 형성되는 둘 이상의 TFT 구조들(231)이 존재한다. 일 실시예에서는, 직렬로 형성되는 둘 이상의 트랜지스터 구조들(231) 및 병렬로 형성되는 둘 이상의 TFT 구조들(231)이 존재한다.
그러나, 바디가 와이드 밴드 갭 반도체로부터 형성되는 그러한 박막 트랜지스터를 포함하는 워드 라인 선택 게이트 트랜지스터들은 좋은 고전압 동작 및 낮은 누설 전류를 제공하고, 뿐만 아니라 다른 이점들을 제공함에 유의해야 한다. 이것은 단일의(혹은 다른 경우보다 더 적은 수의) TFT 구조들(231)이 WL 선택 게이트(229)에서 사용되게 할 수 있다. 예를 들어, 바디가 와이드 밴드 갭 반도체로부터 형성되는 그러한 박막 트랜지스터를 포함하는 워드 라인 선택 게이트(229)의 실시예에서, 직렬로 형성된 두 개의 TFT들을 갖지 않고서도 좋은 동작이 달성될 수 있다.
도 3ca은 도 3a의 블록의 슬라이스를 개략적으로 나타낸 도면이다. 이것은 WL 선택 게이트들(229)이 워드 라인 플레이트들(예를 들어, WPA1, WPB1)과 워드 라인들 사이에 결합되는 일 실시예를 개략적으로 예시한다. 이러한 예에서, WL 선택 게이트들(229) 대부분은 2개의 워드 라인들(예를 들어, WL1 및 WL2)을 선택한다. 그러나, 각각의 말단에서의 WL 선택 게이트들(229)은 단일 워드 라인을 선택한다. 이러한 말단 워드 라인들 각각은 WL 선택 게이트들을 통해 제 1 워드 라인 플레이트(WPA1)와 통신한다. 5개의 워드 라인 쌍들은 WL 선택 게이트들의 제 1 세트를 통해 제 1 워드 라인 플레이트(WPA1)와 통신한다. 다른 6개의 워드 라인 쌍들은 WL 선택 게이트들의 제 2 세트를 통해 제 2 워드 라인 플레이트(WPB1)와 통신한다. 본 예에서, 워드 라인들의 쌍들은 WL 선택 게이트(229) 가까이에서 전도성 구역에 의해 결합될 수 있다. 그러나, 각각의 이러한 쌍은 다른 WL 쌍들로부터 전기적으로 격리될 수 있다.
상위 세트 내의 각각의 WL 선택 게이트(229)는 이 레벨에 있는 다른 것들과 독립적으로 선택될 수 있다. 그러나, 일부 실시예들에서, 상이한 레벨들로부터의 WL 선택 게이트들 내의 트랜지스터들의 게이트 전극들은 함께 연결된다. 아키텍처에 따라, 다른 구성들이 가능할 수 있다. z-디코더(도 3ca에서는 미도시)가 WL 선택 게이트를 선택하기 위해 사용될 수 있다. 워드 라인 플레이트들을 선택하기 위한 x-디코더가 도시된다. 도 3cb는 워드 라인 선택 게이트들(229) 모두가 워드 라인들의 쌍에 연결되어 있고 해당 워드 라인들의 쌍을 선택하는 유사한 구성을 도시한다.
일 실시예에서, 각각의 WL 선택 게이트(229)는 단일의 워드 라인을 선택한다. 도 3d는 WL 선택 게이트들(229)을 갖는 블록의 수평 슬라이스의 일 실시예를 나타낸 도면이며, 여기서 WL 선택 게이트들(229) 각각은 메모리 어레이의 이러한 레벨에서 단일 워드 라인을 선택한다. 본 예는 도 3b의 실시예와 유사하지만, 인접하는 WL 선택 게이트들(229)의 쌍 사이에 전기적 격리를 제공하기 위해 슬릿들(208)이 WL 선택 게이트 구역(303) 내로 연장되어 있다. 이것은 해당 쌍의 각각의 멤버가 하나의 워드 라인을 선택할 수 있게 한다.
도 3e는 도 3d의 블록의 슬라이스를 나타낸 개략적 도면이다. z-디코더(도 3e에서는 미도시)가 메모리 어레이의 이러한 레벨에서 하나의 워드 라인(예를 들어, WL1)을 선택하기 위해 상위 그룹으로부터의 WL 선택 게이트들(229) 중 하나를 선택할 수 있다. 대안적으로, z-디코더는 메모리 어레이의 이러한 레벨에서 하나의 워드 라인을 선택하기 위해 하위 그룹으로부터의 WL 선택 게이트들(229) 중 하나를 선택할 수 있다. z-디코더는 (도 3e에서는 도시되지 않은) 메모리 어레이의 상이한 레벨들과 관련된 WL 선택 게이트들(이들의 게이트 전극들은 연결되어 있음)을 선택할 수 있음에 유의해야 한다. 본 예에서, 각각의 워드 라인은 서로 전기적으로 격리될 수 있다. z-디코더는 블록의 상이한 레벨들에 있는 WL 선택 게이트들의 세트를 동시에 선택할 수 있다. 도 3g는 이러한 것의 일 예를 도시한다.
WL 선택 게이트(229)는 두 개보다 많은 워드 라인들을 선택할 수 있음에 유의해야 한다. 도 3f는 도 3a로부터의 예와 유사한 블록의 하나의 레벨을 보여준다. 본 예에서, WL 선택 게이트(229)는 하나보다 많은 워드 라인을 선택할 수 있다. 상위 WL 선택 게이트 구역(303a)은 3개의 WL 선택 게이트들(229)을 포함한다. 이들 3개 각각은 4개의 워드 라인들을 선택한다. 이러한 4개의 워드 라인들 각각은 플레이트(WPA1)와 관련된다. 이러한 예에서, 구역(301a)에서의 WL 선택 게이트들(229) 각각은 세 개의 TFT 구조들(231)을 갖는다. 동일한 WL 선택 게이트(229)에서의 TFT 구조들(231) 각각의 게이트들은 함께 결합될 수 있고, 이에 따라 이들은 동일한 전압으로 쉽게 구동될 수 있게 된다.
본 예에서, 하위 WL 선택 게이트 구역(303b)은 4개의 WL 선택 게이트들(229)을 포함한다. WL 선택 게이트들(229) 중 2개는 4개의 워드 라인들을 선택한다. 우측에 있는 WL 선택 게이트(229)는 3개의 워드 라인들을 선택한다. 좌측에 있는 WL 선택 게이트(229)는 단일 워드 라인을 선택한다. 다른 구성들이 사용될 수 있다.
도 3g는 블록의 상이한 레벨들에서의 WL 선택 게이트들(229)의 게이트 전극들이 어떻게 연결될 수 있는가를 보여주는 도면이다. 본 명세서에서 언급된 바와 같이, WL 선택 게이트들(229)은 하나 이상의 TFT 구조들(231)을 포함할 수 있다. 따라서, 일부 실시예들에서, 도 3g에서의 WL 선택 게이트들(229)은 단일의 TFT 구조(231)를 포함한다.
본 도면은 워드 라인 플레이트들(WPA1 내지 WPAn)을 보여준다. 이러한 플레이트들 각각은 3D 메모리 디바이스의 상이한 레벨에 있다. 도시된 플레이트들(WPA1 내지 WPAn)은 동일한 블록 내에 있을 수 있다. 예를 들어, 도 2g를 참조하면, 하나의 플레이트가 레벨 WL6에 있을 수 있고, 하나의 플레이트가 레벨 WL5에 있을 수 있는 등이다. 설명의 편의를 위해 6개의 플레이트들이 도시되었지만, 임의 개수의 레벨들이 존재할 수 있다. 각각의 레벨에서 다수의 플레이트들이 존재할 수 있음에 또한 유의해야 한다. 일 실시예에서, 도 3a에서와 같이, 레벨 당 블록에 대해 두 개의 플레이트들이 존재한다. (레벨 당) 이러한 블록에서의 다른 플레이트는 설명의 용이함을 위해 도 3g에서 도시되지 않았다. 3D NAND 디바이스 내에 다른 블록들이 존재할 수 있다.
소정의 레벨에서, WL 선택 게이트(229)는 그 각각의 워드 라인 플레이트(예를 들어, WPAn)에 연결되는 하나의 단자(예를 들어, 소스 혹은 드레인)를 갖는다. WL 선택 게이트(229)의 또 하나의 다른 단자(예를 들어, 드레인 혹은 소스)는 그 각각의 워드 라인(WL)에 연결된다. 앞서 언급된 바와 같이, WL 선택 게이트(229)는 하나보다 많은 WL과 관련될 수 있다(예를 들어, 하나보다 많은 WL을 선택할 수 있음). 워드 라인은 메모리 셀(Memory Cell)(MC)들의 제어 게이트들에 연결된다. 메모리 셀들과 WL 선택 게이트들(229) 간의 연결을 보여주는 하나의 U자-형상의 NAND 스트링이 도시된다. 그러나, 전형적으로 블록 당 다수의 NAND 스트링들이 존재한다. 따라서, 워드 라인은 다수의 상이한 NAND 스트링들 상의 하나의 메모리 셀과 관련될 수 있다. 일 실시예에서 소정의 NAND 스트링 상의 각각의 메모리 셀은 상이한 워드 라인에 연결됨에 유의해야 한다. 따라서, 일 실시예에서 소정의 워드 라인과 관련된 각각의 메모리 셀은 상이한 NAND 스트링의 일부이다.
도 3g에서의 도시된 WL 선택 게이트들(229)의 게이트 전극들은 전기 전도성 라인에 의해 함께 연결된다. 따라서, 이러한 WL 선택 게이트들(229)은 z-디코더에 의해 공통적으로 선택될 수 있는 하나의 그룹을 형성한다. 따라서, 일 실시예에서, 블록의 상이한 레벨들에서의 워드 라인들은 함께 선택될 수 있다. 이것은 본 명세서에서 "서브-블록(sub-block)" 디코딩으로서 지칭될 수 있다.
일 실시예에서, WL 선택 게이트들(229)의 게이트들은 서브-블록 혹은 z-디코더에 연결된다. 일 실시예에서, NAND 스트링의 하나의 말단은 비트 라인(Bit Line)(BL) 디코더 혹은 y-디코더에 연결된다. 동일한 비트 라인과 관련된 다른 NAND 스트링들은 도 3g에 도시된 NAND 스트링과 함께 선택될 수 있음에 유의해야 한다. 일 실시예에서, 각각의 워드 라인 플레이트는 워드 라인(Word Line)(WL) 플레이트 디코더 혹은 x-디코더에 연결된다. 따라서, 일 실시예에서, 3D 디코딩이 가능하다.
앞서 언급된 바와 같이, 일부 종래의 3D 메모리 어레이들에서, 해당 WL 플레이트와 관련된 모든 메모리 셀들은 전기적으로 스트레스를 받는다. 다음의 예는 메모리의 상대적으로 작은 섹션들(예를 들어, 개별 워드 라인들)을 선택할 수 있는 능력이 없는 종래의 아키텍처가 갖는 문제점을 예시하기 위해 제공된다. NAND 스트링 내의 하나의 메모리 셀(선택된 셀)을 프로그래밍하기를 원한다고 가정한다. 이것은 각각의 WL을 높은 양의 바이어스(positive bias)(예를 들어, 18 V 내지 25 V)로 바이어싱하는 것을 포함할 수 있다. 이와 동시에, 그 선택된 셀이 속하는 선택된 NAND 스트링에 대해, 소스 라인은 낮은 전위(예를 들어, 0V)로 바이어싱될 수 있고, 그리고 해당하는 스트링의 BL도 또한 낮은 전위(예를 들어, 0V)로 바이어싱될 수 있다. 이와 동시에, 선택된 스트링의 SGD 및 SGS는 충분히 높은 전위(SGD & SGS Vt보다 높은 전위)로 바이어싱될 수 있고, 이에 따라 SGD 및 SGS 트랜지스터들은 턴온되게 된다. 이것은 BL 및 SL 전위(여기서는 0V)를 채널(스트링의 폴리실리콘 바디)에 전송한다. 이는 선택된 WL(선택된 셀의 제어 게이트)과 선택된 스트링의 채널 간에 높은 전위 차를 생성한다.
전자들은 채널로부터 그 선택된 셀의 전하 트랩핑 층(charge trapping layer)으로 터널링(tunneling)되고, 셀은 프로그래밍된다. 그러나, (선택된 스트링의 선택된 셀의) 선택된 WL을 바이어싱하기 위해, 일부 종래의 시스템들에서는 하나의 블록 내의 전체 WL 플레이트가 바이어싱될 필요가 있다. 다른 경우에 있어서는, 만약 빗살형 구조(comb structure)인 경우, WL 플레이트의 반이 바이어싱될 필요가 있다. 따라서, 동일 WL 플레이트 상의 (동일 블록 내에서 다른 비선택된 스트링들에 속하는) 모든 셀들은 18V 내지 25V의 동일한 전위로 바이어싱된다. 이러한 셀들은 프로그래밍되도록 의도되지 않은 비선택된 셀들이다. 이들에 대해서, 이들의 WL은 "비의도적으로 선택"된다. 따라서, 이러한 비선택된 셀들은 동일한 WL 플레이트에 속하는 임의의 셀이 프로그래밍될 때마다 스트레스를 받게 된다. 따라서, 프로그램 디스터브(program disturb) 문제가 발생한다.
비선택된 스트링들 내의 비선택된 셀들, 특히 동일한 BL 상의 비선택된 셀들이, 선택된 셀 프로그램 동작 동안 프로그래밍되는 것을 막기 위해, 비선택된 스트링들 내의 모든 SGD 및 SGS 트랜지스터들은 낮은 전위(SG Vt보다 낮은 전위, 예를 들어, 0V)로 바이어싱될 수 있다. 이 경우, SG 트랜지스터들은 셧오프(shut off)되고, BL 전위(여기서는 0V) 및 소스 라인 전위(여기서는 0V)는 비선택된 스트링 채널들로 전송되지 않는다. 달리 말하면, 비선택된 스트링들에서의 SGD 및 SGS 트랜지스터들을 셧오프시킴으로써, 이러한 스트링들의 채널들은 BL 및 SL 전위로부터 격리되게 된다. 반면, 선택된 WL 상에는 높은 전위가 존재한다. 이러한 전위는 격리된 채널에 결합될 것이고, 이는 채널 전위 부스팅(channel potential boosting)으로 이어질 것이다. 부스팅된 채널 전위는 매우 높을 수 있다(예를 들어, 10V 내지 15V). 비선택된 스트링들에서의 부스팅된 채널 전위와 선택된 WL 전위 간의 전위 차는 낮게 되는바, 이것은 (이상적으로는) 비선택된 셀들의 프로그램/디스터브를 일으키기에 충분하지 않다. 그러나, 비선택된 셀들의 프로그램 디스터브의 발생가능성은 문제가 될 수 있다. 본 명세서에서 개시되는 실시예들의 경우, 단지 하나의 WL(혹은 몇 개의 WL들)을 선택하는 WL 선택 게이트에 있어서, 블록 내의 동일한 WL 플레이트에 속하며 동일한 BL을 공유하는 다른 셀들(혹은 대다수의 셀들)의 디스터브는 피할 수 있다.
도 4aa은 메모리 어레이 구역(305)과 워드 라인 훅업 영역(301) 사이의 WL 선택 게이트 영역(303)에서 WL 선택 게이트(229)의 일 실시예를 나타낸 도면이다. WL 선택 게이트(229)의 전반적인 영역이 원으로 표시되어 있다. 메모리 어레이 구역(305)에서의 메모리 홀(Memory Hole, MH)들이 또한 도시된다. 일 실시예에서, 워드 라인들(WL)은 금속(예를 들어, 텅스텐)으로부터 형성된다. 그러나, 고농도로 도핑된 폴리실리콘과 같은 또 하나의 다른 전도체가 워드 라인들에 대해 사용될 수 있다. 본 도면은 도 3a와 일치한다. 수개의 슬릿들(208)이 존재하는바, 이 슬릿들(208)은 상이한 워드 라인들과 관련된 메모리 셀들 간의 전기적 격리를 제공할 수 있다. 메모리 셀들이 워드 라인들 내에 형성될 수 있다. WL 선택 게이트(229)는 양쪽 워드 라인들을 모두 선택할 수 있다.
이러한 예에서, WL 선택 게이트(229)는 단일의 박막 트랜지스터(TFT)(231)를 포함한다. TFT(231)의 일부분은 본 명세서에서 Z-홀 부분으로서 지칭되는 것 내에 형성될 수 있고, 여기서 Z-홀 부분은 와이드 밴드 갭 반도체(예를 들어, 반도체 옥사이드) 내에 형성될 수 있다. 와이드 밴드 갭 반도체는 TFT 바디로서 동작한다(뿐만 아니라 본 예에서는 소스 및 드레인으로서 동작함). 와이드 밴드 갭 반도체에 대한 예시적 물질들은 InGaZnO, InZnO, HfInZnO, ZrInZnO, 및 ZnInSnO을 포함하지만 이러한 것으로만 한정되는 것은 아니다. 일 실시예에서, 와이드 밴드 갭 반도체는 옥사이드 반도체(예를 들어, 금속 옥사이드 반도체)이다.
일 실시예에서, Z-홀들은 이들이 기둥 구조들일 수 있다는 점에서 메모리 홀들과 유사하다. 그러나, z-홀은 메모리 홀들과는 다른 수평(예를 들어 xy 평면) 단면 형상을 가질 수 있다. 도 4a에서의 Z-홀들의 형상은 대략적으로 직사각형 형상이다. 리소그래피 및 에칭 프로세스 이후에, 이들은 타원형 형상(oval shape)이 될 수 있다. 일 실시예에서, Z-홀들은 (메모리 홀들의 일 실시예와 동일한) 레이아웃(layout)에 있어서 정사각형 형상을 갖는다. 리소그래피 및 에칭 프로세스 이후에, 이들은 원형 형상이 될 수 있다. 일 실시예의 경우, 원형 형상의 Z-홀에 대해서, 직렬로 구성되는 수 개의 TFT 구조들은 더 좋은 TFT 제어를 위해 사용될 수 있다.
일 실시예에서, 일반적으로 TFT(231)의 Z-홀 부분은 게이트 유전체 층(402), 게이트 전극 층(404), 및 코어(406)를 포함한다. 게이트 유전체 층(402)은 실리콘 옥사이드(silicon oxide) 및 실리콘 나이트라이드(silicon nitride)와 같은 유전체의 하나 이상의 층들로부터 형성될 수 있다. 게이트 전극 층(404)은 고농도로 도핑된 폴리실리콘과 같은 전도체 물질로부터 형성될 수 있다. 일부 실시예들에서 게이트 전극 층(404)은 와이드 밴드 갭 반도체의 일 함수보다 더 큰 일 함수를 갖는다. 게이트 전극 층(404)에 대한 예시적 물질들은 몰리브덴(molybdenum), 구리, 도핑된 폴리실리콘, 텅스텐을 포함하지만, 이러한 것으로만 한정되는 것은 아니다. 다른 많은 물질들은 충분히 큰 일 함수를 갖는다.
코어 구역(406)은 실리콘 다이옥사이드(silicon dioxide)와 같은 유전체일 수 있다. 언급된 바와 같이, Z-홀들 주변 구역은 와이드 에너지 밴드 갭 반도체일 수 있다. 이러한 구역의 다양한 일부분들은, 하나 이상의 트랜지스터들에 대한 바디, 드레인 및 소스로서의 역할을 할 수 있다. 도 4a에서, 바디들은 게이트 유전체 층(402)의 좌측 및 우측 상에서 대략적으로 라벨링되어 있다. 소스 및 드레인들은 도핑될 수 있다. 바디, 소스, 및 드레인은 모두 와이드 밴드 갭 반도체의 다양한 구역들로부터 형성될 수 있음에 유의해야 한다. 소스 및 드레인의 위치는 다양할 수 있다. 일 실시예에서, 소스 및 드레인들은 대략적으로 게이트 유전체 층(402)의 에지에서 시작한다. 이것은 아래에 더 충분히 논의될 것이다.
소스 및 드레인은 전체적으로 혹은 부분적으로 워드 라인 물질로부터 형성될 수 있음에 유의해야 한다. 워드 라인 물질(예를 들어, 텅스텐)은 워드 라인 훅업 구역(301)을 형성하는데 사용될 수 있다. 예를 들어, 소스 및/또는 드레인은 와이드 밴드 갭 반도체에 인접하는 워드 라인 훅업 구역(301) 및/또는 워드 라인을 형성하는데 사용된 텅스텐으로부터 형성될 수 있다. 소스 및 드레인은 와이드 밴드 갭 반도체부터 전체적으로 혹은 부분적으로 형성될 수 있다. 소정의 TFT(231)의 소스 및 드레인은 와이드 밴드 갭 반도체 및 워드 라인 물질(예를 들어, 텅스텐) 모두로부터 형성될 수 있다. 도 4ab는, 와이드 밴드 갭 반도체에 인접하는 워드 라인들의 금속의 일부분, 그리고 와이드 밴드 갭 반도체의 일부분으로부터 드레인이 형성되는 일 실시예를 도시한다. 또한, 와이드 밴드 갭 반도체 바디에 인접하는 워드 라인 훅업 구역(301)의 금속의 일부분, 그리고 와이드 밴드 갭 반도체의 일부분으로부터 소스가 형성된다.
앞서의 설명을 다른 방식으로 하면 다음과 같다. 금속 워드 라인에 가까이 있는 와이드 밴드 갭 반도체는 드레인(혹은 소스)으로서 동작할 수 있고, 금속 워드 라인 훅업(301)에 가까이 있는 와이드 밴드 갭 반도체는 소스(혹은 드레인)로서 동작할 수 있다. 대안적으로, 와이드 밴드 갭 반도체에 인접하는 금속 워드 라인은 드레인(혹은 소스)으로서 동작할 수 있고, 와이드 밴드 갭 반도체에 인접하는 금속 워드 라인 훅업(301)은 소스(혹은 드레인)로서 동작할 수 있다. 또 다른 가능한 것은, 금속 워드 라인에 가까이 있는 와이드 밴드 갭 반도체와 와이드 밴드 갭 반도체에 인접하는 금속 워드 라인이 모두 드레인(혹은 소스)으로서 동작하는 것이고, 반면 금속 워드 라인 훅업(301)에 가까이 있는 와이드 밴드 갭 반도체와 와이드 밴드 갭 반도체에 인접하는 금속 워드 라인 훅업(301)은 모두 소스(혹은 드레인)로서 동작할 수 있다.
일 실시예에서, TFT 구조(231)는 금속-와이드 밴드 갭 반도체-금속 트랜지스터인 것으로 고려될 수 있다. 와이드 밴드 갭 반도체가 의도적으로 도핑될 필요는 없음에 유의해야 한다. 또한, 와이드 밴드 갭 반도체는 균일하게 도핑될 수 있다. 따라서, 와이드 밴드 갭 반도체의 비-균일 도핑(예를 들어, N+/n/N+)은 요구되지 않는다. 이에 따라, 도 4ab의 예에서, 와이드 밴드 갭 반도체 내의 드레인 및 소스 구역들은 바디보다 더 높은 순 도핑 농도(net doping concentration)를 갖는 와이드 밴드 갭 반도체의 구역들일 수 있다. 그러나, 소스 및 드레인에 대해 더 높은 레벨에서 와이드 밴드 갭 반도체를 도핑하는 것은 요건이 아니다.
일 실시예에서, TFT 구조들(231) 중 단일 TFT 구조는 병렬로 구성된 두 개의 트랜지스터들로서 동작할 수 있다. TFT 구조(231)는 대안적으로 듀얼 게이트/듀얼 바디 디바이스인 것으로 고려될 수 있다. 게이트 전극 층(404)은 서로 등지고 있는(back to back) 두 개의 게이트 전극들(이들은 코어(406)에 의해 분리됨)로서의 역할을 할 수 있다. 이러한 두 개의 게이트 전극들은 전기적으로 연결될 수 있다. 또한, 이러한 두 개의 게이트 전극들은 동작 동안 동일한 신호(예를 들어, 전압)에 의해 구동될 수 있다. 게이트 유전체 층(402)은 각각의 트랜지스터에 대해 하나씩 두 개의 분리된 게이트 유전체 층들로서의 역할을 할 수 있다. 아래에서 설명될 도 4d는 일 실시예의 추가적인 세부사항들을 제공한다.
도 4b는 메모리 어레이와 워드 라인 훅업 영역(301) 사이의 WL 선택 게이트 영역(303)에서 2개의 WL 선택 게이트들(229)의 일 실시예를 나타낸 도면이며, 도 4b에서는 각각의 워드 라인이 독립적으로 선택된다. 이러한 예에서, 각각의 WL 선택 게이트(229)는 단일 TFT 구조(231)로부터 형성된다. TFT 구조(231)는 도 4aa 중 하나와 유사하다. 일 실시예에서, 워드 라인들은 금속이다. 예시적 금속은 텅스텐이다. 또한, 워드 라인 훅업 구역(301)은 워드 라인들과 동일한 물질로부터 형성될 수 있다. 따라서, 워드 라인 훅업 구역(301)은 금속(예를 들어, 텅스텐)일 수 있다. 일 실시예에서, TFT(231) 바디는 도 4aa에서 논의된 바와 같이 와이드 밴드 갭 반도체로부터 형성된다. 드레인 및 소스는 와이드 밴드 갭 반도체로부터 전체적으로 혹은 부분적으로 형성될 수 있다. 드레인 및 소스는 와이드 밴드 갭 반도체에 인접하는 워드 라인 훅업 및/또는 워드 라인의 금속으로부터 전체적으로 혹은 부분적으로 형성될 수 있다. 따라서, 도 4b에서 드레인 및 소스는 라벨링되지 않는다. 본 도면에서의 소스 및 드레인 구역들, 뿐만 아니라 본 명세서의 다른 것들은 뒤바뀔 수 있다.
도 4c는 일 실시예에 따른, TFT 구조(231)의 다양한 요소들을 예시하는 도면이다. 도 4c는 도 4a의 WL 선택 게이트(229) 예의 TFT 구조에 대응한다. 도 4c는 듀얼 게이트/듀얼 바디 디바이스로서 동작할 수 있는 트랜지스터 구조(231)를 도시한다. 대안적으로, 이러한 디바이스는 병렬로 구성된 2개의 TFT들로서 동작하는 것으로 고려될 수 있다. 게이트 전극(405), 게이트 옥사이드(403)(혹은 게이트 유전체), 바디, 소스 및 드레인과 같은 다양한 요소들이 나타나 있다. 디바이스는 2개의 게이트 전극들(405), 2개의 게이트 유전체들(403), 2개의 바디들 등을 갖는 것으로 나타나 있음에 유의해야 한다. 트랜지스터 구조의 중심으로부터 시작하여 바깥쪽을 향해 움직이면, 코어는 SiO2와 같은 절연체(예를 들어, 유전체)일 수 있다.
바깥쪽으로 이동하는 경우, 게이트 전극(405)은 코어의 각각의 측면 상에 도시된다. 게이트 전극들은 게이트 전극 층(404)의 일부분으로부터 형성될 수 있음에 유의해야 한다. 게이트 전극 층(404)은 도핑된 폴리실리콘으로부터 형성될 수 있다. 이러한 도핑된 폴리실리콘은 코어를 완전히 둘러쌀 수 있다. 그러나, 분석 목적으로, 도 4c에서 게이트 길이가 보여진다. 게이트 전극(405)의 길이는 누설 전류와 같은 원하는 성능을 달성하기 위해 조정될 수 있음에 유의해야 한다.
더 바깥쪽으로 이동하는 경우, 각각의 게이트 전극과 그 대응하는 바디 사이에는 게이트 유전체(403)가 존재한다. 게이트 유전체는 유전체 층(402)의 일부분들로부터 형성될 수 있다. 일 실시예에서, 게이트 유전체는, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥사이드(예를 들어, ONO)와 같은 수 개의 층들로부터 형성된다.
트랜지스터 바디(407)는 각각의 게이트 유전체(403)에 인접하여 도시된다. 도 4a와 연계되어 논의된 바와 같이, 바디(407)는 와이드 밴드 갭 반도체로부터 형성될 수 있다. 바디 두께가 도 4c에서 도시된다. 각각의 바디(407)의 각각의 측면에 드레인(409) 및 소스(411)가 있다. 드레인(409) 및 소스(411)의 위치들은 바뀔 수 있다. 드레인(409) 및 소스(411)는 또한, 와이드 밴드 갭 반도체로부터 형성될 수 있다. 와이드 밴드 갭 반도체는 드레인(409) 및 소스(411) 구역들 내에 도핑될 수 있다. 드레인(409) 및 소스(411)는 와이드 밴드 갭 반도체로부터 전체적으로 혹은 부분적으로 형성될 수 있다. 드레인(409) 및 소스(411)는 와이드 밴드 갭 반도체에 인접하는 워드 라인 훅업 및/또는 워드 라인의 금속으로부터 전체적으로 혹은 부분적으로 형성될 수 있다.
슬릿(ST)의 일부분은 각각의 바디(407) 옆에 있는 장벽 옥사이드(barrier oxide)(413)로서의 역할을 할 수 있다. 도 4c에서의 슬릿들(ST)은 도 4a에서의 슬릿들에 대응할 수 있음에 유의해야 한다. 도 4c의 TFT는 대칭 구성으로서 지칭될 수 있다. 일 실시예에서, TFT는 비대칭 구성을 갖는다.
바디(407)는 또한 채널로서 지칭될 수 있다. 도 4c에 도시된 실시예에서, 바디(407)는 게이트 전극(405)을 지나쳐 연장되지 않는다. 그러나, 바디(407)는 아래에서 설명되는 바와 같이, 게이트 전극(405)을 넘어 연장될 수 있다. 소스(411) 및 드레인(409)의 위치는 도 4c에서 도시된 것과는 다를 수 있다.
일 실시예에서, 트랜지스터의 게이트 전극(405)은 P+로 도핑된다. 일 실시예에서, 워드 라인들은 텅스텐과 같은 금속이다. 그러나, (예를 들어, P+ 혹은 N+로) 고농도로 도핑된 폴리실리콘의 워드 라인들이 가능하다.
일 실시예에서, 트랜지스터들은 박막 트랜지스터(TFT)들이다. 일 실시예에서, 트랜지스터는 NFET 디바이스로서 동작한다. 그러나, TFT는 PFET와 같은 다른 타입의 디바이스로서 동작할 수 있다.
도 4d는 바디/채널 연장부를 갖는 TFT들(231)의 일 실시예를 도시한다. 이것은 또한 오프셋 소스(offset source) 혹은 게이트/소스 오프셋(gate/source offset)을 갖는 것으로서 지칭될 수 있다. 구성에 따라, 이것은 또한 오프셋 드레인(offset drain) 혹은 게이트/드레인 오프셋(gate/drain offset)을 갖는 것으로서 지칭될 수 있다. z-홀들(여기에는 게이트 유전체(402) 및 게이트 전극들(404)이 상주함)에 추가하여, 2개의 더미 게이트 홀(Dummy Gate hole)들("DG-홀")이 존재한다. 이 경우에, 각각의 z-홀과 워드 라인 훅업 구역(301) 사이에는 하나의 더미 게이트 홀이 존재한다. 대안예는 z-홀들과 메모리 어레이(305) 사이에 두 개의 더미 게이트 홀들을 갖는 것이다. 이것은 오프셋 드레인 혹은 게이트/드레인 오프셋을 형성하는데 사용될 수 있다.
바디/채널 연장부들 중 하나의 바디/채널 연장부의 정도(extent)가 라벨링되어 있다. 도 4d에는 4개의 바디/채널 연장부들이 존재한다. 4개의 드레인 구역들의 위치가 또한 대략적으로 도시된다(이것은 임의의 실시예에 대한 것이며, 여기서 드레인 구역들은 와이드 밴드 갭 반도체로부터 형성됨). 도면으로부터 알 수 있는 바와 같이, 소스들은 z-홀의 게이트 전극 층(404)으로부터 오프셋되어 있다. 대안적으로, 드레인들은 게이트 전극 층(404)으로부터 오프셋되어 있을 수 있다. 바디, 바디 확장부, 소스 및 드레인은 모두 옥사이드 반도체와 같은 와이드 밴드 갭 반도체로부터 형성될 수 있다. 드레인 및 소스는 와이드 밴드 갭 반도체로부터 전체적으로 혹은 부분적으로 형성될 수 있다. 드레인 및 소스는 와이드 밴드 갭 반도체에 인접하는 (금속일 수 있는) 워드 라인 훅업 및/또는 워드 라인의 금속으로부터 전체적으로 혹은 부분적으로 형성될 수 있다.
더미 게이트 홀들은 z-홀들이 충전되는 방식과 유사하게 충전될 수 있다. 이에 따라, 일 실시예에서, 게이트 유전체 층(402), 게이트 전극 층(404), 및 코어(406)가 존재할 수 있다. 그러나, 게이트 전극 층(404)은 임의의 신호 라인에 전기적으로 연결될 필요가 없다. 달리 말하면, 더미 게이트는 동작 동안 구동될 필요가 없다. 더미 게이트를 별개의 신호 라인에 연결시키는 한 가지 이유는 예를 들어, 구동 전류 및 누설의 제어를 보다 더 잘하기 위해, 트랜지스터 동작을 미세-조정(fine-tune)하기 위한 것이다.
도 4e는 일 실시예에 따른, TFT 구조(231)의 다양한 요소들을 예시하는 도면이다. 도 4e는 연장된 채널을 갖는 실시예에 대한 단일 트랜지스터 구조(231)를 보여준다. 단일 트랜지스터 구조(231)는 도 4d에 도시된 것과 유사하며, 차이점으로는 연장된 바디/채널(427), 그리고 게이트 전극(405)으로부터 오프셋된 드레인(409)을 포함한다는 것이다. 더미 게이트의 요소들이 또한 도시된다.
도 4e에 도시된 실시예에서 바디(407)는 바디/채널 연장부(427)의 결과로서 게이트 전극(405)을 지나쳐 연장된다. 소스(411) 및 드레인(409)의 위치는 바디(407)의 각각의 측면 상에서 보여진다. 소스(411)가 게이트 전극(405)으로부터 오프셋되어 있다는 점에서, 바디/채널 연장부(427)는 또한, 게이트/소스 오프셋으로서 지칭될 수 있다. 바디(채널)는 드레인 측 상에서의 연장에 추가하여 혹은 드레인 측 상에서의 연장 대신에 드레인 측 상에서 연장될 수 있음에 유의해야 한다. 드레인 및 소스는 와이드 밴드 갭 반도체로부터 전체적으로 혹은 부분적으로 형성될 수 있다. 드레인 및 소스는 와이드 밴드 갭 반도체에 인접하는 워드 라인 훅업 및/또는 워드 라인의 금속으로부터 전체적으로 혹은 부분적으로 형성될 수 있다.
게이트 전극의 길이는 원하는 성능 예컨대, 누설 전류 등을 획득하기 위하여 조절될 수도 있음을 유의해야 한다. 채널 확장부(427)는 더 높은 직렬 저항의 결과로서, 온 전류(Ion)를 감소시킬 수 있다. 하지만, Ion 은 채널 길이를 조절함으로써 증가될 수도 있다. 게이트 길이와 채널 확장부(427)를 선택함으로써, 누설 전류와 Ion 사이에서 트레이드오프가 만들어질 수 있다.
채널 확장부를 갖는 TFT는 GIDL(Gate Induced Drain Leakage)를 상당히 감소시킬 수 있다. 이것이 가능한 이유는 밴드 대 밴드(band to band) 캐리어 생성의 감소이다. 채널 확장부를 갖는 TFT는 GIDL 등의 문제와 직면함이 없이 동작 동안에 더 높은 게이트 대 드레인 전압을 허용할 수 있다. 일실시예에서, 게이트와 드레인 사이의 전위 차이가 25V 이상인 경우에도 GIDL은 양호하게 제어될 수 있다.
채널 확장부를 갖는 TFT는 소스 대 드레인 브레이크다운을 상당히 감소시킬 수 있다. 채널 확장부를 갖는 TFT는 낮은 GIDL, 낮은 누설 전류, 높은 브레이크다운 전압, 그리고 성능 및 Ion/누설 전류 트레이드 오프를 최적화시킬 수 있는 추가적인 여지를 가질 수 있다.
도4f는 일실시예에 따른, TFT를 위한 가능한 레이아웃을 도시한다. 일실시예에서, 각각의 WL에 관련된 3개의 z-홀들이 존재한다. 이들 3개의 z-홀들은 단일 TFT를 형성하는데 이용될 수 있다. 대안적으로, 3개의 z-홀들은 3개의 TFT 들을 직렬로 형성하는데 이용될 수 있다(각각의 WL에 대하여). 더미 게이트를 형성하기 위한, 각각의 WL에 관련된 DG-홀이 존재한다. 상기 일례에서, DG-홀은 워드라인 후크업(301) 대신에, 메모리 어레이(305) 부근에 있다. z-홀 주위의 워드라인 영역(예컨대, z-홀과 슬릿들 사이)은 TFT의 보디가 될 것이다. DG-홀 주위의 워드라인 영역(예컨대, DG-홀과 슬릿들 사이)은 보디/채널 확장부가 될 것이다. 일실시예에서, 보디 및 보디/채널 확장부는 와이드 밴드 갭(wide band gap) 반도체로 형성된다.
도5a는 도2g의 컬럼 C0의 영역(269)의 확대도이며 드레인측 선택 게이트 SGD0 및 메모리 셀을 보여준다. 상기 영역은 유전체 층들(D6 내지 D8)과 전도층들(WL6 및 SG)의 일부분들을 보여준다. 각각의 컬럼은 컬럼의 측벽들을 따라 적층된 다수의 층들을 포함한다. 이들 층들은 산화물-질화물-산화물 및 폴리실리콘 층들을 포함할 수 있으며, 이는 예컨대, 원자층 증착법 혹은 CVD를 이용하여 증착된다. 예를 들어, 블록 산화물(block oxide)이 층(296)으로서 증착될 수 있으며, 전화 포획 층으로서 가령 SiN 등과 같은 질화물이 층(297)으로서 증착될 수 있으며, 터널 산화물이 층(298)으로서 증착될 수 있으며, 폴리실리콘 보디 혹은 채널이 층(299)으로서 증착될 수 있으며, 그리고 코어 필러(core filler) 유전체가 영역(300)으로서 증착될 수 있다. 추가적인 메모리 셀들이 컬럼들에 걸쳐서 유사하게 형성된다. 도5b는 도2f의 컬럼 C0의 단면을 도시한다. 가능한 일 접근법에서, 원통형인 코어 필러를 제외하고 각각의 층은 링-형상이다.
메모리 셀이 프로그래밍되는 때, 전자들은 메모리 셀에 관련된 전하 포획 층의 일부분에 저장된다. 예를 들어, MC6,0 의 경우, 전자들은 전하 포획 층(297) 내의 "-" 기호로 표현된다. 이들 전자들은 터널 산화막을 통해, 폴리실리콘 보디로부터 전하 포획 층 내로 끌어당겨진다. 메모리 셀의 임계전압은 저장된 전하의 양에 따라 증가한다. 소거 동작 동안, 폴리실리콘 보디의 전압은 GIDL 때문에 상승될 수도 있는 반면에 하나 이상의 선택된 워드라인 층들의 전압은 플로팅된다. GIDL은, 비트라인 바이어스와 드레인측 선택 게이트 바이어스(SGD) 사이, 및 이와 유사하게 소스라인 바이어스와 소스측 선택 게이트 바이어스(SGS) 사이의 높은 전위 차이로 인하여 발생할 수 있다. 하나 이상의 선택된 워드라인 층들의 전압은 가령 0V 등의 낮은 레벨로 정확하게 하강되어 터널 산화물 양단에 전기장을 생성하며, 이는 홀들이 메모리 셀이 보디로부터 전하 포획 층으로 주입되게 하며 그리고 전자들과 재결합하게 할 수 있다. 또한, 전자들은 전하 포획 층으로부터 양으로(positively) 바이어스된 채널쪽으로 터널링할 수 있다. 이러한 매커니즘들 중 하나 또는 둘다는 전하 포획 층으로부터 음전하를 제거하도록 작용할 수 있으며 그리고 소거 검증 레벨, Vv-erase 쪽으로의 매우 큰 Vth 다운쉬프트를 야기할 수 있다. 이러한 프로세스는 소거-검증 조건이 충족될 때까지 연속적인 이터레이션들에서 반복될 수 있다. 비선택된 워드라인들의 경우, 워드라인들은 플로팅될 수도 있지만, 낮은 레벨까지 하강되는 것은 아니며 따라서 터널 산화물 양단의 전기장은 상대적으로 작으며, 그리고 홀 터널링은 없거나 혹은 거의 발생하지 않을 것이다. 워드라인들이 플로팅된다면, 이들은 채널에 전기적으로 연결될 것이다. 그 결과, 이들의 전위는 상승할 것이며, 채널과 각각의 워드라인들 사이에 낮은 전위 차이를 야기한다. 비선택된 워드라인들의 메모리 셀들은 Vth 다운쉬프트를 경험하지 않거나 매우 적게 경험할 것이며, 그 결과 이들은 소거되지 않을 것이다. 다른 기법들이 또한 소거에 이용될 수 있다.
도5c는 3D 적층 메모리 어레이의 블록에 대한 수평 슬라이드(예컨대, xy 평면)의 일례를 도시한다. 본 실시예에서는, 2개의 워드라인들 각각에 대하여 하나의 WL 선택 게이트(229)가 존재한다. 본 일례에서, 각각의 WL 선택 게이트(229)는 단일 TFT(231)를 갖는다. 바닥에는 WL 선택 게이트들(T2, T4, T6, T8, T10, T12)이 존재한다. 홀수 워드라인 선택 게이트들은 상단에 존재한다.
도5d는 도5c의 WL 선택 게이트 영역에서 라인 887을 따른, 3D 비휘발성 메모리 디바이스의 블록에 대한 단면을 도시한다. 본 도면은 메모리 어레이의 낸드 스트링들을 단면을 도시하는 도2g와 유사하다. WL 선택 게이트들의 컬럼들은 다중-층 스택으로 도시된다. 하나의 컬럼(801)이 라벨링된다. 상기 스택은 기판(190), 기판 상의 절연 필름(109)을 포함한다. 일실시예에서, 기판(190)은 결정질 실리콘이다. 도5c로부터의 슬릿(802)이 다른 슬릿들과 함께 도시된다. 컬럼(801)에 연결되는 WL 선택 게이트 선택 라인(517)이 또한 도시된다. 다른 WL 선택 게이트 선택 라인들(도5d에는 미도시)은 다른 WL 선택 게이트 컬럼들에 연결된다. WL 선택 게이트 선택 라인(517)은, 컬럼 내의 WL 선택 게이트들을 선택할 수 있도록, 디코더에 연결될 수 있다. WL 선택 게이트 컬럼들 상의 점선들은 WL 선택 게이트들(229)을 도시하며, 이는 나중에 상술될 것이다. WL0-WL6는 레벨 L0-L6에 각각 있는 워드라인 층들 혹은 워드라인 층 부분들을 나타낸다.
도5e는 WL 선택 게이트들의 컬럼(801)을 보다 상세히 보여주는 측면 단면도이다. 도5d의 컬럼(801)으로부터의 층들, D5, WL5, D6, WL6, D7이 도시된다. 각각의 컬럼은, 컬럼의 측벽들을 따라 증착된 다수의 층들을 포함한다. 도5f는 도5e의 컬럼의 단면을 도시한다. 가능한 일 접근법에서, 원통형인 코어 필러를 제외하고 각각의 층은 링-형상이다. 상기 링이 신장될 수도 있기 때문에, 상기 링-형상은 원형으로 한정되지 않음을 유의해야 한다.
일실시예에서, 이들 층들은 메모리 셀들의 층들과 동일하다. 하지만, 반드시 이러한 것은 아니다. 이들 층들은 산화물-질화물-산화물 및 폴리실리콘 층들을 포함할 수 있으며, 이들 층들은 예컨대, 원자층 증착법을 이용하여 증착될 수 있다. 예를 들어, 산화물이 층(296)으로서 증착될 수 있으며, 가령 SiN 등과 같은 질화물이 층(297)으로서 증착될 수 있으며, 산화물이 층(298)으로서 증착될 수 있으며, 폴리실리콘 게이트가 층(299)으로서 증착될 수 있으며, 그리고 코어 필러 유전체가 영역(300)으로서 증착될 수 있다. 추가적인 TFT 구조들(231)이 컬럼들에 걸쳐서 유사하게 형성될 수 있다. TFT 구조(231)의 보디는 "z-홀" 영역의 외부에 존재한다. TFT 구조(231)의 보디는, 전술한 바와 같이 와이드 밴드 갭 반도체로 형성될 수 있다. 일실시예에서, TFT 구조(231)의 보디는 금속 산화물 반도체 등의 산화물 반도체로 형성된다.
도5g는 WL 선택 게이트들의 컬럼(801)으로의 콘택을 형성하는 법을 보다 상세하게 도시한 도면이다. 컬럼(801)은 전술한 바와 같이, 코어(406), 게이트 전극층(404), 및 게이트 유전체층(402)을 포함한다. 컬럼의 상부에는 폴리실리콘 플러그(511)가 존재한다. 그 위에 콘택(513)이 있으며, 콘택은 텅스텐 등의 금속이 될 수 있다. 콘택(513) 위에는 패드(512)가 있으며, 패드는 D0 라고 지칭되는 층에 존재한다. 일실시예에서, D0는 메모리 어레이 위의 제 1 금속층이다. 패드(512)는 다양한 형상을 가질 수 있는 금속 조각이 될 수 있다. 패드(512)는 D0 메탈로부터 패터닝 및 형성될 수 있다. 패드(512)는 라인, 다각형, 기타 등등이 될 수 있다. 그 위에는 콘택 혹은 비아(515)가 있으며 이는 C1으로 지칭된다. 그 위에는 WL 선택 게이트 선택 라인(517)이 존재한다. 이것은 D1으로 지칭되는 레벨에 있을 수도 있다. 일실시예에서, D1은 메모리 어레이 위의 제 2 금속층이다. WL 선택 게이트 선택 라인(517)은 D1 메탈로부터 패터닝 및 형성될 수 있다. 일실시예에서, D0 및 D1 메탈들은 텅스텐이다. 하지만, 다른 메탈들도 사용될 수 있다. D0 층에 있는 패드(512)는 일반적으로, WL 선택 게이트 선택 라인(517)에 직교할 수 있다. 다음을 유의해야 하는바, 패드(512) 뿐만 아니라 WL 선택 게이트 선택 라인(517)도 직선일 필요는 없다. WL 선택 게이트 선택 라인(517)은 많은 WL 선택 게이트 컬럼들에 연결될 수 있다. 예를 들어, 하나의 WL 선택 게이트 선택 라인(517)은 서로 다른 블록들에 있는 WL 선택 게이트 컬럼들에 연결될 수 있다. 또한, 게이트 전극층(404)이 컬럼(801)의 길이를 연장할 수도 있음을 유의해야 한다. 게이트 전극층(404)은 3D 메모리 어레이의 다른 레벨들에 있는 트랜지스터들을 위한 게이트 전극으로 사용될 수도 있다. 게이트 전극층(404)은 컬럼(801)의 서로 다른 레벨들에 있는 트랜지스터들의 게이트 전극들 사이에서 전기적 연결을 형성하는데 이용될 수도 있다.
도5ha는 WL 선택 게이트 선택 라인들(517)으로부터 WL 선택 게이트들(229)로의 콘택들에 대한 일실시예를 보다 상세히 도시한다. 도5ha는 메모리 어레이(305)의 일부와 워드라인 플레이트(plate) 후크업 영역(301)에 인접한 WL 선택 게이트 영역(303)을 도시하는 상면도이다. 상기 도면에는 수직으로 연장되는 다수의 WL 선택 게이트 선택 라인들(517)이 도시된다. WL 선택 게이트 선택 라인들(517)은 비트라인들과 동일한 레벨에 있을 수도 있다. 하지만, 비트라인들은 도시되지 않는다. 비트라인들은 일실시예에서 WL 선택 게이트 선택 라인들(517)과 평행하게 연장된다. 일실시예에서, 콘택들 혹은 비아들(515)은 교번된다. 패드들(512) 중 일부는 도시된 바와 같이, 다른 것들 보다 더 길게 형성될 수 있다. 폴리실리콘 플러그(511)는 z-홀과 대략적으로 동일한 사이즈 및 형상을 가질 수 있지만, 필수적인 것은 아니다. 폴리실리콘 플러그(511)는 WL 선택 게이트 컬럼의 최상부(top)에서 게이트 전극부와 양호한 전기적 콘택을 형성해야 하지만, 보디로부터는 전기적으로 절연되어야 한다. 폴리실리콘 플러그(511)와 패드(512) 사이에 콘택(513)이 존재할 수도 있지만, 도5ha에는 도시되지 않았다. 각각의 WL 선택 게이트 선택 라인(517)은 많은 블록들 상에 연장되도록 추가로 확장될 수 있다. 일실시예에서, 소정의 WL 선택 게이트 선택 라인(517)은 소정 블록 내의 하나의 WL 선택 게이트 컬럼으로의 하방 콘택을 갖는다. 다음을 유의해야 하는 바, WL 선택 게이트 선택 라인(517)은 다른 블록들 내의 WL 선택 게이트 컬럼들에 대한 별도의 콘택들을 가질 수도 있다(블록당 하나).
도5hb는 WL 선택 게이트 선택 라인들(517)로부터 비대칭 TFT를 갖는 WL 선택 게이트들(229)로의 콘택들에 대한 일실시예를 보다 상세히 도시한다. 본 실시예에서, 더미 게이트들(DG)은 메모리 어레이(305)에 인접하게 도시된다. 대안적으로, 더미 게이트들(DG)은 워드라인 후크업(301)에 인접할 수도 있다. 더미 게이트들(DG)은 신호 소스로의 임의의 전기적 콘택을 필요로 하지 않는다. 따라서, 일실시예에서는 그 어떤 콘택도 DG에 대해 만들어지지 않는다. 하나의 대안예는, 더미 게이트들에 전기적 콘택을 제공하는 것이다. 더미 게이트의 게이트 전극부는 그것의 TFT의 게이트 전극에 전기적으로 연결될 수 있다. 다른 대안예로서, 더미 게이트들(DG)은 그것의 TFT의 게이트 전극과는 다른 전압으로 구동될 수도 있다.
일실시예에서, 3D 적층 메모리 어레이는 워드라인 플레이트들(plates)로의 콘택을 허용하는 테라스형 구조(terraced structure)를 갖는다. 도5i는 테라스부(2252)를 갖는 콘택 구조들을 도시한다. 콘택 구조들(2254, 2256, 2258, 2260, 2262, 2264, 및 2266)은 각각, L1, L3, L5, L7, L9, L11, 및 L13으로부터 상부 금속층(D0)의 부분들(2274, 2276, 2278, 2280, 2282, 2284, 및 2286)로 위쪽으로 연장된다. 상기 콘택 구조들 및 상부 부분들은 워드라인 플레이트들로의 콘택들(227)의 일례이다. 따라서, 개별 워드라인 플레이트들이 선택될 수 있다. D1 및 D2는 D0 위에 있는 추가 상부 금속층의 일례이다. 2개의 금속층들 M0, M1을 갖는 기판 영역(190)이 도시된다.
일실시예에서, z-디코더로부터 WL 선택 게이트 선택 라인들(517)로의 콘택들은 워드라인 플레이트들로의 콘택들과 유시한 방식으로 제조된다.
도5j는 콘택 구조들을 구비한 셀 영역의 대안적인 테라스 부분(2210)의 일례를 도시한다. 일실시예에서, 워드라인 플레이트들에 대한 콘택들은 이러한 방식으로 형성된다. 이러한 테라스 부분은 x 방향 및 y 방향의 2개의 방향으로 식각되는 테라스 혹은 계단들을 포함한다. 따라서, 테라스 부분은 직교하는 2개의 방향으로 연장된다. 일례로서, 각각의 전도체 층(2212 내지 2217)(가령, 금속 실리사이드 워드라인 층)은, 각각의 콘택 필라들(2222 내지 2227)을 통해 상부 금속층의 각 부분에 각각 연결될 수 있다. 전도체 층들 사이에 유전체 층들이 있지만, 간략화를 위해서 도시되지 않았다. 또한, 테라스 부분은 하나의 블록을 위해 이용될 수 있는 반면에 인접 블록은 유사하지만 미러 이미지의 테라스 부분을 갖는다. 앞서 언급한 바와 같이, 블록들은 절연체-충진 슬릿에 의해서 분리될 수 있다. 이러한 유형의 테라스 구성은 임의의 다른 일례들에서 유사하게 제공될 수 있다.
도5k는 3D 적층 비휘발성 저장 디바이스를 형성하는 프로세스에 대한 일실시예의 순서도이다. 상기 프로세스는, 워드라인 플레이트들과 워드라인들 사이에 연결된 워드라인 선택 게이트들을 갖는 디바이스들을 형성하는데 이용될 수 있다.
단계 502는 전도체 물질을 포함하는 워드라인 층들을 형성하는 단계를 포함한다. 전도체 물질은 금속이 될 수 있다. 일실시예에서, 상기 금속은 텅스텐이다. 하지만, 다른 금속들도 워드라인 전도체 층들로 이용될 수 있다. 일실시예에서, 워드라인 층들은 강하게 도핑된 폴리실리콘이다. 일실시예에서, 그것은 P+ 폴리실리콘이다. 일실시예에서, 그것은 N+ 폴리실리콘이다 . 각각의 워드라인 층은 워드라인 플레이트와 워드라인들을 포함할 수 있다. 예를 들어, 워드라인들은 워드라인 플레이트와 동일한 금속으로 형성될 수 있다. 워드라인 플레이트들 각각은 다수개의 워드라인들에 관련될 수 있다. 몇몇 일례로서, 워드라인 플레이트들 및 워드라인들은 도3a, 3b, 3d, 3f 도5c에 도시된 것들과 유사할 수 있다. 다양한 다른 일례들도 또한 가능하다.
단계 504는 스택에서 워드라인 층들과 교번하는 절연체 층들을 형성하는 단계를 포함한다. 교번하는 전도체 및 절연체 층들은, 도2g에 도시된 층들(L0-L16) 또는 도5d에 도시된 층들(WL0-WL6 및 D0-D8)과 같은 층들이 될 수 있다. 다양한 다른 일례들도 또한 가능하다. 일실시예에서, 절연체는 유전체이다.
단계 506은 비휘발성 저장 소자 스트링을 형성하는 단계를 포함한다. 일실시예에서, 이들은 낸드 스트링들이다. 이들은 U-형상의 낸드 스트링, 직선인 낸드 스트링일 수도 있으며, 혹은 몇몇 다른 구성들도 가능하다. 각각의 비휘발성 저장 소자 스트링은 비휘발성 저장 소자들을 포함한다. 각각의 비휘발성 저장 소자는 워드라인들 중 하나에 관련된다. 일실시예에서는, 도2g에 도시된 바와 같은 U-형상의 스트링들이 형성된다. 일실시예에서는, 도17에 도시된 바와 같은 직선 형태의 스트링들이 형성된다.
단계 508은 와이드 밴드 갭 반도체로 형성된 보디를 갖는 워드라인 선택 게이트 트랜지스터들(231)을 형성하는 단계를 포함한다. 일실시예에서, 이들 트랜지스터들(231)은 워드라인 선택 게이트(229)에서 이용된다. 워드라인 선택 게이트 트랜지스터들(231) 중 하나는 워드라인 플레이트들 중 하나와 워드라인들 중 제 1 워드라인 사이에 연결될 수 있어, 제 1 워드라인에 대한 선택을 허용한다. 단계 508은 일례로서, 도 4aa 도4ab, 혹은 도4b에 도시된 바와 같은 구조들을 형성할 수 있다. 일실시예에서, 상기 구조는 듀얼 게이트들/보디들을 갖는 단일 TFT로서 동작한다. 일실시예에서, 상기 구조는 병렬인, 2개의 TFT들로서 동작한다. 본 명세서에서 언급한 바와 같이, 하나의 WL 선택 게이트(229)는 다수의 TFT들(231)을 포함할 수 있다. 이들 TFT 구조들(231)은 직렬, 병렬, 혹은 이들 둘다일 수도 있다. 일실시예에서, 워드라인 선택 게이트 트랜지스터들(231)은 워드라인 층들에 물리적으로 형성된다. 일실시예에서, 소정의 워드라인 선택 게이트 트랜지스터(231)는, 워드라인 플레이트들 중 하나와 제 1 워드라인 사이에 물리적으로 존재하여, 상기 제 1 워드라인에 대한 선택을 가능케한다. 일실시예에서, 소정의 워드라인 선택 게이트 트랜지스터(231)는 2개의 슬릿들 사이에 형성되며, 상기 슬릿들은 워드라인 선택 게이트(229)가 그것의 관련 워드라인을 선택하는데 이용될 수 있도록 전기적인 격리를 제공한다. 비록, 반드시 그러한 것은 아니지만, 상기 2개의 슬릿들은 선택될 메모리 셀들의 세트를 정의할 수도 있다. 예를 들어, 추가적인 슬릿들이, 선택될 메모리 셀들의 세트를 정의하는데 이용될 수도 있다(예컨대, 도3f 참조).
단계 508에서 형성되는 워드라인 선택 게이트 트랜지스터들(231)에 대해서 다양한 다른 일례들이 존재할 수 있다. 다음이 이해되어야 하는바, 제 1 워드라인에 대한 선택을 가능케하도록 워드라인 선택 게이트들(229) 중 하나가 워드라인 플레이트들 중 하나와 제 1 워드라인 사이에 연결되는 경우, 이것은 하나 이상의 워드라인들을 선택할 수 있다. 도3b, 3d, 3f, 및 도5c는 일부 다른 가능성들을 도시한다.
전술한 바와 같이, 워드라인 선택 게이트 트랜지스터(231)의 보디는 와이드 밴드 갭 반도체로 형성된다. 일실시예에서, 워드라인 선택 게이트 트랜지스터들(231)을 형성하는 단계는, 워드라인 선택 트랜지스터들의 보디들이 형성될 영역들에서 금속의 일부분들을 제거하는 단계를 포함한다. 다음으로, 제거된 금속은, 워드라인 선택 트랜지스터들의 보디들이 형성될 영역들에서 와이드 밴드 갭 반도체로 대체된다.
도5la는 박막 트랜지스터(thin film transistor: TFT)들의 세트를 형성하는 방법에 대한 일실시예의 순서도이다. 도5k의 프로세스의 단계 508에서 워드라인 선택 게이트 트랜지스터들(231)을 형성할 때에 단계 526-536이 이용될 수 있다. 하지만, TFT를 형성하는 프로세스는 도5k의 프로세스로 한정되지 않는다.
단계 522는 3D 메모리 어레이에서 워드라인들로서 사용되는 금속층들을 형성하는 단계를 포함한다. 상기 금속은 워드라인 후크업 영역(301)으로서 또한 이용될 수 있다. 워드라인들은 텅스텐과 같은 금속일 수 있으며, 혹은 다른 금속일 수도 있다. 일실시예에서, 워드라인 층들은 강하게 도핑된 폴리실리콘이다. 단계 504는 스택에서 금속층들과 교번하는 절연체 층들을 형성하는 단계를 포함한다.
단계 526은 TFT들(231)의 보디들이 형성될 영역들에서 금속의 일부분들을 제거하는 단계를 포함할 수 있다. 단계 528은 제거된 금속을 TFT들(231)의 보디들을 위한 물질로 대체하는 단계를 포함할 수 있다. 이것은 ALD, CVD, 등을 이용하여 상기 보디들을 위한 물질을 증착하는 단계를 포함할 수 있다. 일실시예에서, Ar, N 혹은 몇몇 다른 종이, 와이드 밴드 갭 반도체의 도핑을 조절하는데 이용될 수 있다(예컨대, 산화물 반도체). 이것은 TFT 보디의 전도도를 제어하는데 이용될 수 있다.
단계 530은 워드라인 선택 트랜지스터들의 보디들로서 이용되는 와이드 밴드 갭 반도체 내부에 워드라인 선택 트랜지스터들을 위한 게이트 유전체 영역을 형성하는 단계를 포함할 수 있다. 단계 530은 보디 물질과 절연체 층들의 교번층들 내에 z-홀을 형성하는 단계를 포함할 수 있다. TFT는 하나 이상의 z-홀들로부터 형성될 수 있다, 이후, 게이트 유전체 영역이 상기 z-홀의 측벽 상에 형성된다.
단계 532는 상기 게이트 유전체 영역의 내부에 게이트 전극층(404)을 형성하는 단계를 포함할 수 있다.
단계 534는 게이트 유전체 층(402)에 인접한 TFT들의 보디들의 채널 처리(선택 사항임)를 포함한다. 채널이 반도체이므로 이것은 적어도 어느 정도까지는 도전성이다. 하지만, 너무 높은 전도도는 회피하는 것이 바람직하다. 따라서, 소정의 바이어스를 게이트에 인가함으로써, 채널이 제어될 수 있다. 예를 들어, 채널은 셧오프(shut off)될 수 있거나 혹은 그 전도도를 상당히 증강시키게 될 수 있다(예컨대, TFT를 "온-상태"에 있게 함). 채널이 너무 도전성이라면, 그것을 셧오프시키기 위하여 높은 네가티브 바이어스를 게이트에 인가할 필요가 있을 수도 있다(NFET의 경우). 따라서, 선택적인 단계 534는 보디 내에서 과도하게 전도성인 채널을 방지하도록, 보디 전도도를 감소시킬 수 있다. 일 기법은 N2O 플라즈마 처리를 포함한다.
다른 한편으로, 몇몇 경우에 있어서, 보디의 전도도를 증가시키는 것이 바람직할 수도 있다. 따라서, 선택적인 단계 534는 보디 전도도를 증가시킬 수도 있다. 일 기법은 NH3 처리를 포함하며, 이것은 얕은 도너(donor)로서 H를 "도핑하는 것"으로 작용할 수 있다.
단계 536은 TFT들에 대한 드레인 및 소스 영역들을 형성하는 단계를 포함할 수 있다. 일실시예에서, 드레인 및 소스 영역들은 보디들에 인접한 와이드 밴드 갭 반도체 내에 형성된다. 이것은 전체적으로 혹은 부분적으로 와이드 밴드 갭 반도체로부터 될 수 있다. 일실시예에서, 소스 및 드레인은 도핑된다. 하지만, 도핑이 필수적인 것은 아니다. 일실시예에서, 드레인 및 소스 영역들은 NH3 플라즈마에 노출된다. 이는 직렬 저항을 감소시킬 수 있다. 일실시예에서, 드레인 및 소스 영역들은 아르곤(Ar)에 노출된다. 일실시예에서, 드레인 및 소스 영역들은 와이드 밴드 갭 반도체 보디에 인접한 워드라인 물질로부터의 금속으로부터 전체 형성된다. 이러한 것은 임의의 추가 프로세스 단계들을 반드시 요구하지 않음을 유의해야 한다. 따라서, 일실시예에서, 금속에 인접한 와이드 밴드 갭 반도체를 갖는 TFT를 형성하는 행위는, 실제로, 상기 금속에 소스/드레인이 생기게 할 수 있다.
일실시예에서, 드레인 및 소스는 부분적으로는 와이드 밴드 갭 반도체로부터 형성되고 그리고 부분적으로는 상기 와이드 밴드 갭 반도체에 인접한 워드라인 및/또는 워드라인 후크업으로부터 형성된다. 이것은 금속에 인접한 와이드 밴드 갭 반도체를 도핑하는 단계를 포함할 수 있지만, 도핑이 필수적인 것은 아니다.
일부 프로세스들에서는, 와이드 밴드 갭 반도체로 구성된 TFT 보디의 형성 이후에 열 어닐링 단계가 적용될 것이다. 그 결과, 와이드 밴드 갭 반도체와 금속(WL 및/또는 WL 후크업의) 사이의 전기적 콘택은, 낮은 저항으로 형성될 것이다. 열 어닐링 단계(들)은, TFT 보디 대 S/D 직렬 저항을 감소시키기 위한 목적으로 특별하게 적용될 수도 있다. 또는, 열 어닐링 단계(들)은, 다른 목적들을 위해 후속 프로세스에서 적용될 수도 있다. 예를 들어, 열 어닐링은 메모리 홀들 내에 MONOS 스택을 증착한 이후에 수행될 수도 있다(예컨대, "MONOS 어닐링"). MONOS 어닐링은 또한, 보디 대 S/D 직렬 저항을 증가시키는 역할을 할 수도 있다. 열 어닐링 단계는, 적어도 부분적으로 금속 워드라인 물질로부터 S/D를 형성하는 단계의 일부로 간주될 수도 있다.
다음을 유의해야 하는바, 특정한 와이드 밴드 갭 반도체 및 특정한 WL 금속 물질에 따라, 와이드 밴드 갭 반도체 증착의 온도 및 기간은, WL 금속과의 양호한 전기적 콘택을 형성하기에 충분할 것이다. 따라서, 별도의 열 어닐링 단계가 요구되지 않는다.
도5lb는 TFT들을 위한 채널 확장부를 형성하는 방법의 일실시예에 대한 순서도이다. 본 프로세스는 도5la의 프로세스와 조합되어 이용될 수도 있다. 도5lb의 프로세스는 도5k의 프로세스의 단계 508에서 워드라인 선택 트랜지스터들(531)을 형성할 때에 이용될 수도 있다. 하지만, TFT들을 형성하는 프로세스는 도5k의 프로세스만으로 한정되지 않음을 유의해야 한다. 도5lb의 프로세스는 메모리 디바이스 이외의 다른 디바이스에서 TFT들을 형성하는데 이용될 수도 있다.
논의를 위한 목적으로, 도5la의 상기 단계 522 및 524는, 교번하는 금속 및 절연체 층들의 스택을 형성하도록 수행되었다라고 가정될 것이다.
도5lb의 단계 546은 채널 확장부가 형성될 영역들에서 금속층들의 일부분들을 제거하는 단계를 포함한다. 이것은 단계 526을 수행할 때에 수행될 수도 있다. 일실시예에서는, 이러한 금속 제거를 용이하게 하기 위하여, 더미 게이트 홀(DG-hole)이 이용된다. 단계 546은 DG-홀들 주위의 영역들에서 워드라인 층들을 위해 이용되는 전도성 물질(가령, 금속)을 제거하는 것을 포함할 수 있다.
단계 548은 제거된 금속을 TFT의 보디 물질로 대체하는 단계이다. 이것은 단계 528을 수행할 때에 수행될 수도 있다. 단계 528(도5la)에서 보디들을 위해 이용되었던 와이드 밴드 갭 반도체가, 금속을 대체하는데 이용될 수 있다. 채널 확장부에 대한 대체 단계는 보디들이 형성되는 것과 동시에 수행될 수도 있다. 도5lb의 프로세스를 수행할 때, 게이트 전극들로부터 소정 거리 이격된 곳에 소스 및/또는 드레인들이 형성될 수 있다.
도5m은 기판(518) 위에 TFT(516)의 일실시예를 도시한다. TFT(516)는 도5la의 프로세스 혹은 다른 프로세스를 이용하여 형성될 수 있다. TFT(516)는 게이트 전극(405), 게이트 유전체(403), 보디(407), 드레인(409) 및 소스(411)를 포함한다. TFT(516)는 xy 평면에서 주요 표면(혹은 주요 평면)을 갖는 금속층(도5m에는 미도시) 내에 형성될 수도 있다. 예를 들어, TFT는 워드라인 층 내에 형성될 수도 있다. 보디(407), 소스(411), 및 드레인(409)은 와이드 에너지 밴드 갭 반도체로부터 형성되며, 이는 일실시예에서 산화물 반도체를 포함할 수 있다. 하지만, 소스(411) 및 드레인(409)은 와이드 밴드 갭 반도체로부터 형성될 필요는 없다. 일실시예에서, 소스(411) 및 드레인(409)은 텅스텐과 같은 금속을 포함할 수 있다. 일실시예에서, 소스(411) 및 드레인(409)은 보디를 형성하는데 이용되는 와이드 에너지 밴드 갭 반도체 및 상기 와이드 에너지 밴드 갭 반도체에 인접한 금속 둘다를 포함할 수 있다.
TFT는 기판 층 위에 형성될 수도 있다. TFT가 3D 메모리 어레이 내에 형성되는 본 일례에서 기판 층(518)은 가령, 절연층과 같은 임의의 물질일 수도 있다. 기판층(518)은 xy 평면에서 주요 표면(혹은 주요 평면)을 가질 수 있다. TFT 채널 폭은 수평 폴리실리콘 층의 두께에 의해서 정의될 수 있다. 도5m에서 상기 채널은 x-방향으로 연장된다. 일실시예에서, TFT는 3D 메모리 어레이 내에 형성된다. 이 경우, 채널 길이는 워드라인들과 동일한 방향(x-방향)으로 연장될 수 있다. 하지만, TFT는 3D 메모리 어레이 이외의 다른 어플리케이션들에서 이용될 수도 있다. 도5la 혹은 5lb의 프로세스는 "수직 게이트/폭 TFT" 라고 지칭되는 것을 형성할 수 있다. 도5m의 일례가 설명을 위해 이용될 것이다. 일실시예에서, 게이트 전극(405)의 주요 표면(혹은 주요 평면)은 수평 전도체 층들에 대하여 수직으로 연장된다. 일실시예에서, 게이트 전극(405)의 주요 표면은 xz 평면에 있다. 예를 들어, 게이트 유전체(403)와 게이트 전극(405) 사이의 인터페이스는 전도성 물질층의 xy 평면에 직교하여 연장된다. 일실시예에서, 게이트 유전체(403)와 보디(407) 사이의 인터페이스는 전도성 물질층 상의 xy 평면에 직교하여 연장된다. 3D 메모리의 일례에서, 전도성 물질층들은 수평적일 수 있다. 예를 들어, 이들은 기판(가령, 결정질 기판, 하지만 이에 한정되지 않음)에 대하여 수평이다. 따라서, 게이트 전극(405)의 주요 평면은 전도성 물질층들에 대하여(혹은 기판에 대하여) 수직이 될 수 있다. 따라서, 상기 TFT(516)은 "수직 게이트 TFT" 라는 용어로 지칭될 수 있다. 일실시예에서, 상기 TFT(516)은 수평 방향으로 연장되는 채널로 인하여, "수직 게이트/폭 및 수평 채널 TFT" 라는 용어로 지칭될 수 있다. 3D 메모리의 상기 일례에서, TFT 채널은 수평으로 연장되는 전도성 물질의 스트라이프들로 구성된 워드라인들의 방향으로 연장된다. 일실시예에서, TFT(516)는 절연층과 같은 기판(518) 상에 직접 형성된다.
일실시예에서, TFT의 채널의 폭은 와이드 밴드 갭 반도체의 두께에 의해서 정의된다(이것은 대략 워드라인 층들의 두께일 수 있다). 따라서, TFT는 "수직 폭 TFT" 라고 지칭될 수 있다.
도5m에 도시된 실시예는 대칭 TFT로 지칭될 수 있다. 하지만, 일실시예에서, TFT는 비대칭이다. 본 명세서에 서술된 바와 같이, 채널은 비대칭 TFT에서 x-방향으로 연장될 수 있다.
상기 TFT는 또한, "내부 게이트/외부 보디(inside gate/outer body) TFT" 라고 지칭될 수도 있다. 이는, 게이트 전극이 z-홀 내부의 게이트층으로부터 형성될 수 있으며 보디는 외부에 있다는 점을 지칭한다(예컨대, 도4aa - 도4e).
도6은 와이드 밴드 갭 반도체로부터 형성된 보디들과 함께, TFT 구조(231)를 갖는 WL 선택 게이트들(229)를 갖는 메모리 어레이를 형성하는 프로세스의 일실시예에 대한 순서도이다. 이러한 프로세스에서, z-홀들이 형성 및 프로세스되어, TFT 구조들(231)을 형성한다. 도6은 도8-14b의 구조에 따라 3D 적층 비휘발성 메모리 디바이스를 제조하기 위한 방법을 도시하는바, 여기서 식각은 슬릿들을 통해 수행된다. 이와 달리, 도7의 프로세스에서는 메모리 홀들 및 z-홀들을 통해 식각이 수행된다. 도6 및 도7에서, 실리콘 산화물과 실리콘 질화물(ONON)의 제 1 교번층들이 형성된다. 실리콘 질화물은, 워드라인들을 형성하도록 금속으로 대체될 예정인 희생층이다. 다른 물질들이 희생층으로 이용될 수도 있다. 일실시예에 따르면, 금속은 와이드 밴드 갭 반도체로 대체되어, WL 선택 트랜지스터들(231)의 보디들을 형성한다.
도8은 도6의 프로세스를 예시하는데 도움을 주기 위해 메모리 어레이의 일부분을 도시한 도면이다. 도8은 메모리 어레이의 한 블록의 상면도이다. 상기 블록은 2개의 WL 선택 게이트 영역들(303a, 303b)을 포함한다. 하나의 WL 선택 게이트 영역(303a)은 트랜지스터들(T2, T3, T6, T7, T10, T11, T14, T15, T18, T19, T22, T23)을 포함하지만, 도8에서 모든 트랜지스터들이 라벨링된 것은 아니다. 다른 하나의 WL 선택 게이트 영역(303b)은 트랜지스터들(T1, T4, T5, T8, T9, T12, T13, T16, T17, T20, T21, T24)을 포함하지만, 도8에서 모든 트랜지스터들이 라벨링된 것은 아니다. 메모리 어레이 영역(305)은 메모리 셀들의 컬럼들 및 로우들을 포함한다. 메모리 셀들 M1-M24 (셀 M1 및 M24)이, A-A' 라인을 따라 도시된다. A-A' 라인 부분을 따른 단면에서의 메모리 셀들의 형성은 다음에 설명될 것이다. 상기 부분은 메모리 셀들 M1-M12 에 대응한다. 메모리 홀들 H1-H12이 이들 메모리 셀들에 대응함을 유의하라. 슬릿들 S1-S25(모든 슬릿들이 라벨링된 것은 아님)이 또한 A-A' 라인을 따라 존재한다. 그 제작이 후속 도면들에 도시되는 영역 내에 슬릿들 S1-S13이 존재한다. 라인 B-B' 는 워드라인 방향(x 방향)으로 연장된다. 2개의 메모리 셀들을 포함하는 상기 라인의 부분과 트랜지스터 T8이 도시되며, 그리고 다음에 설명될 것이다. WL 선택 게이트 영역들 중 하나에서 비트라인(BL) 방향(y 방향)으로 연장되는 C-C' 라인 부분을 따른 단면에서의 트랜지스터들의 형성은 다음에 설명될 것이다. C-C' 라인의 상기 부분은 트랜지스터들(T2, T3, T6, T7, T11, T12)을 포함한다. 2개의 워드라인 후크업 영역들(301a, 301b)이 도시된다. 워드라인 후크업 영역들(301a, 301b) 및 워드라인 선택 게이트 영역들(303a, 303b)의 위치는 개략적으로 도시된 것임을 유의해야 한다. 이들은 다른 방식으로 배치될 수도 있다.
도6의 프로세스에서, 단계들은 표시된 순서대로의 개별 단계들로서 반드시 수행될 필요는 없다. 예를 들어, 식각 단계들은 적어도 부분적으로는 동시에 수행될 수도 있다. 다양한 변형예들이 또한 가능하다. 또한, 반도체 제조 분야에서 공지되었지만 본 명세서에 명백하게 도시되지는 않은 다른 단계들이 또한 수행될 수도 있다. 단계 600은 하부-스택 회로들 및 금속층들을 기판 상에 제공하는 단계를 포함한다. 단계 601은 백(back) 게이트 층(856)을 형성하는 단계를 포함한다. 백 게이트 층(856)은 파이프 연결들 및 백 게이트들을 포함할 수 있다. 백 게이트 층(856)을 형성하는 일실시예는 백 게이트(BG) 층(856)을 위해 도핑된 폴리실리콘을 증착하는 것을 포함한다. 이러한 폴리실리콘은 하나의 블록에 대해 공통인 플레이트가 될 수 있다. 이후, 폴리실리콘의 일부가 식각될 수 있다. 이것은 스트립들 및 얕은 트렌치들을 형성할 수 있는바, 여기에는 U-형상 낸드 스트링들 각각에 대한 파이프 연결들이 형성될 것이다. 일실시예에서, 이들은 BG 두께의 일부까지만 식각된다. 이후, 이들 "파이프 연결들"은 비도핑 폴리실리콘으로 충전될 수 있으며, 다른 물질들도 또한 가능하다. 백 게이트 층(856) 도핑된 폴리실리콘은 여전히 파이프 연결들 아래에 있으며 그리고 BG 전극이 될 것이다. 메모리 홀들이 식각되고 세정되면, 파이프 연결들의 비도핑 폴리실리콘도 또한 제거될 것이다. 이후, 메모리 홀 진성(intrinsic) 층들이 후속으로 증착되는 때(예컨대, 단계 630에서 MONOS 유전체가 증착될 수 있다), 이들 층들이 또한 파이프 연결들 안으로 증착될 수 있다. 따라서, 파이프 연결들은 U-형상 스트링들의 메모리 홀 컬럼들의 자연스러운 연속부들(natural continuations)이 될 수 있으며 그리고 메모리 홀들 내의 모든 층들을 파이프 연결들 내의 각각의 층들에 연결할 수 있다. 따라서, 일실시예에서, 파이프 연결은 ONO 유전체, 비도핑 폴리실리콘, 및 SiO2 코어를 포함할 수 있음을 유의해야 한다. 파이프 연결 및 BG(BG 폴리실리콘 플레이트로 구성됨)는 BG 트랜지스터를 형성한다. WL 및 SG 콘택들(앞서 언급한)을 위해 이용된 동일한 테라스 내에, BG 폴리 플레이트로의 콘택이 제공될 수 있다. BG 플레이트는 각각의 블록에 공통일 수 있다. 따라서, 일실시예에서, BG에 대한 단일 콘택이 하나의 블록에 대해 이용될 수 있다. BG 트랜지스터의 적절한 바이어스에 의해서, BG 트랜지스터는 파이프 연결들의 전도도를 제어 및 보장하는데 이용될 수 있다.
단계 602는 백 게이트 층(856) 위에 식각 정지층을 제공하는 단계를 포함한다. 식각 정지층의 목적 중 하나는, 얕은 트렌치들이 파이프 연결들을 잘라내지 못하게 하거나 혹은 BG 플레이트를 잘라내지 못하게 하는 것이다. 일실시예에서, 예외는 오직 블록 에지들에서만 발생하며, 블록 에지들에서는 한 블록과 다음 블록에서 BG 를 격리시키도록 백 게이트가 절단되어야 한다.
단계 606은 교번하는 실리콘 산화물(SiO2)/실리콘 질화물(SiN) 층들을 증착하는 단계를 포함한다. 실리콘 질화물은 희생층이며, 이는 워드라인들을 형성하도록 금속으로 대체될 것이다. 실리콘 산화물은 금속 워드라인들 사이의 절연층들로 이용될 것이다. 실리콘 산화물 대신에 다른 절연체들이 이용될 수도 있다. 실리콘 질화물 대신에, 다른 희생 물질들이 이용될 수도 있다.
단계 608은 공통 마스크를 이용하여 메모리 셀 영역(305) 및 WL 선택 게이트 영역(303)에서 슬릿들을 식각하는 단계를 포함한다. 단계 612는 메모리 셀 영역(305)에는 메모리 홀들을 그리고 트랜지스터 영역에는 z-홀들을 식각하는 단계를 포함한다. 일실시예에서, 단계 612는 DG-홀들을 식각하는 단계를 포함하며, DG-홀들은 TFT(231)를 위한 채널 확장부의 형성을 용이하게 하는데 이용될 수 있다. 일실시예에서, 단계 612는, 배선 영역을 보호하는 메모리 홀 마스크를 이용하여 메모리 셀 영역(305)에서 반응성 이온 식각을 수행하는 단계를 포함한다. 반응성 이온 식각(RIE)는 또한, z-홀 마스크(그리고, 선택적으로는 DG-홀 마스크)를 이용하여 트랜지스터 영역에서도 수행될 수 있다. 도8a 내지 도8c는 단계 612 이후의 결과를 도시한다.
도8a는 계층화된 산화물/질화물 구조(800)를 도시하는바, 이는 A-A' 라인을 따른 도8의 3D 적층 비휘발성 메모리 디바이스의 메모리 셀 영역(305)의 단면도에 대응하며, 셀 영역의 슬릿들(S1-S13) 및 메모리 홀들(H1-H12)을 도시한다. 슬릿은 다양한 폭들을 가질 수 있는 트렌치가 될 수 있다. 어레이 내의 슬릿들에 대해 이용되는 것들보다 더 넓은 트렌치들을 정의할 수 있는 다른 마스크가 있을 수도 있음을 유의해야 한다. 이들(상기 마스크 및 트렌치 자체)은 예컨대, 주변 영역과 어레이 영역을 분리하기 위해 이용된다. 또한, 좁은 트렌치들 및 넓은 트렌치들 둘다가 이용될 수도 있음을 유의해야 한다.
도8b는 워드라인(x) 방향을 따른 계층화된 산화물/질화물 구조(800)를 도시한다. 특히, 상기 도면은 라인 B-B'의 원형 부분을 따른 도면이며, 이것은 WL 선택 게이트 영역과 메모리 어레이의 작은 부분을 포함한다. 상기 라인은 2개의 메모리 셀들 및 인접한 WL 선택 트랜지스터의 형성만을 도시한다. 트랜지스터 T8을 위한 z-홀(Z8)이 형성된다. 상기 홀들은 참조를 위해 Ha 및 Hb 로 라벨링된다.
도8c는 계층화된 산화물/질화물 구조(800)를 도시하는바, 도8의 3D 적층 비휘발성 메모리 디바이스의 워드라인 선택 게이트 영역의 단면도에 대응한다. 상기 WL 선택 게이트 영역은 위쪽 절반(예컨대, WPA1 근처인)에 해당하므로, 트랜지스터들의 오직 절반만이 형성된다. WL 선택 게이트들을 형성하도록 z-홀들이 이용될 것이다. z-홀들은 Z2, Z3, Z6, Z7, Z10, Z11 이다.
일실시예에서는, WL 선택 트랜지스터들을 위해 z-홀들이 식각되는 때와 동시에 메모리 홀들(H1-H12)이 식각된다. 비록, 도8c는 홀들(Z2, Z3, Z6, Z7, Z10, Z11)만을 도시하고 있지만, 다른 z-홀들(도8c에 미도시됨)도 동시에 식각될 수 있음을 유의해야 한다.
도8a를 참조하면, 기판 영역(190)은 실리콘 웨이퍼와 같은 반도체 기판과 BG 층(856)을 포함한다. 다양한 회로들이 기판(190) 내에 형성될 수 있지만, 도면을 불명료하게 만들지 않기 위하여 이들 회로들은 도시되지 않았다. 예를 들어, 금속 라인 M0는 예컨대, 전원 라인 및 글로벌 제어 신호들을 위해 이용될 수 있으며 그리고 금속 라인 M1는 예컨대, 비트라인 및 버스 신호들을 위해 이용될 수 있다. 몇몇 경우에 있어서, 신호 라우팅을 용이하게 하기 위하여 그리고 면적을 절약하기 위하여 제 3 금속 라인(M3)이 또한 이용될 수 있으며, 예컨대, 전부 3개(혹은 그 이상인)의 금속 라인들이 어레이 아래에 있을 수 있다. 상기 금속 라인들은 패터닝된 금속 필름으로부터 제작될 수 있다. 예를 들어, 탑 금속층으로서 알루미늄이 이용될 수 있으며, 반면에 다른 층들은 텅스텐이다. 또한, 대응하는 집적체계를 이용하여, 상부 층으로서 알루미늄 대신에 구리가 이용될 수도 있다. 예컨대, 실리사이드화를 위해서, Ni, Ti, Co, 혹은 W 가 이용될 수 있다.
예컨대, U-형상의 낸드 구조에서 메모리 셀들의 수직 컬럼들을 연결하도록, 연결부들(connection portions)(263)이 BG 층(856) 내에 제공된다. 연결부들은, 연결 파이프들과 백 게이트들을 포함할 수 있다. 특히, U-형상의 낸드 스트링의 메모리 셀들의 컬럼들의 쌍 아래에 있는 상기 층(856)의 부분들 내에 트렌치들이 제공된다. 메모리 셀들을 형성하기 위하여 컬럼들 내에 제공되는 물질층들은 트렌치들 내에도 또한 제공되며 그리고 트렌치들 내의 잔여 공간은 반도체 물질로 충전되어, 컬럼들을 연결하는 전도성 영역들로서 파이프 연결들을 제공한다. 따라서, 파이프 연결은, 각각의 U-형상의 낸드 스트링의 2개의 컬럼들을 연결한다. 각각의 낸드 스트링은 그 자신의 백 게이트를 가지며, 백 게이트는 스트링의 전도도를 제어하는 역할을 한다. 백 게이트는 낸드 스트링들의 각 블록에 대해 공통일 수도 있다는 점을 유의해야 한다. 백 게이트로의 콘택은 워드라인 후크업 영역에 제공될 수도 있는데, 여기서 백 게이트는 최하위 콘택이다(백 게이트 폴리가 워드라인 폴리 스택의 아래에 있기 때문에).
일반적으로 슬릿들은 파이프 연결들에 터치하도록 아래쪽으로 연장되지 않는다. 또한, 슬릿들은 동일한 낸드 스트링의 메모리 홀들 사이에 배치될 뿐만 아니라(예컨대, 슬릿들 S2, S4, S6, S8, S10, S12), 인접한 낸드 스트링들의 메모리 홀들 사이에도 또한 배치될 수 있다(예컨대, 슬릿들 S3, S5, S7, S9, S11, S13). 인접한 낸드 스트링들 사이에 슬릿들이 반드시 존재할 필요는 없음을 유의해야 한다. 때때로, 슬릿들은 적층된 구조의 기계적인 강도를 향상시키는데 이용된다. 예를 들어, ST가 예컨대, SiO2로 충전되는 경우, 이것은 구조적 지지대(structure anchor) 역할을 하며 특히, 도7의 단계 714에서와 같이 메모리 홀들이 개방되고 그리고 실리콘 질화물 제거를 위해 이용되는 경우에 그러하다. 식각 정지층(도8a에 미도시)이 BG 층(856) 위에 제공될 수 있다. 이러한 식각 정지층은 슬릿들이 파이프 연결들 및/또는 백 게이트들을 절단하는 것을 방지할 수 있다. 식각 정지층은 블록들을 격리시키도록 패터닝된다.
실리콘 산화물과 실리콘 질화물의 교번층들이 예컨대, L0 내지 L16 처럼 제공된다. 본 일례는 6개 메모리 셀들의 수직 컬럼들을 야기하며, 여기서 실리콘 질화물 층들은 제어 게이트들로서 L3, L5, L7, L9, L11, L13에 제공되고, 하부 선택 게이트로서 L1에 제공되며, 상부 선택 게이트로서 L15에 제공된다. 이것은 단지 일례일 뿐이며, 더 많거나 더 적은 층들이 이용될 수 있다. L1은 실리콘 질화물의 바닥층이다. 본 일례에서, L15는 다른 실리콘 질화물 층들보다 더 높다(더 두껍다). 따라서, 상부 선택 게이트는 메모리 셀 제어 게이트들보다 더 높을 것이다. L1이 또한, 더 두껍게 형성될 수도 있으며 따라서, 하부 제어 게이트가 더 두꺼울 수 있다. L1, L3, L5, L7, L9, L11, L13, 및 L15는 실리콘 질화물 층들이며 그리고 L0, L2, L4, L6, L8, L10, L12, L14, 및 L16은 실리콘 산화물 층들이다. 전술한 바와 같이, 실리콘 질화물 층들은 나중에 금속으로(혹은 와이드 밴드 갭 반도체로) 대체될 것이다.
실리콘 질화물 및 실리콘 산화물 층들이 증착된 이후에, 슬릿들 및 메모리 홀들이 제조된다(예컨대, 단계 608 및 612). 반응성 이온 식각이 이용될 수 있다.
단계 614는 메모리 홀들 및 z-홀들을 절연물로 충전하는 단계를 포함한다. 선택적으로는, DG-홀들이 충전된다(만일, 이들이 단계 612에서 생성되었다면). 도9a 내지 도9c는 메모리 홀들 및 z-홀들을 절연물로 충전한 이후에, 계층화된 산화물/질화물 구조(800)로부터 획득된 계층화된 산화물/질화물 구조(900)를 도시한다. 도9a는 도8의 A-A' 라인 부분을 따른 BL(y) 방향에서의 메모리 어레이 영역의 단면을 도시한다. 도9b는 도8의 B-B' 라인 부분을 따른 WL(x) 방향에서의 단면도이다. 도9c는 BL(y) 방향에서의 워드라인 선택 게이트 영역의 단면도이다.
단계 616은 셀 영역 및 워드라인 선택 게이트 영역에서 실리콘 질화물 층들의 부분들을 제거하도록, 메모리 셀 영역(305)에서 슬릿들을 통해 식각을 수행하는 단계를 포함한다. 이러한 식각은 셀 영역(305)의 슬릿들을 통해 식각제(etchant)를 도입하는 것을 포함하며, 상기 식각제는 실리콘 산화물에 비하여 실리콘 질화물에 대하여 더 큰 선택비를 가지며, 따라서 셀 영역의 슬릿들에 인접한 실리콘 질화물 층들의 부분들을 제거할 수 있다. 선택비는 식각 속도의 비율을 나타낸다. 이러한 식각은 실리콘 산화물에 비하여 실리콘 질화물에 대하여 상대적으로 높은 선택비(예컨대, 1000배, 혹은 일반적으로는 100배 이상)를 가질 수 있다.
즉, 이러한 식각은 실리콘 산화물에 대하여 상대적으로 높은 선택도를 갖지 않으며 따라서 실리콘 산화물은 실질적으로 제거되지 않는다. 습식 식각은 셀 영역들 내의 전체 실리콘 질화물 층들을 본질적으로 제거할 것인바, 따라서, 제거된 실리콘 질화물의 영역들이 금속으로 대체되는 경우, 상기 금속은 셀 영역 내의 실질적으로 전체 층들에서 연장될 것이다. 상기 금속은 초기에는 WL 선택 게이트 영역 내의 전체 층에서 실질적으로 연장될 것이다. 따라서, 서로 다른 레벨들에 있는 워드라인 층들은 서로 격리되어야 하며 함께 단락되지 않아야 한다. 이러한 것은, 식각 방법에 상관없이 적용되는바, 예컨대, 식각제가 슬릿들, 메모리 홀들, 다른 홀들 혹은 보이드들 혹은 이들의 조합을 통해 도입되는지에 상관없이 적용된다. 절연체로 충전된 슬릿들은 지지대(anchor)로서 역할을 하며, 이는 메모리 홀들 혹은 다른 홀들 혹은 보이드들을 통해 식각함으로써 실리콘 질화물이 제거되는 때에, 실리콘 산화물 층들을 서포트한다.
다양한 식각 기법들이 질화물을 식각하는데 이용될 수 있다. 일실시예에서, 질화물은 가열된 혹은 뜨거운 인산(phosphoric acid)(H3PO4)에 의해서 식각될 수 있다. 일례로서, 인산의 끓는 점은 산의 농도에 따라 변한다. 예를 들어, 79.5% ~ 94.5% 범위의 산의 농도의 경우, 끓는 점은 140℃ ~ 200℃ 에서 변할 수 있다. 실리콘 질화물의 식각 속도는 산의 온도 및 농도에 따라 변한다. 배쓰(bath)가 고온에서 동작하기 때문에, 용액으로부터 물이 쉽게 증발하며 그리고 인산의 농도가 변한다. 따라서, 이것은 "습식" 식각의 유형으로 간주될 수 있다. 하지만, 습식 식각이 질화물에 대해 반드시 필요한 것은 아니며, 다른 식각 기법들이 적용될 수도 있다.
다른 실시예에서, 금속 WL 스택 내의 희생 물질은 때때로 질화물 이외의 것이 될 수도 있다. 따라서, 다른 유형의 식각 공정 및 식각제가 사용될 수도 있다.
본 명세서에서 이용되는 "홀(hole)" 이라는 용어 혹은 "컬럼 홀" 혹은 기타 등등의 용어는, 메모리 홀, z-홀, DG-홀, 대체 홀 혹은 충전될 수 있으면서도 여전히 홀로서 인식될 수 있는 이와 유사한 수직으로 연장되는 기둥형(columnar) 보이드를 포함하도록 의도된다.
도10a 내지 도10c는 실리콘 질화물을 제거하기 위한 식각 공정 이후에, 계층화된 산화물/질화물 구조(900)로부터 획득된 구조(1000)를 도시한다. 도10a는 도8의 A-A' 라인 부분을 따른 BL(y) 방향으로의 메모리 어레이 영역의 단면도이다. 도10b는 도8의 B-B' 라인 부분을 따른 WL(x) 방향으로의 단면도이다. 도10c는 BL(y) 방향으로의 워드라인 선택 게이트 영역의 단면도이다.
단계 618은 셀 영역 뿐만 아니라 트랜지스터 영역에서 슬릿들을 통해 리세스들 내에 금속(가령, 하나 이상의 층들)을 증착하는 단계를 포함한다. 일실시예에서, 상기 금속은 텅스텐이다. 이것은 금속/산화물 스택을 형성한다. 단계 620은 슬릿들을 세정하고 그리고 슬릿들을 절연물로 충전하는 단계를 포함한다.
도11a 내지 도11c는 셀 및 워드라인 선택 게이트 영역들의 슬릿들을 통해 금속으로 보이드들을 충전하는 단계 이후에, 계층화된 구조(1000)로부터 획득된 계층화된 금속/질화물 스택(1100)을 도시한다. 상기 슬릿들은 또한, 절연물로 충전된다. 도11a는 도8의 A-A' 라인 부분을 따른 BL(y) 방향으로의 메모리 어레이 영역의 단면도이다. 도11b는 도8의 B-B' 라인 부분을 따른 WL(x) 방향으로의 단면도이다. 도11c는 BL(y) 방향으로의 워드라인 선택 게이트 영역의 단면도이다. 상기 층들 L1, L3, L5, L7, L9, L11, L13, 및 L15는 이제 금속이다. 금속이 슬릿들 내에 제공되어, 식각에 의해서 생성되었던 리세스들을 충전한다. 금속을 증착하기 위해 화학 기상 증착법(CVD) 혹은 원자층 증착법(ALD)이 이용될 수 있다.
단계 622는 z-홀들을 세정하는 단계를 포함한다. 선택적으로는, DG-홀들이 단계 612에서 생성되었다면, DG-홀들도 세정된다. 도12a 및 도12b는 트랜지스터 영역에 대한 단계 622 이후의 결과물을 도시한다. 도12a는 도8의 B-B' 라인 부분을 따른 WL(x) 방향으로의 단면도이다. 도12b는 BL(y) 방향으로의 워드라인 선택 게이트 영역의 단면도이다. 이 단계에서, 슬릿들은 충전되지만, z-홀들(및 DG-홀들)은 개방된다.
단계 624는 WL 선택 트랜지스터 영역에서 금속을 국부적으로 제거하는 단계를 포함한다. 이것은, 식각을 수행할 때에 z-홀들(선택적으로는 DG-홀들)을 이용하는 것을 포함할 수 있다. 일실시예에서, 시간 제어형(time controlled) 식각이 수행된다. 이러한 식각은 z-홀들(선택적으로는 DG-홀들)을 통해 식각제를 도입하는 것을 포함하고, 상기 식각제는 실리콘 산화물에 비하여 금속에 대하여 더 큰 선택비를 가지며, 따라서 WL 선택 트랜지스터 영역의 z-홀들(선택적으로는 DG-홀들)에 인접한 금속층들의 부분들을 제거할 수 있다. 상기 식각은, WL 선택 트랜지스터 영역에서 TFT들의 보디들이 형성될 곳에서 금속의 전체 층을 본질적으로 제거할 것이다. 절연체로 충전된 슬릿들은 지지대(anchor)로서 역할을 하며, 이는 금속이 제거되는 때에, 실리콘 산화물 층들을 서포트한다.
도13a 및 도13b는 트랜지스터 영역에 대한 단계 624 이후의 결과물을 도시하는바, WL 선택 영역에서 소정의 금속이 제거됨을 보여준다. 도13a는 도8의 B-B' 라인 부분을 따른 WL(x) 방향으로의 단면도이다. 도13b는 BL(y) 방향으로의 워드라인 선택 게이트 영역의 단면도이다. 층들(L1, L3, L5, L7, L9, L11, L13, 및 L15) 이었던 금속의 소정 부분들은 WL 선택 트랜지스터 영역에서 제거되었다. 특히, z-홀들(및 선택적으로는 DG-홀들) 인근에 있는 금속의 부분들이 제거된다. 메모리 홀들 Ha 및 Hb 부근의 금속에 의해서 도시되는 바와 같이, 금속은 메모리 어레이 영역에는 여전히 존재한다. 또한, WL 선택 트랜지스터가 형성되고 있는 다른 측 상의 워드라인 후크업 영역에는 소정의 금속이 여전히 존재한다. 이것은 "Tran" 으로 표기된 홀의 다른 측 상의 도13a의 금속에 의해서 표시된다.
단계 626은 제거된 금속을 WL 선택 트랜지스터들(231)의 보디들을 위한 물질로 대체하는 단계를 포함한다. 일실시예에서, 와이드 밴드 갭 반도체가 증착된다. 일실시예에서, CVD가 이용된다. 일실시예에서, PVD가 이용된다. 와이드 밴드 갭 반도체는 가령, 금속 산화물 반도체 등의 산화물 반도체일 수 있다. 와이드 밴드 갭 반도체는 InGaZnO, InZnO, HffnZnO, ZrlnZnO, 혹은 ZnlnSnO 를 포함할 수 있지만, 이에 한정되는 것은 아니다. InGaZnO 에 대한 증착 온도의 예시적인 범위는 150 ~ 350℃ 이다. 하지만, 더 낮거나 더 높은 온도가 이용될 수도 있다. 선택적으로는, 열 어닐링이 수행될 수 있다.
단계 628은 메모리 홀들을 세정하는 단계를 포함한다. 셀 영역의 메모리 홀들 H1 ~ H12 이 예컨대, 식각에 의해서 세정된다. 또한, z-홀들이 예컨대, 식각에 의해서 세정된다. 상기 슬릿들은 식각으로부터 보호될 수 있다. 또한, 일실시예에서, 드레인-측 메모리 홀들(H1, H3, H5, H7, H9, 및 H11)은 비트라인(BL)까지 연장되며, 소스-측 메모리 홀들(H2, H4, H6, H8, H10, 및 H12)은 하나 이상의 소스 선택 라인들까지 연장된다.
단계 630은 산화물-질화물-산화물(ONO), 폴리실리콘층 및 코어 필러(core filler)로 메모리 홀들 및 z-홀들을 충전하는 단계를 포함한다. 선택적으로는, DG-홀들이 단계 612에서 생성되었다면, DG-홀들도 충전된다. 이하, 메모리 홀들 및 z-홀들을 충전하는 일실시예를 상세히 설명한다. 일 접근법에서는, 기둥형 메모리 홀들의 측벽들 상에 예컨대, ALD 법을 이용하여 ONO 및 폴리실리콘층을 증착함으로써, 메모리 홀들 및 z-홀들이 충전된다. 일실시예에서, 층들(296-300)과 같은 층들이 메모리 홀들에 형성된다(도5a 및 도5b 참조). 블록 산화물(block oxide)이 층(296)으로 증착될 수 있으며, 전화 포획 층으로서 가령 SiN 등과 같은 질화물이 층(297)으로 증착될 수 있으며, 터널 산화물이 층(298)으로 증착될 수 있으며, 폴리실리콘 보디 혹은 채널이 층(299)으로 증착될 수 있으며, 그리고 코어 필러(core filler) 유전체가 영역(300)으로서 증착될 수 있다.
이러한 동일한 증착들은, 수직 게이트/폭 TFT에 대한 베이시스로서 작용할 수 있다. 도5e ~ 도5f를 참조하면, 산화물이 층(296)으로 증착될 수 있으며, 가령 SiN 등과 같은 질화물이 층(297)으로 증착될 수 있으며, 산화물이 층(298)으로 증착될 수 있으며, 폴리실리콘 게이트가 층(299)으로 증착될 수 있으며, 그리고 코어 필러 유전체가 영역(300)으로서 증착될 수 있다. 따라서, 동일한 층들이 TFT를 위하여 서로 다른 목적으로 이용될 수도 있음을 유의해야 한다. 예를 들어, 층(299)은 수직 게이트/폭 TFT의 게이트 전극으로 이용될 수도 있는 반면에, 상기 층(299)은 메모리 셀들의 폴리실리콘 보디로 이용될 수도 있다. 일실시예에서, ONO 층들은 유전체 스택을 형성한다. 이들 층들 중 적어도 하나의 층이 산화물 및 질화물 층들의 조합이 될 수 있는 것처럼, 스택 층들은 보다 복잡할 수도 있다.
z-홀들(및 선택적으로는 DG-홀들)에 있는 TFT(231)의 부분들이, 메모리 홀들과 동일한 방식으로(그리고 동일한 물질로) 형성될 필요는 없다는 점을 유의해야 한다. 일실시예에서, TFT들(231)의 게이트 전극들은, 메모리 홀들의 유사한 영역에서 이용된 물질과는 다른 물질로 형성된다. 일례로서, 게이트 전극들은, TFT 보디의 일 함수(work function) 보다 높은 일 함수를 갖는 물질로 형성될 수 있다. 게이트 전극들은 폴리실리콘 대신에 금속으로부터 형성될 수도 있다.
도14a 및 도14b는 트랜지스터 영역에 대한 단계 626 이후의 결과물을 도시한다. 도14a는 도8의 B-B' 라인 부분을 따른 WL(x) 방향으로의 단면도이다. 도14b는 BL(y) 방향으로의 워드라인 선택 게이트 영역의 단면도이다. 층들(L1, L3, L5, L7, L9, L11, L13, 및 L15) 이었던 금속의 소정 부분들은 와이드 밴드 갭 반도체로 대체되었다. 따라서, WL 선택 트랜지스터 영역은 이제 산화물/와이드 밴드 갭 반도체의 교번층들을 포함한다. 메모리 어레이 영역은 여전히 산화물/금속의 교번층들이다. 워드라인 후크업 영역은 메모리 어레이 영역과 유사한 방식으로 프로세싱될 수 있는바, 따라서 이는 산화물/금속의 교번층들을 포함한다. SiO2 이외의 절연체가 사용될 수도 있음을 유의해야 한다.
단계 632는 스택 상부 금속층들을 제공하는 단계 및 적어도 하나의 콘택 구조에 의해서 상기 스택 상부 금속층에 배선 영역(interconnect area)을 연결하는 단계를 포함한다. 단계 632는 z-디코더들 및 WL 선택 게이트들(229) 사이에 연결들을 제공하는 단계를 포함할 수 있다.
도7은 도15a 내지 도16c의 구조들에 대응하는 3D 적층 비휘발성 메모리 디바이스를 제조하는 방법을 도시하며, 여기서 습식 식각은 메모리 홀들(및 z-홀들)을 통해 수행된다. 도15a 및 도16a는 도8의 A-A' 라인 부분을 따른 BL(y) 방향으로의 메모리 어레이 영역의 단면도이다. 도15b 및 도16b는 도8의 B-B' 라인 부분을 따른 WL(x) 방향으로의 단면도이다. 도15c 및 도16c는 BL(y) 방향으로의 WL 선택 게이트 영역의 단면도이다.
본 체계에서 "메모리 홀들과 z-홀들을 통해 식각하며," 슬릿들이 먼저 형성되고 그리고 SiO2로 충전된다(일실시예에서). 다음으로, 메모리 홀들 및 z-홀들이 식각되며, 식각은 메모리 홀들 및 z-홀들(그리고 선택적으로는 DG-홀들)을 통해 수행된다. 이 시점에서, 셀 영역 및 WL 선택 게이트 영역에서의 실리콘 질화물 제거의 경우, 슬릿들은 남아있는 실리콘 산화물 구조에 대한 지지대(anchor)로서 역할을 한다. 나중에 슬릿들은 희생 충전 물질을 제거하도록 식각될 수 있다. 단계들은 표시된 순서대로의 개별 단계들로서 반드시 수행될 필요는 없다. 예를 들어, 식각 단계들은 적어도 부분적으로는 동시에 수행될 수도 있다. 다양한 변형예들이 또한 가능하다. 또한, 반도체 제조 분야에서 공지되었지만 본 명세서에 명백하게 도시되지는 않은 다른 단계들이 또한 수행될 수도 있다.
단계 700은 하부-스택(below-stack) 회로들 및 금속층들을 기판 상에 제공하는 단계를 포함한다. 단계 701은 파이프 연결들을 구비한 백(back) 게이트 층(856)을 형성하는 단계를 포함한다. 단계 702는 식각 정지층을 제공하는 단계를 포함한다. 단계 706은 교번하는 실리콘 산화물(SiO2)/실리콘 질화물(SiN) 층들을 증착하는 단계를 포함한다. 실리콘 질화물은 희생층이며, 이는 워드라인들을 형성하도록 금속으로 대체될 것이다. 실리콘 산화물은 금속 워드라인들 사이의 절연층들로 이용될 것이다. 실리콘 산화물 대신에 다른 절연체들이 이용될 수도 있다. 실리콘 질화물 대신에, 다른 희생 물질들이 이용될 수도 있다.
단계 708은 공통 마스크를 이용하여 셀 영역(305) 및 WL 선택 게이트 영역(303)에서 슬릿들을 식각하는 단계를 포함한다. 단계 710은 셀 영역 및 WL 선택 게이트 영역에서 슬릿들을 절연체로 충전하는 단계를 포함한다.
단계 712는 셀 영역에는 메모리 홀들을 그리고 WL 선택 게이트 영역에는 z-홀들을 식각하는 단계를 포함한다. 일실시예에서, 단계 712는 DG-홀들을 식각하는 단계를 포함한다. 도15a 내지 도15c는 단계 712 이후의 결과를 도시한다. 도15a 내지 도15c의 층들(L0-L16)처럼 교번하는 산화물/질화물 층들이 제공된다. 산화물/질화물 층들이 증착(단계 706)된 이후, 슬릿들(단계 708-710), 메모리 홀들(단계 712) 및 z-홀들(단계 712)이 제조된다. 반응성 이온 식각법이 이용될 수 있다.
도15a는 산화물/질화물 스택(1500)를 도시하는바, 이는 도8의 A-A' 라인을 따른 단면도에 대응하며, 셀 영역(305)의 슬릿들(S1-S13) 및 메모리 홀들(H1-H12)을 도시한다. 기판 영역(190)이 반복된다. 본 일례에서, U-형상의 낸드 스트링이 제조된다. 하지만, 대안예로서 직선형 낸드 스트링들이 제조될 수도 있다. 직선형 낸드 스트링은 스트링의 바닥에서 소스에 연결될 수 있다. 백 게이트(BG)가 필요하지 않는데, 왜냐하면 파이프 연결이 필요하지 않기 때문이다. U-형상의 낸드의 경우, 선택 게이트들 둘다는 최상단(top)에 있으며, 하나는 비트라인에 연결되고, 다른 하나는 소스 라인에 연결되며, 그리고 이들 각각은 저 저항을 위해 금속(예컨대, D1 및 D2)으로 형성된다.
도15b는 도8의 B-B' 라인의 원형 부분을 따른 단면도이다. 도15b는 WL 선택 게이트 영역(303)에서의 z-홀의 형성 및 메모리 셀 영역(305)에서의 2개의 메모리 홀들(Ha, Hb)의 형성을 도시한다. 다른 실시예들에서는 2개 이상의 z-홀들이 형성될 수도 있다. 일실시예에서는, 하나 이상의 DG-홀들이 형성된다. 도15c는 도8의 C-C' 라인 부분을 따른 단면도이다. 도15c는 z-홀들(Z2, Z3, Z6, Z7, Z10, Z11)의 개방을 도시한다. 슬릿들(S2, S3, S4, S6, S7, S8, S10, S11, S12)은 충전된다.
단계 714는 셀 영역 및 WL 선택 게이트 영역에서 실리콘 질화물 층들의 부분들을 제거하도록, 셀 영역에서는 메모리 홀들을 통하여 그리고 WL 선택 게이트 영역에서는 z-홀들을 통하여 식각을 수행하는 단계를 포함한다. 선택적으로는, DG-홀들이 단계 712에서 형성되었다면, 상기 식각은 DG-홀들을 통해 수행될 수도 있다.
상기 식각은 셀 영역의 메모리 홀들(그리고 z-홀들)을 통해 식각제를 도입하는 것을 포함할 수 있으며, 상기 식각제는 실리콘 질화물에 대하여 더 높은 선택비를 가지므로 실리콘 질화물 층들을 제거할 수 있다. 습식 식각은 실리콘 산화물에 대하여 상대적으로 높은 선택도를 갖지 않으며 따라서 실리콘 산화물은 실질적으로 제거되지 않는다. 슬릿들을 통해 식각하는 경우에서와 같이, 셀 영역들 내의 전체 실리콘 질화물 층들이 본질적으로 제거된다.
어레이 영역에서, 메모리 홀들은 조밀하게 배치된다. 메모리 홀들의 최소 밀도는, 메모리 홀들을 통해 습식 식각이 수행될 때, 셀 영역들의 모든 실리콘 질화물이 본질적으로 제거될 수 있게 한다. 예를 들어, 메모리 홀들은 55-80nm 의 폭, 워드라인 혹은 x-방향으로 약 110-125nm 의 피치 그리고 비트라인 혹은 y-방향으로 약 150-165nm 의 피치를 가질 수 있다. 이러한 슬릿은 약 30-60nm의 폭을 가질 수 있다. 이들은 피치 및 폭의 예시적인 범위이며 다른 범위들이 이용될 수도 있다. 다른 영역들, 가령 어레이의 대향 단부들에서의 워드라인 후크 영역들에서는, 본질적으로 모든 실리콘 질화물이 습식 식각에서 또한 제거될 수 있다. 이들 영역들에서, 메모리 홀들은 제공될 필요가 없다. 하지만, 대체(비활성) 홀들이라고 지칭되는 홀들이 실리콘 질화물을 제거하는데 이용될 수도 있다. 이들 홀들은 어레이에서처럼 유사한 밀도로 배치될 수 있다.
도16a-도16c는 구조(1600)를 도시하며, 상기 구조(1600)는 실리콘 질화물을 제거하도록 식각한 이후의 계층화된 산화물/질화물 구조(1500)로부터 획득된다. 도16a은 도8의 A-A' 라인 부분을 따른 BL(y) 방향으로의 메모리 어레이 영역의 단면도이다. 도16b는 도8의 B-B' 라인 부분을 따른 WL(x) 방향으로의 단면도이다. 도16c는 BL(y) 방향으로의 WL 선택 게이트 영역의 단면도이다.
단계 718은 트랜지스터 영역에서는 z-홀들(및 선택적으로는 DG-홀들)을 통하여, 뿐만 아니라, 셀 영역에서는 메모리 홀들을 통하여, 리세스들 내에 금속(가령, 하나 이상의 층들)을 증착하는 단계를 포함한다. 일실시예에서, 상기 금속은 텅스텐이다. 이것은 금속/산화물 스택을 형성한다.
단계 74는 WL 선택 트랜지스터 영역에서 금속을 국부적으로 제거하는 단계를 포함한다. 이것은, 식각을 수행할 때에 z-홀들(선택적으로는 DG-홀들)을 이용하는 것을 포함할 수 있다. 일실시예에서, 시간 제어형(time controlled) 식각이 수행된다. 이러한 식각은 z-홀들(선택적으로는 DG-홀들)을 통해 식각제를 도입하는 것을 포함하고, 상기 식각제는 실리콘 산화물에 비하여 금속에 대하여 더 큰 선택비를 가지며, 따라서 WL 선택 트랜지스터 영역의 z-홀들(선택적으로는 DG-홀들)에 인접한 금속층들의 부분들을 제거할 수 있다. 습식 식각은 WL 선택 트랜지스터 영역에서 TFT들의 보디들이 형성될 곳에서 전체 금속층들을 본질적으로 제거할 것이다. 절연체로 충전된 슬릿들은 지지대(anchor)로서 역할을 하며, 이는 금속이 제거되는 때에, 실리콘 산화물 층들을 서포트한다.
단계 726은 제거된 금속을 WL 선택 트랜지스터들(231)의 보디들을 위한 물질로 대체하는 단계를 포함한다. 일실시예에서, 와이드 밴드 갭 반도체가 증착된다. 일실시예에서, CVD가 이용된다. 일실시예에서, PVD가 이용된다. 와이드 밴드 갭 반도체는 금속 산화물 반도체와 같은 산화물 반도체일 수 있다. 와이드 밴드 갭 반도체는 InGaZnO, InZnO, HflnZnO, ZrlnZnO, 또는 ZnlnSnO 를 포함할 수 있지만, 이에 한정되는 것은 아니다. InGaZnO 의 경우, 예시적인 증착 온도의 범위는 150-350℃ 이다. 하지만, 더 높거나 더 낮은 온도가 이용될 수도 있다. 또한, 열 어닐링도 수행될 수 있다.
단계 728은 메모리 홀들을 세정하는 단계를 포함할 수 있다. 셀 영역 내의 메모리 홀들(H1-H12)이 예컨대, 식각에 의해서 세정된다. 또한, z-홀들도 식각에 의해서 세정될 수 있다. 슬릿들은 세정으로부터 보호될 수 있다. 추가적으로, 일실시예에서, 드레인-측 메모리 홀들(HI, H3, H5, H7, H9, 및 H11)은 비트라인(BL)까지 연장되며, 소스-측 메모리 홀들(H2, H4, H6, H8, H10, 및 H12)은 하나 이상의 소스 선택 라인들까지 연장된다.
단계 730은 산화물-질화물-산화물(ONO), 폴리실리콘층 및 코어 필러(core filler)로 메모리 홀들 및 z-홀들을 충전하는 단계를 포함한다. 선택적으로는, DG-홀들이 단계 712에서 생성되었다면, DG-홀들도 충전된다. 이하, 메모리 홀들 및 z-홀들을 충전하는 일실시예를 상세히 설명한다. 일 접근법에서는, 기둥형 메모리 홀들의 측벽들 상에 예컨대, ALD 법을 이용하여 ONO 및 폴리실리콘층을 증착함으로써, 메모리 홀들 및 z-홀들이 충전된다. 일실시예에서, 층들(296-300)과 같은 층들이 메모리 홀들에 형성된다(도5a 및 도5b 참조). 블록 산화물(block oxide)이 층(296)으로 증착될 수 있으며, 전화 포획 층으로서 가령 SiN 등과 같은 질화물이 층(297)으로 증착될 수 있으며, 터널 산화물이 층(298)으로 증착될 수 있으며, 폴리실리콘 보디 혹은 채널이 층(299)으로 증착될 수 있으며, 그리고 코어 필러(core filler) 유전체가 영역(300)으로서 증착될 수 있다.
이러한 동일한 증착들은, 수직 게이트/폭 TFT에 대한 베이시스로서 작용할 수 있다. 도5e ~ 도5f를 참조하면, 산화물이 층(296)으로 증착될 수 있으며, 가령 SiN 등과 같은 질화물이 층(297)으로 증착될 수 있으며, 산화물이 층(298)으로 증착될 수 있으며, 폴리실리콘 게이트가 층(299)으로 증착될 수 있으며, 그리고 코어 필러 유전체가 영역(300)으로서 증착될 수 있다. 따라서, 동일한 층들이 TFT에 대해서는 다른 목적으로 이용될 수도 있음을 유의해야 한다. 예를 들어, 층(299)은 수직 게이트/폭 TFT의 게이트 전극으로 이용될 수도 있는 반면에, 상기 층(299)은 메모리 셀들의 폴리실리콘 보디로 이용될 수도 있다. 일실시예에서, ONO 층들은 유전체 스택을 형성한다. 이들 층들 중 적어도 하나의 층이 산화물 및 질화물 층들의 조합이 될 수 있는 것처럼, 스택 층들은 보다 복잡할 수도 있다.
z-홀들(및 선택적으로는 DG-홀들)에 있는 TFT(231)의 부분들이, 메모리 홀들과 동일한 방식으로(그리고 동일한 물질로) 형성될 필요는 없다는 점을 유의해야 한다. 일실시예에서, TFT들(231)의 게이트 전극들은, 메모리 홀들의 유사한 영역에서 이용된 물질과는 다른 물질로 형성된다. 일례로서, 게이트 전극들은, TFT 보디의 일 함수(work function) 보다 높은 일 함수를 갖는 물질로 형성될 수 있다. 게이트 전극들은 폴리실리콘 대신에 금속으로부터 형성될 수도 있다.
단계 732는 스택 상부 금속층들을 제공하고 그리고 적어도 하나의 콘택 구조에 의해서 적어도 하나의 배선 영역을 상기 스택 상부 금속층에 연결하는 단계를 포함할 수 있다. 이것은 콘택(227)을 워드라인 플레이트 영역에 제공하는 단계를 포함할 수 있다.
전술한 바와 같이, 도6 및 도7에서, 실리콘 산화물 및 실리콘 질화물의 교번하는 층들이 먼저 형성된다. 다른 물질들로 스택을 초기에 형성하는 것을 포함하는 다른 기법들이 이용될 수 있다.
예시적인 동작 파라미터들
일실시예에서, TFT 선택 트랜지스터(231)는 프로그래밍 전압을 선택 워드라인에게 전달할 필요가 있다(예컨대, Vpgm ~ 24V). WL 플레이트는 예컨대, WL 드라이버에 의해서 25V로 바이어싱될 수 있으며, 이는 TFT Vd = 25V 임을 의미한다. TFT 게이트 전압 Vg는 25V 근방 혹은 그 이상으로(예컨대, 25 ~ 29V) 바이어싱될 수 있다. 이후, 선택된 워드라인으로 전달되는 전압은 24V 근방이 될 것이다. 본 일례에서, TFT Vt 는 약 1V 라고 가정된다.
프로그래밍 동안 Vpass 전압을 전달하기 위하여(예컨대, Vpas = 8V), 워드라인 드라이버는 TFT Vd = 9V 가 되도록 약 9V를 생성할 수 있다. TFT 게이트 전압은 대략 9V 혹은 그 보다 약간 높을 수 있다(예컨대, Vg = 9 ~ 12V). 이후, 선택된 워드라인에 전달되는 전압은 8V 근방이 될 수 있다.
일실시예에서, WL 플레이트로 인가되는 25V의 프로그래밍 전압을 블로킹하는 것은(예컨대, 25V의 TFT 드레인 전압), 0V의 TFT 게이트 전압으로 성취될 수 있으며, 이는 약 0V의 TFT 소스 전압을 야기하며, 이것은 선택된 워드라인 전압이다. 일실시예에서, WL 플레이트로 인가되는 9V의 Vpass 전압을 블로킹하는 것은(예컨대, 9V의 TFT 드레인 전압), 0V의 게이트 전압으로 성취될 수 있으며, 이는 약 0V의 TFT 소스 전압을 야기하며, 이것은 선택된 워드라인 전압이 될 것이다.
BiCS 소거에 대한 일례에서, 0V 바이어스를 소스에서 드레인으로 전달하는 것은 5V의 게이트 전압으로 성취될 수 있다. 소스에 인가되는 0V 바이어스를 블록킹하는 것은 0V를 게이트에 인가함으로써 성취될 수 있다. 이것은, 채널 부스팅()을 야기할 수 있다(예컨대, 프로그래밍될 선택 워드라인 상의 전압에 따라, 채널은 약 12 ~ 18V로 부스팅될 수 있다).
전술한 동작 파라미터들은 예시를 위한 일례이다. 다른 동작 파라미터들도 또한 가능하다. 또한, 상기 동작 파라미터들은 TFT 파라미터들에 의존할 수 있을 뿐만 아니라 동작 메모리 셀의 전기적 조건들 즉, 메모리 셀 동작 요건들에 의존할 수도 있다. NFET 동작은 일 동작 모드이다. WL TFT 선택 트랜지스터(231)는 NFET 동작만으로 한정되지 않는다.
본 명세서의 실시예들은 U-형상의 낸드 스트링들만으로 한정되지 않는다. 도17은 직선형 낸드 스트링들을 포함하는 블록의 실시예를 도시한다. 상기 블록은 세트들(SetB0, SetB1, SetB2, SetB3, ... SetBn, 블록에는 n-1 개의 세트들이 있음)로 배열된 직선형 낸드 스트링들을 포함한다. 낸드 스트링들의 각각의 세트는 하나의 비트라인(BLB0, BLB1, BLB2, BLB3, ... BLBn)에 관련된다. 일 접근법에서, 블록 내의 모든 낸드 스트링들(하나의 비트라인에 관련된)은 동일한 세트에 있다. 각각의 직선형 낸드 스트링은 메모리 셀들의 하나의 컬럼을 포함한다. 예를 들어, SetA0는 낸드 스트링들(NSB0, NSB1, NSB2, NSB3, NSB4, NSB5)을 포함한다. 소스 라인들은 비트라인에 평행하게 연장되며 그리고 (SLB0, SLB1, SLB2, SLB3, ... SLBn)를 포함한다. 일 접근법에서, 블록 내의 소스 라인들은 서로 결합되며 그리고 하나의 드라이버에 의해서 구동된다. 본 일례에서, 비트라인들은 메모리 셀 어레이 위에 있으며 그리고 소스 라인들은 메모리 셀 어레이 아래에 있다.
도18은 워드라인 플레이트를 도시하며 이는 직선인 낸드 스트링을 이용하는 실시예에 대응한다. 따라서, 도18의 메모리 홀들은 직선형 낸드 스트링들에 관련될 수 있다. 본 일례에서는 플레이트 당 하나의 워드라인 드라이버가 있다. 일실시예에서, WL 드라이버 인근의 플레이트의 말단에는 WL 선택 게이트들(229)의 일 세트가 존재한다. 본 일례에서, 각각의 WL 선택 게이트(229)는 상기 워드라인 플레이트에 관련된 하나의 워드라인을 선택한다. 본 일례에서는, 6개의 WL 선택 게이트들(229) 및 6개의 워드라인들이 존재한다. 각각의 WL 선택 게이트(229)는 하나 이상의 TFT들(231)을 포함할 수 있다. 일실시예에서, 각각의 워드라인 선택 게이트 트랜지스터는 와이드 밴드 갭 반도체로부터 형성된 보디를 갖는 박막 트랜지스터를 포함한다. 일실시예에서, 와이드 밴드 갭 반도체는 산화물 반도체를 포함할 수 있다. 워드라인들을 분리하는 5개의 슬릿들이 존재한다. 워드라인 층들은 텅스텐 등의 금속으로부터 형성될 수 있다. 상기 슬릿들은 또한, WL 선택 게이트들(229) 사이에 전기적인 절연을 제공한다. 플레이트는 더 많거나 더 적은 워드라인들을 가질 수 있다. 플레이트 상의 모든 워드라인들이 아니라, 오직 선택된 워드라인만을 WL 플레이트 드라이버가 구동하기 때문에, 용량성 부하가 실질적으로 감소함을 유의해야 한다. 대안예로서, 하나의 WL 선택 게이트(229)는 2개 이상의 워드라인들을 선택할 수도 있다. WL 플레이트에 대한 다른 구성들도 또한 가능하다.
도19는 GZ 선택 라인들(517)을 z-디코더들에 연결하기 위한 위치들의 일실시예를 도시한다. 메모리 어레이의 일부가 슬릿들 및 메모리 홀들과 함께 도시된다. 일실시예에서, 메모리 어레이 내에는 비트라인 후크업 영역이 존재한다. 다시 도2e를 참조하면, 비트라인 후크업 영역은 라인들 115a,115b, 117a, 117b 처럼, 메모리 어레이의 길이 방향으로 연장될 수 있다. 전술한 바와 같이, 일실시예에서, 이들 영역들은 S/A로의 연결들을 허용한다. 라인들 115a,115b, 117a, 117b 은, 메모리 어레이 바깥으로, WL 선택 게이트 영역(303) 안으로 연장될 수도 있음을 유의해야한다. 이러한 연장부는 도19에서 WL 선택 게이트 후크업 영역으로 표현되며, 이는 z-디코딩 회로들(메모리 어레이 아래에 있을 수 있음)로의 선택 라인들(517)의 연결들을 허용한다. 따라서, z-디코딩 회로들은 교번하는 폴리실리콘 및 절연체 층들의 스택 아래에 존재할 수 있음을 유의해야 한다. 도19는 선택 라인들(517) 및 도5ha에 관하여 도시 및 서술된 다른 구성요소들(511, 513, 515)를 도시함을 유의해야 한다. 본 실시예는 WL 선택 게이트들 및 관련 연결들을 수용할 정도로 블록들이 크게 제작될 것을 요구하지 않음을 유의해야 한다. 또한, z-디코딩 회로들은 메모리 어레이의 외부에 위치할 수도 있다.
3D 비휘발성 저장 디바이스(가령, BiCS) 내의 블록들은 매우 클수도 있음을 유의해야 한다. 예를 들어, 24층 BiCS 는 블록당 9 MB를 가질 수 있으며, 32층 BiCS 는 블록당 16 MB를 가질 수 있다. 이는 소거 문제들을 가질 가능성도 있다. 하지만, TFT 디코딩을 구비한 본 발명의 실시예들은 큰 블록 사이즈 및 소거에 관련된 문제점들을 해결한다. 일실시예에서, 소거는 서브-블록 레벨에서 수행될 수 있다. 이것은 물리적인 블록의 매우 작은 부분이 될 수 있다. 예를 들어, 16 MB 대신에 512 KB의 서브-블록이 소거될 수도 있다. 이러한 하나의 일례로서, 32 층의 경우, 서브-블록 소거는 하나의 낸드 스트링의 절반이 될 수 있다. 일실시예에서, 개별 WL 소거가 수행된다. 심지어 더 작은 소거도 또한 가능하다.
도20은 3D 디코딩을 구비한 3D 적층 비휘발성 메모리 디바이스의 일실시예에 대한 기능 블록도이다. 메모리 디바이스(100)는 하나 이상의 메모리 다이(108)를 포함할 수 있다. 메모리 다이(108)는 저장소자들의 3D(3차원) 메모리 어레이(3530), 제어 회로(3510), 및 판독/기록 회로(165)를 포함한다. 메모리 어레이(3530)는 로우(x) 디코더(3530)를 통해 워드라인 플레이트들에 의해서, 컬럼(y) 디코더(3560)를 통해 비트라인들에 의해서, 그리고 WL 선택 게이트(z) 디코더(159)를 통해 서브-블록들에 의해서 어드레스될 수 있다. 판독/기록 회로(165)는 복수의 감지 블록들(3540)(감지 회로들)을 포함하며 그리고 페이지 단위 혹은 다른 단위의 저장소자들이 병렬로 판독되거나 프로그래밍될 수 있게 한다. 통상적으로 제어기(3560)는 하나 이상의 메모리 다이(108)처럼 동일한 메모리 디바이스(100)(예를 들어, 착탈식 저장 카드) 내에 포함된다. 명령들 및 데이터는 라인들(3520)을 통해 호스트와 제어기(3560) 사이에서 전송되고 라인들(3518)을 통해 제어기와 하나 이상의 메모리 다이들(108) 사이에서 전송된다.
제어회로(3510)는 메모리 어레이(3550) 상에서 메모리 동작들을 수행하도록 판독/기록 회로(165)와 협력하며, 그리고 상태 머신(113), 온-칩 어드레스 디코더(111) 및 전력 제어 모듈(119)을 포함한다. 상태 머신(113)은 메모리 동작들에 대한 칩-레벨 제어를 제공한다. 온-칩 어드레스 디코더(111)는 호스트 또는 메모리 제어기에 의해 사용되는 어드레스와 디코더들(3530, 3560, 159)에 의해 사용되는 하드웨어 어드레스 사이의 어드레스 인터페이스를 제공한다. 전력 제어 모듈(119)은 메모리 동작들 중에 워드 라인들 및 비트 라인들에 공급되는 전력 및 전압들을 제어한다. 이것은 워드라인 층들 및 워드라인 층 일부분들을 위한 드라이버들, 드레인-측 및 소스-측 선택 게이트 드라이버들(예컨대, 낸드 스트링과 같은 메모리 셀들의 스트링의 드레인 및 소스-측들 혹은 단부들을 지칭함) 및 소스 라인들을 포함할 수 있다. 일실시예에서, 감지 블록(140)은 비트라인 드라이버들을 포함할 수 있다.
일부 구현예들에서, 몇몇 구성요소들을 조합될 수도 있다. 다양한 설계들에서, 메모리 어레이(3550) 이외의 하나 이상의 구성요소들(단독 혹은 조합으로)은 적어도 하나의 제어회로로 간주될 수도 있다. 예를 들어, 적어도 하나의 제어회로는 제어회로(110), 상태 머신(113), 디코더들(3530, 3560, 159), 전력 제어 모듈(119), 감지 블록(3540), 판독/기록 회로(165) 및 제어기(3550), 기타 등등 중 임의의 것 혹은 이들의 조합을 포함할 수 있다.
다른 실시예에서, 비휘발성 메모리 시스템은 듀얼 x/y/z 디코더들 및 판독/기록 회로들을 이용한다. 다양한 주변회로들에 의한 메모리 어레이(3550)로의 액세스는 어레이의 대향 측들 상에서 대칭적인 방식으로 구현되어, 각 측의 액세스 라인들 및 회로의 밀도는 절반으로 줄어든다. 따라서, 로우 디코더는 2개의 로우 디코더들로 분리될 수 있으며, 컬럼 디코더도 2개의 컬럼 디코더들로 분리될 수 있으며, 그리고 서브-블록 디코더도 2개의 서브-블록 디코더들로 분리될 수 있다. 이와 유사하게, 판독/기록 회로들은 바닥으로부터 비트라인들에 연결되는 판독/기록 회로와 어레이의 탑(top)으로부터 비트라인들에 연결되는 판독/기록 회로로 분리될 수 있다. 이러한 방식으로, 판독 기록 모듈의 밀도는 절반으로 감소된다. 또한, 소정 유형의 2개 이상의 디코더들도 이용될 수 있다.
도20의 다양한 디코더들의 위치들은 메모리 어레이(3550)에 대한 실제 물리적인 위치들을 나타낼 필요는 없음을 유의해야 한다.
NAND 플래시 메모리 카드 이외의 다른 유형의 비휘발성 메모리가, 본 명세서에 서술된 실시예들과 함께 이용될 수 있다.
본 명세서에 서술된 일실시예는 3D 적층 비휘발성 저장 디바이스에 관한 것으로, 상기 3D 적층 비휘발성 저장 디바이스는 복수의 전도성 워드라인 층들; 스택에서 상기 전도성 워드라인 층들과 교번하는 복수의 절연층들; 복수의 비휘발성 저장소자 스트링들, 각각의 비휘발성 저장소자 스트링은 복수의 비휘발성 저장소자들을 포함하고, 상기 비휘발성 저장소자들 각각은 상기 복수의 워드라인 층들 중 하나에 관련되며; 그리고 복수의 워드라인 선택 게이트 트랜지스터들(231)을 포함하고, 상기 워드라인 선택 게이트 트랜지스터들 각각은, 와이드 밴드 갭 반도체로부터 형성된 보디(body)를 갖는 박막 트랜지스터(thin film transistor)를 포함한다. 상기 비휘발성 저장소자 스트링들은 NAND 스트링들이 될 수 있다. 일실시예에서, 상기 비휘발성 저장소자 스트링들은 U-형상의 스트링들이 될 수 있다. 일실시예에서, 상기 비휘발성 저장소자 스트링들은 직선 스트링들이 될 수 있다.
본 명세서에 서술된 일실시예는 3D 적층 비휘발성 저장 디바이스의 형성 방법에 관한 것으로, 상기 방법은, 복수의 전도성 워드라인 층들을 형성하는 단계; 스택에서 상기 전도성 워드라인 층들과 교번하는 복수의 절연층들을 형성하는 단계; 복수의 비휘발성 저장소자 스트링들을 형성하는 단계, 각각의 비휘발성 저장소자 스트링은 복수의 비휘발성 저장소자들을 포함하고, 상기 비휘발성 저장소자들 각각은 상기 복수의 워드라인 층들 중 하나에 관련되며; 그리고 복수의 워드라인 선택 게이트 트랜지스터들을 형성하는 단계를 포함하며, 상기 워드라인 선택 게이트 트랜지스터들 각각은, 와이드 밴드 갭 반도체로부터 형성된 보디를 갖는 박막 트랜지스터를 포함한다. 상기 비휘발성 저장소자 스트링들은 NAND 스트링들이 될 수 있다. 일실시예에서, 상기 비휘발성 저장소자 스트링들은 U-형상의 스트링들이 될 수 있다. 일실시예에서, 상기 비휘발성 저장소자 스트링들은 직선 스트링들이 될 수 있다.
본 명세서에 서술된 일실시예는 3D 적층 비휘발성 저장 디바이스의 형성 방법에 관한 것으로, 상기 방법은, 워드라인들로서 작용하는 복수의 금속층들을 형성하는 단계; 스택에서 상기 금속층들과 교번하는 복수의 절연층들을 형성하는 단계; 워드라인 선택 트랜지스터들의 보디들이 형성될 영역들에서 금속의 부분들을 제거하는 단계; 워드라인 선택 트랜지스터들의 보디들이 형성될 영역들에서 상기 제거된 금속을 와이드 에너지 밴드 갭 반도체로 대체하는 단계; 상기 워드라인 선택 트랜지스터들의 보디들로서의 역할을 하는 상기 와이드 에너지 밴드 갭 반도체 내부에 상기 워드라인 선택 트랜지스터들에 대한 게이트 유전체 영역을 형성하는 단계; 및 상기 게이트 유전체 영역 내부에 상기 워드라인 선택 트랜지스터들에 대한 게이트 전극 영역을 형성하는 단계를 포함한다.
전술한 발명의 상세한 설명은 예시 및 서술을 위한 목적으로 제공된다. 이것은 본 발명을 속속들이 규명한다거나 또는 개시된 정확한 형태만으로 본 발명을 제한하고자 의도된 것이 아니다. 전술한 바를 고려하면, 수 많은 변형예들 및 수정예들이 가능하다. 개시된 실시예들은 본 발명의 원리들 및 실제적인 응용예들을 최적으로 설명하기 위해 선택된 것이며, 이에 의해서 해당 기술분야의 당업자들은 고려되는 특정한 사용예에 적절한 다양한 변형예들과 함께 본 발명의 다양한 실시예들을 최적으로 활용할 수 있게된다. 본 발명의 범위는 첨부된 청구범위에 의해서 정의되는 것으로 의도된다.

Claims (15)

  1. 3D 적층 비휘발성 저장 디바이스로서,
    복수의 전도성 워드라인 층들;
    스택에서 상기 전도성 워드라인 층들과 교번하는 복수의 절연층들;
    복수의 비휘발성 저장소자 스트링들 - 각각의 비휘발성 저장소자 스트링은 복수의 비휘발성 저장소자들을 포함하고, 상기 비휘발성 저장소자들 각각은 상기 복수의 전도성 워드라인 층들 중 하나에 관련됨 - ; 및
    복수의 워드라인 선택 게이트 트랜지스터들 - 상기 워드라인 선택 게이트 트랜지스터들 각각은 상기 전도성 워드라인 층들 중 하나에 상주하고, 상기 워드라인 선택 게이트 트랜지스터들 각각은, 실리콘보다 더 넓은 에너지 밴드 갭을 갖는 와이드 밴드 갭 반도체로부터 형성된 보디(body)를 갖는 박막 트랜지스터(thin film transistor)를 포함함 -
    을 포함하는 것을 특징으로 하는 3D 적층 비휘발성 저장 디바이스.
  2. 제1항에 있어서,
    상기 와이드 밴드 갭 반도체는 산화물 반도체를 포함하는 것을 특징으로 하는 3D 적층 비휘발성 저장 디바이스.
  3. 제1항에 있어서,
    상기 복수의 전도성 워드라인 층들은 금속이며, 상기 금속은 상기 와이드 밴드 갭 반도체와 접촉하는 것을 특징으로 하는 3D 적층 비휘발성 저장 디바이스.
  4. 제1항에 있어서,
    상기 와이드 밴드 갭 반도체 내의 도핑 레벨은 상대적으로 균일한 것을 특징으로 하는 3D 적층 비휘발성 저장 디바이스.
  5. 제1항에 있어서,
    상기 복수의 전도성 워드라인 층들은 텅스텐 (W)인 것을 특징으로 하는 3D 적층 비휘발성 저장 디바이스.
  6. 제1항에 있어서,
    상기 박막 트랜지스터는 상기 와이드 밴드 갭 반도체를 각각 포함하는 드레인 및 소스를 포함하는 것을 특징으로 하는 3D 적층 비휘발성 저장 디바이스.
  7. 제1항에 있어서,
    상기 복수의 전도성 워드라인 층들은 금속이고, 주어진 박막 트랜지스터는,
    상기 주어진 박막 트랜지스터의 상기 와이드 밴드 갭 반도체 보디에 인접하는 워드라인 층의 금속의 부분을 포함하는 드레인 및 소스를 포함하는 것을 특징으로 하는 3D 적층 비휘발성 저장 디바이스.
  8. 제7항에 있어서,
    상기 드레인 및 상기 소스는 상기 와이드 밴드 갭 반도체 보디에 인접하는 상기 워드라인 층의 금속의 부분 및 상기 와이드 밴드 갭 반도체 보디를 둘 다 포함하는 것을 특징으로 하는 3D 적층 비휘발성 저장 디바이스.
  9. 제1항에 있어서,
    상기 복수의 비휘발성 저장소자 스트링들은 낸드(NAND) 스트링들인 것을 특징으로 하는 3D 적층 비휘발성 저장 디바이스.
  10. 3D 적층 비휘발성 저장 디바이스의 형성 방법으로서,
    복수의 전도성 워드라인 층들을 형성하는 단계;
    스택에서 상기 전도성 워드라인 층들과 교번하는 복수의 절연층들을 형성하는 단계;
    복수의 비휘발성 저장소자 스트링들을 형성하는 단계 - 각각의 비휘발성 저장소자 스트링은 복수의 비휘발성 저장소자들을 포함하고, 상기 비휘발성 저장소자들 각각은 상기 복수의 전도성 워드라인 층들 중 하나에 관련됨 - ; 및
    복수의 워드라인 선택 게이트 트랜지스터들을 형성하는 단계 - 상기 워드라인 선택 게이트 트랜지스터들 각각은 상기 전도성 워드라인 층들 중 하나에 형성되고, 상기 워드라인 선택 게이트 트랜지스터들 각각은, 실리콘보다 더 넓은 에너지 밴드 갭을 갖는 와이드 밴드 갭 반도체로부터 형성된 보디를 갖는 박막 트랜지스터를 포함함 -
    를 포함하는 것을 특징으로 하는 3D 적층 비휘발성 저장 디바이스의 형성 방법.
  11. 제10항에 있어서,
    상기 복수의 전도성 워드라인 층들을 형성하는 단계는, 금속으로부터 상기 복수의 전도성 워드라인 층들을 형성하는 단계를 포함하는 것을 특징으로 하는 3D 적층 비휘발성 저장 디바이스의 형성 방법.
  12. 제10항에 있어서,
    상기 복수의 워드라인 선택 게이트 트랜지스터들을 형성하는 단계는,
    상기 박막 트랜지스터에 대한 드레인 및 소스를 형성하도록 상기 와이드 밴드 갭 반도체를 도핑하는 단계를 더 포함하는 것을 특징으로 하는 3D 적층 비휘발성 저장 디바이스의 형성 방법.
  13. 제12항에 있어서,
    상기 보디에 대한 N2O 플라즈마 처리를 수행하는 단계
    를 더 포함하는 것을 특징으로 하는 3D 적층 비휘발성 저장 디바이스의 형성 방법.
  14. 제10항에 있어서,
    와이드 밴드 갭 반도체로부터 상기 복수의 워드라인 선택 게이트 트랜지스터들을 형성하는 단계는, 금속 산화물 반도체로부터 상기 보디를 형성하는 단계를 포함하는 것을 특징으로 하는 3D 적층 비휘발성 저장 디바이스의 형성 방법.
  15. 제10항에 있어서,
    상기 박막 트랜지스터를 형성하는 단계는,
    게이트 전극을 형성하는 단계;
    상기 게이트 전극을 둘러싸는 게이트 유전체를 형성하는 단계 - 상기 게이트 전극과 상기 게이트 유전체 사이의 인터페이스는 상기 전도성 워드라인 층들에 대하여 수직으로 연장됨 - ; 및
    상기 게이트 유전체를 둘러싸는 와이드 밴드 갭 반도체 보디를 형성하는 단계를 더 포함하며,
    상기 게이트 유전체와 상기 와이드 밴드 갭 반도체 보디 사이의 인터페이스는 상기 워드라인 층들에 대하여 수직으로 연장되는 것을 특징으로 하는 3D 적층 비휘발성 저장 디바이스의 형성 방법.
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