KR101166801B1 - 스위칭소자 및 이를 구비한 반도체 메모리 장치 - Google Patents
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Abstract
본 발명은 온/오프 특성을 동시에 향상시킬 수 있는 스위칭소자 및 이를 구비한 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 서로 상보적인 도전형을 갖는 제1도전층과 제2도전층이 적층된 다이오드; 상기 제1도전층을 감싸는 컨트롤전극; 및 상기 제1도전층과 상기 컨트롤전극 사이에 개재된 절연막을 포함하는 스위칭소자를 제공하며, 상술한 본 발명에 따르면, 컨트롤전극을 구비함으로써, 다이오드의 온전류를 향상시킴과 동시에 오프전류를 감소시킬 수 있으며, 이를 통해, 스위칭소자의 온/오프 특성을 동시에 향상시킬 수 있고, 이를 구비한 반도체 메모리 장치의 동작특성을 향상시킬 수 있는 효과가 있다.
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 스위칭소자로 다이오드를 사용하는 반도체 메모리 장치에 관한 것이다.
최근 디램(DRAM)과 플래쉬메모리(Flash memory)를 대체할 수 있는 차세대 메모리 장치로 저항변화를 이용한 반도체 메모리 장치에 대한 연구가 활발히 수행되고 있다. 일반적으로, 저항변화를 이용한 반도체 메모리 장치의 단위셀(Unit cell)은 해당 셀을 선택하기 위한 스위칭소자와 이 스위칭소자에 전기적으로 접속되면서 저항이 변화하는 가변저항소자를 포함한다. 이때, 반도체 메모리 장치의 고집적화를 구현하기 위하여 스위칭소자로는 다이오드(Diode)를 사용한다.
도 1은 종래기술에 따른 반도체 메모리 장치를 도시한 회로도이다.
도 1을 참조하여 종래기술에 따른 반도체 메모리 장치를 살펴보면, 서로 교차하는 다수의 워드라인(WL)과 비트라인(BL)이 형성되어 있고, 이들의 교차점에 직렬로 연결된 다이오드(12)와 가변저항소자(11)를 포함하는 메모리셀(MC)이 형성되어 있다.
상술한 구조를 갖는 반도체 메모리 장치의 동작특성(읽기동작 및 쓰기동작)을 확보하기 위해서는 스위칭소자인 다이오드(12)의 온/오프 특성이 우수해야한다. 즉, 다이오드의 온전류(On current)는 크고, 오프전류(Off current)를 작아야한다.
하지만, 다이오드(12)에서 온전류의 증가와 오프전류의 감소는 서로 트레이드오프(tread off) 관계를 갖기 때문에 오프전류를 최소화시킴과 동시에 온전류를 증가시키는 것이 매우 어렵다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 온/오프 특성을 동시에 향상시킬 수 있는 스위칭소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 읽기동작 및 쓰기동작에 대한 특성을 향상시킬 수 있는 반도체 메모리 장치를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 서로 상보적인 도전형을 갖는 제1도전층과 제2도전층이 적층된 다이오드; 상기 제1도전층을 감싸는 컨트롤전극; 및 상기 제1도전층과 상기 컨트롤전극 사이에 개재된 절연막을 포함하는 스위칭소자를 제공한다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 다수의 워드라인; 상기 워드라인과 교차하는 다수의 비트라인; 및 상기 워드라인과 상기 비트라인의 교차점에 배치되고, 스위칭소자와 가변저항소자가 직렬로 연결된 메모리셀을 포함하며, 상기 스위칭소자는 서로 상보적인 도전형을 갖는 제1도전층과 제2도전층이 순차적으로 적층된 다이오드, 상기 제1도전층을 감싸는 컨트롤전극 및 상기 컨트롤전극과 상기 제1도전층 사이에 개재된 절연막을 포함하는 반도체 메모리 장치를 제공한다.
상기 목적을 달성하기 위한 또 다른 일 측면에 따른 본 발명은 기판에 형성된 다수의 서브워드라인; 상기 서브워드라인 상에 형성되고, 서로 상보적인 도전형을 갖는 제1도전층과 제2도전층이 순차적으로 적층된 다수의 다이오드; 다수의 상기 제1도전층을 감싸는 컨트롤라인; 상기 제1도전층과 상기 컨트롤라인 사이에 개재된 절연막; 상기 제2도전층 상에 형성된 가변저항소자; 및 상기 가변저항소자 상에서 상기 서브워드라인과 교차하는 다수의 비트라인을 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명의 반도체 메모리 장치는 상기 비트라인과 교차하고, 상기 서브워드라인 및 상기 컨트롤라인과 전기적으로 연결된 메인워드라인을 더 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명의 반도체 메모리 장치는 컨트롤전극을 구비함으로써, 다이오드의 온전류를 향상시킴과 동시에 오프전류를 감소시킬 수 있는 효과가 있다. 이를 통해, 스위칭소자의 온/오프 특성을 동시에 향상시킬 수 있으며, 이를 구비한 반도체 메모리 장치의 동작특성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 컨트롤전극과 (메인)워드라인과 연결된 구조를 갖기 때문에 컨트롤전극에 인가되는 바이어스를 조절하기 위한 별도의 수단을 필요로하지 않아 반도체 메모리 장치의 집적도를 향상시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체 메모리 장치를 도시한 회로도.
도 2 내지 도 5는 본 발명의 일실시예에 따른 반도체 메모리 장치를 도시한 도면.
도 6a 내지 도 6d는 본 발명의 일실시예에 따른 반도체 메모리 장치에 적용할 수 있는 가변저항소자를 도시한 단면도.
도 2 내지 도 5는 본 발명의 일실시예에 따른 반도체 메모리 장치를 도시한 도면.
도 6a 내지 도 6d는 본 발명의 일실시예에 따른 반도체 메모리 장치에 적용할 수 있는 가변저항소자를 도시한 단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 2 내지 도 5는 본 발명의 일실시예에 따른 반도체 메모리 장치를 도시한 도면으로, 도 2는 회로도, 도 3은 평면도, 도 4는 도 3에 도시된 X-X'절취선을 따라 도시한 단면도, 도 5는 도 3에 도시된 Y-Y'절취선을 따라 도시한 단면도이다.
도 2 내지 도 5에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 메모리 장치는 다수의 워드라인(22, 29), 워드라인(22, 29)과 교차하는 다수의 비트라인(28), 워드라인(22, 29)과 비트라인(28)이 교차하는 교차점(crosspoint)에 배치된 메모리셀(MC)을 포함한다.
워드라인(22, 29)은 서브워드라인(22) 및 메인워드라인(29)을 포함하며, 서브워드라인(22)과 메인워드라인(29)은 제2플러그(30)에 의하여 전기적으로 서로 연결되어 있다. 서브워드라인(22)과 메인워드라인(29)은 동일한 방향으로 연장된 라인패턴이며, 반도체 메모리 장치의 집적도를 증가시키기 위해 이들은 서로 중첩된 구조를 갖는다. 서브워드라인(22)은 기판(21)에 형성된 불순물영역일 수 있으며, 인접한 서브워드라인(22) 사이는 소자분리막(33)에 의하여 전기적으로 분리되어 있다. 메인워드라인(29)은 기판(21) 상부에 형성된 배선(예컨대, 금속배선)으로 구성될 수 있으며, 제2플러그(30)를 통해 다수의 서브워드라인(22)이 연결된 구조 가질 수 있다. 일례로, 서브워드라인(22)이 메트(mat)단위로 배치된다면, 메인워드라인(29)은 뱅크(bank)단위로 배치된 구조를 가질 수 있다.
비트라인(28)은 기판(21) 상부에 형성된 배선(예컨대, 금속배선)으로 구성될 수 있으며, 서브워드라인(22)과 메인워드라인(29) 사이에 배치될 수 있다.
메모리셀(MC)은 서브워드라인(22)과 비트라인(28)이 교차하는 교차점에 배치되고, 스위칭소자(34)와 가변저항소자(26)를 포함한다. 메모리셀(MC)은 스위칭소자(34)와 가변저항소자(26)가 순차적으로 적층된 구조(즉, 직렬로 연결된 구조)를 갖는다. 이때, 스위칭소자(34)는 서브워드라인(22)에 연결될 수 있고, 가변저항소자(26)는 제1플러그(27)를 통해 비트라인(28)에 연결될 수 있다.
가변저항소자(26)는 워드라인(22, 29) 및 비트라인(28)을 통해 인가되는 바이어스에 의하여 적어도 두 저항상태 사이를 스위칭할 수 있는 소자를 모두 사용할 수 있다. 본 발명에 적용할 수 있는 가변저항소자(26)에 대해서는 도 6a 내지 도 6d를 통해 자세히 설명하기로 한다.
스위칭소자(34)는 제1도전형의 제1도전층(23)과 제1도전형과 상보적인(또는 반대타입) 제2도전형의 제2도전층(24)이 순차적으로 적층된 다이오드(25) 및 제1도전층(23)을 감싸는 컨트롤전극(32)을 포함한다. 이때, 컨트롤전극(32)과 제1도전층(23) 사이에 개재된 절연막(미도시)에 의하여 이들 사이는 전기적으로 분리되어 있다. 일례로, 제1도전형은 N형일 수 있고, 제2도전형은 P형일 수 있으며, 다이오드(25)는 PN다이오드일 수 있다.
다이오드(25)를 구성하는 제1 및 제2도전층(23, 24)은 실리콘, 게르마늄, 실리콘을 포함하는 화합물반도체 또는 게르마늄을 포함한 화합물반도체를 포함할 수 있으며, 이들에 불순물을 도핑하여 형성된 것일 수도 있다. 또한, 제1 및 제2도전층(23, 24)은 반도체 특성을 갖는 산화물을 포함할 수 있다. 일례로, P형 반도체 특성을 갖는 산화물로는 니켈산화물(NiO), 구리산화물(CuO)등을 사용할 수 있고, N형 반도체 특성을 갖는 산화물로는 티타늄산화물(TiO), 지르코늄산화물(ZnO), 인듐지르코늄산화물(InZnO)등을 사용할 수 있다.
컨트롤전극(32)은 제1도전층(23)을 일부 감싸거나, 또는 제1도전층(23)을 에워싸는 구조를 가질 수 있다. 컨트롤전극(32)은 워드라인(22, 29)과 동일한 방향으로 연장된 라인패턴일 수 있으며, 반도체 메모리 장치의 집적도를 향상시키기 위하여 컨트롤전극(32)과 워드라인(22, 29)은 서로 중첩된 구조를 갖는다. 컨트롤전극(32)은 제3플러그(31)에 의하여 메인워드라인(29)에 전기적으로 연결된 구조를 갖는다. 따라서, 컨트롤전극(32)에는 워드라인(22, 29)과 동일한 바이어스가 인가된다. 즉, 컨트롤전극(32)에는 제1도전층(23)에 인가되는 바이어스와 동일한 바이어스가 인가된다. 이때, 컨트롤전극(32)은 서브워드라인(22)과 같이 메트단위로 배치될 수 있으며, 다수의 컨트롤전극(32)이 제3플러그(31)를 통해 메인워드라인(29)에 연결된 구조를 가질 수 있다.
다이오드(25)에서 제1도전층(23)은 서브워드라인(22)에 접할 수 있고, 제2도전층(24)은 가변저항소자(26)에 접할 수 있다. 기판(21)에 형성된 불순물영역으로 이루어진 서브워드라인(22)의 도전형은 서브워드라인(22)에 접하는 제1도전층(23)의 도전형과 동일하다. 즉, 제1도전층(23)이 N형일 경우에 서브워드라인(22)의 도전형도 N형이다. 이때, 서브워드라인(22)을 구성하는 불순물영역의 불순물도핑농도는 다이오드(25)의 온전류(또는 온특성)를 향상시키기 위하여 서브워드라인(22)과 접하는 제1도전층(23)의 불순물도핑농도보다 높은 것이 바람직하다.
이하, 상술한 구조를 갖는 반도체 메모리 장치의 동작에 대하여 구체적으로 설명한다. 이하에서는 컨트롤전극(32)이 감싸는 제1도전층(23)의 도전형이 N형인 경우를 예시하여 설명한다.
비트라인(28)에 제1전압(이하, 고전압)을 인가하고, 메인워드라인(29)에 제1전압보다 작은 제2전압(이하, 저전압)을 인가하면, 비트라인(28)과 메인워드라인(29) 사이의 전압차이에 의하여 다이오드(25)는 순방향전류가 흐르게 된다. 즉, 다이오드(25)가 턴온된다. 이때, 메인워드라인(29)과 연결된 서브워드라인(22) 및 컨트롤전극(32)에도 저전압이 인가된다. 여기서, 제1도전층(23)을 감싸는 컨트롤전극(32)에 워드라인(22, 29)과 동일한 저전압이 인가됨에 따라 제1도전층(23) 내부는 축적상태(accumulation state)를 갖게 되어 다이오드(25)의 온전류를 증가시킬 수 있다.
반대로, 비트라인(28)에 저전압을 인가하고, 메인워드라인(29)에 고전압을 인가하면, 비트라인(28)과 메인워드라인(29) 사이의 전압차이에 의하여 다이오드(25)는 역방향전류가 흐르게 된다. 즉, 다이오드(25)가 턴오프된다. 이때, 메인워드라인(29)과 연결된 서브워드라인(22) 및 컨트롤전극(32)에도 고전압이 인가된다. 여기서, 제1도전층(23)을 감싸는 컨트롤전극(32)에 워드라인(22, 29)과 동일한 고전압이 인가됨에 따라 제1도전층(23) 내부는 공핍상태(depletion state) 또는 반전상태(inversion state)를 갖게되어 다이오드(25)의 오프전류를 감소시킬 수 있다. 즉, 제1도전층(23) 내부의 공핍영역이 확장되어 다이오드(25)의 역포화(reverse saturation) 전류가 줄어들게 된다.
이처럼, 본 발명의 일실시예에 따른 반도체 메모리 장치는 컨트롤전극(32)을 구비함으로써, 다이오드(25)의 온전류를 향상시킴과 동시에 오프전류를 감소시킬 수 있다. 이를 통해, 스위칭소자(34)의 온/오프 특성을 동시에 향상시킬 수 있으며, 이를 구비한 반도체 메모리 장치의 동작특성을 향상시킬 수 있다.
또한, 컨트롤전극(32)은 메인워드라인(29)과 연결된 구조를 갖기 때문에 컨트롤전극(32)에 인가되는 바이어스를 조절하기 위한 별도의 수단을 필요로하지 않는다. 이를 통해, 반도체 메모리 장치의 집적도를 향상시킬 수 있다.
도 6a 내지 도 6d는 본 발명의 일실시예에 따른 반도체 메모리 장치에 적용할 수 있는 가변저항소자를 도시한 단면도이다.
도 6a에 도시된 바와 같이, 가변저항소자는 제1전극(61), 상변화물질층(62) 및 제2전극(63)이 순차적으로 적층된 구조를 가질 수 있다.
상변화물질층(62)은 외부자극 예컨대, 전류 또는 전압에 의해 막내 결정상태가 비정질상태(Amorphous state, 고저항) 또는 결정질상태(crystal state, 저저항)로 변화하면서 저항값이 변화한다. 이때, 상변화물질층(62)이 비정질상태 또는 결정상태로 변화는 정도에 따라 다수의 저항값을 가질 수도 있다. 또한, 제1전극(61), 상변화물질층(62) 및 제2전극(63)이 적층된 구조체 다수를 직렬로 연결하여 다수의 저항값을 갖도록 형성할 수도 있다.
상변화물질층(62)은 칼코겐화합물(chalcogen compound)로 형성할 수 있다. 상변화물질층(62)에 사용가능한 칼코겐화합물은 게르마늄-안티몬-텔루늄(Ge-Sb-Te), 비소-안티몬-텔루늄(As-Sb-Te), 주석-안티몬-텔루늄(Sn-Sb-Te), 주석-인듐-안티몬-텔루늄(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루늄(As-Ge-Sb-Te), 탄탈륨(Ta), 니오브(Nb) 내지 바나듐(V) 등과 같은 5A족 원소-안티몬-텔루늄(5A족 원소-Sb-Te), 텅스텐(W), 몰리브덴(Mo) 내지 크롬(Cr) 등과 같은 6A족 원소-안티몬-텔루늄(6A족 원소-Sb-Te), 5A족 원소-안티몬-셀렌(5A족 원소-Sb-Se), 또는 6A족 원소-안티몬-셀렌(6A족 원소-Sb-Se) 등을 포함한다. 통상적으로, 상변화물질층(62)으로 게르마늄-안티몬-텔루늄(Ge-Sb-Te)이 소정 비율로 혼합된 'GST'가 많이 사용된다.
도 6b에 도시된 바와 같이, 가변저항부는 제1전극(71), 가변저항층(72) 및 제2전극(73)이 순차적으로 적층된 구조를 가질 수 있다.
가변저항층(72)으로는 페로브스카이트(Perovskite) 계열의 물질 또는 전이금속산화물(Transition Metal Oxide, TMO)을 포함하는 이원산화물 또는 PMC 계열 의 고체 전해질(solide electrolyte) 물질을 사용할 수 있다. 구체적으로, 페로브스카이트 계열의 물질로는 STO(SrTiO), PCMO(PrCaMnO) 등을 사용할 수 있고, 이원산화물로는 니켈(Ni)산화물, 티타늄(Ti)산화물, 하프늄(Hf)산화물, 지르코늄(Zr)산화물, 텅스텐(W)산화물, 코발트(Co)산화물등을 사용할 수 있다.
여기서, 전이금속산화물로 가변저항층(72)을 형성한 경우에 가변저항층(72)은 막내 다수의 산소공공(oxygen vacancy)을 포함하고, 외부자극 예컨대, 전류 또는 전압에 의해 가변저항층(72)내 산소공공의 재배열에 따른 도전성 필라멘트의 생성여부에 따라 층내 저항값이 변화한다. 이때, 도전성 필라멘트의 생성정도에 따라 다수의 저항값을 가질 수도 있다. 또한, 제1전극(71), 가변저항층(72) 및 제2전극(73)이 적층된 구조체 다수를 직렬로 연결하여 다수의 저항값을 갖도록 형성할 수도 있다.
도 6c에 도시된 바와 같이, 가변저항부는 제1전극(81), 자기터널접합층(86) 및 제2전극(87)이 순차적으로 적층된 구조를 가질 수 있다.
자기터널접합층(86)은 피닝막(pinning layer, 82), 핀드막(pinned layer, 83), 터널절연막(tunnel insulator, 84) 및 자유막(free layer, 85)이 적층된 적층막일 수 있다. 이때, 자기터널접합층(86)은 외부자극 예컨대, 자기장(magnetic field) 또는 스핀전달토크(Spin Transfer Torque, STT)에 의해 자유막(85)의 자화방향에 따라 저항값이 변화한다. 이때, 자기터널접합층(86)에서 자유막(85)의 자화방향의 변화정도에 따라 다수의 저항값을 가질 수도 있다. 또한, 제1전극(81), 자기터널접합층(86) 및 제2전극(87)이 적층된 구조체 다수를 직렬로 연결하여 다수의 저항값을 갖도록 형성할 수도 있다.
피닝막(82)은 핀드막(83)의 자화방향을 고정시키는 역할을 수행하는 것으로, 반강자성(antiferromagnetic)을 갖는 물질로 형성할 수 있다. 반강자성을 갖는 물질로는 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2 또는 NiO를 사용할 수 있다.
핀드막(83) 및 자유막(85)은 강자성(ferromagnetic)을 갖는 물질을 사용하여 형성할 수 있다. 강자성을 갖는 물질로는 Fe, Co, Ni, Gd, Dy, NiFe, CoFe, MnAs, MnBi, MnSb,CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 또는 Y3Fe5O12 를 사용할 수 있다.
터널절연막(84)은 핀드막(83)과 자유막(85) 사이의 터널링장벽(tunneling barrier)으로 작용하며, 마그네슘산화막(MgO), 알루미늄산화막(Al2O3), 실리콘질화막(Si3N4), 실리콘질화산화막(SiON), 실리콘산화막(SiO2), 하프늄산화막(HfO2) 또는 지르코늄산화막(ZrO2)으로 형성할 수 있다. 이외에도 터널절연막(84)은 절연특성을 갖는 물질은 모두 사용할 수 있다.
도 6d에 도시된 바와 같이, 가변저항부는 제1전극(91), 강유전체층(92) 및 제2전극(93)이 순차적으로 적층된 구조를 가질 수 있다.
강유전체층(92)은 자발분극을 가지고 있으며, 외부자극에 의해 분극반전을 일으켜 막내 저항값을 변화시킨다. 이때, 강유전체층(92)의 자발분극이 변화하는 정도에 따라 다수의 저항값을 가질 수도 있다. 또한, 제1전극(91), 강유전체층(92) 및 제2전극(93)이 적층된 구조체 다수를 직렬로 연결하여 다수의 저항값을 갖도록 형성할 수도 있다. 강유전체층(92)으로는 SBT(SrBiTa), PZT(PbZrTi), BLT(BiLaTi)등을 사용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
21 : 기판 22 : 서브워드라인
23 : 제1도전층 24 : 제2도전층
25 : 다이오드 26 : 가변저항소자
27 : 제1플러그 28 : 비트라인
29 : 메인워드라인 30 : 제2플러그
31 : 제3플러그 32 : 컨트롤전극
33 : 소자분리막 34 : 스위칭소자
23 : 제1도전층 24 : 제2도전층
25 : 다이오드 26 : 가변저항소자
27 : 제1플러그 28 : 비트라인
29 : 메인워드라인 30 : 제2플러그
31 : 제3플러그 32 : 컨트롤전극
33 : 소자분리막 34 : 스위칭소자
Claims (23)
- 서로 상보적인 도전형을 갖는 제1도전층과 제2도전층이 적층된 다이오드;
상기 제1도전층을 감싸고, 상기 제1도전층에 인가되는 바이어스와 동일한 바이어스가 인가되는 컨트롤전극; 및
상기 제1도전층과 상기 컨트롤전극 사이에 개재된 절연막
을 포함하는 스위칭소자.
- 제1항에 있어서,
상기 컨트롤전극은 상기 제1도전층을 일부 감싸거나, 또는 상기 제1도전층을 에워싸는 스위칭소자.
- 삭제
- 제1항에 있어서,
상기 다이오드는 PN다이오드를 포함하는 스위칭소자. - 제4항에 있어서,
상기 PN다이오드는 실리콘을 포함하는 화합물반도체 또는 반도체 특성을 갖는 산화물인 스위칭소자.
- 다수의 워드라인;
상기 워드라인과 교차하는 다수의 비트라인; 및
상기 워드라인과 상기 비트라인의 교차점에 배치되고, 스위칭소자와 가변저항소자가 직렬로 연결된 메모리셀을 포함하며,
상기 스위칭소자는 서로 상보적인 도전형을 갖는 제1도전층과 제2도전층이 순차적으로 적층된 다이오드, 상기 제1도전층을 감싸고, 상기 제1도전층에 인가되는 바이어스와 동일한 바이어스가 인가되는 컨트롤전극 및 상기 컨트롤전극과 상기 제1도전층 사이에 개재된 절연막을 포함하는 반도체 메모리 장치.
- 제6항에 있어서,
상기 컨트롤전극은 상기 워드라인과 전기적으로 연결된 반도체 메모리 장치.
- 제7항에 있어서,
상기 워드라인과 상기 제1도전층이 전기적으로 연결된 반도체 메모리 장치.
- 제6항에 있어서,
상기 컨트롤전극은 상기 워드라인과 동일한 방향으로 연장된 라인패턴인 반도체 메모리 장치.
- 제6항에 있어서,
상기 컨트롤전극과 상기 워드라인은 서로 중첩되는 반도체 메모리 장치.
- 제6항에 있어서,
상기 컨트롤전극은 상기 제1도전층을 일부 감싸거나, 또는 상기 제1도전층을 에워싸는 반도체 메모리 장치.
- 제6항에 있어서,
상기 다이오드는 PN다이오드를 포함하는 반도체 메모리 장치.
- 제6항에 있어서,
상기 가변저항소자는 상변화물질층, 가변저항층, 자기터널접합층 및 강유전체층으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 메모리 장치.
- 기판에 형성된 다수의 서브워드라인;
상기 서브워드라인 상에 형성되고, 서로 상보적인 도전형을 갖는 제1도전층과 제2도전층이 순차적으로 적층된 다수의 다이오드;
다수의 상기 제1도전층을 감싸고, 상기 제1도전층에 인가되는 바이어스와 동일한 바이어스가 인가되는 컨트롤라인;
상기 제1도전층과 상기 컨트롤라인 사이에 개재된 절연막;
상기 제2도전층 상에 형성된 가변저항소자; 및
상기 가변저항소자 상에서 상기 서브워드라인과 교차하는 다수의 비트라인
을 포함하는 반도체 메모리 장치.
- 제14항에 있어서,
상기 비트라인과 교차하고, 상기 서브워드라인 및 상기 컨트롤라인과 전기적으로 연결된 메인워드라인을 더 포함하는 반도체 메모리 장치. - 제15항에 있어서,
상기 서브워드라인 및 상기 컨트롤라인은 메트단위로 배치되고, 상기 메인워드라인은 뱅크단위로 배치되는 반도체 메모리 장치.
- 제15항에 있어서,
상기 메인워드라인, 상기 서브워드라인 및 상기 컨트롤라인은 동일한 방향으로 연장되고, 서로 중첩되는 반도체 메모리 장치.
- 제14항에 있어서,
상기 서브워드라인은 기판에 형성된 불순물영역을 포함하는 반도체 메모리 장치.
- 제18항에 있어서,
상기 불순물영역의 도전형은 상기 제1도전층의 도전형과 동일한 반도체 메모리 장치.
- 제18항에 있어서,
상기 불순물영역의 불순물도핑농도는 상기 제1도전층의 불순물도핑농도보다 높은 반도체 메모리 장치.
- 제14항에 있어서,
상기 다이오드는 PN다이오드를 포함하는 반도체 메모리 장치.
- 제14항에 있어서,
상기 컨트롤라인은 다수의 상기 제1도전층을 일부 감싸거나, 또는 다수의 상기 제1도전층을 에워싸는 반도체 메모리 장치.
- 제14항에 있어서,
상기 가변저항소자는 상변화물질층, 가변저항층, 자기터널접합층 및 강유전체층으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 메모리 장치.
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