KR100781982B1 - 반도체 메모리 장치 및 워드라인 콘택들의 레이아웃 구조 - Google Patents

반도체 메모리 장치 및 워드라인 콘택들의 레이아웃 구조 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 워드라인 콘택들의 레이아웃 구조에 관한 것으로, 본 발명에 따른 반도체 메모리 장치의 레이아웃구조는, 반도체 기판 상에 제1방향으로 길게 배치되며, 워드라인으로 이용되는 액티브 영역과; 상기 액티브 영역 상에 제1방향으로 복수개로 배치되며, 각각 하나의 가변저항소자와 하나의 다이오드소자로 구성되는 메모리 셀들과; 일정개수의 메모리 셀들을 하나의 단위로 하여 각 단위들 사이의 액티브 영역 상에 적어도 하나 이상씩 배치되는 워드라인 콘택들의 레이아웃구조를 가진다. 본 발명에 따르면, 워드라인 콘택들의 쇼트성 브리지 현상을 방지 또는 최소화할 수 있는 효과가 있다.
상변화 물질, 다이오드, 워드라인 콘택, 워드라인 스트래핑 라인

Description

반도체 메모리 장치 및 워드라인 콘택들의 레이아웃 구조{Layout structure for semiconductor memory device and word line contacts}
도 1은 일반적인 다이오드 구조의 메모리 셀 회로도이고,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 등가회로도이고,
도 3은 도 2의 메모리 셀 및 워드라인 콘택을 나타낸 단면도이고,
도 4는 도 2의 메모리 셀 및 워드라인 콘택의 배치구조의 일예를 나타낸 도면이고,
도 5는 도 2의 메모리 셀 및 워드라인 콘택의 배치구조의 다른 예를 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
50 : 메모리 셀 100 : 반도체 기판
D : 다이오드 소자 R : 가변저항소자
BL ; 비트라인 WL, ACT : 워드라인 또는 액티브 영역
WLSL,SWL : 워드라인 스트래핑라인 또는 서브워드라인
CO : 워드라인 콘택
본 발명은 반도체 메모리 장치 및 워드라인 콘택들의 레이아웃 구조 에 관한 것으로, 더욱 구체적으로는, 워드라인 콘택들의 쇼트(short)성 브리지(bridge) 현상의 발생을 방지 또는 최소화할 수 있는 반도체 메모리 장치 및 워드라인 콘택들의 레이아웃 구조에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성(non-volatile)이며 리프레쉬(refresh)가 필요 없는 차세대 메모리 장치들이 연구되고 있다. 현재 각광을 받고 있는 차세대 메모리 장치로는 상변화 물질을 이용하는 PRAM(Phase change Random Access Memory)과 전이금속산화물(Complex Metal Oxides) 등의 가변저항 특성 물질을 이용한 RRAM(Resistive Random Access Memory)과 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory)등이 있다.
이들 중 PRAM은 상변화 물질을 저장매체로 이용한 것으로, 상변화 물질이란 온도 변화에 따라 상(phase)이 변화됨으로 인하여 저항이 변화하는 캘코제나이드(chalcogenide)와 같은 물질을 말하여, 일반적으로 게르마늄(Ge;germanium), 안티모니(Sb;antimony) 및 텔루리움(Te;tellurium)의 합금인 GexSbyTez(이하'GST')와 같은 물질이 이용된다.
상기 상변화 물질은 상(phase)이 온도에 따라 비정질화(amorphous) 상태 또는 결정화(crystalline) 상태의 두 가지 상태로 빠르게 변화될 수 있는 성질 때문에 반도체 메모리 장치에 유용하게 이용될 수 있다.
상기 상변화 물질은 비정질 상태에서는 고 저항 상태가 되고 결정화 상태에서는 저 저항 상태가 되기 때문에, 비정질 상태인 경우를'리셋(RESET)' 또는 논리 '1'이라고 정의하고 상기 상 변환물질이 결정화 상태인 경우를 '셋(SET)' 또는 논리 '0'으로 정의하거나, 이와 반대로 정의함에 의해 반도체 메모리 장치에 응용될 수 있는 것이다.
상술한 바와 같은 PRAM을 구성하는 메모리 셀은 트랜지스터 구조와 다이오드 구조로 나뉜다. 트랜지스터 구조는 상변화 물질과 액세스 트랜지스터를 직렬로 연결한 메모리 셀 구조를 말하여, 다이오드 구조는 상변화 물질과 다이오드를 직렬로 연결한 메모리 셀 구조를 의미한다. 상기와 같은 트랜지스터 구조 및 다이오드 구조의 메모리 셀이 채용된 PRAM의 예는 미국 특허번호 제6,760,017호에 개시되어 있다.
메모리 셀 구조로써 트랜지스터를 구조를 채용하는 PRAM에 비해서 다이오드 구조를 채용하는 PRAM은, 인가되는 전압에 따라 지수함수적으로 증가하는 큰 라이트 전류를 인가할 수 있으며, 이러한 이유에 따라 트랜지스터 사이즈 한계를 벗어날 수 있어 메모리 셀 및 전체 칩 사이즈를 축소에 유연성을 가질 수 있는 등의 장점이 있다. 따라서, 고집적화, 고속화 및 저전력화가 요구되는 반도체 메모리 장치에서 메모리 셀을 다이오드 구조로 채용하는 PRAM이 늘어날 것으로 예상되고 있다.
도 1은 일반적인 PRAM의 다이오드 구조의 메모리 셀을 나타낸 것이다.
도 1에 도시된 바와 같이, PRAM에서의 메모리 셀(50)은 하나의 다이오드(D)와 하나의 가변 저항소자(R)로 구성된다. 여기서 가변저항체는 상술한 바와 같은 상변화물질로 이루어진다.
상기 메모리 셀(50)을 구성하는 상기 다이오드(D)는 워드라인(WL)과 가변저항소자(R) 사이에 연결되는 데, 캐소드(cathode) 단자가 워드라인(WL)에 연결되고 애노드(anode)단자가 상기 가변저항소자(R)의 일단에 연결된다. 상기 가변저항소자(R)의 타단은 비트라인(BL)에 연결된다.
상기와 같은 구조를 가지며 다이오드 구조의 메모리 셀이 채용된 반도체 메모리 장치에서는, 상기 가변저항소자(R)를 데이터 저장소자(storage element)로 하고 비트라인(BL)을 통해 메모리 셀에 인가되는 전류 및 전압원의 크기에 따른 상기 가변저항소자(R)의 가역적인 특성을 이용한 라이트 동작이 행해진다. 즉 임의의 메모리 셀(50)에 라이트 동작을 행할 때 상기 비트라인(BL)을 통하여 전류가 공급되고, 상기 워드라인(WL)이 로우(Low) 레벨 또는 접지레벨로 천이(transition)하게 되면, 다이오드(D)에는 포워드 바이어스(forward bias)가 인가되어 비트라인(BL)에서 워드라인(WL) 방향으로의 전류패스가 형성된다. 이때 상기 다이오드(D)의 애노드 단자와 연결되어 있는 가변저항소자(R)에 상변화가 일어나 저 저항 상태의 '셋' 또는 고 저항 상태의 '리셋'상태가 된다.
한편, 리드동작은 메모리 셀의 상태, 즉 '셋' 상태 또는 '리셋' 상태에 따라 메모리 셀을 관통하여 흐르는 전류의 양을 구분하여 데이터를 판단한다. 즉, 메모리 셀 내부의 가변저항소자(R)가 '리셋' 상태라면, 메모리 셀은 고 저항 값을 가지 게 되어 일정한 레벨의 비트라인(BL)으로부터 적은 양의 전류가 흐르게 되며, 반대로 '셋' 상태라면 메모리 셀은 저 저항 값을 가지게 되어 상대적으로 다량의 전류가 흐르게 된다.
상술한 바와 같은 다이오드 소자를 메모리 셀에 구비하는 구조의 PRAM에서는 상기 다이오드 소자(D)와 연결되는 액티브 영역을 워드라인(WL)으로 사용한다. 그러나 상기 액티브 영역은 저항이 크므로 상기 액티브 영역의 상부에 저항이 작은 워드라인 스트래핑(strapping) 라인을 구비하여 워드라인(WL) 역할을 대신하도록 하고 있다. 이러한 워드라인 스트래핑 라인은 일반적인 등가회로도에서 로컬 워드라인(LWL), 서브 워드라인(SWL) 등으로 불리기도 한다. 상기 액티브 영역과 상기 워드라인 스트래핑 라인은 워드라인 콘택들에 의해 서로 연결되어 진다.
현재 이러한 워드라인 콘택들의 어떻게 배치하는 것이 고집적화 및 반도체 메모리 장치의 동작에 유리한가에 대하여 논의가 이루어지고 있는 실정에 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 반도체 메모리 장치 및 워드라인 콘택의 레이아웃 구조를 제공하는 데 있다.
본 발명의 다른 목적은 워드라인 콘택의 쇼트성 브리지현상을 방지 또는 최소화할 수 있는 반도체 메모리 장치 및 워드라인 콘택의 레이아웃 구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 고집적화에 적합한 반도체 메모리 장치 및 워드라인 콘택의 레이아웃 구조를 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 반도체 메모리 장치의 레이아웃구조는, 반도체 기판 상에 제1방향으로 길게 배치되며, 워드라인으로 이용되는 액티브 영역과; 상기 액티브 영역 상에 제1방향으로 복수개로 배치되며, 각각 하나의 가변저항소자와 하나의 다이오드소자로 구성되는 메모리 셀들과; 일정개수의 메모리 셀들을 하나의 단위로 하여 각 단위들 사이의 액티브 영역 상에 적어도 하나 이상씩 배치되는 워드라인 콘택들의 레이아웃구조를 가진다.
상기 워드라인 콘택들은 상기 메모리 셀들 및 상기 워드라인 콘택들의 상부에 상기 제1방향으로 길게 배치되는 워드라인 스트래핑 라인들과 전기적으로 연결될 수 있으며, 상기 액티브 영역에 배치되는 상기 워드라인 콘택들은, 상기 제1방향과 교차되는 제2방향으로 인접하는 액티브 영역상의 워드라인 콘택들과는 상기 제2방향으로 서로 인접되지 않도록 배치될 수 있다.
그리고, 상기 액티브 영역 상에 배치되는 어느 하나의 워드라인 콘택과 제2방향으로 인접하는 인접 액티브 영역 상에 배치되는 워드라인 콘택들은, 상기 워드라인 콘택과의 인접지점에서부터 상기 제1방향으로 적어도 하나 이상의 메모리 셀 배치 영역을 지난 지점의 상기 인접 액티브 영역 상에 배치될 수 있다.
상기 메모리 셀을 구성하는 다이오드 소자의 캐소드영역은 상기 액티브 영역과 연결되고, 애노드 영역은 상기 가변저항소자와 연결될 수 있으며, 상기 워드라 인 콘택들은 제1방향으로 서로 연속되는 8개 또는 4개의 메모리 셀들을 하나의 단위로 하여 각 단위마다 적어도 하나씩 배치될 수 있다.
상기 반도체 메모리 장치는 상기 가변저항소자가 상변환물질(GST)로 이루어진 PRAM이거나, 상기 가변저항소자가 전이금속산화물(Complex Metal Oxides)로 이루어진 RRAM일 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 레이아웃구조는, 메모리 셀이 형성되며 워드라인으로 이용되며 제1방향으로 길게 배치되는 액티브 영역과 워드라인 스트래핑 라인을 서로 전기적으로 연결하기 위한 워드라인 콘택들을 상기 액티브 영역상에 배치함에 있어, 상기 워드라인 콘택들은 하나의 액티브 영역 상에는 일정개수의 메모리 셀들마다 적어도 하나씩 배치되며, 상기 제1방향과 교차되는 제2방향으로 인접하는 액티브 영역들에 배치되는 워드라인 콘택들과는 상기 제2방향으로는 인접되지 않도록 배치되는 구조를 가진다.
상기 액티브 영역 상에 배치되는 어느 하나의 워드라인 콘택과 제2방향으로 인접하는 인접 액티브 영역 상에 배치되는 워드라인 콘택들은, 상기 워드라인 콘택과의 인접지점에서부터 상기 제1방향으로 적어도 하나 이상의 메모리 셀 배치 영역을 지난 지점의 상기 인접 액티브 영역 상에 배치될 수 있다.
상기 메모리 셀은 하나의 가변저항소자와 하나의 다이오드 소자를 구비할 수 있으며, 상기 메모리 셀을 구성하는 다이오드 소자의 캐소드영역은 상기 액티브 영역과 연결되고, 애노드 영역은 상기 다이오드 상부에 배치되는 상기 가변저항소 자와 연결될 수 있다. 그리고, 상기 워드라인 콘택들은 8개 또는 4개의 메모리 셀들을 하나의 단위로 하여 각 단위마다 적어도 하나씩 배치될 수 있다.
상기한 구성에 따르면, 고집적화에 유리하며, 워드라인 콘택들의 쇼트성 브리지 현상을 방지 또는 최소화할 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 2는 본 발명의 일 실시예에 따른 다이오드 구조의 반도체 메모리 장치를 개략적으로 나타낸 것이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 셀들(50), 비트라인들(BL0 내지 BLm ; m은 1이상의 자연수)), 메인 워드라인들(MWL0 내지 MWLk; k는 1 이상의 자연수)), 서브 워드라인들(SWL0 내지 SWLn ; n는 1 이상의 자연수)), 메인 워드라인 드라이버(MWD)(20), 서브 워드라인 드라이버(SWD)(10), 로컬 컬럼 디코더(LYDEC)(30)를 구비한다.
상기 반도체 메모리 장치는 이미 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 잘 알려진 멀티 뱅크(bank)구조 또는 멀티 매트(mat)구조를 가질 수 있다.
여기서, 상기 메인워드라인 드라이버(20)는 메인 디코더 또는 글로벌 로우 디코더일 수 있다. 또한, 상기 서브워드라인 드라이버(10)는 서브 로우 디코더 또는 로컬 로우 디코더일 수 있다. 또한, 상기 로컬 컬럼 디코더(30)는 서브 컬럼 디코더로 불리기도 한다.
상기 메모리 셀들(50) 각각은 도 1에 도시된 바와 같은 다이오드 구조를 가진다. 그리고, 상기 메모리 셀들(50) 각각은 컬럼 라인인 비트라인들(BL)중 어느 하나와 직접적으로 각각 연결되고, 로우 라인인 서브 워드라인들(SWL)중 어느 하나와 직접적으로 각각 연결된다. 상기 메모리 셀들(50)은 상기 메모리 셀들(50) 각각에 연결된 비트라인들(BL)과 서브 워드라인들(SWL)의 인에이블에 의해서 선택된다. 예를 들어, 도면에 표시된 메모리 셀(50)이 선택될 경우에는 제1비트라인(BL1) 및 제0서브 워드라인(SWL0)이 인에이블된다.
상기 메인 워드라인 드라이버(20)는 외부에서 인가되는 로우 어드레스 신호에 응답하여 메인 워드라인들(MWL0 내지 MWLn )중 어느 하나가 인에이블 되도록 제어한다.
상기 서브 워드라인 드라이버(10)는 상기 메인 워드라인들(MWL0 내지 MWLn ) 중 어느 하나가 인에이블 되면, 상기 인에이블 된 메인 워드라인의 인에이블 신호 및 어드레스 신호에 응답하여 서브 워드라인들(SWL0 내지 SWLn)중 어느 하나의 서브 워드라인(SWLi)의 인에이블을 제어한다. 예를 들어, 제0 메인 워드라인(MWL0)이 인에이블 되면, 도면상에서 상부에 위치하는 복수개의 서브 워드라인들(SWL0 내지 SWLn)중 어느 하나가 인에이블 되게 된다
상기 로컬 컬럼 디코더(30)는 컬럼 어드레스 신호에 응답하여, 복수개의 메 모리 셀들(50)에 각각 연결된 비트라인들(BL0 내지 BLm )중 어느 하나가 선택되도록 제어한다. 이에 따라 리드 또는 라이트 동작시 데이터의 전송을 제어한다. 경우에 따라서, 글로벌 비트라인(GBL)을 더 배치하고 글로벌 컬럼 디코더를 배치되는 경우도 있다.
상술한 바와 같은 구조를 가지는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 내부 단면 레이아웃구조를 알아보기로 한다.
도 3은 하나의 서브 워드라인 상에 연결되는 메모리 셀들 및 워드라인 콘택의 레이아웃구조를 나타낸 것이다.
도 3에 도시된 바와 같이, 반도체 기판(100) 상에 액티브 영역(ACT)이 배치된다. 상기 액티브 영역(ACT)은 제1방향을 길이방향으로 하고 상기 제1방향과는 교차되는 제2방향을 폭 방향으로 하여 길게 배치된다.
여기서, 도 2에서와 같은 반도체 메모리 장치를 구성하기 위하여 상기 제2방향으로 인접하여 복수의 액티브 영역들(ACT)이 배치된다는 것은 당업자에게 이미 잘 알려져 있다.
상기 액티브 영역(ACT)은 고농도의 불순물(예를 들면, N형의 불순물)이 도핑되어 배치된다.
상기 액티브 영역들(ACT)의 상부에 복수개의 메모리 셀들(50)이 각각 배치된다. 상기 메모리 셀들(50)은 상기 액티브 영역(ACT) 상에 제1방향으로 일정간격으로 이격되며 복수개로 배치된다. 그리고 상기 제1방향으로 일정개수의 메모리 셀(50)마다 적어도 하나씩 콘택(CO)이 배치된다. 이하 자세히 설명한다.
상기 메모리 셀들(50) 각각은 하나의 다이오드(D)와 가변저항체(GST)가 연결된 구조를 가진다. 예를 들어, 상기 액티브 영역(ACT) 상에 다이오드(D)의 캐소드 영역(c) 및 상기 캐소드 영역(c)의 상부에 애노드 영역(a)이 상기 반도체 기판(100)에 대하여 수직인 방향으로 배치된다. 상기 다이오드(D)는 선택적 에피텍셜 성장법(SEG;Selective Epitaxial Grow)등으로 형성하여 배치될 수 있다.
상기 다이오드(D)의 상부에는 상기 다이오드(D)와 상기 가변저항소자(R)를 전기적으로 연결하기 위한 콘택(BEC;Bottom Electrode Contact)이 배치되고, 상기 콘택(BEC)의 상부에 상변화 물질(GST) 또는 전이금속산화물(Complex Metal Oxides) 로 이루어진 가변저항소자(R)가 배치된다.
상기 메모리 셀들(50)의 상부에는 신호 라인들이 배치되기 위한 배선층들이 구비된다.
상기 배선층들 중 최하부층에는 비트라인들(BL)이 배치된다. 상기 비트라인들(BL)은 상기 액티브 영역(ACT)상에 배치된 메모리 셀의 개수만큼 배치된다.
상기 비트라인들(BL)은 상기 메모리 셀들(50)을 각각 구성하는 가변저항소자(R)와 각각의 콘택(TEC;Top Electrode Contact)을 통하여 연결된다. 또한, 상기 비트라인들(BL)은 상기 제1방향과 교차되는 제2방향을 길이방향으로 하여 일정간격으로 각각 배열된다. 즉, 상기 비트라인들(BL)은 상기 액티브 영역들(ACT)의 길이방향과는 서로 교차하는 방향을 길이방향으로 하며, 상기 반도체 기판(100)에 대하여 수직방향에 대하여 상기 비트라인들(BL)의 길이방향인 제2방향으로 중첩되는 메모리 셀들(50)과는 콘택(TEC)을 통하여 연결된다.
그리고 상기 비트라인(BL)이 배선된 배선층의 상부에 서브 워드라인(SWL) 이 배치된다.
상기 서브 워드라인(SWL)은 상기 제1방향을 길이방향으로 하여 배치된다. 상기 서브 워드라인(SWL)은 상기 액티브 영역들(ACT)과는 워드라인 콘택(C0)을 통하여 연결된다. 즉, 상기 서브 워드라인들(SWL)은 상기 액티브 영역들(ACT)의 길이방향과 동일방향을 길이방향으로 가지며, 상기 반도체 기판(100)에 대하여 수직방향으로 상기 메모리 셀들(50)과는 중첩되도록 배치될 수 있다.
상기 서브 워드라인(SWL)은 실제 워드라인 역할을 수행하는 액티브영역(ACT)이 저항이 크므로 고속 동작을 위해 배치된다. 혼동을 피하기 위하여 이하에서는 상기 액티브 영역(ACT)을 워드라인(WL)으로 지칭하고, 상기 서브 워드라인(SWL)을 워드라인 스트래핑 라인(WLSL)으로 표시하기로 한다.
상기 워드라인 스트래핑 라인(WLSL)과 상기 워드라인(WL)을 연결하는 워드라인 콘택들(CO)은 상기 워드라인(WL)의 저항의 크기에 따라 그 배치를 달리하며, 고집적화 경향에 따라 그 배치가 달라질 수 있다
상기 워드라인 콘택들(CO)은 상기 워드라인(WL)상에 배치된 일정개수의 메모리 셀들 마다 적어도 하나씩 배치되는 구성을 가질 수 있다. 예를 들면, 8개의 메모리 셀을 배치하고 9번째 메모리 셀 배치 영역에 상기 워드라인 콘택이 배치될 수 있으며, 4개의 메모리 셀들을 배치하고 5번째 메모리 셀 배치 영역에 상기 워드라인 콘택이 배치될 수 있다.
도 4는 도 3의 워드라인 콘택(CO)의 레이아웃 구조의 일예를 나타낸 것이다.
도 4에 도시된 바와 같이, 제1방향을 길이방향으로 4개의 워드라인(WL1,WL2,WL3,WL4)이 배치된다고 가정한다. 그리고, 속이 빈 원으로 표시된 것은 모두 상기 메모리 셀들(50)을 나타내며 속이 꽉 찬 원으로 표시된 것은 모두 상기 워드라인 콘택(CO)을 나타낸다.
상기 워드라인들(WL1,WL2,WL3,WL4)은 제2방향으로 서로 인접하면서 배치된다.
그리고 상기 워드라인들(WL1,WL2,WL3,WL4) 각각에 메모리 셀들(50) 및 워드라인 콘택들(CO)이 배치된다.
상기 워드라인들(WL1,WL2,WL3,WL4) 중 어느 하나의 워드라인(예를 들면, 제1워드라인(WL1))에 배치되는 워드라인 콘택들(CO)은, 일정개수의 연속되는 메모리 셀들(50) 마다 하나씩 배치되는 구조를 가진다. 도면상에는 8개의 메모리 셀들(50) 마다 하나씩 배치된다. 상기 워드라인들(WL1,WL2,WL3,WL4) 중 나머지 워드라인들(WL2,WL3,WL4)상에는 상기 제1워드라인(WL1)상에 배치된 것과 동일구조로 워드라인 콘택들(CO) 및 메모리 셀들(50)이 배치된다.
도 4에 도시된 바와 같은 배치구조를 가지는 경우에 고집적화에 유리할 수 있다. 상기 워드라인의 저항의 크기나 여러 가지 공정 조건이 만족된다면 이보다 더 많은 메모리 셀들을 단위로 하여 하나씩 배치함에 의해 워드라인 콘택(CO)이 차지하는 면적을 줄이는 것도 가능하다.
즉 상기 워드라인 콘택들(CO)을 인접워드라인들에 배치되는 워드라인 콘택들(CO)과 제2방향으로 인접하도록 배치하고, 하나의 워드라인(WL)에 배치되는 워드 라인 콘택들(CO)의 수를 적게 하고, 남는 영역에 메모리 셀들을 배치함에 의해 고집적화를 이룰 수 있다.
그러나 이러한 배치구조의 경우에 상기 반도체 메모리 장치가 점점 더 고집적화 되면 한가지 문제점이 발생될 수 있다. 도 5에 도시된 바와 같이, 두개의 워드라인(WL1,WL2)이 서로 인접되고, 상기 워드라인(WL1,WL2) 상에 배치되는 워드라인 콘택들(CO)이 제2방향으로 인접하게 되는 경우에, 상기 워드라인 콘택들(CO)이 서로 붙는 쇼트성 브리지가 발생될 수 있다. 상기 쇼트성 브리지가 발생하게 되면, 상기 반도체 메모리 장치의 동작 중에 제1워드라인(WL1)을 선택하였음에도 제2워드라인(WL2)도 선택되는 등 불량이 발생할 수 있다. 이 경우 상기 워드라인 콘택들의 배치를 달리하여야 할 필요가 있다. 이는 도 6에서 설명한다.
도 6은 도 3의 워드라인 콘택(CO)의 레이아웃 구조의 다른예를 나타낸 것이다.
도 6에 도시된 바와 같이, 제1방향을 길이방향으로 4개의 워드라인(WL1,WL2,WL3,WL4)이 배치된다고 가정한다. 속이 빈 원으로 표시된 것은 모두 상기 메모리 셀들(50)을 나타내며 속이 꽉 찬 원으로 표시된 것은 모두 상기 워드라인 콘택(CO)을 나타낸다.
상기 워드라인들(WL1,WL2,WL3,WL4)은 제2방향으로 서로 인접하면서 배치된다. 그리고 상기 워드라인들(WL1,WL2,WL3,WL4) 각각에 메모리 셀들(50) 및 워드라인 콘택들(CO)이 배치된다.
상기 워드라인들(WL1,WL2,WL3,WL4) 중 어느 하나의 워드라인(예를 들면, 제1 워드라인(WL1))에 배치되는 워드라인 콘택들(CO)은 일정개수의 메모리 셀들(50) 마다 하나씩 배치되는 구조를 가진다. 도면상에는 8개의 메모리 셀들(50) 마다 하나씩 배치된다.
상기 제1워드라인(WL1)과 인접하는 제2워드라인(WL2) 상의 메모리 셀 들(50) 및 워드라인 콘택들(CO)은 상기 제1워드라인(WL1)상에 배치된 메모리 셀들(50) 및 워드라인 콘택들(CO)과는 약간 다른 배치구조를 가진다. 즉 제2워드라인(WL2) 상의 워드라인 콘택들(CO)은 상기 제1워드라인(WL1)상에 워드라인 콘택들(CO)과 서로 인접하지 않도록 배치된다.
즉, 어느 하나의 워드라인(예를들어, WL2)에 배치되는 워드라인 콘택들(CO)은 상기 제1방향과 교차되는 제2방향으로 인접하는 워드라인들(예를들어, WL1,WL3)에 배치되는 워드라인 콘택들(CO)과는 상기 제2방향으로는 인접되지 않도록 지그 재그 형태로 배치된다. 다시 설명하면, 상기 워드라인(WL2) 상에 배치되는 어느 하나의 워드라인 콘택(CO)과 제2방향으로 인접하는 인접 워드라인(WL 또는 WL3) 상에 배치되는 워드라인 콘택(CO)은, 상기 워드라인 콘택(CO)과의 인접지점에서부터 상기 제1방향으로 적어도 하나 이상의 메모리 셀(50) 배치 영역을 지난 지점의 상기 인접 워드라인(WL 또는 WL3) 상에 배치될 수 있다. 예를 들어, 4개의 메모리 셀 배치 영역을 거친 후에 상기 워드라인 콘택(Co)이 배치될 수 있다.
하나의 예로, 제2방향으로 제1 내지 제 n 워드라인이 순차적으로 배치될 경우에, 홀수번째 워드라인들 상에는 서로 동일한 구조로 메모리 셀들(50) 및 워드라인 콘택들(CO)이 배치되고, 상기 홀수번째 워드라인들 상에 배치된 워드라인 콘택 들(CO)과는 짝수번째 워드라인들 상에 배치된 워드라인 콘택들(CO)이 상기 제2방향으로 서로 인접되지 않도록 상기 짝수번째 워드라인들 상에 메모리셀 들(50) 및 워드라인 콘택들(CO)이 배치되도록 할 수 있다.
상술한 바와 같은 배치구조를 가지면 워드라인 콘택의 쇼트성 브리지에 의한 불량을 방지 또는 최소화할 수 있게 된다.
상술한 본 발명의 실시예 들은 PRAM 또는 RRAM에 적용되는 경우만을 설명하고 있으나, 본 발명에 따른 레이아웃구조는, 상술한 메모리 셀 구조와 동일 또는 유사한 구조를 가지는 셀 구조를 가질 경우에, MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory), DRAM이나 기타 휘발성 또는 비휘발성 메모리를 포함하는 다른 반도체 메모리 장치에도 약간의 변형이나 응용을 통하여 적용될 수 있을 것이다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 워드라인 콘택들을 일정개수의 메모리 셀들 마다 배치하거나, 지그재그 형태로 배치함에 의하여 고집적화에 유리 하며, 쇼트성 브리지에 의한 불량을 방지 또는 최소화하는 것이 가능한 효과가 있다.

Claims (15)

  1. 반도체 메모리 장치의 레이아웃구조에 있어서:
    반도체 기판 상에 제1방향으로 길게 배치되며, 워드라인으로 이용되는 액티브 영역과;
    상기 액티브 영역 상에 제1방향으로 복수개로 배치되며, 각각 하나의 가변저항소자와 하나의 다이오드소자로 구성되는 메모리 셀들과;
    상기 액티브 영역 상에 연속하여 배치되는 일정개수의 메모리 셀들을 하나의 단위로 하여 각 단위들 사이의 액티브 영역 상에 적어도 하나 이상씩 배치되는 워드라인 콘택들의 레이아웃구조를 가짐을 특징으로 하는 반도체 메모리 장치의 레이아웃구조.
  2. 제1항에 있어서,
    상기 워드라인 콘택들은 상기 메모리 셀들 및 상기 워드라인 콘택들의 상부에 상기 제1방향으로 길게 배치되는 워드라인 스트래핑 라인들과 전기적으로 연결됨을 특징으로 하는 반도체 메모리 장치의 레이아웃구조.
  3. 제2항에 있어서,
    상기 액티브 영역에 배치되는 상기 워드라인 콘택들은, 상기 제1방향과 교차되는 제2방향으로 인접하는 액티브 영역상에 배치되는 워드라인 콘택들과는 상기 제2방향으로 서로 인접되지 않도록 배치됨을 특징으로 하는 반도체 메모리 장치의 레이아웃구조.
  4. 제3항에 있어서,
    상기 액티브 영역 상에 배치되는 어느 하나의 워드라인 콘택과 제2방향으로 인접하는 인접 액티브 영역 상에 배치되는 워드라인 콘택들은, 상기 워드라인 콘택과의 인접지점에서부터 상기 제1방향으로 적어도 하나 이상의 메모리 셀 배치 영역을 지난 지점의 상기 인접 액티브 영역 상에 배치됨을 특징으로 하는 반도체 메모리 장치의 레이아웃구조.
  5. 제4항에 있어서,
    상기 메모리 셀을 구성하는 다이오드 소자의 캐소드영역은 상기 액티브 영역과 연결되고, 애노드 영역은 상기 가변저항소자와 연결됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 구조.
  6. 제5항에 있어서,
    상기 워드라인 콘택들은, 하나의 액티브 영역 상에 연속하여 배치되는 8개 또는 4개의 메모리 셀들을 하나의 단위로 하여 각 단위들 사이에 적어도 하나씩 배치됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 구조.
  7. 제6항에 있어서,
    상기 반도체 메모리 장치는 상기 가변저항소자가 상변환물질(GST)로 이루어진 PRAM임을 특징으로 하는 반도체 메모리 장치의 레이아웃 구조.
  8. 제6항에 있어서,
    상기 반도체 메모리 장치는 상기 가변저항소자가 전이금속산화물(Complex Metal Oxides)로 이루어진 RRAM임을 특징으로 하는 반도체 메모리 장치의 레이아웃 구조.
  9. 메모리 셀이 배치되고 워드라인으로 이용되며 제1방향으로 길게 배치되는 액티브 영역과 워드라인 스트래핑 라인을, 서로 전기적으로 연결하기 위한 워드라인 콘택들을 상기 액티브 영역상에 배치함에 있어, 상기 워드라인 콘택들은 연속적으 로 배치되는 일정개수의 메모리 셀들마다 적어도 하나씩, 하나의 액티브 영역 상에 배치되며, 상기 제1방향과 교차되는 제2방향으로 인접하는 인접 액티브 영역 상에 배치되는 워드라인 콘택들과는 상기 제2방향으로 인접되지 않도록 배치됨을 특징으로 하는 워드라인 콘택들의 레이아웃 구조.
  10. 제9항에 있어서,
    상기 액티브 영역 상에 배치되는 어느 하나의 워드라인 콘택과 제2방향으로 인접하는 인접 액티브 영역 상에 배치되는 워드라인 콘택은, 상기 워드라인 콘택과의 인접지점에서부터 상기 제1방향으로 적어도 하나 이상의 메모리 셀 배치 영역을 지난 지점의 상기 인접 액티브 영역 상에 배치됨을 특징으로 하는 워드라인 콘택들의 레이아웃 구조.
  11. 제10항에 있어서,
    상기 메모리 셀은 하나의 가변저항소자와 하나의 다이오드 소자를 구비함을 특징으로 하는 워드라인 콘택들의 레이아웃 구조.
  12. 제11항에 있어서,
    상기 메모리 셀을 구성하는 다이오드 소자의 캐소드영역은 상기 액티브 영역과 연결되고, 애노드 영역은 상기 다이오드 상부에 배치되는 상기 가변저항소자와 연결됨을 특징으로 하는 워드라인 콘택들의 레이아웃 구조.
  13. 제12항에 있어서,
    상기 워드라인 콘택들은, 하나의 액티브 영역 상에 연속하여 배치되는 8개 또는 4개의 메모리 셀들을 하나의 단위로 하여 각 단위들 사이에 적어도 하나씩 배치됨을 특징으로 하는 워드라인 콘택들의 레이아웃 구조.
  14. 제13항에 있어서,
    상기 반도체 메모리 장치는 상기 가변저항소자가 상변환물질(GST)로 이루어진 PRAM임을 특징으로 하는 워드라인 콘택들의 레이아웃 구조.
  15. 제13항에 있어서,
    상기 반도체 메모리 장치는 상기 가변저항소자가 전이금속산화물(Complex Metal Oxides)로 이루어진 RRAM임을 특징으로 하는 워드라인 콘택들의 레이아웃 구조.
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