TWI424553B - 用於二極體存取之交叉點電阻性記憶體陣列的電路，偏壓方案以及製造方法 - Google Patents

用於二極體存取之交叉點電阻性記憶體陣列的電路，偏壓方案以及製造方法 Download PDF

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Description

用於二極體存取之交叉點電阻性記憶體陣列的電路,偏壓方案以及製造方法
本發明之實施例大致上係關於半導體裝置之領域，及更特定言之，係關於電阻性記憶體裝置，例如，相變記憶體裝置。
微處理器可存取的記憶體裝置已傳統地被分類為非揮發性或揮發性記憶體裝置。非揮發性記憶體裝置即使當記憶體裝置之電力被關閉時仍可留存儲存資訊。但是，傳統地，非揮發性記憶體裝置佔用大量空間及消耗大量電力，使得此等裝置不適於可攜式裝置中的使用或是作為被頻繁存取之揮發性記憶體裝置的替代。另一方面，揮發性記憶體裝置傾向於提供較非揮發性記憶體裝置之更大的儲存能力及程式化選項。揮發性記憶體裝置一般亦消耗較非揮發性裝置之更少的電力。但是，揮發性記憶體裝置需要一連續的電力供應以留存儲存的記憶體內容。
對隨機存取、具有相對低電力消耗及非揮發性之商業可行記憶體裝置的研究及發展正在進行中。一項正在進行之研究領域係在於其中電阻狀態可被可程式化地改變的電阻性記憶體單元。一種研究方法關係到藉由回應於施加之程式化電壓來結構地或化學地改變記憶體單元之實體性質而將資料儲存在記憶體單元中的裝置，其中記憶體單元之實體性質的變化反過來又改變單元電阻。正在研究之可變電阻記憶體裝置的實例包括使用可變電阻聚合物、鈣鈦礦、 摻雜非晶矽、相變玻璃及摻雜硫屬玻璃等等的記憶體。
圖1顯示一典型之電阻性記憶體單元諸如建構於一基板12上之相變記憶體單元10的一基本合成，該相變記憶體單元10具有形成於一底端電極14與一頂端電極18之間的一可變電阻材料，例如，相變材料16。一種類型的可變電阻材料可以是摻雜有V、Co、Ni、Pd、Fe及Mn的非晶矽，如Rose等人之美國專利第5,541,869號中所揭示的。另一種類型的可變電阻材料可包括鈣鈦礦材料諸如Pr(1－x) Cax MnO3 (PCMO)、La(1－x) Cax MnO3 (LCMO)、LaSrMnO3 (LSMO)、GdBaCox Oy (GBCO)，如Ignatiev等人之美國專利第6,473,332號中所揭示的。再有另一種類型的可變電阻材料可以是化學式為Ax By 的一摻雜硫屬玻璃，其中"B"係自S、Se及Te以及其混合物選出，而其中"A"包括來自週期表之III－A族(B、Al、Ga、In、Tl)、IV－A族(C、Si、Ge、Sn、Pb)、V－A族(N、P、As、Sb、Bi)或VII－A族(F、Cl、Br、I、At)的至少一個元素，且具有自貴金屬及過渡金屬包括Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、Mn或Ni之中選出的摻雜物，如分別由Campbell等人及Campbell之美國專利第6,881,623號及第6,888,155號中所揭示的。又有另一種類型的可變電阻材料包括一包含諸如混合至塑膠聚合物中之碳黑微粒或石墨的碳聚合物薄膜，諸如Jacobson等人之美國專利第6,072,716號中所揭示的。用於形成電極14、18之材料可自多種導電材料選出，諸如鎢、鎳、鉭、鈦、氮化鈦、鋁、鉑或者銀等等。
許多研究已主要探討使用由硫屬化物組成之記憶體元件的記憶體裝置。硫屬化物係週期表之VI族元素諸如Te或Se的合金。當前用於可重寫光碟("CD－RW")之一特定的硫屬化物係Ge2 Sb2 Te5 。除了具有在CD－RW光碟中利用的有用光學性質外，Ge2 Sb2 Te5 亦具有作為可變電阻材料的期望實體性質。Ge、Sb及Te之多種組合可被用作可變電阻材料及其等在此處被統稱為GST材料。特定言之，GST可在一種非晶相及二種結晶相之間改變結構相。非晶相("a－GST")之電阻與立方及六角結晶相(分別為"c－GST"及"h－GST")之電阻可大不相同。非晶GST之電阻大於立方GST或六角GST任一者之電阻，立方GST或六角GST之電阻彼此相似。因此，在比較多種相之GST的電阻中，GST可被視為一二種狀態的材料(非晶GST及結晶GST)，其中每一狀態具有一可與對應二進位狀態相等之不同的電阻。可變電阻材料，諸如電阻根據其材料相而改變的GST，被稱為相變材料。
自一種GST相至另一種的過渡回應於GST材料之溫度變化而發生。溫度變化，即加熱與冷卻可藉由傳遞不同量之電流穿過GST材料而引起。藉由傳遞一結晶電流穿過GST材料而因此將該GST材料加熱至誘導一結晶結構之溫度，GST材料被置於一結晶狀態中。一更強之熔化電流被用於熔化GST材料以隨後冷卻至一非晶狀態。由於典型之相變記憶體單元使用結晶狀態來表示一邏輯狀態二進位數，例如"1"，及使用非晶狀態來表示另一邏輯狀態二進位數，例如"0"，結晶電流被稱為設定電流ISET (其有時亦被稱為 寫電流)，而熔化電流被稱為重設電流IRST (其有時亦被稱為抹除電流)。然而，熟習此項技術者應瞭解，若需要，GST狀態至二進位值的指派可被切換。
電阻性記憶體單元10被組織為電阻性記憶體位元結構。如Lowrey之美國專利第6,961,258號中揭示的，配置電阻性記憶體位元結構的一種方法係藉由使用圖2中繪示的二極體存取之交叉點電阻性記憶體陣列。記憶體陣列50包括串聯地電性互連於雙極二極體60的電阻性記憶體單元10。位元線70a－70e及字線80a－80d被連接至外部定址電路。陣列50可使每一離散的電阻性記憶體單元10被讀取或被寫入而不干擾陣列50中之相鄰或遠端記憶體元件中所儲存的資訊。舉例而言，被選電阻性記憶體單元90係藉由適當偏壓位元線70b及字線80b而選定。對於一重設操作，位元線70b可以被偏壓於一泵激電壓VCCP ，而字線80b可保持在0 V，因此建立一跨被選電阻性記憶體單元90及相關聯之雙極二極體60的重設電壓降(具有附隨重設電流IRST )。未被用於選擇之其他位元線70a、70c、70d、70e被偏壓於0 V，而未被用於選譯之其他字線80a、80c、80d被偏壓於VCCP 。跨陣列50中之大多數位元的所得反向偏壓電壓將具有VCCP 之量值。
對於在被選電阻性記憶體單元90上執行之寫操作(其有時亦被稱為設定操作)，位元線70b可被偏壓於寫電壓，而字線80b可保持在0 V。未被選之位元被反向偏壓。為了最小化由跨雙極二極體60之反向偏壓引起的洩漏電流，僅陣 列50之被寫的區段被偏壓以適於寫操作。陣列50之剩餘者相反地被反向偏壓於一較低的量值，一般為適用於讀取操作的偏壓。在讀取操作期間適於多數電阻性記憶體單元的反向偏壓係大約1.5 V。此意味著在設定操作期間，陣列50中之大多數雙極二極體60被以量值至少為1.5 V反向偏壓，其中一些被反向偏壓於甚至大於寫電壓(例如，3 V)。考慮陣列50中之反向偏壓二極體的巨大數目，所得待命電流導致明顯的電力消耗。
陣列50亦具有一大的寫至讀延遲。由於寫及讀取操作期間在未被選位元線上之電壓的差異，一大約為1 μs之延遲發生於一寫及一讀取操作之間(反之亦然)。若連續寫係位於陣列50之不同區段中，延遲亦發生於連續寫上。
因此需要用於減少二極體存取之交叉點電阻性記憶體陣列中之待命電力消耗及減少操作延遲的方法及結構。
舉例而言，為了減少二極體存取之交叉點電阻性記憶體陣列中之待命電力消耗及/或操作延遲，若干背對背齊納(Zener)二極體可被用於代替先前技術中使用的單個二極體。齊納二極體具有如圖3所示之電流－電壓(即，I－V)圖表102。在I－V圖表102中，電流被表示於垂直軸上。電壓被表示於水平軸上。當齊納二極體被正偏壓時(即，在I－V圖表102中當電壓為正時)，齊納二極體的作用就如一典型的雙極二極體。然而，當齊納二極體被反向偏壓時(即，在I－V圖表102中施加之電壓為負)，流動的洩漏電流非常小且 只要反向偏壓之量值小於齊納電壓VZ ，齊納二極體就可有效地起開路電路之作用。當反向偏壓被增加至齊納電壓VZ 時，齊納二極體崩潰且電流發生顯著增加。電流的增加僅受限於電流流動所穿過之電路的最大電力消耗。
二個齊納二極體可被背對背地串聯連接(關於如此一對齊納二極體，在下文中稱之為背對背齊納二極體)。圖4描繪二個背對背連接之齊納二極體的I－V圖表104。如預期的，I－V圖表104顯示僅當施加之偏壓在量值上大於齊納電壓VZ 時電流才流動通過背對背齊納二極體。舉例而言，可施加一程式化偏壓Vp 使得1 Vp 之偏壓小於齊納電壓VZ 及因此沒有電流流動通過齊納二極體，但2 Vp 之偏壓大於齊納電壓VZ ，意味著電流將流動通過齊納二極體。
在本發明之一實施例中，背對背齊納二極體120與每一電阻性記憶體單元10串聯地放置於背對背齊納二極體存取之交叉點電阻性記憶體陣列200中，如圖5中所繪示的。也就是說，二個齊納二極體121a、121b彼此連接且與一電阻性記憶體單元10串聯連接。位元線270及字線280用於個別地選擇一特定之電阻性記憶體單元10。定址或其他偏壓信號經由行定址電路290而沿著位元線270傳送。定址或其他偏壓信號經由列定址電路292而沿著字線280傳送。將背對背齊納二極體120用作一存取裝置，交叉點陣列200不必偏壓於負面影響電力消耗或程式化時間的電壓。換而言之，且如下文解釋的，交叉點陣列200之位元線270及字線280在待命模式期間(即，不執行寫、重設或讀取操作時)可被 偏壓於接地以最小化待命電流。另外，在待命模式期間將陣列200偏壓至接地減少後續讀或程式化操作的延遲時間。當程式化(即，寫或抹除)或讀取電阻性記憶體單元時，一適當之正電壓脈衝被施加至被選位元線及一適當之負電壓脈衝被施加至被選字線以僅開啟被選的背對背齊納二極體，而未被選之字線及位元線被偏壓於接地而同時多數齊納二極體不消耗電流及電力。
以電路200之偏壓方案為例，藉由將耦合至記憶體單元10之位元線270偏壓於一適當的正程式化電壓Vp 及將耦合至記憶體單元10之字線偏壓於一負程式化電壓－Vp ，指定的記憶體單元10可被讀取或程式化。跨背對背齊納二極體120及被選之電阻性記憶體單元10的電壓為2 Vp ，其大於齊納電壓VZ (如圖4中繪示的)。因為施加之電壓超過齊納電壓VZ ，故背對背齊納二極體120之反向偏壓齊納二極體在高電流、低電阻區中操作，而背對背齊納二極體120之另一齊納二極體起順向偏壓二極體之作用。所有其他位元線270及字線280被偏壓於接地。因此，跨未被選背對背齊納二極體120及電阻性記憶體單元10的電壓至多僅為Vp ，其小於齊納電壓VZ 。未被選背對背齊納二極體120及電阻性記憶體單元10僅允許最小的洩漏電流。
舉例而言，假設齊納電壓VZ 為大約3.3 V。在重設程式化期間，使用3 V的一程式化電壓Vp (即，被選之字線被偏壓於3 V且被選之位元線被偏壓於－3 V)。背對背齊納二極體120之反向偏壓二極體將其偏壓定為3.3 V，而順向偏壓 二極體及電阻性記憶體單元10被偏壓於2.7 V，其足適於一重設操作。在寫程式化期間，程式化電壓Vp 被設定為2.6 V，意味著被選之位元線被偏壓於2.6 V且被選之字線被偏壓於－2.6 V。背對背齊納二極體120之反向偏壓二極體將其偏壓定為3.3 V，而順向偏壓二極體及電阻性記憶體單元被偏壓於1.9 V，其足適於一設定操作但太小而不足適於一重設操作。對於讀取操作，程式化電壓Vp 被設定為2.2 V，意味著被選之位元線被偏壓於2.2 V且被選之字線被偏壓於－2.2 V。背對背齊納二極體120之反向偏壓二極體將其偏壓定為3.3 V，而順向偏壓二極體及電阻性記憶體單元被偏壓於1.1 V，其足適於一讀取操作但太小而不足適於寫或重設操作。最後，對於未被選之電阻性記憶體單元，在程式化或讀取操作期間，若電阻性記憶體單元未被連接至被選字線或被選位元線，則在被連接之字線或位元線之任一者上有一零偏壓。對於被連接至被選字線或是位元線的電阻性記憶體單元10，背對背齊納二極體120之齊納二極體中之一個被反向偏壓至齊納電壓之下且因此流動的電流最小。在待命模式期間，沒有偏壓且因此沒有洩漏電流。
除使用背對背齊納二極體120之外，可使用其他電路元件。舉例而言，四層式二極體(亦稱為PNPN二極體或肖克萊(Shockley)二極體)可用來代替背對背齊納二極體120。圖6A繪示一肖克萊二極體122，且圖6B繪示肖克萊二極體122之對應的I－V曲線106。肖克萊二極體122之I－V曲線106 顯示，當被負偏壓時，肖克萊二極體的作用就如一齊納二極體，即沒有電流流動通過肖克萊二極體直至達到一崩潰電壓(breakdown voltage)。當施加一正偏壓時，沒有電流流動直至達到一順向轉態電壓(breakover voltage)。當達到一順向轉態電壓時，肖克萊二極體122崩潰且切換至一鎖存狀態，在該鎖存狀態中電流自由流動直到施加之偏壓被減少至低於一順向壓差電壓(dropout voltage)。
三端雙向可控矽(Triac)二極體亦可被用於代替背對背齊納二極體。三端雙向可控矽二極體124被繪示於圖7A中，且對應I－V曲線108被繪示於圖7B中。三端雙向可控矽二極體124的I－V曲線108顯示，三端雙向可控矽二極體124具有一順向轉態電壓及一反向轉態電壓。換而言之，如同肖克萊二極體122，當施加之偏壓為正但小於一順向轉態電壓時，三端雙向可控矽二極體124不允許有電流流動。當達到一順向轉態電壓時，三端雙向可控矽二極體124崩潰且切換至一鎖存狀態，在該鎖存狀態中電流自由流動直到施加之偏壓被減少至低於一順向壓差電壓，在該點電流再次被阻隔而不能流動通過三端雙向可控矽二極體124。類似地，當施加之偏壓為負但仍小於一反向轉態電壓時沒有電流流動通過三端雙向可控矽二極體124。當達到一反向轉態電壓時，三端雙向可控矽二極體124崩潰且切換至一鎖存狀態，且電流自由流動直到施加之偏壓在量值上被減少至低於一反向壓差電壓。
陣列200係使用多種微製造技術來製造。舉例而言，圖 8A－12B繪示一種用於形成背對背齊納二極體存取之交叉點電阻性記憶體單元陣列200的方法。在圖8A及8B中，提供一p－摻雜基板302(例如，p－Si)。p－摻雜基板302亦可為一多層結構之基礎層。舉例而言，使用磷或砷植入以將基板之表面自p－摻雜區改變為n－摻雜區304。淺渠溝隔離("STI")被用以形成渠溝306以隔離n－摻雜區304的區域。
在圖9A及9B中，n－摻雜區304受到使用例如硼的p－型植入，以在n－摻雜區304內產生一p－型層312，n－摻雜區304現在被再分為一第一n－摻雜區314及一第二n－摻雜區316。第一及第二n－摻雜區314、316與p－型層312的組合在每一隔離渠溝306之間形成背對背齊納二極體。p－型層312被形成為足夠厚以便最小化任何寄生n/p/n電晶體增益。熟習此項技術者應認識到，使用此項相同技術，多個p－及n－摻雜區可被形成以建立其他二極體結構諸如肖克萊二極體或三端雙向可控矽二極體。該等二極體結構被進一步彼此隔離，如圖9D之俯視圖中指示的。對字線314及STI使用乾蝕刻以充分隔離二極體。
用於形成二極體之另一方法被繪示於圖9C中。在圖9C中，n－摻雜區304未受到如圖9A中繪示的p－型植入。相反地，在圖9C中，一附加電介質層313沉積於n－摻雜區304及渠溝306上。通道被蝕刻至電介質層313中。其後磊晶p－及n－摻雜層311、315沉積至通道中以建立二極體。化學/機械平面化被用以平滑化n－摻雜層315及電介質材料313的表面。所得結構在功能及俯視圖(圖9D)上與關於圖9A所述之 結構完全相同。
在圖10A及10B中，一第一電介質材料層322沉積於(圖9A的)第二n－摻雜區316及隔離渠溝306之頂端。類似地，第一電介質材料層322沉積於(圖9C的)n－摻雜層315及電介質材料313之頂端。在每一情況中，在每一背對背齊納二極體上，通道被蝕刻穿過第一電介質材料層322以形成底端電極324。底端電極324可自用作電極的任何一般導電材料形成，舉例而言，諸如鎢、鉑、氮化鈦、氮化鉭或鈦鋁氮化物。底端電極324形成之後，可變電阻材料326諸如相變材料沉積於底端電極324及第一電介質材料層322之頂端。一頂端電極層328亦沉積於可變電阻材料326之頂端。其後使用光及乾蝕刻圖案化以台面、條紋或其他通道圖案來建立個別電阻性記憶體單元10。
在圖11A及11B中，一第二電介質材料層332沉積於暴露之記憶體單元10及第一電介質材料層322上以隔離記憶體單元10。沉積之第二電介質層332受到化學機械平面化。其後，通道在每一頂端電極328上的第二電介質材料層332中形成。導電材料沉積於每一通道中且其後受到化學機械平面化以形成至記憶體單元頂端電極328的電接頭334。電接頭334同樣可自用作電極的任何一般導電材料形成，舉例而言，諸如鎢、鉑、氮化鈦、氮化鉭或鈦鋁氮化物。一第三電介質材料層336沉積於電接頭334及第二電介質材料層332之頂端。其後，位元線338被形成於第三電介質材料層336中。位元線338被形成為正交於由第一n－摻雜區314 組成的字線339。
因為字線339係由一摻雜矽材料形成，故字線339具有高電阻及慢的傳播時間。為克服此電阻，形成帶式字線，如圖12A及12B中繪示的。帶式字線係互連至字線339區段的高導電線。帶式字線因此具有將一字線信號快速引導至陣列200之任何區域或區段，且其後經由一互連線將該字線信號傳遞至適當之字線339的能力。圖12A繪示帶式字線344的形成。一第四電介質層342沉積於第三電介質層336及位元線338之頂端。帶式字線344其後形成於第四電介質層342內以便平行於字線339。互連線346跨多個層形成以將帶式字線344連接至字線339。
應瞭解，陣列200可被製造為一積體電路的一部分。對應積體電路可被用於一典型的處理器系統中。舉例而言，圖13繪示一種簡化的處理器系統500，其包括根據上述實施例之任一者的一記憶體裝置200。一處理器系統，諸如一電腦系統，一般包含一中央處理單元(CPU)510，諸如一微處理器、一數位信號處理器或與匯流排590上的一輸入/輸出(I/O)裝置520通信的其他可程式化數位邏輯裝置。記憶體裝置200典型地通過一記憶體控制器而與匯流排590上的CPU 510通信。
在電腦系統之情況中，處理器系統500可包括周邊裝置諸如與匯流排590上之CPU 510通信的可卸除式媒體裝置550(例如，CD－ROM驅動器或DVD驅動器)。記憶體裝置200可被建構為包括一個或多個相變記憶體裝置的一積體 電路。若需要，記憶體裝置200可與處理器例如CPU 510一起組合為一單一積體電路。
本發明之實施例已大致上參考電阻性記憶體及相變記憶體的一些特定參考來討論。應瞭解，雖然相變材料是一例示性電阻可變材料，但實施例及所主張之發明可與其他類型之電阻性記憶體一起使用，以例如減少待命電流及改良電阻性記憶體陣列中的延遲時間。
以上描述及圖式應僅被視為達成此處所述之特徵及優點之例示性實施例的說明，可對特定製程條件及結構做出修飾及替代。因此，所主張之發明不應被視為受前面描述及圖式限制，但僅藉由附加申請專利範圍之範疇來限制。
10‧‧‧相變記憶體單元/電阻性記憶體單元
12‧‧‧基板
14‧‧‧底端電極
16‧‧‧相變材料
18‧‧‧頂端電極
50‧‧‧記憶體陣列
60‧‧‧雙極二極體
70a－70e‧‧‧位元線
80a－80d‧‧‧字線
90‧‧‧被選電阻性記憶體單元
102‧‧‧電流－電壓(I－V)圖表
104‧‧‧電流－電壓(I－V)圖表
106‧‧‧I－V曲線
108‧‧‧I－V曲線
120‧‧‧背對背齊納二極體
121a‧‧‧齊納二極體
121b‧‧‧齊納二極體
122‧‧‧肖克萊二極體
124‧‧‧三端雙向可控矽二極體
200‧‧‧背對背齊納二極體存取之交叉點電阻性記憶體陣列
270‧‧‧位元線
280‧‧‧字線
290‧‧‧行定址電路
292‧‧‧列定址電路
302‧‧‧p－摻雜基板
304‧‧‧n－摻雜區
306‧‧‧渠溝
311‧‧‧p－摻雜層
312‧‧‧p－型層
313‧‧‧電介質層/電介質材料
314‧‧‧第一n－摻雜區/字線
315‧‧‧n－摻雜層
316‧‧‧第二n－摻雜區
322‧‧‧第一電介質材料層
324‧‧‧底端電極
326‧‧‧可變電阻材料
328‧‧‧頂端電極層
332‧‧‧第二電介質材料層
334‧‧‧電接頭
336‧‧‧第三電介質材料層
338‧‧‧位元線
339‧‧‧字線
342‧‧‧第四電介質層
344‧‧‧帶式字線
346‧‧‧互連線
500‧‧‧處理器系統
510‧‧‧中央處理部件(CPU)
520‧‧‧輸入/輸出(I/O)裝置
550‧‧‧可卸除式媒體裝置
590‧‧‧匯流排
圖1繪示一典型的相變記憶體單元。
圖2係一二極體存取之交叉點電阻性記憶體陣列的示意性表示。
圖3係一齊納二極體的電流－電壓圖。
圖4係背對背齊納二極體的電流－電壓圖。
圖5係根據一已揭示實施例之背對背齊納二極體存取之交叉點電阻性記憶體陣列的示意性表示。
圖6A及6B分別係一肖克萊二極體及一肖克萊二極體之電流－電壓圖的表示。
圖7A及7B分別係三端雙向可控矽二極體及三端雙向可控矽二極體之電流－電壓圖的表示。
圖8A－12B係根據一已揭示實施例之背對背齊納二極體存 取之交叉點電阻性記憶體陣列之形成中所使用之製造階段的表示。
圖13繪示包括根據一已揭示實施例之記憶體裝置的一處理器系統。
10‧‧‧相變記憶體單元/電阻性記憶體單元
120‧‧‧背對背齊納二極體
121a‧‧‧齊納二極體
121b‧‧‧齊納二極體
200‧‧‧背對背齊納二極體存取之交叉點電阻性記憶體陣列
270‧‧‧位元線
280‧‧‧字線
290‧‧‧行定址電路
292‧‧‧列定址電路

Claims (27)

  1. 一種電阻性記憶體結構，其包含：一電阻性記憶體單元；及一存取裝置，其經組態為僅當跨該電阻性記憶體單元及該存取裝置的一所施加之電壓降在量值上大於該存取裝置之一臨界電壓時，將一程式化電流或讀取電流傳遞至該電阻性記憶體單元，其中該存取裝置係下列之一者：若干背對背齊納二極體；一個四層式二極體；及一個三端雙向可控矽二極體，且包含至少三個摻雜層，該等摻雜層中僅最遠離該電阻性記憶體單元之摻雜層係一程式化線或讀取線。
  2. 如請求項1之結構，其中該臨界電壓包括一負臨界電壓及一正臨界電壓。
  3. 如請求項1之結構，其中對於負及正施加電壓二者，該存取裝置之該臨界電壓的量值實質上相同。
  4. 如請求項1之結構，其中該存取裝置包含電流背對背齊納二極體。
  5. 如請求項1之結構，其中該存取裝置包含一個四層式二極體。
  6. 如請求項1之結構，其中該存取裝置包含一個三端雙向可控矽二極體。
  7. 一種電阻性記憶體陣列，其包含：位址線；單元選擇線； 複數個交叉點裝置，每一交叉點裝置包含一被耦合至一電阻性記憶體單元的存取裝置，且每一交叉點裝置被耦合於一各自位址線及一各自單元選擇線之間，每一交叉點裝置中的該存取裝置經組態為僅當跨該交叉點裝置的一所施加之電壓降在量值上大於該存取裝置之一臨界電壓時，將一程式化電流或讀取電流傳遞至該耦合電阻性記憶體單元，其中該存取裝置係下列之一者：若干背對背齊納二極體；一個四層式二極體；及一個三端雙向可控矽二極體，且係由至少三個摻雜層所組成，該等摻雜層中僅最遠離該電阻性記憶體單元之摻雜層係該各自位址線。
  8. 如請求項7之陣列，其中該臨界電壓包括一負臨界電壓及一正臨界電壓。
  9. 如請求項7之陣列，其中對於負及正施加電壓二者，每一存取裝置之該臨界電壓實質上相同。
  10. 如請求項7之陣列，其中經由加偏壓於被耦合至一被選電阻性記憶體單元的該位址線及該單元選擇線的定址電路，將程式化電流或讀取電流施加至該被選電阻性記憶體單元，使得跨被耦合至該被選電阻性記憶體單元之該存取裝置所施加的一電壓超過該存取裝置的該臨界電壓。
  11. 如請求項7之陣列，其中經由用正負號相反但在量值上實質相等之電壓偏壓加偏壓於被耦合至一被選電阻性記憶體單元之該位址線及該單元選擇線的定址電路，將程 式化電流或讀取電流施加至該被選電阻性記憶體單元。
  12. 如請求項11之陣列，其中未被耦合至該被選電阻性記憶體單元的該等位址線及該等單元選擇線被偏壓至接地。
  13. 如請求項7之陣列，其進一步包含被耦合於該等位址線的帶式線。
  14. 一種相變記憶體陣列，其包含：字線；位元線；複數個相變記憶體單元；及複數個背對背齊納二極體對，該等對之每一對被耦合至一各自相變記憶體單元，且每一耦合之齊納二極體對及相變記憶體單元被耦合於一各自字線及一各自位元線之間，其中該等背對背齊納二極體對之每一者由至少三個摻雜層組成，其中該等層之僅一者係一各自字線。
  15. 一種相變記憶體結構，其包含：一相變記憶體單元；一背對背齊納二極體對，其被耦合至該相變記憶體單元且包含至少三個摻雜層；及一耦合至該背對背齊納二極體對的定址線，該定址線僅為該背對背齊納二極體對之至少三個摻雜層中之一層。
  16. 一種記憶體系統，其包含：一處理器；及一被耦合至該處理器的電阻性記憶體，該電阻性記憶 體包含：至少一交叉點裝置陣列，每一交叉點裝置包含一電阻性記憶體單元及存取裝置對，每一對被耦合於一各自位址線及一各自單元選擇線之間，每一對中的該存取裝置經組態為僅當跨該對的一所施加之電壓降在量值上大於該存取裝置之一臨界電壓時，將一程式化電流或讀取電流傳遞至該耦合電阻性記憶體單元，其中該存取裝置對係下列之一者：若干背對背齊納二極體；一個四層式二極體；及一個三端雙向可控矽二極體，且係由至少三個摻雜層所組成，該等摻雜層中僅最遠離該電阻性記憶體單元之摻雜層係該各自位址線。
  17. 如請求項16之系統，其中經由加偏壓於被耦合至一被選電阻性記憶體單元的該位址線及該單元選擇線的定址電路，將程式化電流或讀取電流施加至該被選電阻性記憶體單元，使得跨與該被選電阻性記憶體單元成對之該存取裝置所施加的一電壓超過該存取裝置的該臨界電壓。
  18. 如請求項16之系統，其中經由用正負號相反但在量值上實質相等之電壓偏壓加偏壓於被耦合至一被選電阻性記憶體單元之該位址線及該單元選擇線的定址電路，將程式化電流或讀取電流施加至該被選電阻性記憶體單元。
  19. 如請求項18之系統，其中未被耦合至該被選電阻性記憶體單元的該等位址線及該等單元選擇線未被偏壓。
  20. 一種用於形成一電阻性記憶體結構之方法，其包含： 形成至少一存取裝置，其包含：形成具有一第一導電性類型的一第一導電性摻雜區，及在該第一導電性摻雜區內形成具有一第二導電性類型的一第二導電性摻雜區，使得該第一導電性摻雜區被劃分為藉由該第二導電性摻雜區分離的一第一部分及一第二部分；及形成被耦合至存取裝置的至少一電阻性記憶體單元。
  21. 如請求項20之方法，其中形成至少一存取裝置包含形成若干背對背齊納二極體。
  22. 如請求項20之方法，其中形成至少一存取裝置包含形成至少一個四層式二極體。
  23. 如請求項20之方法，其中形成至少一存取裝置包含形成一個三端雙向可控矽二極體。
  24. 如請求項20之方法，其進一步包含形成被耦合至該第一導電性摻雜區之該第一部分的至少一帶式線，該帶式線包含比該第一導電性摻雜區之該第一部分更能導電的一材料。
  25. 一種用於使用一記憶體單元之方法，其包含：施加電壓偏壓至被耦合至一電阻性記憶體單元的一位址線及一單元選擇線，其中一存取裝置係下列之一者：一背對背齊納二極體對；一個四層式二極體；及一個三端雙向可控矽二極體，且係由至少三個摻雜層所形成，該等摻雜層中僅最遠離該電阻性記憶體單元之摻雜層係 該位址線，該存取裝置經組態為僅當該等施加之電壓偏壓導致跨該存取裝置的一電壓降在量值上大於該存取裝置的一臨界電壓時，將電流傳遞至該單元。
  26. 如請求項25之方法，其中該等施加之電壓偏壓正負號相反但在量值上實質相等。
  27. 如請求項25之方法，其進一步包含對未被耦合至該單元之位址線、未被耦合至該單元之單元選擇線以及未被耦合至該單元之位址選擇線與單元選擇線二者的其中之一施加實質相等的電壓偏壓。
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