JP2020013970A - セレクタデバイスのためのテルル不含有のヒ素、セレン、及びゲルマニウムカルコゲン化物並びにそれを用いたメモリデバイス - Google Patents
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Abstract
【課題】比較的高い閾値電圧、低リーク電流、高速のスイッチング速度及び高い耐久性を有するスイッチングデバイスを提供する。【解決手段】電圧感受性スイッチングデバイスは、第1電極と、第2電極と、第1電極と第2電極との間に位置するスイッチング層であって、テルル不含有で低ゲルマニウムの、ヒ素As、セレンSe及びゲルマニウムGeの組成物を含む、スイッチング層とを備える。このスイッチング素子は、3Dクロスポイントメモリで使用されている。【選択図】図2
Description
本発明は、集積回路メモリデバイスを含む、集積回路に利用されるスイッチングデバイスに関する。
集積回路において、トランジスタやダイオードなどのスイッチングデバイスには様々な用途がある。スイッチングデバイスの一種として、オボニック材料に基づくオボニック閾値スイッチが知られているが、これはスイッチング閾値電圧での抵抗の大きな低下と、電圧が保持閾値を下回るときの高抵抗の回復と、遮断状態とを特徴とする。
スイッチングデバイスはたとえば、クロスポイントアーキテクチャで構成される高密度セルアレイを備える様々なプログラム可能な抵抗メモリデバイスにおいて使用されている。いくつかのクロスポイントアーキテクチャでは、たとえばオボニック閾値スイッチと直列の相変化メモリ素子を含むメモリセルを利用している。アレイ内のメモリ素子を選択するためにスイッチングデバイスをも利用できる、様々な2次元及び3次元アレイ構造を含む他のアーキテクチャが利用されている。クロスポイントアレイ、及び他の高密度アレイでは、正確な読取り又は低電力の書込みのためにアレイの小さなサブセットにアクセスするには、メモリセル内のスイッチの電流−電圧(I−V)特性が強い非線形性を有する必要があり、これにより、選択デバイスを通過する電流が、非選択デバイスの残留漏れ量を大きく上回ることになる。この非線形性を、クロスポイントごとに個別のアクセスデバイスを追加することによって明示的に、又は高度に非線形のI−V特性をも呈するメモリデバイスを使用して暗黙的に、含めることができる。
また、オボニック閾値スイッチは、いわゆるニューロモルフィックコンピューティングを含む様々な他の用途のために提案されている。
スイッチングデバイスに関する、特にそれらの数が非常に多い集積回路における1つの重要な特性としては、リーク電流又はオフ状態電流が挙げられる。リーク電流は、サブ閾値状態のスイッチングデバイスにおける電流フローの量である。また、スイッチングデバイスは、高速のスイッチング速度と高い耐久性とを備えている必要がある。
比較的高い閾値電圧、低リーク電流、高速のスイッチング速度及び高い耐久性を有するスイッチングデバイスを提供することが望まれる。
第1電極と、第2電極と、第1電極と第2電極との間に位置するスイッチング層であって、テルル不含有で低ゲルマニウムの、ヒ素As、セレンSe及びゲルマニウムGeの組成物を含む、スイッチング層とを備える電圧感受性スイッチングデバイスについて、記載している。
本明細書に記載のスイッチング層の材料は、15at%〜46at%の範囲内のAs、27at%〜60at%の範囲内のSe、及び10at%〜25at%の範囲内のGeを含む、あるクラスのAsSeGe組成物を含む。このクラスの組成物の要素では、スイッチング層中のAs、Se及びGeの量は、閾値電圧Vt>3Vでスイッチングするのに有効な量並びに層の厚さで組み合わされ、このクラスのいくつかの要素では、閾値電圧はVt>4Vとなっている。選択スイッチ内のスイッチング層の電圧が閾値を超えるように、選択スイッチに電圧を印加することによって、且つ選択スイッチへのアクセス動作中に、非選択スイッチ内のスイッチング層の電圧が閾値を下回るように、非選択スイッチに電圧を印加することによって、制御回路が関係式を満たす閾値電圧用に構成されている場合に、組成物において閾値電圧でのスイッチングが有効となる。
このクラスの組成物の要素では、スイッチング層中のAs、Se及びGeの量は、閾値電圧Vtで、また1nA未満のオフ状態電流で、或いはいくつかの実施形態では、500pA未満のオフ状態電流でスイッチングするのに有効な量並びに層の厚さで組み合わされている。選択スイッチ内のスイッチング層の電圧が閾値電圧Vtを超えるように、選択スイッチに電圧を印加するように、また選択スイッチへのアクセス動作中に、非選択スイッチ内のスイッチング層の電圧が閾値電圧Vtを下回るように、且つ非選択スイッチの電流が指定されたオフ状態電流未満、すなわち1nA未満又は500pA未満となるように、非選択スイッチに電圧を印加するように制御回路が構成されている場合に、組成物において、関係式に従って指定されるオフ状態電流が有効となる。
このクラスの組成物は、15nm以上45nm以下の範囲を含む、50ナノメートル(nm)未満の厚さのスイッチング層の組成物に対しては、1ナノアンペア未満(<1nA)、さらには500ピコアンペア未満(<500pA)などの低オフ状態のリーク電流IOFFと、3ボルトより大きい(>3V)、又は4ボルトより大きい(>4V)など、比較的高い閾値電圧とを有するのに有効な量のAs、Se及びGeを有することができる。
第1電極と、第2電極と、第1電極と接触しているメモリ素子と、第1電極と第2電極と間においてメモリ素子と直列に配置される、上述したようなスイッチング層とを備えるメモリデバイスについて記載している。メモリデバイスは、メモリ素子とスイッチング層との間にバリア層を含むことができる。メモリデバイスを、非常に高密度の集積回路デバイス上の3Dクロスポイントメモリとして構成することができる。
またスイッチングデバイスを、他の様々なタイプのデバイスに利用することができる。
本発明の他の態様並びに利点を、以下の図面、詳細な説明及び特許請求の範囲を検討することによって理解することができる。
本発明の実施形態の詳細な説明を、図1〜図21を参照しながら提供している。
図1は材料As、Se及びGeの三元組成図であり、高い閾値電圧、低オフ状態電流、及び良好なスイッチング耐性を有するTe不含有で低Geのあるクラスの材料を表す領域5を示している。
図1では材料A、B及びCがプロットされており、これらは以下の表に示す組成を有する。
材料A、B並びにCの試験を行った結果、本明細書に記載のTe不含有で低GeのAsSeGe材料のクラスを代表する材料Aのスイッチング層として、これが材料B及びCと比較して、予期せず驚くほど良好な性能を示した。たとえば、材料Bからなるスイッチング層を有するスイッチングデバイスは、約2.7Vの閾値電圧Vtと、約26nAのオフ状態電流とを有することが分かった。材料Cからなるスイッチング層を有するスイッチングデバイスは、約2.8Vの閾値電圧Vtと、約166nAのオフ状態電流とを有することが分かった。対照的に、材料Aからなるスイッチング層を有するスイッチングデバイスは、約3Vのより高い閾値電圧Vtと、約338pAのオフ状態電流とを有することが分かった。加えて以下に記載しているように、材料Aからなるスイッチングデバイスのスイッチング耐性は、著しく優れていることが分かる。したがって、メモリデバイス又は他の環境においてオボニック閾値スイッチとして使用するためのものとして、新たなクラスの低GeのAsSeGe材料について記載している。材料の実施形態では、Te不含有であってもよい。いくつかの実施形態では、スイッチング層に使用する低GeのAsSeGe材料に、ケイ素、炭素及び窒素などの添加物を含めることができる。
本明細書に記載のスイッチング材料は、図1に示す三元組成図の領域5にほぼ収まっていることを特徴とすることができる。この領域5の材料は一般に、15at%〜46at%の範囲内のAs、27at%〜60at%の範囲内のSe、及び10at%〜25at%の範囲内のGeを含む、あるクラスのAsSeGe組成物を含む。このクラスの組成物の特定の要素の元素の相対濃度を、本発明に記載の試験によって示された高い閾値電圧、低オフ状態電流、高速のスイッチング、及び高い耐久性を含む特性のうちの1又は複数を実現するのに有効となるように選択することができる。
図2は、本明細書に記載の、Te不含有で低GeのAsSeGe材料のスイッチング層10を含むスイッチングデバイスを示した概略図である。スイッチングデバイスは、第1電極11と、第2電極12と、第1電極と第2電極との間に直列に配置されるスイッチング層10とを含む。第1電極11に電圧V1を印加し、第2電極12に電圧V2を印加することができる。
図3は、第1電極21と、第2電極22とを含むスイッチング層20であって、第1電極21と第2電極22との間に直列に配置される、スイッチング層20とを含む、「マッシュルームセル」構造のスイッチングデバイスの概略図である。本実施例の第2電極22は誘電体層24を介して、スイッチングデバイスを作動するために使用されるドライバ又は他の電圧源に接続されるように構成できる導体25に結合されている。「マッシュルームセル」構造では、第2電極22は、スイッチング層20との接触領域を有し、この接触領域は、第1電極21において対応するスイッチング層20との接触領域よりもはるかに小さい。接触領域が小さくなると、スイッチング層を流れる電流をより小さな領域に集中させる効果があり、これにより、スイッチング素子が低電流で作動することができる。
図2及び図3のスイッチングデバイスでは、第1電極11、21並びに第2電極12、22の両端間の電圧(V1−V2)がスイッチング層の閾値電圧を超えると、スイッチングデバイスがオンになる。第1電極11、21及び第2電極12、22の両端間の電圧がスイッチング層の保持閾値電圧を下回ると、スイッチングデバイスは高インピーダンスのオフ状態に戻る。図2及び図3に示すスイッチングデバイスは、高度に非線形の電流−電圧特性を有することができ、高密度メモリデバイス、並びに他の設定におけるスイッチング素子として使用することが適している。
図4は、第1アクセスライン111と第2アクセスライン101とのクロスポイントに配置される例示的なメモリセル120を示した図である。メモリセル120は、第1アクセスライン(ビットライン)111と接触し、且つ第2アクセスライン(ワードライン)101と接触している。メモリセル120は、第1アクセスライン111の近位にあり、本実施例では表面151で第1アクセスライン111と接触しているメモリ素子125を含む。メモリセル120は、第2アクセスライン101の近位にあるスイッチング層122を含む。スイッチング層122とメモリ素子125との間には、第1バリア層123が配置されている。スイッチ電極として機能する第2バリア層124が、本実施例ではスイッチング層122と第2アクセスライン101の表面152との間に配置されている。スイッチング層122は、たとえば、上記のようなTe不含有で低GeのAsSeGe材料を含むことができる。
第1バリア層123は、スイッチング層122とメモリ素子125との間に接着及び拡散バリア機能をもたらすことができる。第1バリア層123は、約5〜約50nm、好ましくは約20nmの厚さを有する導電性材料の層を有していてもよい。第1バリア層123の材料例としては、窒化チタン(TiN)、窒化タンタル(TaN)、窒化タングステン(WN)、窒化モリブデン(MoN)、窒化ニオブ(NbN)、窒化チタンケイ素(TiSiN)、窒化チタンアルミニウム(TiAlN)、窒化チタンホウ素(TiBN)、窒化ジルコニウムケイ素(ZrSiN)、窒化タングステンケイ素(WSiN)、窒化タングステンホウ素(WBN)、窒化ジルコニウムアルミニウム(ZrAlN)、窒化モリブデンケイ素(MoSiN)、窒化モリブデンアルミニウム(WAIN)、窒化タンタルケイ素(TaSiN)、窒化タンタルアルミニウム(TaAlN)などの金属窒化物が挙げられる。第1バリア層123は、金属窒化物に加えて、炭素、ドープポリシリコン、タングステン(W)、銅(Cu)、チタン(Ti)、モリブデン(Mo)、タンタル(Ta)、チタンシリサイド(TiSi)、タンタルシリサイド(TaSi)、チタンタングステン(TiW)、チタン酸窒化物(TiON)、チタンアルミニウム酸窒化物(TiAlON)、タングステン酸窒化物(WON)、及びタンタル酸窒化物(TaON)などの材料を含むことができる。
第2バリア層124は、スイッチング層122と第2アクセスライン101との間に接着及び拡散バリア機能をもたらし、且つ電極として機能することができる。第2バリア層124は、TiNなどの第1バリア層123と同じ材料を有することができ、スイッチング層122上の電極として機能することができる。いくつかの実施形態では、第2バリア層124は、第1バリア層123とは異なる材料を有することができる。いくつかの実施形態では、スイッチング層122が第2アクセスライン101と接触するように、スイッチング層122上の電極として機能している第2バリア層124を省略することができる。
メモリ素子125は、プログラム可能な抵抗材料の層を備えることができる。一実施例では、メモリ素子125は相変化メモリ材料を含む。いくつかの実施形態では、金属酸化物抵抗メモリ、磁気抵抗メモリ及び導電ブリッジ抵抗メモリ、又は他のタイプのメモリデバイスなど、他のプログラム可能な抵抗メモリ素子を実装することができる。
相変化メモリ材料は、たとえば、約10〜約50nm、好ましくは約30nmの厚さを有するカルコゲナイドの層であってもよい。相変化メモリ素子として利用されるカルコゲナイドは、熱又は電流などのエネルギーを印加することによって、比較的低抵抗状態のアモルファス相と、比較的高抵抗状態の結晶相との間でスイッチングすることができる。いくつかの実施形態では、複数の抵抗状態を有するマルチレベルセルを使用することができる。
メモリ素子125の材料の実施形態は、カルコゲナイド系材料及び他の材料を含むことができる。メモリ素子としての使用に適したカルコゲナイド系材料は、元素周期表の第IVA族の1又は複数の元素を含むことができ、その例としては、ゲルマニウム(Ge)及びスズ(Sn)が挙げられる。カルコゲナイド合金は多くの場合、アンチモン(Sb)、ガリウム(Ga)、インジウム(In)、及び銀(Ag)のうちの1又は複数を含む組み合わせを含む。ガリウムアンチモン、インジウムアンチモン、インジウムセレン、アンチモンテルル、ゲルマニウムテルル、ゲルマニウムアンチモンテルル、インジウムアンチモンテルル、ガリウムセレンテルル、スズアンチモンテルル、インジウムアンチモンゲルマニウム、銀インジウムアンチモンテルル、ゲルマニウムスズアンチモンテルル、ゲルマニウムアンチモンセレンテルル、及びテルルゲルマニウムアンチモン硫黄の合金を含む多くの相変化ベースのメモリ材料が、技術文献に記載されている。ゲルマニウムアンチモンテルル合金の族では、広範な合金組成物が実現可能となる可能性がある。組成物は、たとえば誘電体ドープされたGe2Sb2Te5、GeSb2Te4及びGeSb4Te7であってもよい。いくつかの実施形態では、クロム(Cr)、鉄(Fe)、ニッケル(Ni)、ニオブ(Nb)、パラジウム(Pd)、白金(Pt)及びこれらの混合物又は合金などの遷移金属をゲルマニウムアンチモンテルル又はガリウムアンチモンテルルと化合させて、プログラム可能な抵抗特性を有する相変化合金を形成してもよい。有用である可能性のあるメモリ材料の特定の例は、Ovshinskyの米国特許第5687112号明細書の第11〜第13欄に開示されており、これらの例は参照によって組み入れられている。
メモリ素子125は、導電性、遷移温度、溶融温度、及び他の特性を修正するための添加物を有するカルコゲナイド合金の層を備えることができる。代表的な添加物としては、窒素(N)、ケイ素(Si)、酸素(O)、二酸化ケイ素(SiOx)、窒化ケイ素(SiN)、銅(Cu)、銀(Ag)、金(Au)、アルミニウム(Al)、酸化アルミニウム(Al2O3)、タンタル(Ta)、酸化タンタル(TaOx)、窒化タンタル(TaN)、チタン(Ti)、及び酸化チタン(TiOx)を挙げることができる。
第1アクセスライン(ビットライン)並びに第2アクセスライン(ワードライン)は、様々な金属、金属様材料及びドープ半導体、又はそれらの組み合わせを備えることができる。第1及び第2アクセスラインの実施形態を、タングステン(W)、アルミニウム(Al)、銅(Cu)、窒化チタン(TiN)、窒化タンタル(TaN)、窒化タングステン(WN)、ドープポリシリコン、コバルトシリサイド(CoSi)、タングステンシリサイド(WSi)、窒化チタンタングステン窒化チタン、及び他の材料のような材料を含む1又は複数の層を使用して、実装することができる。たとえば、第1アクセスライン及び第2アクセスラインの厚さは、10〜100nmの範囲にあってもよい。他の実施形態では、第1アクセスライン及び第2アクセスラインは非常に薄くてもよく、或いははるかに厚くてもよい。第2アクセスラインのために選択される材料は、好ましくはメモリ素子125との互換性を考慮して選択されている。同様に、第1アクセスラインのために選択される材料は、好ましくは第2バリア層124との互換性を考慮して選択されている。
別の実施形態では、メモリ素子の表面よりも小さな接触面を有する図3に示すような下部電極を、メモリ素子125とスイッチング層122との間に、又はメモリ素子125と第1アクセスライン111との間に配置している。そのようにして、メモリ素子内のコンタクトにおいて電流密度が高まることを実現できる。このような下部電極は、窒化チタン(TiN)、窒化タンタル(TaN)、窒化チタンケイ素(TiSiN)、窒化チタンアルミニウム(TiAlN)、窒化タンタルアルミニウム(TaAlN)及び窒化タングステン(WN)を備えていてもよい。カルコゲナイド合金の活性領域と接触する下部電極は、「ヒータ」と呼ばれることがあり、電極が比較的高い抵抗を有することができ、カルコゲナイド合金の活性領域におけるジュール加熱に寄与している本実施形態を反映している。
図5は、第1アクセスライン161と第2アクセスライン162とのクロスポイントに配置される例示的なスイッチングセル160を示した図である。スイッチングセル160は、第1アクセスライン161と第2アクセスライン162との間に直列に配置されている。スイッチングセル160は、第1バリア層166と第2バリア層167との間に配置されるスイッチング層165を含む。スイッチング層165は、本明細書に記載のTe不含有で低GeのAsSeGe材料を含むことができる。バリア層166、167の代表的な材料は、上述したものと同じであってもよい。
図6は、図3に示すようなスイッチングデバイスを製造するための製造プロセスを示す概略フローチャートである。ステップ310において、第1電極は基板上に形成され、誘電体層を通って下にある回路まで延在していてもよく、或いは3Dクロスポイントアレイなどのパターン化されたアクセスラインであってもよい。一実施例として、第1電極はTiNを備えることができ、誘電体層はSiNを備えることができる。下にある回路又はパターン化されたアクセスラインを、当技術分野で知られている標準プロセスによって形成することができ、また回路素子の構成は、本明細書に記載のスイッチングデバイスを実装する構成に依存している。一般に回路は、半導体基板内にトランジスタ、ダイオード、オボニック閾値スイッチ、ビットライン、ワードライン及びソースライン、導電性プラグ、並びにドープ領域などのアクセスデバイスを含んでいてもよい。
第1電極及び誘電体層を、たとえば、本明細書では参照により組み入れられている「ピラー下部電極を有する相変化メモリデバイスを製造する方法」と題する米国特許第8138028号明細書に開示されているような方法、材料及びプロセスを用いて形成することができる。
或いはスイッチングデバイスを、本明細書では参照により組み入れられている2003年6月17日に発行された「自己整合型のプログラム可能な相変化メモリ」と題する米国特許第6579760号明細書に記載されているような、クロスポイントアーキテクチャで構成することができる。第1電極は、ワードライン及び/又はビットラインなどのアクセスラインであってもよい。そのようなアーキテクチャでは、アクセスデバイスは、スイッチングデバイスとアクセスラインとの間に配置されている。
ステップ312において、Te不含有で低GeのAsSeGe材料を含むスイッチング層が、スパッタリングシステム内に形成される。
ステップ314において、第2電極が形成される。第2電極を、たとえば導電性材料の堆積及びパターン化エッチングによって形成することができる。
ステップ316において、形成されたスイッチングデバイスの特性を安定させるために、アニール処理が実行される。このアニール処理を、バックエンドオブライン(BEOL)処理と組み合わせることができる。BEOLプロセスとは、チップにおける半導体プロセス工程を完了することであり、その結果、図21に示す構造が得られる。BEOLプロセスは当技術分野で知られている標準プロセスであり、実行されるプロセスは、スイッチングデバイスが実装されるチップの構成に依存する。一般に、BEOLプロセスによって形成される構造は、スイッチングデバイスを周辺回路に結合するための回路を含む、チップ上の相互接続のためのコンタクト、層間誘電体、及び様々な金属層を含んでいてもよい。これらのプロセスの結果として、図21に示すような制御回路及びバイアス回路がデバイス上に形成される。
図7、図8及び図9は、材料の厚さが30nmであるスイッチング層の材料を使用した、材料A、B及びCそれぞれのサイクル耐久プロットを示した図である。ここから理解できるように、材料Aは非常に低いオフ状態電流と良好な耐久性を示している。材料Bは、Te不含有で低Geのクラスの材料に対して約35at%の高いゲルマニウム含有量を有し、材料Cに対してそのオフ状態電流が改善されているが、不安定な閾値電圧を有する。材料Cは、比較的高いオフ状態電流を有しているため、耐久試験の後半部分では失敗に至っている。したがって、予想外に高い耐久性及び高速のスイッチング速度と、予想外に高い閾値電圧及び予想外に低いオフ状態電流とを確立するのに有効であり、領域5内にほぼ収まる材料Aなどの材料を選択できることが実証される。
図10及び図11は、66個のテストチップ一式にサイクル数に対する閾値電圧の試験を行った結果と、厚さが45nmの材料Aにサイクル数に対するオフ状態電流の試験を行った結果とを示すボックスプロットである。これらのボックスプロットでは、第1サイクルはメモリセルの形成パルスとして機能している。サイクル2及びサイクル3は、メモリセルの通常の動作を表している。図10に見られるように、サイクル2では、閾値電圧の中央値は約4.65Vである。第3四分位値は約4Vであり、第1四分位値は約5Vである。サイクル3では、閾値電圧の中央値は約4.6Vであり、第3四分位値は約4Vであり、第1四分位値は約4.8Vである。ボックスを通る垂直線上の棒は、分布の端部を表している。試験のテールビットを「+」記号で表している。
図11に示すように、サイクル2では、スイッチング層の両端間に印加される2ボルトの中央オフ状態電流は、約7.6e−12である。サイクル3では、厚さ45nmでは中央オフ状態電流は約1.66e−11である。
したがって、厚さ45nmの材料Aを用いたスイッチング層では、閾値電圧はかなり高く、4Vより大きく、またオフ状態電流はかなり低く、500pA未満となっている。
図12は、材料Aを7I−V掃引で使用した代表的なセルの3サイクルにおける、電圧に対する電流のプロットである。最初のサイクル(トレース500)では、形成パルスの挙動がグラフ化されている。サイクル2及び3では、プロットの大部分が重複している(領域501のトレース)。ここから理解できるように、閾値は4Vよりも大きい。4Vでは、スイッチング層を流れる電流は約1nAでかなり低いままである。5Vでは、スイッチング層を流れる電流は約0.1μAにまで増加する。2Vの電圧のオフ状態電流は約1.66e−12である。サイクル2及び3の保持閾値Vhは約1.6Vである。したがって、スイッチは、オフ状態では1V未満のスイッチング電圧で、オン状態では5Vより大きなスイッチング電圧で動作可能であり、これによって大きな動作マージンが得られる。
図13は、材料Aを備える45nmのデバイスに耐久性試験を行ったときの結果を示した図である。ここから明らかなように、耐久性は非常に良好であり、また低オフ状態電流となっている。
図14及び図15は、厚さ30nmの材料Aを用いて作製されたデバイス群に試験を行うための、サイクル数に対する閾値電圧と、サイクル数に対するオフ状態電流とを示したプロットである。図14に示すサイクル1の形成パルス後のサイクルでは、セルの分布の中央閾値は約3V以上である。第1四分位値は約3.2Vであり、第3四分位値は2.8Vよりも大きい。図15は、サイクル1後の中央オフ状態電流が2.6e−10〜3.38e−10Aの範囲内にあり、第1四分位値が1nA程度であり、第3四分位値が1e−10A程度であることを示した図である。
これは、閾値電圧及びオフ状態電流が、本明細書に記載のTe不含有で低GeのAsSeGeのクラスの材料のスイッチング層の厚さに依存することを示している。したがってこれらの値は、スイッチング層の厚さを変更することによって調整できる。材料Aの厚さ30nmのスイッチング層は、約3Vの閾値電圧と、約338pA以下のオフ状態電流とで示されている。
本明細書に記載のTe不含有で低GeのAsSeGeのクラスの材料を、クロスポイントメモリアレイで利用できるようにスイッチング素子として使用する場合、厚さにおいて有益な範囲は15nm〜45nmである。
図16〜図20は、厚さ30nmの材料Aを用いたスイッチングデバイスのAC試験の結果を示した図である。図16では、0付近〜7Vまでの範囲の電圧ステップで10nsのパルスが印加されている。この試験は、4Vよりも大きく4.75V未満となる閾値電圧で、持続時間が10nsの印加電圧パルスを使用してスイッチングするのに有効な組成物が、材料Aであることを示している。図17では、50nsのパルスが印加されている。セルは3.75Vよりも大きく4.5V未満となる閾値電圧でスイッチングしている。図18では、100nsのパルスが印加されている。セルは3.5Vよりも大きく4V未満となる閾値電圧でスイッチングしている。図19では、200nsのパルスが印加され、セルは3.4Vよりも大きく4.25V未満となる閾値電圧でスイッチングしている。図20では、400nsのパルスが印加され、セルは3.3Vよりも大きく4V未満となる閾値電圧でスイッチングしている。
したがって、材料Aからなる厚さ30nmのスイッチング層は、3Vよりも大きな閾値電圧で、また、いくつかの実施形態では4Vよりも大きな閾値電圧で、持続時間が50ns未満の印加電圧パルスを使用してスイッチングするのに有効な量のAs、Se及びGeを含む組成を有する。10nsのスイッチングパルスでは、試験を行ったセルの大部分で閾値電圧が4Vを超えている。
したがって、高密度3Dクロスポイントメモリ技術と、低オフ状態電流及び良好な耐久性を必要とする他の用途とに適した高い閾値電圧を供給する、あるクラスのカルコゲナイド材料について記載している。
本明細書では、図1の三元組成プロットにおける材料A、及び低Ge範囲5の他の材料における組成は、スイッチング層の厚さ15nm〜45nmの範囲にわたって、閾値電圧Vt>3Vでスイッチングするのに有効な量のAs、Se及びGeを含み、ここで、スイッチにおいて、選択メモリセル内のスイッチの電圧が閾値を超えるように、選択メモリセルに電圧を印加することによって、且つ選択メモリセルの読取り動作又は選択メモリセルへの他のアクセス動作中に、非選択メモリセル内のスイッチの電圧が閾値を下回るように、非選択メモリセルに電圧を印加することによって、制御回路が関係式を満たす閾値電圧用に構成されている場合に、閾値電圧Vt>3Vでのスイッチングが有効となることを示している。
図1の三元組成プロットにおける材料A、及び低Ge範囲5の他の材料における組成は、スイッチング層の厚さ15nm〜45nmの範囲にわたって、オフ状態のリーク電流IOFF<1nAを有するのに有効な量のAs、Se及びGeを含み、ここで、スイッチにおいて、選択セル又は関係式を満たすセルの読取り動作若しくはこれらへの他のアクセス動作中に、メモリセルの制御回路が、非選択メモリセル電流IOFF用に構成されている場合に、オフ状態のリーク電流IOFF<1nAが有効となることが示されている。図1の三元組成プロットにおける材料A、及び低Ge範囲5の他の材料における組成は、スイッチング層の厚さ15nm〜45nmの範囲にわたって、閾値電圧Vt>4Vでスイッチングするのに有効な量のAs、Se及びGeを含み、ここで、スイッチにおいて、選択メモリセル内のスイッチの電圧が閾値を超えるように、選択メモリセルに電圧を印加することによって、且つ選択メモリセルの読取り動作又は選択メモリセルへの他のアクセス動作中に、非選択メモリセル内のスイッチの電圧が閾値を下回るように、非選択メモリセルに電圧を印加することによって、制御回路が関係式を満たす閾値電圧用に構成されている場合に、閾値電圧Vt>4Vでのスイッチングが有効となることが示されている。図1の三元組成プロットにおける材料A、及び低Ge範囲5の他の材料における組成は、スイッチング層の厚さ15nm〜45nmの範囲にわたって、オフ状態のリーク電流IOFF<500pAを有するのに有効な量のAs、Se及びGeを含み、ここで、スイッチにおいて、選択セル又は複数のセルの読取り動作若しくはこれらへの他のアクセス動作中に、メモリセルの制御回路が、関係式を満たす非選択メモリセル電流IOFF用に構成されている場合に、オフ状態のリーク電流IOFF<500pAが有効となることが示されている。
図21は、プログラム可能な抵抗メモリ層を備える、本明細書に記載のTe不含有で低GeのAsSeGeのスイッチング層(SSLスイッチ)を有するクロスポイントメモリセルの3Dアレイ702を含む、集積回路700の概略ブロック図である。読取りモード、セットモード及びリセットモードを有する行/レベルラインデコーダ704は、アレイ702のレベルに、且つ行に沿って配列される複数のワードライン706に結合され、且つこれと電気的に通信している。列/レベルデコーダ708は、アレイ702内のメモリセルを読み取り、設定し、且つリセットするために、アレイ702のレベルに、且つ列に沿って配列される複数のビットライン710と電気的に通信している。アドレスは、バス712上で行/レベルデコーダ704及び列/レベルデコーダ708に供給されている。読取りモード、セットモード、及びリセットモードのための電圧源並びに/又は電流源を含む、ブロック714のセンス回路(センス増幅器)とデータ入力構造体とは、データバス716を介してビットラインデコーダ708に結合されている。データは、データ入力ライン718を介して、集積回路700の入力/出力ポートから、又は集積回路700の内部若しくは外部の他のデータソースから、ブロック714のデータ入力構造体に供給されている。汎用プロセッサ又は専用アプリケーション回路、若しくはアレイ702によってサポートされるシステムオンチップ機能を供給するモジュールの組み合わせなどの他の回路720が、集積回路700に含まれていてもよい。データは、ブロック714のセンス増幅器から集積回路700の入力/出力ポートに、又は集積回路700の内部若しくは外部の他のデータ宛先に、データ出力ライン722を介して供給されている。
本実施例ではバイアス配置ステートマシンを使用して実装されているコントローラ724は、ワードライン及びビットラインの電圧、及び/又は電流を読み取り、セットし、リセットし、且つ検証することを含む、バイアス配置の利用のために、バイアス回路電圧源及び電流源726の印加を制御している。コントローラは、選択メモリセル内のスイッチの電圧が閾値を超えるように、選択メモリに電圧を印加することによって、且つ選択メモリセルの読取り動作又は選択メモリセルへの他のアクセス動作中に、非選択メモリセル内のスイッチの電圧が閾値を下回るように、非選択メモリセルに電圧を印加することによって、スイッチング層の構造及び組成に依存してその閾値電圧が3Vよりも大きくなるか、又は4Vよりも大きくなるスイッチング層用に構成されている制御回路を含む。また、選択メモリセルへの読取りアクセス動作中に、スイッチング層の構造及び組成に依存してオフ状態電流が1nA未満又は500pA未満となるように、選択メモリセルの読取り中に非選択メモリセルに印加される電圧を設定している。
コントローラ724を、当技術分野で知られている専用論理回路を使用して実装していてもよい。別の実施形態では、コントローラ724は汎用プロセッサを備え、これは同じ集積回路上に実装され、コンピュータプログラムを実行してデバイスの動作を制御している。さらに別の実施形態では、コントローラ724の実装のために、専用論理回路と汎用プロセッサとの組み合わせを利用してもよい。
本発明を、上に詳述した好ましい実施形態と実施例とを参照して開示しているが、これらの実施例は限定的ではなく、例示的であることが意図されていることが理解される。当業者であれば、本発明の趣旨及び特許請求の範囲の範囲内で変更及び組み合わせが可能であることが容易に想到できる。
Claims (20)
- 第1電極と、
第2電極と、
前記第1電極と前記第2電極との間に位置するスイッチング層であって、15at%〜46at%の範囲内のヒ素As、27at%〜60at%の範囲内のセレンSe、及び10at%〜25at%の範囲内のゲルマニウムGeの組成物を含む、スイッチング層とを備える、スイッチングデバイス。 - 前記組成物は、閾値電圧Vt>3Vで、持続時間が50ns未満の印加電圧パルスを使用してスイッチングするのに有効な量のAs、Se及びGeを含む、請求項1に記載のデバイス。
- 前記組成物は、オフ状態のリーク電流IOFF<1nAを有するのに有効な量のAs、Se及びGeを含む、請求項2に記載のデバイス。
- 前記組成物は、閾値電圧Vt>4Vで、持続時間が50ns未満の印加電圧パルスを使用してスイッチングするのに有効な量のAs、Se及びGeを含む、請求項1に記載のデバイス。
- 前記組成物は、オフ状態のリーク電流IOFF<500pAを有するのに有効な量のAs、Se及びGeを含む、請求項2に記載のデバイス。
- 前記スイッチング層の前記組成物はテルルTe不含有である、請求項1に記載のデバイス。
- 前記スイッチング層の厚さは50nm未満である、請求項1に記載のデバイス。
- 前記スイッチング層の厚さは、15nm以上45nm以下の範囲である、請求項1に記載のデバイス。
- 第1電極と、
第2電極と、
前記第1電極と接触しているメモリ素子と、前記第1電極と前記2電極との間において前記メモリ素子と直列に配置されるスイッチング層であって、ヒ素As(15at%〜46at%)、セレンSe(27at%〜60at%)及びゲルマニウムGe(10at%〜25at%)の組成物を含む、スイッチング層と、
前記メモリ素子と前記スイッチング層との間に位置するバリア層とを備える、メモリデバイス。 - 前記組成物は、閾値電圧Vt>3Vで、持続時間が50ns未満の印加電圧パルスを使用してスイッチングするのに有効な量のAs、Se及びGeを含む、請求項9に記載のデバイス。
- 前記組成物は、オフ状態のリーク電流IOFF<1nAを有するのに有効な量のAs、Se及びGeを含む、請求項10に記載のデバイス。
- 前記組成物は、閾値電圧Vt>4Vで、持続時間が50ns未満の印加電圧パルスを使用してスイッチングするのに有効な量のAs、Se及びGeを含む、請求項10に記載のデバイス。
- 前記組成物は、オフ状態のリーク電流IOFF<500pAを有するのに有効な量のAs、Se及びGeを含む、請求項10に記載のデバイス。
- 前記スイッチング層の前記組成物はテルルTe不含有である、請求項9に記載のデバイス。
- 前記スイッチング層の厚さは50nm未満である、請求項9に記載のデバイス。
- 前記スイッチング層の厚さは、15nm以上45nm以下の範囲である、請求項9に記載のデバイス。
- 前記メモリ素子はプログラム可能な抵抗材料を含む、請求項9に記載のデバイス。
- 前記メモリ素子は相変化メモリ材料を含む、請求項9に記載のデバイス。
- 第1電極と、
第2電極と、
前記第1電極及び前記2電極と電気的に直列に配置され、Te不含有で低GeのAsSeGe材料のスイッチング層とを備える、
スイッチングデバイス。 - 前記メモリ素子は相変化メモリ材料を含む、請求項19に記載のデバイス。
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