TWI701663B - 具有記憶胞之積體電路及記憶陣列中之被選記憶胞的寫入方法 - Google Patents

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Abstract

一種積體電路，包含記憶陣列，記憶陣列包含多個記憶胞，記憶胞配置在複數條第一存取線及複數條第二存取線的對應之交叉點處。被選記憶胞具有設置狀態的第一臨界電壓Vth(S)及重置狀態的第二臨界電壓Vth(R)。控制電路被配置以在寫入期間施加寫入電壓Vw至被選第一存取線，在讀取運作期間施加讀取電壓Vr至被選第一存取線，且在寫入及讀取運作期間施加相同的抑制電壓Vu至未被選第一及第二存取線，其中1/2Vw>Vu>Vw-Vth(S)。

Description

具有記憶胞之積體電路及記憶陣列中之被選記 憶胞的寫入方法
本技藝是有關於一種積體電路記憶技術，且特別是有關於使用電阻性記憶之技術及此種裝置的運作方法。
有許多不同型式的記憶體，包含隨機存取記憶體(random access memory,RAM)、唯讀記憶體(read only memory,ROM)、動態隨機存取記憶體(dynamic random access memory,DRAM)、同步動態隨機存取記憶體(synchronous dynamic random access memory,SDRAM)、電阻性記憶體、及快閃記憶體和其它記憶體。記憶性記憶體的型式包含相變化記憶體(phase change memory,PCM)、導電電橋記憶體(conducting bridge memory,CBRAM)、及基於金屬氧化物電阻性隨機存取記憶體(metal oxide based resistive random access memory,ReRAM)。各種電阻性記憶裝置包含安排為交叉點架構的陣列胞，例如美國專利第6,579,760號，標題為「SELF-ALIGNED,PROGRAMMABLE PHASE CHANGE MEMORY」，2003年6月17日公告，發明人為「Lung」。
在此種架構中，控制線例如字元線及位元線的電容及電阻，可隨著記憶陣列的密度而增加。高電容及電阻可增加陣列運作所需的時間及電壓，例如增加位元線及字元線預充電及放電所需的耗能。
一種需求在於提供高密度記憶陣列，可快速運作並降低耗能。
此些所述技術用於交叉點記憶陣列之運作，以在運作期間達到高速、低壓、及降低耗能之一者或多者。
此處所述一種積體電路，包含多個記憶胞配置在複數條第一存取線(例如位元線)及複數條第二存取線(例如字元線)的交叉點處，並包含至少一胞區塊，其中，多個胞與包含在同一區塊中另一個以上的胞之一行及一列中之一者係共用第一存取線，且與包含在同一區塊中至少另一個以上的胞之一行及一列中之另一者係共用第二存取線。多個記憶胞中的被選記憶胞被配置在被選第一存取線及被選第二存取線之間。多個記憶胞各包含一胞結構以提供開關功能與資料儲存功能。在一較佳實施例中，胞結構包含開關元件例如雙向(ovonic)臨界開關及相變化材料的記憶元件。當被選記憶胞在設置狀態時(低電阻)，多個記憶胞具有第一臨界電壓Vth(S)以用於胞的選擇，當被選記憶胞在重置狀態時 (高電阻)，多個記憶胞具有第二臨界電壓Vth(R)以用於胞的選擇，原因例如是在設置及重置狀態中胞的電壓分配效果的差異。在基於雙向臨界開關元件的實施例中，臨界為胞所跨加的電壓，在此電壓之上或以上雙向臨界開關會傳導電流於「導通」狀態，允許電流流過記憶元件，而在此電壓以下雙向臨界開關維持於「截止」狀態。
在多於兩種不同電阻範圍來表示資料的多位準的記憶胞中，臨界電壓可具有多於兩種標稱數值，而Vth(S)及Vth(R)分別對應至最低及最高電阻範圍的臨界值。
此些所述積體電路包含控制電路，被配置以在一區塊之胞的寫入運作中施加寫入電壓Vw至被選第一存取線(可被設計為位元線)，並在一區塊之胞的讀取運作中施加讀取電壓Vr至被選第一存取線，且在寫入及讀取運作中施加抑制電壓Vu至未被選第一存取線，其中1/2Vw>Vu>Vw-Vth(S)。一區塊之胞中的此些胞與相同此方塊中的一個以上的胞，共同第一存取線及第二存取線之其中一者。寫入電壓Vw具有一範圍：Vth(S)+Vu>Vw>Vth(R)。控制電路可被配置以施加接地、或另一恆定參考電壓至被選第二存取線(可設計為字元線)，並被配置以在寫入運作及讀取運作中施加Vu至此方塊中的未被選第二存取線。控制電路可被配置以使得在寫入運作及讀取運作之間的轉換、從一寫入運作轉換至另一寫入運作的轉換、在寫入運作中從寫入脈衝轉換至驗證步驟的轉換、及從一讀取運作轉換至另一讀取運作的轉換，未 被選的第一存取線所施加的偏壓維持不變。由於未被選的第一存取線可為被選方塊之記憶胞中大多數的第一存取線，相對少量的此種第一存取線在任一指定轉換中可從未被選者改變為被選者，在轉換期間使他們實質上不變的偏壓運作降低所需的耗能。再者，由於未被選的第二存取線可為被選方塊之記憶胞中大多數的第二存取線，相對少量甚至是零的此種第二存取線在任一指定轉換中可從未被選者改變為被選者，在轉換期間使他們實質上不變的偏壓運作降低所需的耗能。
開關元件可包含雙向臨界開關，而記憶元件可包含相變化材料，例如硫族(chalcogenide)或其它可編程電阻材料。
在控制電路被配置以使Vr-Vu<Vu的事件中，此處所述積體電路包含多個感測放大器，耦接至複數條第一存取線。電流源電路可被耦接至第一存取線與感測放大器，以限制或控制讀取及寫入脈衝期間的電流振幅。
在控制電路被配置以使Vr-Vu>Vu的事件中，此處所述積體電路包含多個感測放大器，耦接至複數條第二存取線。電流源電路可被耦接至第二存取線與感測放大器，以限制或控制讀取及寫入脈衝期間的電流振幅。
所述方法有關於寫入記憶區塊中的被選記憶胞，記憶區塊包含複數條第一存取線及複數條第二存取線。當記憶元件位在設置狀態及重置狀態時，被選記憶胞分別具有第一臨界電壓Vth(S)及第二臨界電壓Vth(R)。此方法包含在讀取及寫入運作中施加相同的抑制電壓至未 被選第一及第二存取線。在一個例子中，寫入運作可包含施加寫入電壓脈衝Vw至被選記憶胞所連接的被選第一存取線；施加驗證讀取電壓Vr至被選第一存取線；及在施加寫入脈衝及施加驗證讀取電壓之例中，施加相同的抑制電壓Vu至未被選第一及第二存取線，其中1/2Vw>Vu>Vw-Vth(S)。
在Vr-Vu<Vu的事件中，所述方法包含使用耦接至被選第一存取線的感測放大器，感測經過被選記憶胞的電流。
在Vr-Vu>Vu的事件中，所述方法包含使用耦接至被選第二存取線的感測放大器，感測經過被選記憶胞的電流。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
101~106:第二存取線
111~116:第一存取線
120:被選胞
121:開關元件
122:記憶元件
123:第一阻擋層
125:第二阻擋層
131:控制電路
132-1、132-2:第一驅動器
134-1、134-2:第二驅動器
151:第一端
152:第二端
225、226:未被選胞
301、302:分布
303:範圍
310、312:曲線
400:位準
401:第二存取線驅動器
402:第一存取線驅動器
701、801:感測放大器
1001、1002:線段
1100:3D交叉點陣列
1101:位準解碼器
1102:第二存取線解碼器
1103:第一存取線解碼器
1105、1107:匯流排
1106:感測放大器/資料輸入結構
1108:偏壓配置供應電壓
1109:控制電路
1112:第二存取線
1113:第一存取線
1121:資料輸入線
1122:資料輸出線
1150:積體電路
BL1、BL2、BL3:位元線
GND:電壓
L1~L8:電流
M1~M9:記憶胞
Vr:讀取電壓
Vref:接地
Vth(R)、Vth(S):臨界電壓
Vw:寫入電壓
Vu:抑制電壓
WL0、WL1、WL2:字元線
第1圖繪示3D交叉點陣列的示意圖。
第2圖繪示第1圖中記憶胞120的近視圖。
第3圖繪示在設置及重置狀態中記憶胞的I-V曲線及對應的臨界電壓分布的示意圖。
第4圖繪示在寫入運作期間施加至3D交叉點陣列中之一位準的第一偏壓配置。
第5圖繪示在讀取運作期間施加至3D交叉點陣列中之一位準的第二偏壓配置。
第6圖繪示在一實施例之寫入運作期間第4圖之偏壓配置所導致的洩漏電流。
第7圖繪示在一實施例之讀取運作期間第5圖之偏壓配置所導致的洩漏電流。
第8圖繪示在另一實施例之讀取運作期間第5圖之偏壓配置所導致的洩漏電流。
第9圖繪示在寫入及讀取運作中所施加之電壓的關係。
第10圖繪示包含3D交叉點陣列1100之積體電路1150的方塊圖，其中在讀取及寫入運作期間所述之偏壓配置係被施加。
本技藝之實施例係參照第1-10圖作詳細說明。
第1圖繪示3D交叉點陣列的示意圖。3D交叉點陣列包含多個記憶胞，記憶胞包含記憶胞120，配置在複數條第一存取線例如位元線(例如111、112、113、114、115、116)及複數條第二存取線例如字元線(例如101、102、103、104、105、106)的對應的叉點處。各記憶胞具有胞結構，提供開關功能及資料儲存功能。開關功能的臨界在不同資料儲存狀態下可以是不同的。在此例中，此胞具有的胞結構包含開關元件(例如121)及記憶元件(例如122)。
於此例中，3D交叉點陣列的第一位準係建置(interpose)在第二存取線(包含第二存取線101、102、及103)的第一圖案化導體層及第一存取線(包含第一存取線111、112、及113)的第二圖案化導體層之間。3D交叉點陣列的第二位準係建置在第一存取線(包含第一存取線 111、112、及113)的第二圖化導體層及第二存取線(包含第二存取線104、105、及106)的第三圖案化導體層之間。3D交叉點陣列的第三位準係建置在第二存取線(包含第二存取線104、105、及106)的第三圖案化導體層及第一存取線(包含第一存取線114、115、及116)的第四圖案化導體層之間。在此實施例中，連續位準共用第一或第二存取線的圖案化導體層，而此些記憶胞係被反置(invert)以使得記憶元件可接觸或鄰近於第二存取線，且開關元件可接觸或鄰近於第一存取線。在此些實施例中，各位準可具有各自的第一及第二存取線的導電層。在一些實施例中，記憶胞並不被反置以使得開關元件可接觸第一存取線或第二存取線。第1圖之架構所實現的陣列可具有許多位準、及在各位準中的多個第一存取線及第二存取線，以形成高密度記憶裝置。其它3D架構可被實現。
3D交叉點陣列係耦接至並電性通訊至多個第一驅動器132-1、132-2、及第二驅動器134-1、134-2，其中第一及第二驅動器可包含位址解碼器及偏壓選擇器，以施加偏壓至被選及未被選第一存取線及第二存取線。控制電路131係耦接至多個第一驅動器132-1、132-2、多個第二驅動器134-1、134-2、及其它電路中的資源以執行需要施加序列電壓脈衝至陣列中之記憶胞的寫入運作、讀取運作、及其它記憶裝置運作。雖然此圖示顯示驅動器係在存取線中被共用，此些電路被配置以使用解碼器及開關以允許獨自選擇及存取線的偏壓。詳細的偏壓配置係參考第4-8圖而被說明。
控制電路131在讀取運作期間控制驅動器，以在第一及第二存取線交叉點處之指定胞所連接之第一及第二存取線上施加電壓，包含：Vr及接地(Vref)，用於被選胞(例如120)；Vr及Vu，用於相同第一存取線(例如111)但不同第二存取線(例如104、102)的未被選胞(例如225、226)，或Vref及Vu，用於相同第二存取線(例如101)但不同第一存取線(例如在存取線101及112交叉點處的胞)的未被選胞(例如225、226)；及Vu及Vu，用於其它未被選胞(例如在存取線112及103交叉點處的胞)。在此些所述實施例中，在設置或重置寫入運作期間，在第一及第二存取線交叉點處之指定胞所連接之第一及第二存取線上施加電壓，包含：Vw及接地(Vref)，用於被選胞(例如120)；Vw及Vu，用於相同第一存取線(例如111)但不同第二存取線(例如104、102)的未被選胞(例如225、226)，或Vref及Vu，用於相同第二存取線(例如101)但不同第一存取線(例如在存取線101及112交叉點處的胞)的未被選胞；及Vu及Vu，用於其它未被選胞(例如在存取線112及103交叉點處的胞)。相同的抑制電壓Vu可被施加在讀取及寫入運作中，使得胞120的讀取及胞120的寫入之間的轉換不會需要在存取線111之外的存取線上進行任何電壓改變，而實質上降低讀取及寫入之間的轉換所需的耗能。
感測放大器(未繪示)可配置以連接至第一存取線或第二存取線。在此處所述技藝實施例中，感測放大器係耦接至第一及第二存取線之一者，在此線上電流源電路例如基於電流鏡之負載電路係被連接以限制在讀取及寫入電壓脈衝期間的電流。
第2圖為第1圖之範例記憶胞120的近視圖。記憶胞120具有：第一端151，係電流流動地接觸第一存取線(位元線)111；及第二端152，係電流流動地接觸第二存取線(字元線)101。記憶胞120包含鄰近第一存取線111之開關元件121、及鄰近第二存取線101之記憶元件122。第一阻擋層123係配置在開關元件121及記憶元件122之間。第二阻擋層125係配置在開關元件121及第一存取線111之間。開關元件121例如可為包含硫族(chalcogenide)材料之兩端點二方向型之雙向臨界開關(ovonic threshold switch,OTS)。
在其它實施例中，開關元件121可包含其它型式的裝置，例如二極體。
在一範例中，開關元件121可包含一層硫族以被選為用於雙向臨界開關，例如As2Se3、ZnTe、及GeSe，且具有例如約5nm至25nm的厚度，較佳地約15nm。在一些實施例中，開關元件121可包含硫族與以下一或多個元件所組成之群組的結合：碲(Te)、硒(Se)、鍺(Ge)、矽(Si)、砷(As)、鈦(Ti)、硫(S)、及銻(Sb)。
第一阻擋層123可提供黏著及擴散層功能於開關元件121及記憶元件122之間。第一阻擋層123可具有一層導電材料厚度約為5至50nm，較佳地為20nm。第一阻擋層123的範例材料可為金屬氮化物，例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鉬(MoN)、氮化鈮(NbN)、氮化鈦(TiSiN)、氮化鈦(TiAlN)、氮化矽鋯(ZrSiN)、氮化矽鎢(WSiN)、氮化硼鎢(WBN)、氮化鋁鋯(ZrAlN)、氮化矽鉬(MoSiN)、氮化鋁鉬(MoAlN)、氮化矽鉭(TaSiN)、鉭鋁氮化物(TaAlN)。除了金屬 氮化物之外，第一阻擋層123可以包括摻雜多晶矽、鎢(W)、銅(Cu)、鈦(Ti)、鉬(Mo)、鉭(Ta)、矽化鈦(TiSi)、矽化鉭(TaSi)、鈦鎢(TiW)、氮氧化鈦(TiON)、鈦鋁氧氮化物(TiAlON)、氮氧化鎢(WON)及氧氮化鉭(TaON)。
第二阻擋層125可提供黏著及擴散層功能於開關元件121及第一存取線111之間。第二阻擋層125可具有相同於第一阻擋層123的材料，例如TiN。在一些實施例中，第二阻擋層125可具有不同於第一阻擋層123的材料。在一些實施例中，第二阻擋層125可被移除，以使開關元件121係接觸第一存取線111。
記憶元件122可包含一層可編程電阻材料，例如一層相變化材料，具有約10nm至50nm的厚度，較佳地約30nm。在一些實施例中，相變化記憶元件的厚度可大於開關元件121的厚度。記憶元件122可包含例如純化學計量型式之Ge2Sb2Te5，或具添加物或摻雜物的型式，例如介電添加物。相變化材料係能藉由能量(例如熱或電流)的施加，被切換於相對高電阻狀態非晶相、與相對低電阻狀態結晶相之間。在一些實施例中，具有多重電阻狀態的多位準胞可被使用。
記憶元件122之材料的實施例可包含基於硫族的材料及其它材料。硫族合金包含硫族以及其它材料例如過渡金屬的化合物。硫族合金通常包含來自元素周期表IVA族的一個或多個元素，例如鍺(Ge)和錫(Sn)。通常，硫族合金包含銻(Sb)、鎵(Ga)、銦(In)、銀(Ag)的一者或多者的化合物。許多基於相變化記憶材料已在技藝文獻中被說明，包含的合金有：Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、 Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te、及Te/Ge/Sb/S。在Ge/Sb/Te合金家族中，大範圍的合金合成物是有作用的。合成物例如可以是Ge2Sb2Te5、GeSb2Te4、及GeSb4Te7。更詳細來說，過渡金屬例如鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)及其混合物或合金，可與Ge/Sb/Te或Ga/Sb/Te合成，以形成具可編程電阻特性的相變化合金。有用的記憶材料的詳細範例揭露於「Ovshinsky」美國專利第5,687,112號，第11-13行，文中範例係引用作為本說明書的揭示內容。
記憶元件122可包含一層硫族及其它具有添加物的相變化材料，以變更導電性、轉移溫度、熔化溫度、及其它特性。代表性的添加物可包含氮(N)、矽(Si)、氧(O)、氧化矽(SiOx)、氮化矽(SiN)、銅(Cu)、銀(Ag)、金(Au)、鋁(Al)、氧化鋁(Al2O3)、鉭(Ta)、氧化鉭(TaOx)、氮化鉭(TaN)、鈦(Ti)、和氧化鈦(TiOx)。
在一些實施例中，其它電阻性記憶結構可被實現，例如金屬氧化物電阻記憶體、磁性電阻性記憶體、及導電電橋電阻性記憶體。
第一存取線(位元線)及第二存取線(字元線)可包含多種金屬、類金屬材料、及摻雜半導體、或其組合物。第一及第二存取線的實施例可使用一或多層的材料例如鎢(W)、鋁(Al)、銅(Cu)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、摻雜多晶矽、矽化鈷(CoSi)、矽化鎢(WSi)、TiN/W/TiN或其它材料。舉例來說，第一存取線及第二存取線的厚度範圍為10nm至100nm。在其它實施例中，第一存取線及第二存取線可以是非常薄，或是更厚。被選為用於第二存取線的材料較佳地係 選擇以配合記憶元件122。相仿地，被選為用於第一存取線的材料較佳地係選擇以配合第二阻擋層125。
在另一實施例中，底電極(未繪示)具有的接觸表面小於記憶元件的表面，此底電極係建置在記憶元件122與開關元件121之間，或建置在記憶元件122與第二存取線101之間。如此，可達成在記憶元件中的接墊處有高的電流密度。此底電極可包含氮化鈦(TiN)、氮化鉭(TaN)、鈦氮化矽(TiSiN)、氮化鋁鈦(TiAlN)、氮化鋁鉭(TaAlN)、及氮化鎢(WN)。與相變化材料接觸的底電極有時也被稱為「加熱器」，反映出電極可具有相對高電阻的實施例，並提供焦耳(Joule)熱於相變化材料的主動區中。
在此處所述實施例中，在讀取運作期間，對於位在第一及第二存取線交叉處之指定胞所連結之第一及第二存取線上，所施加的電壓可為Vr及接地(Vref)、Vr及Vu、或Vu及Vu中之一者。在此處所述實施例中，在設置或重置運作期間，對於位在第一及第二存取線交叉處之指定胞所連結之第一及第二存取線上，所施加的電壓可為Vw及接地(Vref)、Vw及Vu、及Vu及Vu中之一者。
第3圖繪示記憶胞之I-V曲線的示意圖，記憶胞具有的胞結構提供開關功能及資料儲存功能，例如是第2圖中之與雙向臨界開關串聯之具相變化記憶元件之記憶胞，並具有對應之設置及重置狀態的臨界電壓分布。在截止與導通狀態之間的OTS開關仰賴超過臨界電流或電壓之所施加的電性電流或電壓。當所施加的電壓小於OTS的臨界電壓時，OTS維持在截止狀態，以使少量的或零的電性電流流過記憶胞。當 所施加的電壓大於OTS的臨界電壓時，OTS可切換至導通狀態而允許電流流過記憶胞。
在第3圖中，曲線310展現當相變化記憶元件係在低電阻之設置狀態時記憶胞的I-V特性。當電壓增加時，記憶胞呈現少量的或零的電流，直到達到約1.0單位的臨界電壓Vth(S)。接著，開關元件快速變回(snap back)至低電阻狀態，改變串聯開關及記憶元件的電壓分配效應，從而增加電流流動。曲線312展現當相變化記憶元件係在重置狀態時記憶胞的I-V特性。相仿地，當電壓增加時，記憶胞呈現少量的或零的電流，直到達到約2.0單位。在達到重置狀態的臨界Vth(R)時，記憶胞快速變回至更低電阻及更高電流。在設置或重置狀態中，若達到臨界電壓，記憶胞顯示更高的導電性以適於讀取及寫入運作。
臨界電壓分布的圖示顯示設置狀態之臨界Vth(S)的分布301、及重置狀態之臨界Vth(R)的分布302。在讀取運作期間，範圍303中的讀取電壓Vr係施加跨越記憶胞。Vr係大於設置狀態的臨界電壓Vth(S)且小於重置狀態的臨界電壓Vth(R)，亦即Vth(R)>Vr>Vth(S)。當此胞在設置狀態中被讀取時，Vr導通開關元件而讀取電流在胞內流動。另一方面，當此胞在重置狀態中時，Vr不足以導通開關，而有少量的或零的電流流動。感測放大器感測兩種情況之電流流動的區別而讀取資料數值。
第4圖繪示於寫入運作期間施加於3D交叉點陣列中之位準400的第一偏壓配置的範例。在位準400中，記憶胞係配置在第一存取線(例如位元線BL0、BL1、及BL2)及第二存取線(例如字元線WL0、 WL1、及WL2)的交叉點處。在此些記憶胞中，記憶胞M5係被選擇以進入寫入運作而寫入資料。寫入運作可為設置運作，此運作改變被選記憶胞之記憶元件從相對高的電阻狀態(非晶相)為相對低的電阻狀態(多晶相或結晶相)。寫入運作可為重置運作，此運作改變被選記憶胞之記憶元件從相對低的電阻狀態為相對高的電阻狀態。第二存取線驅動器401可回應於解碼位址，並耦接至第二存取線(例如字元線WL0、WL1、及WL2)，而控制電路(未繪示)係耦接至第二存取線驅動器401，被配置以施加參考電壓至被選記憶胞M5所連接的被選第二存取線WL1，並被配置以施加抑制電壓Vu至未被選第二存取線WL0及WL2。第一存取線驅動器402可回應於解碼位址，並耦接至第一存取線(例如字元線BL0、BL1、及BL2)，而控制電路(未繪示)係耦接至第一存取線驅動器402，被配置以施加寫入電壓Vw至被選記憶胞M5所連接的被選第一存取線BL1，並被配置以施加相同的抑制電壓Vu至未被選第一存取線BL0及BL2。
第5圖繪示於讀取運作期間施加於3D交叉點陣列中之位準400的第二偏壓配置的範例。此讀取運作也可被使用以驗證寫入運作，例如一例驗證隨著一例寫入。在此些記憶胞中，記憶胞M5係在讀取運作中被選擇。連接至第二存取線(例如字元線WL0、WL1、及WL2)的第二存取線驅動器401，係耦接至控制電路(未繪示)。控制電路係被配置以施加參考電壓至被選記憶胞M5所連接之被選第二存取線WL1，並施加抑制電壓Vu至未被選第二存取線WL0及WL2。連接至第一存取線(例如位元線BL0、BL1、及BL2)的第一存取線驅動器402，係耦 接至控制電路(未繪示)。控制電路係被配置以施加讀取電壓Vr至被選記憶胞M5所連接之被選第一存取線BL1，並施加相同的抑制電壓Vu至未被選第一存取線BL0及BL2。
比較第4圖及第5圖，在寫入及讀取運作中，控制器分別施加不同電壓(Vw及Vr)僅至被選第一存取線BL1。對於未被選第一及第二存取線，在寫入及讀取運作期間，第一及第二偏壓配置包含相同的抑制電壓Vu。在此例中，在寫入及讀取運作期間的參考電壓係接地。在寫入及讀取運作期間，由於相同的抑制電壓Vu施加至未被選第一及第二存取線，此偏壓配置可節省在寫入及讀取運作之間的轉換中用於預充電的時間及耗能。
第6圖繪示寫入運作期間第4圖之偏壓配置所導致的洩漏電流。在未被選記憶胞之間，記憶胞M1、M3、M7、及M9不會展現顯著的洩漏電流，原因是相關的第一及第二存取線係偏壓於相同的電壓位準。然而，記憶胞M4及M6可分別展現洩漏電流L1及L2。洩漏電流L1及L2可提供電壓差Vu於未被選第一存取線BL0、BL2、及被選第二存取線WL1之間。
未被選第一存取線及被選第二存取線所跨加的電壓差Vu必須小於設置狀態的臨界電壓Vth(S)，以使未被選記憶胞M4及M6不會導通。
方程式(1)：Vu<Vth(S)
相仿地，記憶胞M2及M8分別展現洩漏電流L3及L4，此些電流提供電壓差Vw-Vu於未被選第二存取線WL0、WL2、及被選 第一存取線BL1之間。
未被選第二存取線及被選第一存取線所跨加的偏壓Vw-Vu也必須小於設置狀態的臨界電壓Vth(S)，以使未被選記憶胞M2及M8不會導通。
方程式(2)：Vw-Vu<Vth(S)
Figure 106141051-A0305-02-0018-3
Figure 106141051-A0305-02-0018-4
從方程式(1)及(3)，可推導出Vu可位在以下所定義的範圍：方程式(5)：Vth(S)>Vu>Vw-Vth(S)
在設置運作或重置運作的其中一者中，寫入電壓Vw必須大於重置狀態的臨界電壓Vth(R)，亦即：方程式(6)：Vw>Vth(R)
從方程式(1)及方程式(2)，可推導出：方程式(7)：Vu<1/2Vw
此外，從方程式(3)及(7)，可推導出Vu的範圍可為：方程式(8)：1/2Vw>Vu>Vw-Vth(S)
從方程式(4)及(6)，可推導出Vw的範圍可為：方程式(9)：Vth(S)+Vu>Vw>Vth(R)
設置及重置運作所需的寫入脈衝係被用於熔化(melt)記憶元件，並接著隨後藉慢速淬火(slow-quenching)(SET)或快速淬火(RESET)一群(volume)記憶元件。寫入脈衝可包含前緣(leading)邊緣、後 緣(trailing)邊緣、及前緣邊緣與後緣邊緣之間的中間段。用於慢速淬火(SET)之寫入脈衝的後緣邊緣的周期可長於快速淬火(RESET)的周期。因此，寫入電壓Vw在設置及重置中可以是相同的。在一些實施例中，寫入電壓Vw在設置(Vw(S))及重置(Vw(R))中可以是不同的，此例中上述指定的範圍必須應用至不同的Vw(R)及Vw(S)兩者，以避免導通未被選記憶胞。
簡言之，用於寫入運作的第一偏壓配置包含：寫入電壓Vw，於複數條第一存取線中的被選第一存取線上；參考電壓，用於複數條第二存取線中的被選第二存取線上；及抑制電壓Vu，用於未被選第一及第二存取線上，其中：方程式(10)：1/2Vw>Vu>Vw-Vth(S)或Vth(S)>Vu>Vw-Vth(S)
第7圖繪示在一實施例之讀取運作期間第5圖之偏壓配置所導致的洩漏電流。在未被選記憶胞中，記憶胞M1、M3、M5、M7、及M9不會展現顯著的洩漏電流，原因是相關的第一及第二存取線係在偏壓於相同的電壓位準。然而，記憶胞M4及M6可分別展現洩漏電流L5及L6，洩漏電流L5及L6可提供Vu至GND的電壓差於未被選第一存取線BL0、BL2、及被選第二存取線WL1之間。相仿地，記憶胞M2及M8展現洩漏電流L7及L8，洩漏電流L7及L8可提供Vr-Vu的電壓差於未被選第二存取線WL0、WL2、及被選第一存取線BL1之間。
如先前參照第3圖所述，讀取電壓Vr具有的範圍為：方程式(11)：Vth(R)>Vr>Vth(S)
洩漏所導致的偏壓必須小於設置臨界電壓，亦即：方程式(12)：Vr-Vu<Vth(S)及方程式(13)：Vu<Vth(S)
藉由加總方程式(12)及(13)，方程式(14)：Vr<2Vth(S)
從方程式(11)及(14)來看，Vr範圍可為方程式(15)：2Vth(S)>Vr>Vth(S)
再者，基於此些方程式，可看出Vw<2Vth(S)，因此，Vw的範圍也可以是：方程式(16)：2Vth(S)>Vw>Vth(R)
在此實施例中，由於Vr-Vu<Vu，被選第一存取線BL1上的總洩漏電流(亦即L7+L8)係小於被選第二存取線WL1上的總洩漏電流(亦即L5+L6)。因此，多個感測放大器701被配置以經由第一存取線驅動器402耦接至第一存取線。
簡言之，讀取運作的第二偏壓配置包含：讀取電壓Vr，於複數條第一存取線中的被選第一存取線上；參考電壓，用於複數條第二存取線中的被選第二存取線上；及相同的抑制電壓Vu，用於未被選第一及第二存取線上，其中Vth(R)>Vr>Vth(S)。
第8圖繪示在另一實施例之讀取運作期間第5圖之偏壓配置所導致的洩漏電流。第8圖不同於第7圖的地方在於連接多個感測放大器801至交叉點陣列。在此實施例中，由於Vr-Vu>Vu，被選第二 存取線WL1上的總洩漏係小於被選第一存取線BL1上的總洩漏。因此，多個感測放大器801係配置以經由第二存取線驅動器401耦接至第二存取線。
第9圖繪示寫入及讀取運作的電流對比電壓的示意圖。線段1001係記憶元件位在具臨界Vth(S)的設置狀態時的曲線，線段1002係記憶元件位在具臨界Vth(R)的重置狀態時的曲線。如先前所述，電壓關係例如Vu<Vr<Vw。施加至未被選第一及第二存取線的抑制電壓Vu必須滿足1/2Vw>Vu>Vw-Vth(S)、或Vth(S)>Vu>Vw-Vth(S)。施加至被選第一存取線的寫入電壓Vw必須滿足Vth(S)+Vu>Vw>Vth(R)、或2Vth(S)>Vw>Vth(R)。
第10圖繪示包含3D交叉點陣列1100之積體電路1150的方塊圖，3D交叉點陣列1100包含的記憶胞具有與記憶元件串聯連接的開關元件。位準解碼器1101係耦接至並電性通訊至第二存取線解碼器1102及第一存取線解碼器1103。第二存取線解碼器1102係耦接至並電性通訊至複數條第二存取線1112，並安排為3D交叉點陣列1100中的列。第二存取線解碼器1102可包含第二存取線驅動器。第一存取線解碼器1103可耦接至並電性通訊至複數條第一存取線1113，並安排為3D交叉點陣列1100中的行，以從3D交叉點陣列1100中的記憶胞讀取資料或寫入資料。第一存取線解碼器1103可包含第一存取線驅動器。位址係供應在匯流排1105上並送至位準解碼器1101、第二存取線解碼器1102、及第一存取線解碼器1103。感測放大器及其它支援電路例如預充電電路及其它，以及方塊中的資料輸入結構1106，係經由此 實施例中的匯流排1107耦接至第一存取線解碼器1103。在一些實施例中，當第二存取線側的總洩漏電流小於第一存取線側時，感測放大器係耦接至第二存取線解碼器1102。在一些實施例中，感測放大器可以獨立於方塊中的資料輸入結構1106。資料係經由資料輸入線1121被供應，並從積體電路1150上的輸入/輸出埠或其它資料來源，送至方塊中的資料輸入結構1106。資料係經由資料輸出線1122被供應，並從方塊中的資料輸入結構1106送至積體電路1150上的輸入/輸出埠或積體電路1150內部或外部的其它資料終點。偏壓配置狀態機係位在控制電路1109中，控制所述之偏壓配置供應電壓1108，如同所述地具有全域Vu，以使被未選存取線上的電壓在讀取及寫入運作轉換之間不會改變。再者，控制電路協調方塊中的感測放大器及資料輸入結構1106的運作，以用於讀取及寫入運作。電路可使用特殊用途邏輯、一般用途處理器、或其組合而被實現，配置以執行讀取、寫入及抹除運作。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1100:3D交叉點陣列
1101:位準解碼器
1102:第二存取線解碼器
1103:第一存取線解碼器
1105、1107:匯流排
1106:感測放大器/資料輸入結構
1108:偏壓配置供應電壓
1109:控制電路
1112:第二存取線
1113:第一存取線
1121:資料輸入線
1122:資料輸出線
1150:積體電路

Claims (10)

  1. 一種積體電路，包括：複數個記憶胞，配置在複數條第一存取線及複數條第二存取線的交叉點處，該複數個記憶胞中的一被選記憶胞連接至一被選第一存取線及一被選第二存取線，當該被選記憶胞在一設置狀態時具有一第一臨界電壓Vth(S)，當該被選記憶胞在一重置狀態時具有一第二臨界電壓Vth(R)；以及控制電路，被配置以在一寫入運作期間施加一寫入電壓Vw至該被選記憶胞的該被選第一存取線，被配置以在一讀取運作期間施加一讀取電壓Vr至該被選記憶胞的該被選第一存取線，被配置以在該寫入運作及該讀取運作期間施加相同之一抑制電壓Vu至未被選之該些第一存取線與該些第二存取線，其中1/2Vw>Vu>Vw-Vth(S)，該讀取電壓Vr不等於該抑制電壓Vu；其中，在該寫入運作及該讀取運作期間內，被施加以該抑制電壓Vu之未被選之該些第一存取線所對應之至少一未被選記憶胞係不導通，該些第一存取線為複數條位元線，該些第二存取線為複數條字元線。
  2. 如申請專利範圍第1項所述之積體電路，其中該複數個記憶胞中的多個記憶胞分別包含一開關元件及一記憶元件，該開關元件包含一雙向(ovonic)臨界開關，該記憶元件包含一可編程電阻材料，其中Vr-Vu<Vu，且該積體電路更包含複數個感 測放大器耦接至該複數條第一存取線，或Vr-Vu>Vu，且該積體電路更包含複數個感測放大器耦接至該複數條第二存取線。
  3. 如申請專利範圍第1項所述之積體電路，其中該寫入電壓Vw具有一範圍：Vth(S)+Vu>Vw>Vth(R)，該寫入運作包含設定或重置運作，用於該些設置或重置運作之寫入脈衝具有不同的後緣邊緣(trailing edge)形狀。
  4. 如申請專利範圍第1項所述之積體電路，其中該控制電路係被配置以在該寫入運作或該讀取運作期間施加一參考電壓至該被選第二存取線，該複數個記憶胞包含一部分3D陣列。
  5. 一種記憶陣列中之一被選記憶胞的寫入方法，該記憶陣列包含複數條第一存取線及複數條第二存取線，當該記憶胞在一設置狀態時具有一第一臨界電壓Vth(S)，當該記憶胞在一重置狀態時具有一第二臨界電壓Vth(R)，該方法包括：在一寫入運作中，施加一寫入電壓Vw至該被選記憶胞所連接的一被選第一存取線；在一讀取運作中，施加一讀取電壓Vr至該被選記憶胞所連接的該被選第一存取線；在該寫入運作及該讀取運作中，施加相同之一抑制電壓Vu至未被選之第一存取線及第二存取線，其中1/2Vw>Vu>Vw-Vth(S)；其中，在該寫入運作及該讀取運作中，被施加以該抑制電壓Vu之未被選之第一存取線及第二存取線所對應之複數個未被選記憶胞 係不導通，該些第一存取線為複數條位元線，該些第二存取線為複數條字元線。
  6. 如申請專利範圍第5項所述之方法，其中Vr-Vu<Vu，且該方法更包含使用耦接至該被選第一存取線的一感測放大器，感測經過該被選記憶胞的電流，或Vr-Vu>Vu，且該方法更包含使用耦接至該被選第二存取線的一感測放大器，感測經過該被選記憶胞的電流。
  7. 如申請專利範圍第5項所述之方法，其中該記憶陣列中的記憶胞分別包含一開關元件及一記憶元件，該開關元件包含一雙向臨界開關，該記憶元件包含一可編程電阻材料，該方法更包括施加一參考電壓至一被選第二存取線，其中，所施加的該寫入電壓Vw改變該被選記憶胞為設置狀態，或者所施加的該寫入電壓Vw改變該被選記憶胞為重置狀態。
  8. 如申請專利範圍第5項所述之方法，其中該寫入運作包含在一驗證讀取脈衝後施加一寫入脈衝至該被選第一存取線，並在該寫入脈衝及該驗證讀取脈衝期間維持該抑制電壓在未被選之第一存取線上及未被選之第二存取線上。
  9. 一種積體電路，包括：一記憶體陣列，包含複數個記憶胞，配置在複數條第一存取線及複數條第二存取線的交叉點處，各記憶胞包含一雙向臨界開關及一可編程電阻記憶元件，該記憶胞在該記憶元件為一設置狀態 時具有一第一臨界電壓Vth(S)，該記憶胞在該記憶元件為一重置狀態時具有一第二臨界電壓Vth(R)；複數個第一驅動器，耦接至該複數條第一存取線；複數個第二驅動器，耦接至該複數條第二存取線；以及控制電路，耦接至該複數個第一驅動器及該複數個第二驅動器，並被配置以在一寫入運作中提供一第一偏壓配置，及在一讀取運作中提供一第二編壓配置；其中該第一偏壓配置包含：一寫入電壓Vw，在該複數條第一存取線之一被選第一存取線上；一參考電壓，在該複數條第二存取線之一被選第二存取線上；及一抑制電壓Vu，在未被選第一及第二存取線上；其中1/2Vw>Vu>Vw-Vth(S)；及其中該第二偏壓配置包含：一讀取電壓Vr，在該複數條第一存取線之該被選第一存取線上；該參考電壓，在該複數條第二存取線之該被選第二存取線上；及相同之該抑制電壓Vu，在該些未被選第一及第二存取線上；其中Vth(R)>Vr>Vth(S)，該讀取電壓Vr不等於該抑制電壓Vu；其中，於該寫入運作中及該讀取運作中，被施加以該抑制電壓Vu之該些未被選之第一存取線及第二存取線所對應之複數個未被選記憶胞係不導通，該些第一存取線為複數條位元線，該些第二存取線為複數條字元線。
  10. 如申請專利範圍第9項所述之積體電路，其中Vr-Vu<Vu，且該積體電路更包含複數個感測放大器耦接至該複 數條第一存取線，或Vr-Vu>Vu，且該積體電路更包含複數個感測放大器耦接至該複數條第二存取線。
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