CN109493904B - 集成电路及存储器阵列中的被选存储单元的写入方法 - Google Patents

Abstract

本发明公开了一种集成电路，包含存储器阵列，存储器阵列包含多个存储单元，存储单元配置在多条第一存取线及多条第二存取线的对应的交叉点处。被选存储单元具有设置状态的第一阈值电压Vth(S)及复位状态的第二阈值电压Vth(R)。控制电路被配置以在写入期间施加写入电压Vw至被选第一存取线，在读取操作期间施加读取电压Vr至被选第一存取线，且在写入及读取操作期间施加相同的抑制电压Vu至未被选第一及第二存取线，其中¹/₂Vw＞Vu＞Vw‑Vth(S)。

Description

集成电路及存储器阵列中的被选存储单元的写入方法

技术领域

本发明是有关于一种集成电路存储技术，且特别是有关于使用电阻性存储的技术及此种装置的操作方法。

背景技术

有许多不同类型的存储器，包含随机存取存储器(random access memory，RAM)、只读存储器(read only memory，ROM)、动态随机存取存储器(dynamic random accessmemory，DRAM)、同步动态随机存取存储器(synchronous dynamic random access memory，SDRAM)、电阻性存储器、及闪存和其它存储器。记忆性存储器的类型包含相变存储器(phasechange memory，PCM)、导电电桥存储器(conducting bridge memory，CBRAM)、及基于金属氧化物阻变式随机存取存储器(metal oxide based resistive random access memory，ReRAM)。各种电阻性存储装置包含安排为交叉点架构的阵列单元，例如美国专利第6，579，760号，标题为“SELF-ALIGNED，PROGRAMMABLE PHASE CHANGE MEMORY”，2003年6月17日公告，发明人为“Lung”。

在此种架构中，控制线例如字线及位线的电容及电阻，可随着存储器阵列的密度而增加。高电容及电阻可增加阵列操作所需的时间及电压，例如增加位线及字线预充电及放电所需的能耗。

一种需求在于提供高密度存储器阵列，可快速操作并降低能耗。

发明内容

本发明的技术用于交叉点存储器阵列的操作，以在操作期间达到高速、低压、及降低能耗的一个或多个。

本发明提供一种集成电路，包含多个存储单元配置在多条第一存取线(例如位线)及多条第二存取线(例如字线)的交叉点处，并包含至少一单元区块，其中，多个单元与包含在同一区块中另一个以上的单元的一行及一列中的一个共享第一存取线，且与包含在同一区块中至少另一个以上的单元的一行及一列中的另一个共享第二存取线。多个存储单元中的被选存储单元被配置在被选第一存取线及被选第二存取线之间。多个存储单元各包含一单元结构以提供开关功能与数据储存功能。在一较佳实施例中，单元结构包含开关元件例如双向(ovonic)阈值开关及相变材料的存储元件。当被选存储单元在设置状态时(低电阻)，多个存储单元具有第一阈值电压Vth(S)以用于单元的选择，当被选存储单元在复位状态时(高电阻)，多个存储单元具有第二阈值电压Vth(R)以用于单元的选择，原因例如是在设置及复位状态中单元的电压分配效果的差异。在基于双向阈值开关元件的实施例中，阈值表示单元所跨加的电压，在此电压之上或以上双向阈值开关会传导电流于“导通”状态，允许电流流过存储元件，而在此电压以下双向阈值开关维持于“截止”状态。

在多于两种不同电阻范围来表示数据的多电平的存储单元中，阈值电压可具有多于两种电平数值，而Vth(S)及Vth(R)分别对应至最低及最高电阻范围的阈值值。

在一些实施例中，集成电路包含控制电路，被配置以在一区块的单元的写入操作中施加写入电压Vw至被选第一存取线(可被设计为位线)，并在一区块的单元的读取操作中施加读取电压Vr至被选第一存取线，且在写入及读取操作中施加抑制电压Vu至未被选第一存取线，其中1/2Vw＞Vu＞Vw-Vth(S)。一区块的单元中的这些单元与相同此方框中的一个以上的单元，共同第一存取线及第二存取线的其中一个。写入电压Vw具有一范围：Vth(S)+Vu＞Vw＞Vth(R)。控制电路可被配置以施加接地、或另一恒定参考电压至被选第二存取线(可设计为字线)，并被配置以在写入操作及读取操作中施加Vu至此方框中的未被选第二存取线。控制电路可被配置以使得在写入操作及读取操作之间的转换、从一写入操作转换至另一写入操作的转换、在写入操作中从写入脉冲转换至验证步骤的转换、及从一读取操作转换至另一读取操作的转换，未被选的第一存取线所施加的偏压维持不变。由于未被选的第一存取线可为被选方框的存储单元中大多数的第一存取线，相对少量的此种第一存取线在任一指定转换中可从未被选者改变为被选者，在转换期间使他们实质上不变的偏压操作降低所需的能耗。再者，由于未被选的第二存取线可为被选方框的存储单元中大多数的第二存取线，相对少量甚至是零的此种第二存取线在任一指定转换中可从未被选者改变为被选者，在转换期间使他们实质上不变的偏压操作降低所需的能耗。

开关元件可包含双向阈值开关，而存储元件可包含相变材料，例如硫族(chalcogenide)或其它可编程电阻材料。

在控制电路被配置以使Vr-Vu＜Vu的实施例中，集成电路包含多个感测放大器，耦接至多条第一存取线。电流源电路可被耦接至第一存取线与感测放大器，以限制或控制读取及写入脉冲期间的电流振幅。

在控制电路被配置以使Vr-Vu＞Vu的实施例中，集成电路包含多个感测放大器，耦接至多条第二存取线。电流源电路可被耦接至第二存取线与感测放大器，以限制或控制读取及写入脉冲期间的电流振幅。

本发明提供的方法有关于写入存储区块中的被选存储单元，存储区块包含多条第一存取线及多条第二存取线。当存储元件处于设置状态及复位状态时，被选存储单元分别具有第一阈值电压Vth(S)及第二阈值电压Vth(R)。此方法包含在读取及写入操作中施加相同的抑制电压至未被选第一及第二存取线。在一个例子中，写入操作可包含施加写入电压脉冲Vw至被选存储单元所连接的被选第一存取线；施加验证读取电压Vr至被选第一存取线；及在施加写入脉冲及施加验证读取电压的实施例中，施加相同的抑制电压Vu至未被选第一及第二存取线，其中1/2Vw＞Vu＞Vw-Vth(S)。

在Vr-Vu＜Vu的实施例中，该方法包含使用耦接至被选第一存取线的感测放大器，感测经过被选存储单元的电流。

在Vr-Vu＞Vu的实施例中，该方法包含使用耦接至被选第二存取线的感测放大器，感测经过被选存储单元的电流。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：

附图说明

图1绘示3D交叉点阵列的示意图。

图2绘示图1中存储单元120的放大图。

图3绘示在设置及复位状态中存储单元的I-V曲线及对应的阈值电压分布的示意图。

图4绘示在写入操作期间施加至3D交叉点阵列中的一电平的第一偏压配置。

图5绘示在读取操作期间施加至3D交叉点阵列中的一电平的第二偏压配置。

图6绘示在一实施例的写入操作期间图4的偏压配置所导致的泄漏电流。

图7绘示在一实施例的读取操作期间图5的偏压配置所导致的泄漏电流。

图8绘示在另一实施例的读取操作期间图5的偏压配置所导致的泄漏电流。

图9绘示在写入及读取操作中所施加的电压的关系。

图10绘示包含3D交叉点阵列1100的集成电路1150的方框图，其中在读取及写入操作期间偏压配置被施加。

【符号说明】

101～106：第二存取线；

111～116：第一存取线；

120：被选单元；

121：开关元件；

122：存储元件；

123：第一阻挡层；

125：第二阻挡层；

131：控制电路；

132-1、132-2：第一驱动器；

134-1、134-2：第二驱动器；

151：第一端；

152：第二端；

225、226：未被选单元；

301、302：分布；

303：范围；

310、312：曲线；

400：电平；

401：第二存取线驱动器；

402：第一存取线驱动器；

701、801：感测放大器；

1001、1002：线段；

1100：3D交叉点阵列；

1101：电平译码器；

1102：第二存取线译码器；

1103：第一存取线译码器；

1105、1107：总线；

1106：感测放大器/数据输入结构；

1108：偏压配置供应电压；

1109：控制电路；

1112：第二存取线；

1113：第一存取线；

1121：数据输入线；

1122：数据输出线；

1150：集成电路；

BL1、BL2、BL3：位线；

GND：电压；

L1～L8：电流；

M1～M9：存储单元；

Vr：读取电压；

Vref：接地；

Vth(R)、Vth(S)：阈值电压；

Vw：写入电压；

Vu：抑制电压；

WL0、WL1、WL2：字线。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

本发明的实施例参照图1-图10作详细说明。

图1绘示3D交叉点阵列的示意图。3D交叉点阵列包含多个存储单元，存储单元包含存储单元120，配置在多条第一存取线例如位线(例如111、112、113、114、115、116)及多条第二存取线例如字线(例如101、102、103、104、105、106)的对应的叉点处。各存储单元具有单元结构，提供开关功能及数据储存功能。开关功能的阈值在不同数据储存状态下可以是不同的。在此例中，此单元具有的单元结构包含开关元件(例如121)及存储元件(例如122)。

在此例中，3D交叉点阵列的第一电平设置(interpose)在第二存取线(包含第二存取线101、102、及103)的第一图案化导体层及第一存取线(包含第一存取线111、112、及113)的第二图案化导体层之间。3D交叉点阵列的第二电平设置在第一存取线(包含第一存取线111、112、及113)的第二图化导体层及第二存取线(包含第二存取线104、105、及106)的第三图案化导体层之间。3D交叉点阵列的第三电平设置在第二存取线(包含第二存取线104、105、及106)的第三图案化导体层及第一存取线(包含第一存取线114、115、及116)的第四图案化导体层之间。在此实施例中，连续电平共享第一或第二存取线的图案化导体层，而这些存储单元被反置(invert)以使得存储元件可接触或邻近于第二存取线，且开关元件可接触或邻近于第一存取线。在这些实施例中，各电平可具有各自的第一及第二存取线的导电层。在一些实施例中，存储单元并不被反置以使得开关元件可接触第一存取线或第二存取线。图1的架构所实现的阵列可具有许多电平、及在各电平中的多个第一存取线及第二存取线，以形成高密度存储装置。其它3D架构可被实现。

3D交叉点阵列耦接至并电性通信至多个第一驱动器132-1、132-2、及第二驱动器134-1、134-2，其中第一及第二驱动器可包含地址译码器及偏压选择器，以施加偏压至被选及未被选第一存取线及第二存取线。控制电路131耦接至多个第一驱动器132-1、132-2、多个第二驱动器134-1、134-2、及其它电路中的资源以执行需要施加序列电压脉冲至阵列中的存储单元的写入操作、读取操作、及其它存储装置操作。虽然此图标显示驱动器在存取线中被共享，这些电路被配置以使用译码器及开关以允许独自选择及存取线的偏压。详细的偏压配置参考图4-图8而被说明。

控制电路131在读取操作期间控制驱动器，以在第一及第二存取线交叉点处的指定单元所连接的第一及第二存取线施加电压，包含：Vr及接地(Vref)，用于被选单元(例如120)；Vr及Vu，用于相同于第一存取线(例如111)但不同于第二存取线(例如104、102)的未被选单元(例如225、226)，或Vref及Vu，用于相同于第二存取线(例如101)但不同于第一存取线(例如在存取线101及112交叉点处的单元)的未被选单元(例如225、226)；及Vu及Vu，用于其它未被选单元(例如在存取线112及103交叉点处的单元)。在这些所述实施例中，在设置或复位写入操作期间，在第一及第二存取线交叉点处的指定单元所连接的第一及第二存取线施加电压，包含：Vw及接地(Vref)，用于被选单元(例如120)；Vw及Vu，用于相同于第一存取线(例如111)但不同于第二存取线(例如104、102)的未被选单元(例如225、226)，或Vref及Vu，用于相同于第二存取线(例如101)但不同于第一存取线(例如在存取线101及112交叉点处的单元)的未被选单元；Vu及Vu，用于其它未被选单元(例如在存取线112及103交叉点处的单元)。相同的抑制电压Vu可被施加在读取及写入操作中，使得单元120的读取及单元120的写入之间的转换不会需要在存取线111之外的存取线进行任何电压改变，而实质上降低读取及写入之间的转换所需的能耗。

感测放大器(未绘示)可配置以连接至第一存取线或第二存取线。在一实施例中，感测放大器耦接至第一及第二存取线的一个，在线电流源电路例如基于电流镜的负载电路被连接以限制在读取及写入电压脉冲期间的电流。

图2为图1的示例存储单元120的放大图。存储单元120具有：第一端151，电流流动地接触第一存取线(位线)111；及第二端152，电流流动地接触第二存取线(字线)101。存储单元120包含邻近第一存取线111的开关元件121、及邻近第二存取线101的存储元件122。第一阻挡层123配置在开关元件121及存储元件122之间。第二阻挡层125配置在开关元件121及第一存取线111之间。开关元件121例如可为包含硫族(chalcogenide)材料的两端点二方向型的双向阈值开关(ovonic threshold switch，OTS)。

在其它实施例中，开关元件121可包含其它类型的装置，例如二极管。

在一示例中，开关元件121可包含一层硫族以被选为用于双向阈值开关，例如As₂Se₃、ZnTe、及GeSe，且具有例如约5nm至25nm的厚度，较佳地约15nm。在一些实施例中，开关元件121可包含硫族与以下一或多个元件所组成的群组的结合：碲(Te)、硒(Se)、锗(Ge)、硅(Si)、砷(As)、钛(Ti)、硫(S)、及锑(Sb)。

第一阻挡层123可提供黏着及扩散层功能于开关元件121及存储元件122之间。第一阻挡层123可具有一层导电材料厚度约为5至50nm，较佳地为20nm。第一阻挡层123的示例材料可为金属氮化物，例如氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钼(MoN)、氮化铌(NbN)、氮化钛(TiSiN)、氮化钛(TiAlN)、氮化硅锆(ZrSiN)、氮化硅钨(WSiN)、氮化硼钨(WBN)、氮化铝锆(ZrAlN)、氮化硅钼(MoSiN)、氮化铝钼(MoAlN)、氮化硅钽(TaSiN)、钽铝氮化物(TaAlN)。除了金属氮化物之外，第一阻挡层123可以包括掺杂多晶硅、钨(W)、铜(Cu)、钛(Ti)、钼(Mo)、钽(Ta)、硅化钛(TiSi)、硅化钽(TaSi)、钛钨(TiW)、氮氧化钛(TiON)、钛铝氧氮化物(TiAlON)、氮氧化钨(WON)及氧氮化钽(TaON)。

第二阻挡层125可提供黏着及扩散层功能于开关元件121及第一存取线111之间。第二阻挡层125可具有相同于第一阻挡层123的材料，例如TiN。在一些实施例中，第二阻挡层125可具有不同于第一阻挡层123的材料。在一些实施例中，第二阻挡层125可被移除，以使开关元件121接触第一存取线111。

存储元件122可包含一层可编程电阻材料，例如一层相变材料，具有约10nm至50nm的厚度，较佳地约30nm。在一些实施例中，相变化存储元件的厚度可大于开关元件121的厚度。存储元件122可包含例如纯化学计量类型的Ge₂Sb₂Te₅，或包含添加物或掺杂物的类型，例如介电添加物。相变材料能通过能量(例如热或电流)的施加，被切换于相对高电阻状态非晶相、与相对低电阻状态结晶相之间。在一些实施例中，具有多重电阻状态的多电平单元可被使用。

存储元件122的材料的实施例可包含基于硫族的材料及其它材料。硫族合金包含硫族以及其它材料，例如过渡金属的化合物。硫族合金通常包含来自元素周期表IVA族的一个或多个元素，例如锗(Ge)和锡(Sn)。通常，硫族合金包含锑(Sb)、镓(Ga)、铟(In)、银(Ag)的一个或多个的化合物。许多基于相变存储材料已在发明的背景技术中引用的美国专利文献中被说明，包含的合金有：Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te、及Te/Ge/Sb/S。在Ge/Sb/Te合金家族中，大范围的合金合成物是有作用的。合成物例如可以是Ge₂Sb₂Te₅、GeSb₂Te₄、及GeSb₄Te₇。更详细来说，过渡金属例如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)及其混合物或合金，可与Ge/Sb/Te或Ga/Sb/Te合成，以形成具可编程电阻特性的相变化合金。有用的存储材料的详细示例揭露于“Ovshinsky”美国专利第5，687，112号，第11-13行，文中示例引用作为本说明书的揭示内容。

存储元件122可包含一层硫族及其它包含添加物的相变材料，以改变导电性、转移温度、熔化温度、及其它特性。代表性的添加物可包含氮(N)、硅(Si)、氧(O)、氧化硅(SiOx)、氮化硅(SiN)、铜(Cu)、银(Ag)、金(Au)、铝(Al)、氧化铝(Al₂O₃)、钽(Ta)、氧化钽(TaOx)、氮化钽(TaN)、钛(Ti)、和氧化钛(TiOx)。

在一些实施例中，其它电阻性存储结构可被实现，例如金属氧化物电阻存储器、磁性电阻性存储器、及导电电桥电阻性存储器。

第一存取线(位线)及第二存取线(字线)可包含多种金属、类金属材料、及掺杂半导体、或其组合物。第一及第二存取线的实施例可使用一或多层的材料例如钨(W)、铝(Al)、铜(Cu)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、掺杂多晶硅、硅化钴(CoSi)、硅化钨(WSi)、TiN/W/TiN或其它材料。举例来说，第一存取线及第二存取线的厚度范围为10nm至100nm。在其它实施例中，第一存取线及第二存取线可以是非常薄，或是更厚。被选为用于第二存取线的材料较佳地选择以配合存储元件122。类似地，被选为用于第一存取线的材料较佳地选择以配合第二阻挡层125。

在另一实施例中，底电极(未绘示)具有的接触表面小于存储元件的表面，此底电极设置在存储元件122与开关元件121之间，或设置在存储元件122与第二存取线101之间。如此，可达成在存储元件中的接垫处有高的电流密度。此底电极可包含氮化钛(TiN)、氮化钽(TaN)、钛氮化硅(TiSiN)、氮化铝钛(TiAlN)、氮化铝钽(TaAlN)、及氮化钨(WN)。与相变材料接触的底电极有时也被称为“加热器”，反映出电极可具有相对高电阻的实施例，并提供焦耳(Joule)热于相变材料的主动区中。

在一实施例中，在读取操作期间，对于处于第一及第二存取线交叉处的指定单元所连结的第一及第二存取线，所施加的电压可为Vr及接地(Vref)、Vr及Vu、或Vu及Vu中的个。在另一实施例中，在设置或复位操作期间，对于处于第一及第二存取线交叉处的指定单元所连结的第一及第二存取线，所施加的电压可为Vw及接地(Vref)、Vw及Vu、Vu及Vu中的一个。

图3绘示存储单元的I-V曲线的示意图，存储单元具有的单元结构提供开关功能及数据储存功能，例如是图2中的与双向阈值开关串联的包含相变存储元件的存储单元，并具有对应的设置及复位状态的阈值电压分布。在截止与导通状态之间的OTS开关依赖超过阈值电流或电压的所施加的电性电流或电压。当所施加的电压小于OTS的阈值电压时，OTS维持在截止状态，以使少量的或零的电性电流流过存储单元。当所施加的电压大于OTS的阈值电压时，OTS可切换至导通状态而允许电流流过存储单元。

在图3中，曲线310展现当相变化存储元件在低电阻的设置状态时存储单元的I-V特性。当电压增加时，存储单元呈现少量的或零的电流，直到达到约1.0单位的阈值电压Vth(S)。接着，开关元件快速变回(snap back)至低电阻状态，改变串联开关及存储元件的电压分配效应，从而增加电流流动。曲线312展现当相变存储元件在复位状态时存储单元的I-V特性。相仿地，当电压增加时，存储单元呈现少量的或零的电流，直到达到约2.0单位。在达到复位状态的阈值Vth(R)时，存储单元快速变回至更低电阻及更高电流。在设置或复位状态中，若达到阈值电压，存储单元显示更高的导电性以适于读取及写入操作。

阈值电压分布的图标显示设置状态的阈值Vth(S)的分布301、及复位状态的阈值Vth(R)的分布302。在读取操作期间，范围303中的读取电压Vr施加跨越存储单元。Vr大于设置状态的阈值电压Vth(S)且小于复位状态的阈值电压Vth(R)，亦即Vth(R)＞Vr＞Vth(S)。当此单元在设置状态中被读取时，Vr导通开关元件而读取电流在单元内流动。另一方面，当此单元在复位状态中时，Vr不足以导通开关，而有少量的或零的电流流动。感测放大器感测两种情况的电流流动的区别而读取数据数值。

图4绘示于写入操作期间施加于3D交叉点阵列中的电平400的第一偏压配置的示例。在电平400中，存储单元配置在第一存取线(例如位线BL0、BL1、及BL2)及第二存取线(例如字线WL0、WL1、及WL2)的交叉点处。在这些存储单元中，存储单元M5被选择以进入写入操作而写入数据。写入操作可为设置操作，此操作改变被选存储单元的存储元件从相对高的电阻状态(非晶相)变为相对低的电阻状态(多晶相或结晶相)。写入操作可为复位操作，此操作改变被选存储单元的存储元件从相对低的电阻状态变为相对高的电阻状态。第二存取线驱动器401可响应于译码地址，并耦接至第二存取线(例如字线WL0、WL1、及WL2)，而控制电路(未绘示)耦接至第二存取线驱动器401，被配置以施加参考电压至被选存储单元M5所连接的被选第二存取线WL1，并被配置以施加抑制电压Vu至未被选第二存取线WL0及WL2。第一存取线驱动器402可响应于译码地址，并耦接至第一存取线(例如字线BL0、BL1、及BL2)，而控制电路(未绘示)耦接至第一存取线驱动器402，被配置以施加写入电压Vw至被选存储单元M5所连接的被选第一存取线BL1，并被配置以施加相同的抑制电压Vu至未被选第一存取线BL0及BL2。

图5绘示于读取操作期间施加于3D交叉点阵列中的电平400的第二偏压配置的示例。此读取操作也可被使用以验证写入操作，例如一例验证随着一例写入。在这些存储单元中，存储单元M5在读取操作中被选择。连接至第二存取线(例如字线WL0、WL1、及WL2)的第二存取线驱动器401，耦接至控制电路(未绘示)。控制电路被配置以施加参考电压至被选存储单元M5所连接的被选第二存取线WL1，并施加抑制电压Vu至未被选第二存取线WL0及WL2。连接至第一存取线(例如位线BL0、BL1、及BL2)的第一存取线驱动器402，耦接至控制电路(未绘示)。控制电路被配置以施加读取电压Vr至被选存储单元M5所连接的被选第一存取线BL1，并施加相同的抑制电压Vu至未被选第一存取线BL0及BL2。

比较图4及图5，在写入及读取操作中，控制器分别施加不同电压(Vw及Vr)仅至被选第一存取线BL1。对于未被选第一及第二存取线，在写入及读取操作期间，第一及第二偏压配置包含相同的抑制电压Vu。在此例中，在写入及读取操作期间的参考电压接地。在写入及读取操作期间，由于相同的抑制电压Vu施加至未被选第一及第二存取线，此偏压配置可节省在写入及读取操作之间的转换中用于预充电的时间及能耗。

图6绘示写入操作期间图4的偏压配置所导致的泄漏电流。在未被选存储单元之间，存储单元M1、M3、M7、及M9不会展现显著的泄漏电流，原因是相关的第一及第二存取线偏压于相同的电压电平。然而，存储单元M4及M6可分别展现泄漏电流L1及L2。泄漏电流L1及L2可提供电压差Vu于未被选第一存取线BL0、BL2、及被选第二存取线WL1之间。

未被选第一存取线及被选第二存取线所跨加的电压差Vu必须小于设置状态的阈值电压Vth(S)，以使未被选存储单元M4及M6不会导通。

方程式(1)：Vu＜Vth(S)

类似地，存储单元M2及M8分别展现泄漏电流L3及L4，此些电流提供电压差Vw-Vu于未被选第二存取线WL0、WL2、及被选第一存取线BL1之间。

未被选第二存取线及被选第一存取线所跨加的偏压Vw-Vu也必须小于设置状态的阈值电压Vth(S)，以使未被选存储单元M2及M8不会导通。

方程式(2)：Vw-Vu＜Vth(S)

方程式(3)：

方程式(4)：

从方程式(1)及(3)，可推导出Vu可处于以下所定义的范围：

方程式(5)：Vth(S)＞Vu＞Vw-Vth(S)

在设置操作或复位操作的其中一个中，写入电压Vw必须大于复位状态的阈值电压Vth(R)，亦即：

方程式(6)：Vw＞Vth(R)

从方程式(1)及方程式(2)，可推导出：

方程式(7)：Vu＜1/2Vw

此外，从方程式(3)及(7)，可推导出Vu的范围可为：

方程式(8)：1/2Vw＞Vu＞Vw-Vth(S)

从方程式(4)及(6)，可推导出Vw的范围可为：

方程式(9)：Vth(S)+Vu＞Vw＞Vth(R)

设置及复位操作所需的写入脉冲被用于熔化(melt)存储元件，并接着随后慢速淬火(slow-quenching)(SET)或快速淬火(RESET)一组(volume)存储元件。写入脉冲可包含前缘(leading)边缘、后缘(trailing)边缘、及前缘边缘与后缘边缘之间的中间段。用于慢速淬火(SET)的写入脉冲的后缘边缘的周期可长于快速淬火(RESET)的周期。因此，写入电压Vw在设置及复位中可以是相同的。在一些实施例中，写入电压Vw在设置(Vw(S))及复位(Vw(R))中可以是不同的，此例中上述指定的范围必须应用至不同的Vw(R)及Vw(S)两者，以避免导通未被选存储单元。

简言之，用于写入操作的第一偏压配置包含：写入电压Vw，于多条第一存取线中的被选第一存取线；参考电压，用于多条第二存取线中的被选第二存取线；及抑制电压Vu，用于未被选第一及第二存取线，其中：

方程式(10)：1/2Vw＞Vu＞Vw-Vth(S)或Vth(S)＞Vu＞Vw-Vth(S)

图7绘示在一实施例的读取操作期间图5的偏压配置所导致的泄漏电流。在未被选存储单元中，存储单元M1、M3、M5、M7、及M9不会展现显著的泄漏电流，原因是相关的第一及第二存取线偏压于相同的电压电平。然而，存储单元M4及M6可分别展现泄漏电流L5及L6，泄漏电流L5及L6可提供Vu至GND的电压差于未被选第一存取线BL0、BL2、及被选第二存取线WL1之间。相仿地，存储单元M2及M8展现泄漏电流L7及L8，泄漏电流L7及L8可提供Vr-Vu的电压差于未被选第二存取线WL0、WL2、及被选第一存取线BL1之间。

如先前参照图3所述，读取电压Vr具有的范围为：

方程式(11)：Vth(R)＞Vr＞Vth(S)

泄漏所导致的偏压必须小于设置阈值电压，亦即：

方程式(12)：Vr-Vu＜Vth(S)

及

方程式(13)：Vu＜Vth(S)

通过加总方程式(12)及(13)，

方程式(14)：Vr＜2Vth(S)

从方程式(11)及(14)来看，Vr范围可为：

方程式(15)：2Vth(S)＞Vr＞Vth(S)

再者，基于这些方程式，可看出Vw＜2Vth(S)，因此，Vw的范围也可以是：

方程式(16)：2Vth(S)＞Vw＞Vth(R)

在此实施例中，由于Vr-Vu＜Vu，被选第一存取线BL1上的总泄漏电流(亦即L7+L8)小于被选第二存取线WL1上的总泄漏电流(亦即L5+L6)。因此，多个感测放大器701被配置以经由第一存取线驱动器402耦接至第一存取线。

简言之，读取操作的第二偏压配置包含：读取电压Vr，于多条第一存取线中的被选第一存取线；参考电压，用于多条第二存取线中的被选第二存取线；及相同的抑制电压Vu，用于未被选第一及第二存取线，其中Vth(R)＞Vr＞Vth(S)。

图8绘示在另一实施例的读取操作期间图5的偏压配置所导致的泄漏电流。图8不同于图7的地方在于连接多个感测放大器801至交叉点阵列。在此实施例中，由于Vr-Vu＞Vu，被选第二存取线WL1上的总泄漏小于被选第一存取线BL1上的总泄漏。因此，多个感测放大器801配置以经由第二存取线驱动器401耦接至第二存取线。

图9绘示写入及读取操作的电流对比电压的示意图。线段1001存储元件处于包含阈值Vth(S)的设置状态时的曲线，线段1002存储元件处于包含阈值Vth(R)的复位状态时的曲线。如先前所述，电压关例如Vu＜Vr＜Vw。施加至未被选第一及第二存取线的抑制电压Vu必须满足：1/2Vw＞Vu＞Vw-Vth(S)、或Vth(S)＞Vu＞Vw-Vth(S)。施加至被选第一存取线的写入电压Vw必须满足：Vth(S)+Vu＞Vw＞Vth(R)、或2Vth(S)＞Vw＞Vth(R)。

图10绘示包含3D交叉点阵列1100的集成电路1150的方框图，3D交叉点阵列1100包含的存储单元具有与存储元件串联连接的开关元件。电平译码器1101耦接至并电性通信至第二存取线译码器1102及第一存取线译码器1103。第二存取线译码器1102耦接至并电性通信至多条第二存取线1112，并安排为3D交叉点阵列1100中的列。第二存取线译码器1102可包含第二存取线驱动器。第一存取线译码器1103可耦接至并电性通信至多条第一存取线1113，并安排为3D交叉点阵列1100中的行，以从3D交叉点阵列1100中的存储单元读取数据或写入数据。第一存取线译码器1103可包含第一存取线驱动器。地址供应在总线1105上并送至电平译码器1101、第二存取线译码器1102、及第一存取线译码器1103。感测放大器及其它支持电路例如预充电电路及其它，以及方框中的数据输入结构1106，经由此实施例中的总线1107耦接至第一存取线译码器1103。在一些实施例中，当第二存取线侧的总泄漏电流小于第一存取线侧时，感测放大器耦接至第二存取线译码器1102。在一些实施例中，感测放大器可以独立于方框中的数据输入结构1106。数据经由数据输入线1121被供应，并从集成电路1150上的输入/输出端口或其它数据源，送至方框中的数据输入结构1106。数据经由数据输出线1122被供应，并从方框中的数据输入结构1106送至集成电路1150上的输入/输出端口或集成电路1150内部或外部的其它数据终点。偏压配置状态机处于控制电路1109中，控制偏压配置供应电压1108，具有全局Vu，以使未被选存取线的电压在读取及写入操作转换之间不会改变。再者，控制电路协调方框中的感测放大器及数据输入结构1106的操作，以用于读取及写入操作。电路可使用特殊用途逻辑、一般用途处理器、或其组合而被实现，配置以执行读取、写入及擦除操作。

综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中具有公知常识的技术人员，在不脱离本发明的精神和范围内，当可作各种的改动与润饰。因此，本发明的保护范围当以申请专利范围所界定的权利要求为准。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种集成电路，包括：

多个存储单元，配置在多条第一存取线及多条第二存取线的交叉点处，该多个存储单元中的一被选存储单元连接至一被选第一存取线及一被选第二存取线，当该被选存储单元在一设置状态时具有一第一阈值电压Vth(S)，当该被选存储单元在一复位状态时具有一第二阈值电压Vth(R)；以及

控制电路，被配置以在一写入操作期间施加一写入电压Vw至该被选存储单元的该被选第一存取线，被配置以在一读取操作期间施加一读取电压Vr至该被选存储单元的该被选第一存取线，被配置以在该写入操作及该读取操作期间施加一接地的参考电压至该被选第二存取线，被配置以在该写入操作及该读取操作期间施加相同的一抑制电压Vu至未被选的第一存取线及第二存取线，其中Vth(S)+Vu＞Vw＞Vth(R)，Vth(R)＞Vr＞Vth(S)，1/2Vw＞Vu＞Vw-Vth(S)。

2.根据权利要求1所述的集成电路，其中该多个存储单元中的多个存储单元分别包含一开关元件及一存储元件，该开关元件包含一双向阈值开关，该存储元件包含一可编程电阻材料，其中Vr-Vu＜Vu，且该集成电路还包含多个感测放大器耦接至该多条第一存取线，或Vr-Vu＞Vu，且该集成电路还包含多个感测放大器耦接至该多条第二存取线。

3.根据权利要求1所述的集成电路，该写入操作包含设置或复位操作，用于设置或复位操作的写入脉冲具有不同的后缘边缘形状。

4.根据权利要求1所述的集成电路，该多个存储单元包含一部分3D阵列。

5.一种存储器阵列中的一被选存储单元的写入方法，该存储器阵列包含多条第一存取线及多条第二存取线，当该存储单元在一设置状态时具有一第一阈值电压Vth(S)，当该存储单元在一复位状态时具有一第二阈值电压Vth(R)，该方法包括：

在一写入操作中，施加一写入电压Vw至该被选存储单元所连接的一被选第一存取线；

在一读取操作中，施加一读取电压Vr至该被选存储单元所连接的该被选第一存取线；

在该写入操作及该读取操作中，施加一接地的参考电压至一被选第二存取线；以及

在该写入操作及该读取操作中，施加相同的一抑制电压Vu至未被选的第一存取线及第二存取线，其中Vth(S)+Vu＞Vw＞Vth(R)，Vth(R)＞Vr＞Vth(S)，1/2Vw＞Vu＞Vw-Vth(S)。

6.根据权利要求5所述的方法，其中Vr-Vu＜Vu，且该方法还包含使用耦接至该被选第一存取线的一感测放大器，感测经过该被选存储单元的电流，或Vr-Vu＞Vu，且该方法还包含使用耦接至该被选第二存取线的一感测放大器，感测经过该被选存储单元的电流。

7.根据权利要求5所述的方法，其中该存储器阵列中的存储单元分别包含一开关元件及一存储元件，该开关元件包含一双向阈值开关，该存储元件包含一可编程电阻材料，其中，所施加的该写入电压Vw改变该被选存储单元为设置状态，或者所施加的该写入电压Vw改变该被选存储单元为复位状态。

8.根据权利要求5所述的方法，其中该写入操作包含在一验证读取脉冲后施加一写入脉冲至该被选第一存取线，并在该写入脉冲及该验证读取脉冲期间维持该抑制电压在未被选的第一存取线及未被选的第二存取线。

9.一种集成电路，包括：

一存储器阵列，包含多个存储单元，配置在多条第一存取线及多条第二存取线的交叉点处，各存储单元包含一双向阈值开关及一可编程电阻存储元件，该存储单元在该存储元件为一设置状态时具有一第一阈值电压Vth(S)，该存储单元在该存储元件为一复位状态时具有一第二阈值电压Vth(R)；

多个第一驱动器，耦接至该多条第一存取线；

多个第二驱动器，耦接至该多条第二存取线；以及

控制电路，耦接至该多个第一驱动器及该多个第二驱动器，并被配置以在一写入操作中提供一第一偏压配置，及在一读取操作中提供一第二偏压配置；

其中该第一偏压配置包含：一写入电压Vw，在该多条第一存取线的一被选第一存取线；一接地的参考电压，在该多条第二存取线的一被选第二存取线；及一抑制电压Vu，在未被选第一及第二存取线；其中Vth(S)+Vu＞Vw＞Vth(R)，1/2Vw＞Vu＞Vw-Vth(S)；及

其中该第二偏压配置包含：一读取电压Vr，在该多条第一存取线的该被选第一存取线；该参考电压，在该多条第二存取线的该被选第二存取线；及相同的该抑制电压Vu，在该些未被选第一及第二存取线；其中Vth(R)＞Vr＞Vth(S)。

10.根据权利要求9所述的集成电路，其中Vr-Vu＜Vu，且该集成电路还包含多个感测放大器耦接至该多条第一存取线，或Vr-Vu＞Vu，且该集成电路还包含多个感测放大器耦接至该多条第二存取线。

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