JP4427464B2 - 不揮発性半導体記憶装置及びその動作方法 - Google Patents
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Description
先ず、本発明装置の書き込み、消去、読み出しの各メモリ動作において、非選択ワード線と非選択ビット線に共通の非選択電圧VWE/2を与える第1実施形態について、図8から図14を参照して説明する。
次に、本発明装置の書き込み、消去、読み出しの各メモリ動作において、非選択ワード線と非選択ビット線に共通の非選択電圧として接地電圧Vssを与える第2実施形態について、図15から図21を参照して説明する。
次に、本発明装置の書き込み、消去、読み出しの各メモリ動作において、非選択ワード線と非選択ビット線に書き込み電圧VWEの1/3の共通の第1非選択電圧VWE/3を与える第3実施形態について、図22から図28を参照して説明する。
次に、本発明装置の書き込み、消去、読み出しの各メモリ動作において、非選択ワード線と非選択ビット線に書き込み電圧VWEの2/3の共通の第2非選択電圧2VWE/3を与える第4実施形態について、図29から図35を参照して説明する。
2: ビット線デコーダ
3: ワード線デコーダ
4: アドレス線
5: データ線
6a,6b,6c,6d,6e,6f,6g: 制御回路
7: 制御信号線
8a,8b,8c,8d,8e,8f,8g: 電圧スイッチ回路
9: 読み出し回路
10: メモリセル、可変抵抗素子
BL1〜BLm: ビット線(列選択線)
WL1〜WLn: ワード線(行選択線)
Vcc: 電源電圧
Vss: 接地電圧
Vpp: 書き込みまたは消去用の電圧
Va: 書き込み、消去、または、読み出し用の電圧
VWE: 書き込み電圧、消去電圧
VR: 読み出し電圧
V1R,V2R,V3R: 第1読み出し電圧
Te: 消去動作期間
Tr: 読み出し動作期間
Tw: 書き込み動作期間
Claims (27)
- 電気的パルス印加により抵抗値が可逆的に変化する可変抵抗素子を備えてなる2端子のメモリセルを、行方向及び列方向に夫々複数配列し、同一行の前記各メモリセルの一方端を共通のワード線に接続し、同一列の前記各メモリセルの他方端を共通のビット線に接続されたメモリセルアレイと、
前記メモリセルアレイの中から前記メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路と、
前記メモリセル選択回路により選択された選択メモリセルに対する読み出し動作と書き込み動作と消去動作を含む複数のメモリ動作のために、前記ワード線と前記ビット線の内の前記選択メモリセルに接続する選択ワード線と選択ビット線、及び、前記選択ワード線と前記選択ビット線以外の非選択ワード線と非選択ビット線の夫々に対して、前記各メモリ動作において必要な電圧を前記メモリ動作別に印加する電圧スイッチ回路と、
前記選択メモリセルの内の読み出し対象の前記メモリセルに対して前記可変抵抗素子の抵抗値に応じて流れる読み出し電流の大小を検知して、前記読み出し対象メモリセルに記憶されている情報を読み出す読み出し回路と、を備え、
前記電圧スイッチ回路は、
前記読み出し動作、前記書き込み動作、及び前記消去動作の各動作において、前記選択ワード線、前記選択ビット線、前記非選択ワード線、及び前記非選択ビット線に対して接地電圧又は同極性電圧を印加し、
前記読み出し動作、前記書き込み動作、及び前記消去動作の各動作にわたって、前記非選択ワード線と前記非選択ビット線の両方に対して共通の非選択電圧を印加することを特徴とする不揮発性半導体記憶装置。 - 電気的パルス印加により抵抗値が可逆的に変化する可変抵抗素子を備えてなる2端子のメモリセルを、行方向及び列方向に夫々複数配列し、同一行の前記各メモリセルの一方端を共通のワード線に接続し、同一列の前記各メモリセルの他方端を共通のビット線に接続されたメモリセルアレイと、
前記メモリセルアレイの中から前記メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路と、
前記メモリセル選択回路により選択された選択メモリセルに対する読み出し動作と書き込み動作と消去動作を含む複数のメモリ動作のために、前記ワード線と前記ビット線の内の前記選択メモリセルに接続する選択ワード線と選択ビット線、及び、前記選択ワード線と前記選択ビット線以外の非選択ワード線と非選択ビット線の夫々に対して、前記各メモリ動作において必要な電圧を前記メモリ動作別に印加する電圧スイッチ回路と、
前記選択メモリセルの内の読み出し対象の前記メモリセルに対して前記可変抵抗素子の抵抗値に応じて流れる読み出し電流の大小を検知して、前記読み出し対象メモリセルに記憶されている情報を読み出す読み出し回路と、を備え、
前記電圧スイッチ回路は、
前記読み出し動作、前記書き込み動作、及び前記消去動作の各動作において、前記選択ワード線、前記選択ビット線、前記非選択ワード線、及び前記非選択ビット線に対して接地電圧又は同極性電圧を印加し、
少なくとも前記読み出し動作と前記書き込み動作の各動作にわたって、前記非選択ワード線と前記非選択ビット線の一方に対して共通の非選択電圧を印加し、
少なくとも前記読み出し動作と前記消去動作の各動作にわたって、前記非選択ワード線と前記非選択ビット線の他方に対して共通の前記非選択電圧を印加することを特徴とする不揮発性半導体記憶装置。 - 前記電圧スイッチ回路が、前記読み出し動作と前記書き込み動作と前記消去動作の各メモリ動作に入る直前の各準備動作期間において、少なくとも前記非選択ワード線と前記非選択ビット線に対して、前記非選択電圧を印加することを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 前記各準備動作期間において、前記選択ワード線と前記選択ビット線に対して、前記非選択電圧を印加することを特徴とする請求項3に記載の不揮発性半導体記憶装置。
- 前記電圧スイッチ回路が、前記読み出し動作の期間中、前記選択ワード線と前記選択ビット線の一方と、前記非選択ワード線と前記非選択ビット線の両方に、前記非選択電圧を印加し、前記選択ワード線と前記選択ビット線の他方に、前記非選択電圧と異なる第1読み出し電圧を印加し、
前記第1読み出し電圧と前記非選択電圧の電圧差の絶対値が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧と前記可変抵抗素子に対する消去動作に必要な消去電圧の各絶対値の下限値より低電圧の所定の読み出し電圧になっていることを特徴とする請求項1〜4の何れか1項に記載の不揮発性半導体記憶装置。 - 前記電圧スイッチ回路が、前記書き込み動作の期間中、前記選択ワード線と前記選択ビット線の一方に、前記非選択電圧よりも高い第1書き込み電圧を印加し、前記選択ワード線と前記選択ビット線の他方に、前記非選択電圧よりも低い第2書き込み電圧を印加し、
前記第1書き込み電圧と前記第2書き込み電圧の電圧差の絶対値が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧になっていることを特徴とする請求項1〜5の何れか1項に記載の不揮発性半導体記憶装置。 - 前記電圧スイッチ回路が、前記消去動作の期間中、前記選択ワード線と前記選択ビット線の一方に、前記非選択電圧よりも高い第1消去電圧を印加し、前記選択ワード線と前記選択ビット線の他方に、前記非選択電圧よりも低い第2消去電圧を印加し、
前記第1消去電圧と前記第2消去電圧の電圧差の絶対値が、前記可変抵抗素子に対する消去動作に必要な消去電圧になっていることを特徴とする請求項1〜6の何れか1項に記載の不揮発性半導体記憶装置。 - 前記電圧スイッチ回路が、前記書き込み動作の期間中、前記選択ワード線と前記選択ビット線の一方に、前記非選択電圧よりも高い第1書き込み電圧を印加し、前記選択ワード線と前記選択ビット線の他方に、前記非選択電圧よりも低い第2書き込み電圧を印加し、前記消去動作の期間中、前記選択ワード線と前記選択ビット線の他方に、前記非選択電圧よりも高い第1消去電圧を印加し、前記選択ワード線と前記選択ビット線の一方に、前記非選択電圧よりも低い第2消去電圧を印加し、
前記第1書き込み電圧と前記第2書き込み電圧の電圧差の絶対値が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧に、前記第1消去電圧と前記第2消去電圧の電圧差の絶対値が、前記可変抵抗素子に対する消去動作に必要な消去電圧になっており、
前記第1書き込み電圧と前記第1消去電圧が同電圧で、前記第2書き込み電圧と前記第2消去電圧が同電圧であることを特徴とする請求項1〜5の何れか1項に記載の不揮発性半導体記憶装置。 - 前記書き込み動作と前記消去動作の両期間中、前記選択ワード線または前記選択ビット線に印加される電圧が接地電圧であり、
前記非選択電圧が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧、または、前記可変抵抗素子に対する消去動作に必要な消去電圧の半分であることを特徴とする請求項1〜8の何れか1項に記載の不揮発性半導体記憶装置。 - 前記書き込み動作と前記消去動作の両期間中、前記選択ワード線または前記選択ビット線に印加される電圧が接地電圧であり、
前記非選択電圧が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧、または、前記可変抵抗素子に対する消去動作に必要な消去電圧の3分の1であることを特徴とする請求項1〜8の何れか1項に記載の不揮発性半導体記憶装置。 - 前記書き込み動作と前記消去動作の両期間中、前記選択ワード線または前記選択ビット線に印加される電圧が接地電圧であり、
前記非選択電圧が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧、または、前記可変抵抗素子に対する消去動作に必要な消去電圧の3分の2であることを特徴とする請求項1〜8の何れか1項に記載の不揮発性半導体記憶装置。 - 前記電圧スイッチ回路が、前記読み出し動作と前記書き込み動作と前記消去動作の何れでもない待機状態において、前記選択ワード線と前記選択ビット線と前記非選択ワード線と前記非選択ビット線の夫々に対して、前記非選択電圧を印加することを特徴とする請求項1〜11の何れか1項に記載の不揮発性半導体記憶装置。
- 前記可変抵抗素子の材料が、金属酸化物であることを特徴とする請求項1〜12の何れか1項に記載の不揮発性半導体記憶装置。
- 前期可変抵抗素子の材料である金属酸化物が、遷移金属酸化物であることを特徴とする請求項1〜12の何れか1項に記載の不揮発性半導体記憶装置。
- 前期可変抵抗素子の材料である金属酸化物が、Pr、Mnを含むことを特徴とする請求項1〜12の何れか1項に記載の不揮発性半導体記憶装置。
- 電気的パルス印加により抵抗値が可逆的に変化する可変抵抗素子を備えてなる2端子のメモリセルを、行方向及び列方向に夫々複数配列し、同一行の前記各メモリセルの一方端を共通のワード線に接続し、同一列の前記各メモリセルの他方端を共通のビット線に接続されたメモリセルアレイを備えてなる不揮発性半導体記憶装置における、前記メモリセルアレイの中から行単位、列単位、または、メモリセル単位で選択された選択メモリセルに対する読み出し動作と書き込み動作と消去動作を含む複数のメモリ動作のための動作方法であって、
前記読み出し動作、前記書き込み動作、及び前記消去動作の各動作において、前記ワード線と前記ビット線の内の前記選択メモリセルに接続する選択ワード線と選択ビット線、並びに前記選択ワード線と前記選択ビット線以外の非選択ワード線と非選択ビット線に対して接地電圧又は同極性電圧を印加し、
前記読み出し動作、前記書き込み動作、及び前記消去動作の各動作にわたって、前記非選択ワード線と前記非選択ビット線の両方に対して、共通の非選択電圧を印加することを特徴とする不揮発性半導体記憶装置の動作方法。 - 電気的パルス印加により抵抗値が可逆的に変化する可変抵抗素子を備えてなる2端子のメモリセルを、行方向及び列方向に夫々複数配列し、同一行の前記各メモリセルの一方端を共通のワード線に接続し、同一列の前記各メモリセルの他方端を共通のビット線に接続されたメモリセルアレイを備えてなる不揮発性半導体記憶装置における、前記メモリセルアレイの中から行単位、列単位、または、メモリセル単位で選択された選択メモリセルに対する読み出し動作と書き込み動作と消去動作を含む複数のメモリ動作のための動作方法であって、
前記読み出し動作、前記書き込み動作、及び前記消去動作の各動作において、前記ワード線と前記ビット線の内の前記選択メモリセルに接続する選択ワード線と選択ビット線、並びに前記選択ワード線と前記選択ビット線以外の非選択ワード線と非選択ビット線に対して接地電圧又は同極性電圧を印加し、
少なくとも前記読み出し動作と前記書き込み動作の各動作にわたって、前記非選択ワード線と前記非選択ビット線の一方に対して共通の非選択電圧を印加し、
少なくとも前記読み出し動作と前記消去動作の各動作にわたって、前記非選択ワード線と前記非選択ビット線の他方に対して共通の前記非選択電圧を印加することを特徴とする不揮発性半導体記憶装置の動作方法。 - 前記読み出し動作と前記書き込み動作と前記消去動作の各メモリ動作に入る直前の各準備動作期間において、前記非選択ワード線と前記非選択ビット線に対して、前記非選択電圧を印加することを特徴とする請求項16または17に記載の不揮発性半導体記憶装置の動作方法。
- 前記各準備動作期間において、前記ワード線と前記ビット線の内の前記選択メモリセルに接続する選択ワード線と選択ビット線に対して、前記非選択電圧を印加することを特徴とする請求項18に記載の不揮発性半導体記憶装置の動作方法。
- 前記読み出し動作の期間中、前記選択ワード線と前記選択ビット線の一方と、前記非選択ワード線と前記非選択ビット線の両方に、前記非選択電圧を印加し、前記選択ワード線と前記選択ビット線の他方に、前記非選択電圧と異なる第1読み出し電圧を印加し、
前記第1読み出し電圧と前記非選択電圧の電圧差の絶対値が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧と前記可変抵抗素子に対する消去動作に必要な消去電圧の各絶対値の下限値より低電圧の所定の読み出し電圧になっていることを特徴とする請求項16〜19の何れか1項に記載の不揮発性半導体記憶装置の動作方法。 - 前記書き込み動作と前記消去動作の両期間中、前記選択ワード線と前記選択ビット線の一方に印加される電圧が接地電圧であり、
前記非選択電圧が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧、または、前記可変抵抗素子に対する消去動作に必要な消去電圧の半分であることを特徴とする請求項16〜20の何れか1項に記載の不揮発性半導体記憶装置の動作方法。 - 前記書き込み動作と前記消去動作の両期間中、前記選択ワード線と前記選択ビット線の一方に印加される電圧が接地電圧であり、
前記非選択電圧が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧、または、前記可変抵抗素子に対する消去動作に必要な消去電圧の3分の1であることを特徴とする請求項16〜20の何れか1項に記載の不揮発性半導体記憶装置の動作方法。 - 前記書き込み動作と前記消去動作の両期間中、前記選択ワード線と前記選択ビット線の一方に印加される電圧が接地電圧であり、
前記非選択電圧が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧、または、前記可変抵抗素子に対する消去動作に必要な消去電圧の3分の2であることを特徴とする請求項16〜20の何れか1項に記載の不揮発性半導体記憶装置の動作方法。 - 前記読み出し動作と前記書き込み動作と前記消去動作の何れでもない待機状態において、前記選択ワード線と前記選択ビット線、及び、前記非選択ワード線と前記非選択ビット線の夫々に対して、前記非選択電圧を印加することを特徴とする請求項16〜23の何れか1項に記載の不揮発性半導体記憶装置の動作方法。
- 前記可変抵抗素子の材料が、金属酸化物であることを特徴とする請求項16〜24の何れか1項に記載の不揮発性半導体記憶装置の動作方法。
- 前期可変抵抗素子の材料である金属酸化物が、遷移金属酸化物であることを特徴とする請求項16〜24の何れか1項に記載の不揮発性半導体記憶装置の動作方法。
- 前期可変抵抗素子の材料である金属酸化物が、Pr、Mnを含むことを特徴とする請求項16〜24の何れか1項に記載の不揮発性半導体記憶装置の動作方法。
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