JP3783696B2 - 強誘電体記憶装置のデータ記憶方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体記憶装置に関し、特に、書き込み（プログラム）及び／又は読み出しコマンドが一定時間内に競合した場合に、最新のコマンドを処理するための改良に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
一つのメモリセルに一つの強誘電体キャパシタのみを配置した、いわゆるクロスポイント型強誘電体記憶装置は、ＳＲＡＭ，ＤＲＡＭ等の他の記憶装置と同様にプログラムサイクルとリードサイクルとを有する。
【０００３】
ここで、ＳＲＡＭ，ＤＲＡＭでは、プログラムデータの書き込み途中にて、新たなプログラムデータに書き換えることが可能である。あるいは、リードサイクル途中にてプログラムリクエストがあった時には、直ちにプログラムサイクルに変更可能である。
【０００４】
ここで、クロスポイント型強誘電体記憶装置は、ＳＲＡＭ，ＤＲＡＭなどとは事情が異なり、強誘電体キャパシタのヒステリシス特性を用いてデータ記憶を行う。このため、プログラムサイクル及びリードサイクルの各々が、“０”データ書き込み期間と“１”データ書き込み期間とを有し、実質的に２工程を有する（その詳細は後述する）。従って、選択メモリセルのアドレスが指定されてプログラムサイクルまたはリードサイクルが開始された後は、リクエストまたはプログラムデータの変更を一切認めない同期型とすることが考えられる。
【０００５】
同期型では、リードサイクルの途中ではプログラムサイクルへの変更は認められず、プログラムサイクルの途中ではプログラムデータの変更は認められない。
【０００６】
しかし、クロスポイント型強誘電体記憶装置についてのみ同期型とすると、ＳＲＡＭ，ＤＲＡＭ等と仕様が全く異なり、ユーザにとって不都合である。
【０００７】
本発明は、クロスポイント型強誘電体記憶装置のプログラムサイクル及びリードサイクルの特殊性に鑑みて、選択メモリセルに対するリクエストまたはプログラムデータが変更された場合でも、最新のプログラムリクエストまたはプログラムデータに基づいたデータ記憶を可能とする強誘電体記憶装置のデータ記憶方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の一態様は、複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線及び前記複数のビット線の各交点に、相交差する両線間の電圧が直接印加される強誘電体キャパシタをそれぞれ有する複数のメモリセルとを有し、前記複数のメモリセルの中から選択された複数の選択メモリセルに対してプログラムサイクル又はリードサイクルを実施し、かつ、前記プログラムサイクル及び前記リードサイクルの各々が、前記複数の選択メモリセルに対する第１データの書き込み期間とその後の第２データの書き込み期間とを含む強誘電体記憶装置のデータ記憶方法において、
前記リードサイクル中の前記第１データの書き込み期間にプログラムリクエストがあった時は、前記複数の選択メモリに対して、前記プログラムリクエストにて指定されたプログラムデータに従って、前記第２データを書き込むことを特徴とする。
【０００９】
ここで、第１データを例えば“０”データとすると、第２データは“１”データである。リードサイクルは、その前半工程であるリード工程と、その後半工程であるリライト工程との２工程を有する。前半のリード工程では、全選択メモリセルに対して第１データの書き込み工程が実施されて、選択メモリセルからのデータ読み出しが行われる。後半のリライト工程では、リード工程前に第２データを記憶していた選択メモリに対して第２データが書き込まれる。リードサイクル中にプログラムリクエストを受け付けるには、リライト工程が実質的に始まる前であれよい。なぜなら、そのリライト期間をプログラムサイクル中の第２データ書き込み期間に変更することが間に合うからである。この場合、リライト工程に代えて、受け付けられたプロクラムリクエストにて指定されたプログラムデータに従って、第２データを記憶すべき選択メモリに対して第１データが書き込まれる。
【００１０】
ここで、プログラムリサイクル中の第１データ書き込み期間はリード期間によって代用されるので、繰り返し実施する必要はない。リードサイクル中のリード期間では、プログラムサイクル中の第１データ書き込み期間と同じであり、全選択メモリセルに対して第１データが書き込まれるからである。
【００１１】
ところで、前記リードサイクル中の前記第２データの書き込み期間にプログラムリクエストがあった時は、そのプログラムリクエストを受け付けずに、前記複数の選択メモリセルのうち前記第２データを記憶していた選択メモリセルに対して、前記第２データを再書き込みすることができる。この場合、前記プログラムデータは、前記第２データ書き込み期間が開始される前に入力されればよい。ただし、実質的には、前記プログラムデータは、前記選択メモリセルに接続されたワード線またはビット線が、前記第２データ書き込み期間にて選択電圧に到達するまでに入力されればよい。ワード線またはビット線が選択電圧まで立ち上がった時に初めて、第２データ書き込みが実施されるからである。
【００１２】
これらに代えて、前記プログラムデータの入力時期を制限せずに、前記第２データの書き込み期間は、前記プログラムデータが入力されるのを待って開始されても良い。この場合、前記第１データの書き込み期間が終了した後であって、前記プログラムデータが入力されるまでの間は、前記複数のメモリセルに電圧が印加されないスタンバイ状態とすることが好ましい。データ入力を待つ間にメモリセルにディスターブ電圧が印加されてデータが劣化されるのを防止するためである。
【００１３】
本発明の一態様では、前記リードサイクル中の前記第２データの書き込み期間にてプログラムリクエストを受け付けるようにしても良い。この場合は、前記リードサイクルを途中終了させ、前記プログラムリクエストに従って前記プログラムサイクルに移行させることになる。すなわち、リードサイクルを途中で止めて、プログラムサイクルにやり直すことを意味する。前記リードサイクル中の前記第２データの書き込み期間が開始されていると、もはや、リードサイクル中の前記第１データの書き込み期間（リード期間）にて全選択メモリセルに書き込まれた第１データは維持されなくなるからである。
【００１４】
本発明の他の態様は、上述の構成を有する強誘電体記憶装置のデータ記憶方法において、前記プログラムサイクル中の前記第１データの書き込み期間では、プログラムデータの有無に拘わらず前記複数のメモリセルの全てに対して前記第１のデータを書き込み、前記プログラムサイクル中の前記第１データの書き込み期間中に前記プログラムデータが入力された時は、前記プログラムデータに従って前記第２データの書き込み動作を実施することを特徴とする。
【００１５】
ここで、第１データを例えば“０”データとすると、第２データは“１”データである。プログラムリクエストに従って開始されるプログラムサイクルは、その前半工程であるライト０工程と、その後半工程であるライト１工程との２工程を有する。前半のライト０工程では、リードサイクルのリード工程と同じく、全選択メモリセルに対して第１データ（“０”データ）の書き込みが実施される。後半のライト１工程では、プログラムデータに従って“１”データを記憶すべき選択メモリに対して“１”データが書き込まれる。
【００１６】
プログラムサイクル中にプログラムデータを受け付けるには、第２データ書き込み期間が実質的に始まる前であれよい。なぜなら、第１データ書き込み期間では、全選択メモリセルに第１データを書き込むのでプログラムデータは不要であるからである。第２データ書き込み期間が実質的に開始される前にプログラムデータが存在すれば、それに従った第２データの書き込みに間に合う。
【００１７】
ここで、第1データ書き込み期間中にプログラムデータが変更されても、プログラムサイクル中の第１データ書き込み期間を繰り返し実施する必要はない。この第１データ書き込み期間では、プログラムデータの内容に無関係に、全選択メモリセルに対して第１データが書き込まれるからである。
【００１８】
本発明の他の態様では、前記第１データの書き込み期間外に前記プログラムデータの変更要求があった時は、その変更要求を受け付けないようにすればよい。そうしないと、予め定められたタイミングで、第１データ書き込み期間を開始することができないからである。あるいは、前記選択メモリセルに接続されたワード線またはビット線が前記第２データ書き込み期間にて選択電圧に到達するまでに、前記プログラムデータが入力されたり、前記新たなプログラムデータへの変更要求があった時は、最新のプログラムデータに従って前記第２データの書き込み動作を実施してもよい。このタイミングでも第２データの書き込み動作に間に合うからである。
【００１９】
これらに代えて、前記プログラムサイクル内の前記第２データの書き込み期間は、プログラムデータが入力されるのを待って開始されてもよい。この場合、前記第１データの書き込み期間が終了した後であって、前記プログラムデータが入力されるまでの間は、前記複数のメモリセルに電圧が印加されないスタンバイ状態とすることが好ましい。上述した通り、プログラムデータの入力待機中でのデータの劣化を防止するためである。
【００２０】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照して説明する
（強誘電体メモリセル）
図１は、本実施形態に係る強誘電体記憶装置のメモリセルアレイの概略説明図である。図１は、クロスポイント型強誘電体記憶装置のメモリセルアレイ１０を示している。メモリセルアレイ１０は、第１の方向例えば行方向に沿って延びる複数のワード線２０（ＷＬ）と、第１の方向と交差する第２の方向例えば列方向に沿って延びる複数のビット線３０（ＢＬ）とを有する。これらワード線２０及びビット線３０の一方又は双方を階層化して、メインワード線−サブワード線、メインビット線−サブビット線を設けても良い。
【００２１】
複数のワード線２０及び複数のビット線３０の各交点には、相交差する両線２０，３０間の電圧が直接印加される強誘電体キャパシタ５０が設けられ、一つの強誘電体キャパシタ５０が１ビットのメモリセルを構成している。
【００２２】
（一般動作説明）
この強誘電体記憶装置は、強誘電体キャパシタ５０のヒステリシス現象に現れる２通りの分極状態を１ビットとして利用した記憶装置である。
【００２３】
ヒステリシス現象について、強誘電体キャパシタ５０に印加される電圧と強誘電体の分極値との相関を図２に示した。図２の縦軸Ｐは、強誘電体キャパシタ５０の分極値を示し、横軸Ｖは、強誘電体キャパシタ５０に印加される電圧を表す。図２の曲線は、強誘電体キャパシタ５０に印加される電圧の変化に応じて、強誘電体キャパシタ５０の分極状態が循環する特性を示す。例えば、今Ｂ点の状態（例えば論理値“０”の記憶状態）またはＤ点の状態（例えば論理値“１”の記憶状態）にある強誘電体キャパシタ５０に選択電圧Ｖｓを印加すると、分極状態はＡ点に移る（論理値“０”，“１”の読み出し）。印加される電圧が０Ｖになると、Ｂ点に移行する。つまり、元々Ｄ点にあった分極状態も、Ａ点を経由してＢ点に移行する。その後、さらに強誘電体キャパシタ５０に選択電圧（−Ｖｓ）を印加すると状態はＣ点に移る。（論理値“１”の書き込み）。印加される電圧が０Ｖになると、今度は、Ｄ点に状態が移る（論理値“１”の記憶状態）。
【００２４】
ここで、Ｂ点またはＤ点の分極状態にある強誘電体キャパシタ５０に、例えば１／３バイアス法の下での非選択電圧（±Ｖｓ／３）を印加したとする。その後印加される電圧が０Ｖになると、状態は、元のＢ点またはＤ点に戻るのである。これは、ある強誘電体キャパシタ５０の選択時に、非選択の強誘電体キャパシタ５０に非選択電圧（±Ｖｓ／３）が印加されても、記憶状態は維持されることを示す。
【００２５】
図２にて既に説明した通り、強誘電体キャパシタ５０の正負の分極方向をそれぞれ１ビットの各論理値“０”、“１”とみなすことができる。本明細書では、図２のＢ点の分極値を論理値“０”、図２のＤ点の分極値を論理値“１”とするが、その逆の定義であっても良い。論理値“０”を記憶させたいときは、強誘電体キャパシタ５０に電圧Ｖｓを印加し（“０”データ書き込み動作）、論理値“１”を記憶させたいときは強誘電体キャパシタ５０に電圧（−Ｖｓ）を印加すればよい（“１”データ書き込み動作）。
【００２６】
次に、強誘電体記憶装置のデータのプログラム（書き込み）サイクル及びリードサイクルについて図３〜図６を参照して説明する。
【００２７】
まず、図３に示すように、プログラムサイクルは、“０”データ書き込み動作（ライト０）及び“１”データ書き込み動作（ライト１）を要する。強誘電体キャパシタ５０の特性上、“０”データを書き込む期間と“１”データを書き込む期間とでは、電圧の印加方向の反転が必要であるので、“０”データ書き込み及び“１”データ書き込みの２工程を要するからである。
【００２８】
具体的には、図３及び図４に示すように、プログラムサイクルの前半の“０”データ書き込み期間では、“０”データを書きこむべき強誘電体キャパシタ（選択メモリセル）に接続された選択ビット線に０Ｖ、選択ワード線にＶｓ（例えば電源電圧Ｖｃｃ）を印加する。こうして、選択メモリセルに＋Ｖｓを印加することで、図２のＢ点またはＤ点からＡ点に移動させて、選択メモリセルに０”データを書きこむ。他の非選択メモリセルに接続された非選択ビット線に２Ｖｓ／３、非選択ワード線にＶｓ／３を印加する。非選択メモリセルには±Ｖｓ／３が印加され、メモリ状態が維持される。
【００２９】
プログラムサイクルの後半の“１”データ書き込み期間では、“１”データを書きこむべき強誘電体キャパシタ（選択メモリセル）に接続された選択ビット線にＶｓ（例えば電源電圧Ｖｃｃ）、選択ワード線に０Ｖを印加する。こうして、選択メモリセルに−Ｖｓを印加することで、図２のＢ点またはＤ点からＣ点に移動させて、選択メモリセルに“１”データを書きこむ。他の非選択メモリセルに接続された非選択ビット線にＶｓ／３、非選択ワード線に２Ｖｓ／３を印加する。非選択メモリセルには±Ｖｓ／３が印加され、メモリ状態が維持される。
【００３０】
ただし、本実施形態では、図４の“０”データ書き込み期間での動作に代えて、図５の“０”データ書き込み期間での動作を採用するものとする。図５では、全ての選択メモリセルに“０”データを書き込んでいる。この後の“１”データ書き込み期間は、図４の後半期間での動作と全く同じである。図５の“０”データ書き込み期間にて“０”データが書き込まれた選択メモリセルのうち、図４の後半期間にて“１”データが書き込まれない選択メモリセルでは、“０”データが記憶されることになる。よって、図４の前半期間のみを図５の“０”データ書き込み期間に変更しても、全選択メモリセルでの記憶状態は、図４の前後半期間を共に実施した場合と全く同じとなる。
【００３１】
このように、図５の“０”データ書き込み期間での動作を採用すれば、“０”データ書き込み期間中は“１”データを記憶すべき選択メモリセルのアドレス情報は不要となる。このことは、プログラムサイクル中の“０”データ書き込み期間では、“１”データを記憶すべき選択メモリセルのアドレス情報は変更可能であることを意味する。このことが、非同期型の強誘電体記憶装置を実現するための前提である。
【００３２】
次に、この強誘電体記憶装置は、破壊読み出し方式なので、読み出し後に再書き込み作業が必要である。よって、リードサイクルでは、図３に示すように、読み出し（リード）・再書き込み（リライト）の２工程を要する。図３及び図６のリードサイクルの前半のリード工程は、“０”データ書き込みと同じ印加方向に電圧（Ｖｓ）を印加する。こうして、強誘電体キャパシタの分極値を図２のＢ点またはＤ点からＡ点に移動させて、強誘電体キャパシタ３０内の移動電荷量に基づいて、選択メモリセルにて保持されている状態を読み出す。リードサイクルの未後半のリライト工程では、元々“１”データを記憶していたセルにのみ、選択電圧（−Ｖｓ）を印加して“１”データを再書込みしている。
【００３３】
以上のことから、リードサイクルとプログラムサイクルのそれぞれにおいて、“０”データ書き込み動作と、“１”データ書き込み動作とを実施していることが分かる。
【００３４】
（強誘電体記憶装置）
図７は、図１に示す強誘電体メモリセルアレイ１０を含む強誘電体記憶装置を示している。図７において、強誘電体メモリセルアレイ１０を駆動するＸ（第１）デコーダ１００とＹ（第２）デコーダ１１０とが設けられている。Ｘデコーダ１００は、図１に示す複数のワード線２０を駆動し、Ｙデコーダ１１０は図１に示すビット線３０を駆動する。Ｙデコーダ１１０を介して強誘電体メモリセルアレイ１０に読み書きされるデータは、入出力回路１２０及びＩ／Ｏ端子１３０を介して入出力される。
【００３５】
図７では、コマンド信号として、例えば、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥが示されている。ここで、チップセレクト信号／ＣＳがアクティブである条件下で、プログラムサイクル又はリードサイクルが実施される。プログラムリクエストではライトイネーブル／ＷＥがイネーブルとなり、リードリクエストではライトイネーブル／ＷＥがディスイネーブルとなる。アウトプットイネーブル／ＯＥがアクティブであれば、リードサイクルで読み出されたメモリセルデータが外部に出力される。なお、チップセレクト信号／ＣＳに代えてチップイネーブル信号／ＣＥを用いても良い。これらのコマンド信号は、図８に示すように、メモリ制御部１４０内のコマンドデコーダ１５０にてデコードされ、その要求内容がコマンドデコーダ１５０より制御回路１６０に出力される。
【００３６】
図７に示すプリデコーダ１７０はアドレス信号をプリデコードし、そのプリデコード情報は、Ｘ，Ｙデコーダ１００，１１０でのワード線、ビット線の選択・非選択の指定に用いられる。
【００３７】
図７に示す電源回路１８０は、図３〜図６にて説明した各種電圧（例えばＶｓ，２Ｖｓ／３，Ｖｓ／３，０）を生成し、Ｘ，Ｙデコーダ１００，１１０に供給する。
【００３８】
次に、図８に示す制御回路１６０のメモリ制御動作について説明する。本実施形態では、以下に示す複数の制御動作の中のいずれか一つが実施されるように、制御回路１６０が予めプログラミングされている。
【００３９】
（第１のデータ記憶方法）
第１のデータ記憶方法は、図９に示すフローチャートに従って実施できる。図９のフローチャートによって実現できる態様は、図１０〜図１４の通りであり、まずその各態様について説明する。
【００４０】
図１０に示すように、リードリクエスト（ＲＲ）に基づいて実施されるリードサイクル中の後半のリライト期間（ＲＷ：“１”データ書き込み期間）にプログラムリクエスト（ＰＲ）があった時は、そのプログラムリクエスト（ＰＲ）を受け付けない。その代わりに、複数の選択メモリセルのうち“１”データを記憶していた選択メモリセルに対して、“１”データをリライトする。もし、図１１に示すように、リードサイクル中のリード期間（Ｒ：“０”データ書き込み期間）にプログラムリクエスト（ＰＲ）があった時は、プログラムデータ（ＰＤ）に従って、図４の後半期間の通り“１”データを書き込む。図１１では、プログラムデータ（ＰＤ）は、“１”データ書き込み期間（Ｗ１）が開始される前であれば、いつ入力されても良い。図１１に代えて、図１２に示すように、プログラムデータ（ＰＤ）が入力される時期は、選択メモリセルに接続されたビット線３０が、“１”データ書き込み期間（Ｗ１）にて選択電圧に到達する時期Ｔまで延長されてもよい。ビット線３０が選択電圧に立ち上がって初めて“１”データの書き込み動作が実質的に始まるからである。
【００４１】
第１のデータ記憶方法は、図１３または図１４に示すように、プログラムサイクルにも適用可能である。図１３に示すように、プログラムリクエスト（ＰＲ）に基づいて実施されるプログラムサイクル中の“０”データ書き込み期間（Ｗ０）外に新たなプログラムデータ（ＰＤ）への変更要求があった時は、その変更要求を受け付けない。換言すれば、プログラムサイクル中の“０”データ書き込み期間（Ｗ０）中にプログラムデータ（ＰＤ）が入力されたり、さらには新たなプログラムデータ（ＰＤ）への変更要求があった時は、最新のプログラムデータ（ＰＤ）に従って“１”書き込み動作が可能である。このことは、図５にて説明した通りである。すなわち、図５はプログラムサイクル中の“０”データ書き込み期間（Ｗ０）では、“０”データが全選択メモリセルに一旦書き込まれる。よって、“１”データ書き込み期間（Ｗ１）が始まるまでに、プログラムデータ（ＰＤ）が確定していれば良い。換言すれば、“１”データ書き込み期間（Ｗ１）が始まる直前の最新のプログラムデータ（ＰＤ）に従って、図４の後半期間の通り“１”データを書き込むことができる。
【００４２】
図１３に代えて、図１４に示すように、プログラムデータ（ＰＤ）が入力される時期は、選択メモリセルに接続されたビット線３０が、“１”データ書き込み期間（Ｗ１）にて選択電圧に到達する時期Ｔまで延長されてもよい。上述した通り、ビット線３０が選択電圧に立ち上がって初めて“１”データの書き込み動作が実質的に始まるからである。
【００４３】
なお、プログラムデータ（ＰＤ）とは、図７に示す入出力端子１３０へのデータであっても良いし、それ以外のデータ入力端子であっても良い。なお、データ出力タイミングとデータ入力タイミングが近接する場合には、アウトプットイネーブル信号／ＯＥまたはライトイネーブル信号／ＷＥにより、データ出力を強制停止させればよい。
【００４４】
図１０〜図１４の各種形態を踏まえて、図９に示すフローチャートを説明する。図８に示す制御回路１６０は、フラグ記憶部（図示せず）を有し、先ず最初にフラグ＝０とされる（ステップ１）。その後、ステップ２にて例えばリードリクエストであると判断されると、リードサイクルが開始される（ステップ３）。リード期間（Ｒ）が終了するまでにプログラムリクエスト（ＰＲ）が入力されたか否かが判断される（ステップ４，５）。もし、ステップ４にてプログラムリクエスト（ＰＲ）があったと判断されたら、フラグ＝１にセットされる（ステップ６）。
【００４５】
ステップ５にてリード期間（Ｒ）が終了したと判断されたら、ステップ７にてフラグ＝１でない場合に限って、リライト期間（ＲＲ）に移行する（ステップ８）。
【００４６】
リライト期間（ＲＷ）では、プログラムリクエスト（ＰＲ）の有無を判断していない。よって、ステップ１〜８の実施により、図１０に示すように、リードリクエスト（ＲＲ）に基づいて実施されるリードサイクル中の後半のリライト期間（ＲＷ：“１”データ書き込み期間）にプログラムリクエスト（ＰＲ）があった時は、そのプログラムリクエスト（ＰＲ）は受け付けられない。
【００４７】
ステップ７がＹＥＳであれば、図１１または図１２に示すように、リードサイクル中のリード期間（Ｒ）にプログラムリクエスト（ＰＲ）があったことを意味する。この時は、プログラムデータ（ＰＤ）に従って、図４の後半期間の通り“１”データを書き込む（ステップ１０）。このプログラムデータ（ＰＤ）の受付時期は、図１１または図１２の何れであっても良い。こうして、リードサイクルの途中でプログラムリクエスト（ＰＲ）が受け付けられる。この場合、リードサイクルの前半で全選択メモリセルに“０”データが書き込まれ、その後半はプログラムサイクルの“１”データ書き込み期間（Ｗ１）となる。
【００４８】
なお、図９のステップ２にてプログラムリクエストと判断されたら、ステップ９，１０にて、プログラムサイクル中の“０”データ書き込み期間（Ｗ０）と“１”データ書き込み期間（Ｗ１）が設定される。
【００４９】
（第２のデータ記憶方法）
この第２のデータ記憶方法は、図１５に示すフローチャートによって実現できる。図１５が図９と異なる点は、図９のステップ９，１０間に、ステップ１１，１２を追加した点である。ステップ１１では、ステップ１０での“１”データ書き込み期間（Ｗ１）の実施の前に、プログラムデータ（ｐｄ）が入力されたか否かが判断される。ステップ１１での判断がＮＯであれば、全メモリセルはスタンバイ状態とされる。ここで、スタンバイ状態とは、全メモリセルに印加される電圧が０Ｖに設定されることを意味する。
【００５０】
図１５に示すフローチャートは、図９に示す全てのステップを備えるため、図１０〜図１４の全ての態様でのデータ記憶が可能であるが、図１３および図１４に示すようにプログラムデータ（ＰＤ）の入力遅れに制限があるものに限定されない。さらに加えて、図１６及び図１７の態様でのデータ記憶が可能となる。
【００５１】
図１６は、図１５のステップ７での判断がＹＥＳである場合の態様を示す。つまり、図１１、図１２または図１６に示すように、リードサイクル中のリード期間（Ｒ）にプログラムリクエスト（ＰＲ）があったことを意味する。その後、図１５のステップ１１がＹＥＳであれば、プログラムデータ（ＰＤ）に従って、図４の後半期間の通り“１”データが書き込まれる。この場合の態様は図１１または図１２に示す通りである。
【００５２】
図１５のステップ１１での判断がＮＯであれば、プログラムデータ（ＰＤ）が存在しないため、ステップ１０の実施ができない。そこで、プログラムデータ（ＰＤ）のデータ入力を待つのであるが、その待機期間に亘って、図１５のステップ１２にてスタンバイ状態（Ｓ）に設定している。スタンバイ状態（Ｓ）では、全メモリセルへの印加電圧が０Ｖとなる。従って、強誘電体キキャパシタ５０にディスターブ電圧が印加されず、データ読み出しマージンの低下またはデータ破壊が生じない。仮にスタンバイ状態に設定しないと、非選択メモリセルに非選択電圧（Ｖｓ／３）が印加され続け、強誘電体キャパシタ５０の分極値が劣化して、データ読み出しマージンが低下し、最悪の場合データが破壊されてしまう（“０”，“１”データの判別不能）。
【００５３】
以上の動作は、図１５のステップ２でプログラムリクエストと判断され、ステップ９にてプログラムサイクルに移行した場合も同様に実施される。この場合は、図１７に示すように、“０”データ書き込み期間（Ｗ０）と“１”データ書き込み期間（Ｗ１）との間でスタンバイ状態（Ｓ）が設定される。
【００５４】
（第３のデータ記憶方法）
この第３データ記憶方法は、図１８に示すフローチャートによって実現できる。図１８と図９との相違点は、図９のステップ６を図１８のステップ６−１，６−２に分けた点と、図９のステップ９を図１８のステップ９−１，９−２に分けた点とである。なお、ステップ９−１とステップ９−２の実施時期は逆でも良い。図１８のステップ６−１は図９のステップ６と、図１８のステップ９−２は図９のステップ９とそれぞれ同じである。図１８のステップ６−２及びステップ９−１では、それぞれデータ入力開始を明確にした。
【００５５】
ただし、これらの相違は実質的なものではなく、図９においても図１８のステップ６−２及びステップ９−１を有することができる。よって、図１８のフローチャートは実質的に図９のフローチャートを内在しており、図１８のフローチャートにおいても図１０〜図１４に示す各種態様と結果として同じ態様を実現できる。ただし、図１８のフローチャートでは、図１１及び図１２に示すように、リードサイクル中のプログラムリクエスト（ＰＲ）の受付時期が、リード期間（Ｒ）に制限されることはなく、リードサイクル中いつでも受付可能である。
【００５６】
このために、図１８が図９と実質的に異なる点は、図９のステップ８を図１８の通りステップ８−１〜８−４に置き換えた点である。これにより、図１８のフローチャートでは、リライト期間（ＲＷ）の開始（ステップ８−１）からその終了（ステップ８−３）の間にて、プログラムリクエストがあったか否かを判断している（ステップ８−２）。そして、ステップ８−２にてプログラムリクエストが受け付けられたら、直ちにリライト期間（ＲＷ）を終了させている（ステップ８−４）。その後、プログラムサイクルが最初から開始されている（ステップ９−１〜１０）。この実施態様は、図１９に示す通りである。なお、図１９では、プログラムデータ（ＰＤ）が入力される時期は、選択メモリセルに接続されたビット線３０が、“１”データ書き込み期間（Ｗ１）にて選択電圧に到達する時期Ｔまで延長されている。これに限らず、プログラムデータ（ＰＤ）が入力される時期を“０”データ書き込み期間（Ｗ０）が終わるまでに制限しても良い。
【００５７】
この第３のデータ記憶方法によれば、リードサイクル中にいつでもプログラムリクエストを受け付けることが可能となる。
【００５８】
（第４のデータ記憶方法）
この第４のデータ記憶方法は、図２０に示す通りであり、図１８のフローチャートの一部を図１５に従って変更したものである。図２０のフローチャートでは、図１５と同じくステップ６，ステップ９，ステップ１１及びステップ１２を有している。図２０がステップ８−１〜８−４を有する点は、図１８と同じである。
【００５９】
図２０のフローチャートでは、図１９での実施態様を実現できるが、図１９に示すようにプログラムデータの入力遅れが制限されることはない。その代わりに、図２１の実施態様も実現できる点は、図１５で説明した通りである。
【００６０】
なお、本発明は上述した各種実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００６１】
プログラムデータの取り込みタイミングとしては、例えばライトイネーブル／ＲＥがイネーブルとなるプログラムリクエストと同時か、または、ライトイネーブル／ＲＥがディスイネーブルとなるタイミングでも良い。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係る強誘電体メモリセルアレイの概略図である。
【図２】 強誘電体キャパシタの印加電圧−分極値のヒステリシス特性を示す図である。
【図３】 リードサイクル及びプログラムサイクルの各々が、“０”データ書き込み期間及び“１”データ書き込み期間を有することを説明するための図である。
【図４】 プログラムサイクル中の“０”データ書き込み期間及び“１”データ書き込み期間での印加電圧を示す図である。
【図５】 本発明の実施形態にて、図４の前半期間に代えて用いられる“０”データ書き込み期間での印加電圧を示す図である。
【図６】 リードサイクル中の“０”データ書き込み期間及び“１”データ書き込み期間での印加電圧を示す図である。
【図７】 本発明のデータ記憶方法が適用される強誘電体記憶装置の一例を示すブロック図である。
【図８】 図７中のメモリ制御回路のブロック図である。
【図９】 本発明の第１のデータ記憶方法の実施形態を示すフローチャートである。
【図１０】 図９のフローチャートによって実現される第１態様を示す図である。
【図１１】 図９のフローチャートによって実現される第２態様を示す図である。
【図１２】 図９のフローチャートによって実現される第３態様を示す図である。
【図１３】 図９のフローチャートによって実現される第４態様を示す図である。
【図１４】 図９のフローチャートによって実現される第５態様を示す図である。
【図１５】 本発明の第２のデータ記憶方法の実施形態を示すフローチャートである。
【図１６】 図１５のフローチャートによって実現される追加の第１態様を示す図である。
【図１７】 図１５のフローチャートによって実現される追加の第２態様を示す図である。
【図１８】 本発明の第３のデータ記憶方法の実施形態を示すフローチャートである。
【図１９】 図１８のフローチャートによって実現される追加の第１態様を示す図である。
【図２０】 本発明の第４のデータ記憶方法の実施形態を示すフローチャートである。
【図２１】 図２０のフローチャートによって実現される追加の第１態様を示す図である。
【符号の説明】
１０ 強誘電体メモリセルアレイ、２０ ワード線、３０ ビット線、５０ 強誘電体キャパシタ、１００ Ｘデコーダ、１１０ Ｙデコーダ、１２０ 入出力回路、１３０ 入出力端子、１４０ メモリ制御部、１５０ コマンドデコーダ、１６０ 制御回路、１７０ プリデコーダ、１８０ 電源回路
【発明の属する技術分野】
本発明は、強誘電体記憶装置に関し、特に、書き込み（プログラム）及び／又は読み出しコマンドが一定時間内に競合した場合に、最新のコマンドを処理するための改良に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
一つのメモリセルに一つの強誘電体キャパシタのみを配置した、いわゆるクロスポイント型強誘電体記憶装置は、ＳＲＡＭ，ＤＲＡＭ等の他の記憶装置と同様にプログラムサイクルとリードサイクルとを有する。
【０００３】
ここで、ＳＲＡＭ，ＤＲＡＭでは、プログラムデータの書き込み途中にて、新たなプログラムデータに書き換えることが可能である。あるいは、リードサイクル途中にてプログラムリクエストがあった時には、直ちにプログラムサイクルに変更可能である。
【０００４】
ここで、クロスポイント型強誘電体記憶装置は、ＳＲＡＭ，ＤＲＡＭなどとは事情が異なり、強誘電体キャパシタのヒステリシス特性を用いてデータ記憶を行う。このため、プログラムサイクル及びリードサイクルの各々が、“０”データ書き込み期間と“１”データ書き込み期間とを有し、実質的に２工程を有する（その詳細は後述する）。従って、選択メモリセルのアドレスが指定されてプログラムサイクルまたはリードサイクルが開始された後は、リクエストまたはプログラムデータの変更を一切認めない同期型とすることが考えられる。
【０００５】
同期型では、リードサイクルの途中ではプログラムサイクルへの変更は認められず、プログラムサイクルの途中ではプログラムデータの変更は認められない。
【０００６】
しかし、クロスポイント型強誘電体記憶装置についてのみ同期型とすると、ＳＲＡＭ，ＤＲＡＭ等と仕様が全く異なり、ユーザにとって不都合である。
【０００７】
本発明は、クロスポイント型強誘電体記憶装置のプログラムサイクル及びリードサイクルの特殊性に鑑みて、選択メモリセルに対するリクエストまたはプログラムデータが変更された場合でも、最新のプログラムリクエストまたはプログラムデータに基づいたデータ記憶を可能とする強誘電体記憶装置のデータ記憶方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の一態様は、複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線及び前記複数のビット線の各交点に、相交差する両線間の電圧が直接印加される強誘電体キャパシタをそれぞれ有する複数のメモリセルとを有し、前記複数のメモリセルの中から選択された複数の選択メモリセルに対してプログラムサイクル又はリードサイクルを実施し、かつ、前記プログラムサイクル及び前記リードサイクルの各々が、前記複数の選択メモリセルに対する第１データの書き込み期間とその後の第２データの書き込み期間とを含む強誘電体記憶装置のデータ記憶方法において、
前記リードサイクル中の前記第１データの書き込み期間にプログラムリクエストがあった時は、前記複数の選択メモリに対して、前記プログラムリクエストにて指定されたプログラムデータに従って、前記第２データを書き込むことを特徴とする。
【０００９】
ここで、第１データを例えば“０”データとすると、第２データは“１”データである。リードサイクルは、その前半工程であるリード工程と、その後半工程であるリライト工程との２工程を有する。前半のリード工程では、全選択メモリセルに対して第１データの書き込み工程が実施されて、選択メモリセルからのデータ読み出しが行われる。後半のリライト工程では、リード工程前に第２データを記憶していた選択メモリに対して第２データが書き込まれる。リードサイクル中にプログラムリクエストを受け付けるには、リライト工程が実質的に始まる前であれよい。なぜなら、そのリライト期間をプログラムサイクル中の第２データ書き込み期間に変更することが間に合うからである。この場合、リライト工程に代えて、受け付けられたプロクラムリクエストにて指定されたプログラムデータに従って、第２データを記憶すべき選択メモリに対して第１データが書き込まれる。
【００１０】
ここで、プログラムリサイクル中の第１データ書き込み期間はリード期間によって代用されるので、繰り返し実施する必要はない。リードサイクル中のリード期間では、プログラムサイクル中の第１データ書き込み期間と同じであり、全選択メモリセルに対して第１データが書き込まれるからである。
【００１１】
ところで、前記リードサイクル中の前記第２データの書き込み期間にプログラムリクエストがあった時は、そのプログラムリクエストを受け付けずに、前記複数の選択メモリセルのうち前記第２データを記憶していた選択メモリセルに対して、前記第２データを再書き込みすることができる。この場合、前記プログラムデータは、前記第２データ書き込み期間が開始される前に入力されればよい。ただし、実質的には、前記プログラムデータは、前記選択メモリセルに接続されたワード線またはビット線が、前記第２データ書き込み期間にて選択電圧に到達するまでに入力されればよい。ワード線またはビット線が選択電圧まで立ち上がった時に初めて、第２データ書き込みが実施されるからである。
【００１２】
これらに代えて、前記プログラムデータの入力時期を制限せずに、前記第２データの書き込み期間は、前記プログラムデータが入力されるのを待って開始されても良い。この場合、前記第１データの書き込み期間が終了した後であって、前記プログラムデータが入力されるまでの間は、前記複数のメモリセルに電圧が印加されないスタンバイ状態とすることが好ましい。データ入力を待つ間にメモリセルにディスターブ電圧が印加されてデータが劣化されるのを防止するためである。
【００１３】
本発明の一態様では、前記リードサイクル中の前記第２データの書き込み期間にてプログラムリクエストを受け付けるようにしても良い。この場合は、前記リードサイクルを途中終了させ、前記プログラムリクエストに従って前記プログラムサイクルに移行させることになる。すなわち、リードサイクルを途中で止めて、プログラムサイクルにやり直すことを意味する。前記リードサイクル中の前記第２データの書き込み期間が開始されていると、もはや、リードサイクル中の前記第１データの書き込み期間（リード期間）にて全選択メモリセルに書き込まれた第１データは維持されなくなるからである。
【００１４】
本発明の他の態様は、上述の構成を有する強誘電体記憶装置のデータ記憶方法において、前記プログラムサイクル中の前記第１データの書き込み期間では、プログラムデータの有無に拘わらず前記複数のメモリセルの全てに対して前記第１のデータを書き込み、前記プログラムサイクル中の前記第１データの書き込み期間中に前記プログラムデータが入力された時は、前記プログラムデータに従って前記第２データの書き込み動作を実施することを特徴とする。
【００１５】
ここで、第１データを例えば“０”データとすると、第２データは“１”データである。プログラムリクエストに従って開始されるプログラムサイクルは、その前半工程であるライト０工程と、その後半工程であるライト１工程との２工程を有する。前半のライト０工程では、リードサイクルのリード工程と同じく、全選択メモリセルに対して第１データ（“０”データ）の書き込みが実施される。後半のライト１工程では、プログラムデータに従って“１”データを記憶すべき選択メモリに対して“１”データが書き込まれる。
【００１６】
プログラムサイクル中にプログラムデータを受け付けるには、第２データ書き込み期間が実質的に始まる前であれよい。なぜなら、第１データ書き込み期間では、全選択メモリセルに第１データを書き込むのでプログラムデータは不要であるからである。第２データ書き込み期間が実質的に開始される前にプログラムデータが存在すれば、それに従った第２データの書き込みに間に合う。
【００１７】
ここで、第1データ書き込み期間中にプログラムデータが変更されても、プログラムサイクル中の第１データ書き込み期間を繰り返し実施する必要はない。この第１データ書き込み期間では、プログラムデータの内容に無関係に、全選択メモリセルに対して第１データが書き込まれるからである。
【００１８】
本発明の他の態様では、前記第１データの書き込み期間外に前記プログラムデータの変更要求があった時は、その変更要求を受け付けないようにすればよい。そうしないと、予め定められたタイミングで、第１データ書き込み期間を開始することができないからである。あるいは、前記選択メモリセルに接続されたワード線またはビット線が前記第２データ書き込み期間にて選択電圧に到達するまでに、前記プログラムデータが入力されたり、前記新たなプログラムデータへの変更要求があった時は、最新のプログラムデータに従って前記第２データの書き込み動作を実施してもよい。このタイミングでも第２データの書き込み動作に間に合うからである。
【００１９】
これらに代えて、前記プログラムサイクル内の前記第２データの書き込み期間は、プログラムデータが入力されるのを待って開始されてもよい。この場合、前記第１データの書き込み期間が終了した後であって、前記プログラムデータが入力されるまでの間は、前記複数のメモリセルに電圧が印加されないスタンバイ状態とすることが好ましい。上述した通り、プログラムデータの入力待機中でのデータの劣化を防止するためである。
【００２０】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照して説明する
（強誘電体メモリセル）
図１は、本実施形態に係る強誘電体記憶装置のメモリセルアレイの概略説明図である。図１は、クロスポイント型強誘電体記憶装置のメモリセルアレイ１０を示している。メモリセルアレイ１０は、第１の方向例えば行方向に沿って延びる複数のワード線２０（ＷＬ）と、第１の方向と交差する第２の方向例えば列方向に沿って延びる複数のビット線３０（ＢＬ）とを有する。これらワード線２０及びビット線３０の一方又は双方を階層化して、メインワード線−サブワード線、メインビット線−サブビット線を設けても良い。
【００２１】
複数のワード線２０及び複数のビット線３０の各交点には、相交差する両線２０，３０間の電圧が直接印加される強誘電体キャパシタ５０が設けられ、一つの強誘電体キャパシタ５０が１ビットのメモリセルを構成している。
【００２２】
（一般動作説明）
この強誘電体記憶装置は、強誘電体キャパシタ５０のヒステリシス現象に現れる２通りの分極状態を１ビットとして利用した記憶装置である。
【００２３】
ヒステリシス現象について、強誘電体キャパシタ５０に印加される電圧と強誘電体の分極値との相関を図２に示した。図２の縦軸Ｐは、強誘電体キャパシタ５０の分極値を示し、横軸Ｖは、強誘電体キャパシタ５０に印加される電圧を表す。図２の曲線は、強誘電体キャパシタ５０に印加される電圧の変化に応じて、強誘電体キャパシタ５０の分極状態が循環する特性を示す。例えば、今Ｂ点の状態（例えば論理値“０”の記憶状態）またはＤ点の状態（例えば論理値“１”の記憶状態）にある強誘電体キャパシタ５０に選択電圧Ｖｓを印加すると、分極状態はＡ点に移る（論理値“０”，“１”の読み出し）。印加される電圧が０Ｖになると、Ｂ点に移行する。つまり、元々Ｄ点にあった分極状態も、Ａ点を経由してＢ点に移行する。その後、さらに強誘電体キャパシタ５０に選択電圧（−Ｖｓ）を印加すると状態はＣ点に移る。（論理値“１”の書き込み）。印加される電圧が０Ｖになると、今度は、Ｄ点に状態が移る（論理値“１”の記憶状態）。
【００２４】
ここで、Ｂ点またはＤ点の分極状態にある強誘電体キャパシタ５０に、例えば１／３バイアス法の下での非選択電圧（±Ｖｓ／３）を印加したとする。その後印加される電圧が０Ｖになると、状態は、元のＢ点またはＤ点に戻るのである。これは、ある強誘電体キャパシタ５０の選択時に、非選択の強誘電体キャパシタ５０に非選択電圧（±Ｖｓ／３）が印加されても、記憶状態は維持されることを示す。
【００２５】
図２にて既に説明した通り、強誘電体キャパシタ５０の正負の分極方向をそれぞれ１ビットの各論理値“０”、“１”とみなすことができる。本明細書では、図２のＢ点の分極値を論理値“０”、図２のＤ点の分極値を論理値“１”とするが、その逆の定義であっても良い。論理値“０”を記憶させたいときは、強誘電体キャパシタ５０に電圧Ｖｓを印加し（“０”データ書き込み動作）、論理値“１”を記憶させたいときは強誘電体キャパシタ５０に電圧（−Ｖｓ）を印加すればよい（“１”データ書き込み動作）。
【００２６】
次に、強誘電体記憶装置のデータのプログラム（書き込み）サイクル及びリードサイクルについて図３〜図６を参照して説明する。
【００２７】
まず、図３に示すように、プログラムサイクルは、“０”データ書き込み動作（ライト０）及び“１”データ書き込み動作（ライト１）を要する。強誘電体キャパシタ５０の特性上、“０”データを書き込む期間と“１”データを書き込む期間とでは、電圧の印加方向の反転が必要であるので、“０”データ書き込み及び“１”データ書き込みの２工程を要するからである。
【００２８】
具体的には、図３及び図４に示すように、プログラムサイクルの前半の“０”データ書き込み期間では、“０”データを書きこむべき強誘電体キャパシタ（選択メモリセル）に接続された選択ビット線に０Ｖ、選択ワード線にＶｓ（例えば電源電圧Ｖｃｃ）を印加する。こうして、選択メモリセルに＋Ｖｓを印加することで、図２のＢ点またはＤ点からＡ点に移動させて、選択メモリセルに０”データを書きこむ。他の非選択メモリセルに接続された非選択ビット線に２Ｖｓ／３、非選択ワード線にＶｓ／３を印加する。非選択メモリセルには±Ｖｓ／３が印加され、メモリ状態が維持される。
【００２９】
プログラムサイクルの後半の“１”データ書き込み期間では、“１”データを書きこむべき強誘電体キャパシタ（選択メモリセル）に接続された選択ビット線にＶｓ（例えば電源電圧Ｖｃｃ）、選択ワード線に０Ｖを印加する。こうして、選択メモリセルに−Ｖｓを印加することで、図２のＢ点またはＤ点からＣ点に移動させて、選択メモリセルに“１”データを書きこむ。他の非選択メモリセルに接続された非選択ビット線にＶｓ／３、非選択ワード線に２Ｖｓ／３を印加する。非選択メモリセルには±Ｖｓ／３が印加され、メモリ状態が維持される。
【００３０】
ただし、本実施形態では、図４の“０”データ書き込み期間での動作に代えて、図５の“０”データ書き込み期間での動作を採用するものとする。図５では、全ての選択メモリセルに“０”データを書き込んでいる。この後の“１”データ書き込み期間は、図４の後半期間での動作と全く同じである。図５の“０”データ書き込み期間にて“０”データが書き込まれた選択メモリセルのうち、図４の後半期間にて“１”データが書き込まれない選択メモリセルでは、“０”データが記憶されることになる。よって、図４の前半期間のみを図５の“０”データ書き込み期間に変更しても、全選択メモリセルでの記憶状態は、図４の前後半期間を共に実施した場合と全く同じとなる。
【００３１】
このように、図５の“０”データ書き込み期間での動作を採用すれば、“０”データ書き込み期間中は“１”データを記憶すべき選択メモリセルのアドレス情報は不要となる。このことは、プログラムサイクル中の“０”データ書き込み期間では、“１”データを記憶すべき選択メモリセルのアドレス情報は変更可能であることを意味する。このことが、非同期型の強誘電体記憶装置を実現するための前提である。
【００３２】
次に、この強誘電体記憶装置は、破壊読み出し方式なので、読み出し後に再書き込み作業が必要である。よって、リードサイクルでは、図３に示すように、読み出し（リード）・再書き込み（リライト）の２工程を要する。図３及び図６のリードサイクルの前半のリード工程は、“０”データ書き込みと同じ印加方向に電圧（Ｖｓ）を印加する。こうして、強誘電体キャパシタの分極値を図２のＢ点またはＤ点からＡ点に移動させて、強誘電体キャパシタ３０内の移動電荷量に基づいて、選択メモリセルにて保持されている状態を読み出す。リードサイクルの未後半のリライト工程では、元々“１”データを記憶していたセルにのみ、選択電圧（−Ｖｓ）を印加して“１”データを再書込みしている。
【００３３】
以上のことから、リードサイクルとプログラムサイクルのそれぞれにおいて、“０”データ書き込み動作と、“１”データ書き込み動作とを実施していることが分かる。
【００３４】
（強誘電体記憶装置）
図７は、図１に示す強誘電体メモリセルアレイ１０を含む強誘電体記憶装置を示している。図７において、強誘電体メモリセルアレイ１０を駆動するＸ（第１）デコーダ１００とＹ（第２）デコーダ１１０とが設けられている。Ｘデコーダ１００は、図１に示す複数のワード線２０を駆動し、Ｙデコーダ１１０は図１に示すビット線３０を駆動する。Ｙデコーダ１１０を介して強誘電体メモリセルアレイ１０に読み書きされるデータは、入出力回路１２０及びＩ／Ｏ端子１３０を介して入出力される。
【００３５】
図７では、コマンド信号として、例えば、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥが示されている。ここで、チップセレクト信号／ＣＳがアクティブである条件下で、プログラムサイクル又はリードサイクルが実施される。プログラムリクエストではライトイネーブル／ＷＥがイネーブルとなり、リードリクエストではライトイネーブル／ＷＥがディスイネーブルとなる。アウトプットイネーブル／ＯＥがアクティブであれば、リードサイクルで読み出されたメモリセルデータが外部に出力される。なお、チップセレクト信号／ＣＳに代えてチップイネーブル信号／ＣＥを用いても良い。これらのコマンド信号は、図８に示すように、メモリ制御部１４０内のコマンドデコーダ１５０にてデコードされ、その要求内容がコマンドデコーダ１５０より制御回路１６０に出力される。
【００３６】
図７に示すプリデコーダ１７０はアドレス信号をプリデコードし、そのプリデコード情報は、Ｘ，Ｙデコーダ１００，１１０でのワード線、ビット線の選択・非選択の指定に用いられる。
【００３７】
図７に示す電源回路１８０は、図３〜図６にて説明した各種電圧（例えばＶｓ，２Ｖｓ／３，Ｖｓ／３，０）を生成し、Ｘ，Ｙデコーダ１００，１１０に供給する。
【００３８】
次に、図８に示す制御回路１６０のメモリ制御動作について説明する。本実施形態では、以下に示す複数の制御動作の中のいずれか一つが実施されるように、制御回路１６０が予めプログラミングされている。
【００３９】
（第１のデータ記憶方法）
第１のデータ記憶方法は、図９に示すフローチャートに従って実施できる。図９のフローチャートによって実現できる態様は、図１０〜図１４の通りであり、まずその各態様について説明する。
【００４０】
図１０に示すように、リードリクエスト（ＲＲ）に基づいて実施されるリードサイクル中の後半のリライト期間（ＲＷ：“１”データ書き込み期間）にプログラムリクエスト（ＰＲ）があった時は、そのプログラムリクエスト（ＰＲ）を受け付けない。その代わりに、複数の選択メモリセルのうち“１”データを記憶していた選択メモリセルに対して、“１”データをリライトする。もし、図１１に示すように、リードサイクル中のリード期間（Ｒ：“０”データ書き込み期間）にプログラムリクエスト（ＰＲ）があった時は、プログラムデータ（ＰＤ）に従って、図４の後半期間の通り“１”データを書き込む。図１１では、プログラムデータ（ＰＤ）は、“１”データ書き込み期間（Ｗ１）が開始される前であれば、いつ入力されても良い。図１１に代えて、図１２に示すように、プログラムデータ（ＰＤ）が入力される時期は、選択メモリセルに接続されたビット線３０が、“１”データ書き込み期間（Ｗ１）にて選択電圧に到達する時期Ｔまで延長されてもよい。ビット線３０が選択電圧に立ち上がって初めて“１”データの書き込み動作が実質的に始まるからである。
【００４１】
第１のデータ記憶方法は、図１３または図１４に示すように、プログラムサイクルにも適用可能である。図１３に示すように、プログラムリクエスト（ＰＲ）に基づいて実施されるプログラムサイクル中の“０”データ書き込み期間（Ｗ０）外に新たなプログラムデータ（ＰＤ）への変更要求があった時は、その変更要求を受け付けない。換言すれば、プログラムサイクル中の“０”データ書き込み期間（Ｗ０）中にプログラムデータ（ＰＤ）が入力されたり、さらには新たなプログラムデータ（ＰＤ）への変更要求があった時は、最新のプログラムデータ（ＰＤ）に従って“１”書き込み動作が可能である。このことは、図５にて説明した通りである。すなわち、図５はプログラムサイクル中の“０”データ書き込み期間（Ｗ０）では、“０”データが全選択メモリセルに一旦書き込まれる。よって、“１”データ書き込み期間（Ｗ１）が始まるまでに、プログラムデータ（ＰＤ）が確定していれば良い。換言すれば、“１”データ書き込み期間（Ｗ１）が始まる直前の最新のプログラムデータ（ＰＤ）に従って、図４の後半期間の通り“１”データを書き込むことができる。
【００４２】
図１３に代えて、図１４に示すように、プログラムデータ（ＰＤ）が入力される時期は、選択メモリセルに接続されたビット線３０が、“１”データ書き込み期間（Ｗ１）にて選択電圧に到達する時期Ｔまで延長されてもよい。上述した通り、ビット線３０が選択電圧に立ち上がって初めて“１”データの書き込み動作が実質的に始まるからである。
【００４３】
なお、プログラムデータ（ＰＤ）とは、図７に示す入出力端子１３０へのデータであっても良いし、それ以外のデータ入力端子であっても良い。なお、データ出力タイミングとデータ入力タイミングが近接する場合には、アウトプットイネーブル信号／ＯＥまたはライトイネーブル信号／ＷＥにより、データ出力を強制停止させればよい。
【００４４】
図１０〜図１４の各種形態を踏まえて、図９に示すフローチャートを説明する。図８に示す制御回路１６０は、フラグ記憶部（図示せず）を有し、先ず最初にフラグ＝０とされる（ステップ１）。その後、ステップ２にて例えばリードリクエストであると判断されると、リードサイクルが開始される（ステップ３）。リード期間（Ｒ）が終了するまでにプログラムリクエスト（ＰＲ）が入力されたか否かが判断される（ステップ４，５）。もし、ステップ４にてプログラムリクエスト（ＰＲ）があったと判断されたら、フラグ＝１にセットされる（ステップ６）。
【００４５】
ステップ５にてリード期間（Ｒ）が終了したと判断されたら、ステップ７にてフラグ＝１でない場合に限って、リライト期間（ＲＲ）に移行する（ステップ８）。
【００４６】
リライト期間（ＲＷ）では、プログラムリクエスト（ＰＲ）の有無を判断していない。よって、ステップ１〜８の実施により、図１０に示すように、リードリクエスト（ＲＲ）に基づいて実施されるリードサイクル中の後半のリライト期間（ＲＷ：“１”データ書き込み期間）にプログラムリクエスト（ＰＲ）があった時は、そのプログラムリクエスト（ＰＲ）は受け付けられない。
【００４７】
ステップ７がＹＥＳであれば、図１１または図１２に示すように、リードサイクル中のリード期間（Ｒ）にプログラムリクエスト（ＰＲ）があったことを意味する。この時は、プログラムデータ（ＰＤ）に従って、図４の後半期間の通り“１”データを書き込む（ステップ１０）。このプログラムデータ（ＰＤ）の受付時期は、図１１または図１２の何れであっても良い。こうして、リードサイクルの途中でプログラムリクエスト（ＰＲ）が受け付けられる。この場合、リードサイクルの前半で全選択メモリセルに“０”データが書き込まれ、その後半はプログラムサイクルの“１”データ書き込み期間（Ｗ１）となる。
【００４８】
なお、図９のステップ２にてプログラムリクエストと判断されたら、ステップ９，１０にて、プログラムサイクル中の“０”データ書き込み期間（Ｗ０）と“１”データ書き込み期間（Ｗ１）が設定される。
【００４９】
（第２のデータ記憶方法）
この第２のデータ記憶方法は、図１５に示すフローチャートによって実現できる。図１５が図９と異なる点は、図９のステップ９，１０間に、ステップ１１，１２を追加した点である。ステップ１１では、ステップ１０での“１”データ書き込み期間（Ｗ１）の実施の前に、プログラムデータ（ｐｄ）が入力されたか否かが判断される。ステップ１１での判断がＮＯであれば、全メモリセルはスタンバイ状態とされる。ここで、スタンバイ状態とは、全メモリセルに印加される電圧が０Ｖに設定されることを意味する。
【００５０】
図１５に示すフローチャートは、図９に示す全てのステップを備えるため、図１０〜図１４の全ての態様でのデータ記憶が可能であるが、図１３および図１４に示すようにプログラムデータ（ＰＤ）の入力遅れに制限があるものに限定されない。さらに加えて、図１６及び図１７の態様でのデータ記憶が可能となる。
【００５１】
図１６は、図１５のステップ７での判断がＹＥＳである場合の態様を示す。つまり、図１１、図１２または図１６に示すように、リードサイクル中のリード期間（Ｒ）にプログラムリクエスト（ＰＲ）があったことを意味する。その後、図１５のステップ１１がＹＥＳであれば、プログラムデータ（ＰＤ）に従って、図４の後半期間の通り“１”データが書き込まれる。この場合の態様は図１１または図１２に示す通りである。
【００５２】
図１５のステップ１１での判断がＮＯであれば、プログラムデータ（ＰＤ）が存在しないため、ステップ１０の実施ができない。そこで、プログラムデータ（ＰＤ）のデータ入力を待つのであるが、その待機期間に亘って、図１５のステップ１２にてスタンバイ状態（Ｓ）に設定している。スタンバイ状態（Ｓ）では、全メモリセルへの印加電圧が０Ｖとなる。従って、強誘電体キキャパシタ５０にディスターブ電圧が印加されず、データ読み出しマージンの低下またはデータ破壊が生じない。仮にスタンバイ状態に設定しないと、非選択メモリセルに非選択電圧（Ｖｓ／３）が印加され続け、強誘電体キャパシタ５０の分極値が劣化して、データ読み出しマージンが低下し、最悪の場合データが破壊されてしまう（“０”，“１”データの判別不能）。
【００５３】
以上の動作は、図１５のステップ２でプログラムリクエストと判断され、ステップ９にてプログラムサイクルに移行した場合も同様に実施される。この場合は、図１７に示すように、“０”データ書き込み期間（Ｗ０）と“１”データ書き込み期間（Ｗ１）との間でスタンバイ状態（Ｓ）が設定される。
【００５４】
（第３のデータ記憶方法）
この第３データ記憶方法は、図１８に示すフローチャートによって実現できる。図１８と図９との相違点は、図９のステップ６を図１８のステップ６−１，６−２に分けた点と、図９のステップ９を図１８のステップ９−１，９−２に分けた点とである。なお、ステップ９−１とステップ９−２の実施時期は逆でも良い。図１８のステップ６−１は図９のステップ６と、図１８のステップ９−２は図９のステップ９とそれぞれ同じである。図１８のステップ６−２及びステップ９−１では、それぞれデータ入力開始を明確にした。
【００５５】
ただし、これらの相違は実質的なものではなく、図９においても図１８のステップ６−２及びステップ９−１を有することができる。よって、図１８のフローチャートは実質的に図９のフローチャートを内在しており、図１８のフローチャートにおいても図１０〜図１４に示す各種態様と結果として同じ態様を実現できる。ただし、図１８のフローチャートでは、図１１及び図１２に示すように、リードサイクル中のプログラムリクエスト（ＰＲ）の受付時期が、リード期間（Ｒ）に制限されることはなく、リードサイクル中いつでも受付可能である。
【００５６】
このために、図１８が図９と実質的に異なる点は、図９のステップ８を図１８の通りステップ８−１〜８−４に置き換えた点である。これにより、図１８のフローチャートでは、リライト期間（ＲＷ）の開始（ステップ８−１）からその終了（ステップ８−３）の間にて、プログラムリクエストがあったか否かを判断している（ステップ８−２）。そして、ステップ８−２にてプログラムリクエストが受け付けられたら、直ちにリライト期間（ＲＷ）を終了させている（ステップ８−４）。その後、プログラムサイクルが最初から開始されている（ステップ９−１〜１０）。この実施態様は、図１９に示す通りである。なお、図１９では、プログラムデータ（ＰＤ）が入力される時期は、選択メモリセルに接続されたビット線３０が、“１”データ書き込み期間（Ｗ１）にて選択電圧に到達する時期Ｔまで延長されている。これに限らず、プログラムデータ（ＰＤ）が入力される時期を“０”データ書き込み期間（Ｗ０）が終わるまでに制限しても良い。
【００５７】
この第３のデータ記憶方法によれば、リードサイクル中にいつでもプログラムリクエストを受け付けることが可能となる。
【００５８】
（第４のデータ記憶方法）
この第４のデータ記憶方法は、図２０に示す通りであり、図１８のフローチャートの一部を図１５に従って変更したものである。図２０のフローチャートでは、図１５と同じくステップ６，ステップ９，ステップ１１及びステップ１２を有している。図２０がステップ８−１〜８−４を有する点は、図１８と同じである。
【００５９】
図２０のフローチャートでは、図１９での実施態様を実現できるが、図１９に示すようにプログラムデータの入力遅れが制限されることはない。その代わりに、図２１の実施態様も実現できる点は、図１５で説明した通りである。
【００６０】
なお、本発明は上述した各種実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００６１】
プログラムデータの取り込みタイミングとしては、例えばライトイネーブル／ＲＥがイネーブルとなるプログラムリクエストと同時か、または、ライトイネーブル／ＲＥがディスイネーブルとなるタイミングでも良い。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係る強誘電体メモリセルアレイの概略図である。
【図２】 強誘電体キャパシタの印加電圧−分極値のヒステリシス特性を示す図である。
【図３】 リードサイクル及びプログラムサイクルの各々が、“０”データ書き込み期間及び“１”データ書き込み期間を有することを説明するための図である。
【図４】 プログラムサイクル中の“０”データ書き込み期間及び“１”データ書き込み期間での印加電圧を示す図である。
【図５】 本発明の実施形態にて、図４の前半期間に代えて用いられる“０”データ書き込み期間での印加電圧を示す図である。
【図６】 リードサイクル中の“０”データ書き込み期間及び“１”データ書き込み期間での印加電圧を示す図である。
【図７】 本発明のデータ記憶方法が適用される強誘電体記憶装置の一例を示すブロック図である。
【図８】 図７中のメモリ制御回路のブロック図である。
【図９】 本発明の第１のデータ記憶方法の実施形態を示すフローチャートである。
【図１０】 図９のフローチャートによって実現される第１態様を示す図である。
【図１１】 図９のフローチャートによって実現される第２態様を示す図である。
【図１２】 図９のフローチャートによって実現される第３態様を示す図である。
【図１３】 図９のフローチャートによって実現される第４態様を示す図である。
【図１４】 図９のフローチャートによって実現される第５態様を示す図である。
【図１５】 本発明の第２のデータ記憶方法の実施形態を示すフローチャートである。
【図１６】 図１５のフローチャートによって実現される追加の第１態様を示す図である。
【図１７】 図１５のフローチャートによって実現される追加の第２態様を示す図である。
【図１８】 本発明の第３のデータ記憶方法の実施形態を示すフローチャートである。
【図１９】 図１８のフローチャートによって実現される追加の第１態様を示す図である。
【図２０】 本発明の第４のデータ記憶方法の実施形態を示すフローチャートである。
【図２１】 図２０のフローチャートによって実現される追加の第１態様を示す図である。
【符号の説明】
１０ 強誘電体メモリセルアレイ、２０ ワード線、３０ ビット線、５０ 強誘電体キャパシタ、１００ Ｘデコーダ、１１０ Ｙデコーダ、１２０ 入出力回路、１３０ 入出力端子、１４０ メモリ制御部、１５０ コマンドデコーダ、１６０ 制御回路、１７０ プリデコーダ、１８０ 電源回路
Claims (12)
- 複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線及び前記複数のビット線の各交点に、相交差する両線間の電圧が直接印加される強誘電体キャパシタをそれぞれ有する複数のメモリセルとを有し、前記複数のメモリセルの中から選択された複数の選択メモリセルに対してプログラムサイクル又はリードサイクルを実施し、かつ、前記プログラムサイクル及び前記リードサイクルの各々が、前記複数の選択メモリセルに対する第１データの書き込み期間とその後の第２データの書き込み期間とを含む強誘電体記憶装置のデータ記憶方法において、
前記リードサイクル中の前記第１データの書き込み期間にプログラムリクエストがあった時は、前記複数の選択メモリに対して、前記プログラムリクエストにて指定されたプログラムデータに従って、前記第２データを書き込むことを特徴とする強誘電体記憶装置のデータ記憶方法。 - 請求項１において、
前記リードサイクル中の前記第２データの書き込み期間にプログラムリクエストがあった時は、そのプログラムリクエストを受け付けずに、前記複数の選択メモリセルのうち前記第２データを記憶していた選択メモリセルに対して、前記第２データを再書き込みすることを特徴とする強誘電体記憶装置のデータ記憶方法。 - 請求項１または２において、
前記プログラムデータは、前記第２データ書き込み期間が開始される前に入力されることを特徴とする強誘電体記憶装置のデータ記憶方法。 - 請求項１または２において、
前記プログラムデータは、前記選択メモリセルに接続されたワード線またはビット線が、前記第２データ書き込み期間にて選択電圧に到達するまでに入力されることを特徴とする強誘電体記憶装置のデータ記憶方法。 - 請求項１または２において、
前記第２データの書き込み期間は、前記プログラムデータが入力されるのを待って開始されることを特徴とする強誘電体記憶装置のデータ記憶方法。 - 請求項５において、
前記第１データの書き込み期間が終了した後であって、前記プログラムデータが入力されるまでの間は、前記複数のメモリセルに電圧が印加されないスタンバイ状態とすることを特徴とすることを特徴とする強誘電体記憶装置のデータ記憶方法。 - 請求項１において、
前記リードサイクル中の前記第２データの書き込み期間にプログラムリクエストがあった時は、前記リードサイクルを途中終了させ、前記プログラムリクエストに従って前記プログラムサイクルに移行することを特徴とする強誘電体記憶装置のデータ記憶方法。 - 複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線及び前記複数のビット線の各交点に、相交差する両線間の電圧が直接印加される電圧強誘電体キャパシタをそれぞれ有する複数のメモリセルとを有し、前記複数のメモリセルの中から選択された複数の選択メモリセルに対してプログラムサイクル又はリードサイクルを実施し、かつ、前記プログラムサイクル及び前記リードサイクルの各々が、前記複数の選択メモリセルに対する第１データの書き込み期間とその後の第２データの書き込み期間とを含む強誘電体記憶装置のデータ記憶方法において、
前記プログラムサイクル中の前記第１データの書き込み期間では、プログラムデータの有無に拘わらず前記複数の選択メモリセルの全てに対して前記第１のデータを書き込み、前記プログラムサイクル中の前記第１データの書き込み期間中に前記プログラムデータが入力された時は、前記複数の選択メモリに対して、前記プログラムデータに従って前記第２データの書き込み動作を実施することを特徴とする強誘電体記憶装置のデータ記憶方法。 - 請求項８において、
前記第１データの書き込み期間外に新たなプログラムデータへの変更要求があった時は、その変更要求を受け付けないことを特徴とする強誘電体記憶装置のデータ記憶方法。 - 請求項８において、
前記選択メモリセルに接続されたワード線またはビット線が前記第２データ書き込み期間にて選択電圧に到達するまでに、前記プログラムデータが入力された時は、前記プログラムデータに従って前記第２データの書き込み動作を実施することを特徴とする強誘電体記憶装置のデータ記憶方法。 - 請求項８において、
前記プログラムサイクル内の前記第２データの書き込み期間は、前記プログラムデータが入力されるのを待って開始されることを特徴とする強誘電体記憶装置のデータ記憶方法。 - 請求項１１において、
前記第１データの書き込み期間が終了した後であって、前記プログラムデータが入力されるまでの間は、前記複数のメモリセルに電圧が印加されないスタンバイ状態とすることを特徴とすることを特徴とする強誘電体記憶装置のデータ記憶方法。
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