JP5407949B2

JP5407949B2 - 不揮発性記憶装置及びデータ書き込み方法

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Publication number: JP5407949B2
Application number: JP2010054200A
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Inventors: 憲太郎小方; 智博浪瀬
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Priority date: 2010-03-11
Filing date: 2010-03-11
Publication date: 2014-02-05
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Description

本発明は、メモリセルを備えた不揮発性記憶装置及びデータ書き込み方法に関し、特にベリファイ動作に基づいてメモリセルへデータの再書き込みを行う不揮発性記憶装置及びデータ書き込み方法に関する。

従来の記憶装置、特に不揮発性記憶装置は、記憶データを保持するための電力が不要であることから、近年、盛んに用いられるようになっている。特に、携帯電話装置を含む、携帯用の端末装置には、メモリとして不揮発性記憶装置が多く用いられている。不揮発性記憶装置として、例えば、フラッシュメモリ、ＦｅＲＡＭ（Ferroelectric Random Access Memory；強誘電体メモリ）や、ＭＲＡＭ（Magnetoresistive Random Access Memory；磁気記憶素子）などが知られている。ＦｅＲＡＭやＭＲＡＭは、抵抗変化型の不揮発性記憶装置であり、高速化の観点などから注目されている不揮発性記憶装置である。

このような不揮発性記憶装置では、多数のメモリセルに同時にデータが書き込まれることになる。しかし、メモリセルの微細化が進むに従い、メモリセル間での書き込み特性のばらつき度合いが大きくなる。そのため、全てのメモリセルに対して同じ書き込み時間でデータの書き込みを行うと、書き込み後のメモリセルの閾値電圧の分布幅が大きくなってしまう。このように書き込み後のメモリセルの閾値電圧の分布幅が大きい場合、読み出し時に選択されないワード線の電圧を増加させなければならず、消費電力が増加してしまうことになる。

そこで、従来の不揮発性記憶装置では、インクリメンタル型ステップパルスプログラム（ＩＳＰ：Incremental Step Pulse Programming）方式と呼ばれるデータの書き込み動作が採用されている（例えば、特許文献1参照）。

ＩＳＰ方式では、図６に示すように、書き込み動作（プログラム動作）とベリファイ動作（検証読み出し動作）からなるプログラムループを、書き込み電圧ＶpgmをΔＶずつ上昇させながら繰り返し行う。そして、閾値電圧が所定電圧となったメモリセルに対してはその後の書き込み動作を行わないようにし、書き込み対象の全てのメモリセルの閾値電圧が所定電圧となったときに、書き込みを終了する。なお、書き込み動作とは書き込み電圧Ｖpgmをメモリセルに書き込む動作であり、ベリファイ動作とはメモリセルの閾値電圧が所定電圧となったか否かを判定する動作である。

このＩＳＰ方式では、データの書き込みを行うときに、プログラムループを繰り返す毎に書き込み電圧ＶpgmをΔＶだけ電圧を上昇させる。そのため、データの書き込み途中で、書き込み電圧Ｖpgmを上昇させるための動作が可変電源回路において発生する。通常は書き込み動作後、ベリファイ動作を行っている最中に、次の書き込み電圧Ｖpgmへの昇圧動作が可変電源回路において行われる。

ところで、従来の不揮発性記憶装置ではデータの書き込みを行う際に、ベリファイ動作を行う必要があり、トータルの書き込み時間が長くなるという問題がある。この問題の対策として、特許文献２では、ベリファイ動作を工夫しトータルのデータ書き込み時間を短くする方法が提案されている。

この特許文献２に記載の技術では、書き込み動作の終了後に書き込み動作時のチャージをそのまま用いてベリファイ動作を行うようにしている。これにより、メモリセルに対して書き込み動作の終了後にベリファイ動作のためのプリチャージをした上でベリファイ動作を行う従来の処理動作に比べ、ベリファイ動作のためのプリチャージを行わない分、トータルの書き込み時間を短縮することができる。以下、かかる処理動作をダイレクトベリファイと呼ぶ。

特開２００９−４８７６０号公報特開２００７−１３３９３０号公報

しかしながら、上記ＩＳＰ方式のデータ書き込み動作とダイレクトベリファイとを併用した場合、ダイレクトベリファイによりベリファイ動作が高速に行われるため、可変電源回路の昇圧動作に許される時間が通常ベリファイを行う場合と比べて短くなる。

そのため、この場合には、可変電源回路の能力を通常のベリファイ動作を行う場合よりも大きくする必要がある。

しかし、可変電源回路はその駆動負荷が大きく、また、可変電源回路及び駆動負荷のそれぞれが不揮発性記憶装置内で離れた箇所に点在している場合もある。そのため、高速で書き込み電圧Ｖpgmを上昇することが難しい。

また、上記ＩＳＰ方式の動作とダイレクトベリファイとを併用して書き込み動作を行わない場合においても、他の方法によりベリファイ動作を高速に行うような場合には、可変電源回路の能力を通常のベリファイ動作を行う場合より大きくする必要があり、同様の問題が発生する。

本発明は、書き込み電圧の変更時間を短くし、高速化を図ることができる不揮発性記憶装置及びデータ書き込み方法を提供することを目的とする。

上記目的を達成するために、請求項１に係る発明は、不揮発性記憶装置において、複数のワード線及び複数のビット線との交差位置にマトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記メモリセルに対して印加される書き込み電圧を生成する複数の電源回路と、前記電源回路により生成される書き込み電圧を前記ワード線又は前記ビット線を介して前記メモリセルに印加してデータを書き込む書き込み動作と、当該書き込み動作を行ったメモリセルの書き込み状態を確認するベリファイ動作とを前記書き込み電圧を上昇させながら繰り返し行って、前記メモリセルへのデータの書き込みを行う制御回路と、を備え、前記制御回路は、前記複数の電源回路から一つの電源回路を順次選択し、当該選択した電源回路が生成する電圧を書き込み電圧として前記ワード線又は前記ビット線を介して前記メモリセルに印加し、前記一つの電源回路が生成する書き込み電圧を前記メモリセルに印加している間に、前記複数の電源回路のうち選択されてない他の電源回路の少なくとも１つが生成する電圧の昇圧動作を開始させることとした。

また、請求項２に係る発明は、請求項１に記載の不揮発性記憶装置において、前記制御回路は、前記メモリセルへのデータの書き込みが行われてないときに、前記複数の電源回路のうち一つの電源回路により所定電圧を生成させ、前記メモリセルへのデータの書き込みを開始するときに前記一つの電源回路を最初に選択して、前記所定電圧を書き込み電圧として前記メモリセルに印加することとした。

また、請求項３に係る発明は、請求項２に記載の不揮発性記憶装置において、前記制御回路は、前記データの書き込みが行われないときには、前記一つの電源回路を除く前記複数の電源回路の動作を停止させることとした。

また、請求項４に係る発明は、請求項１〜３のいずれか１項に記載の不揮発性記憶装置において、前記複数の電源回路の出力を入力し、前記制御回路による制御によって前記複数の電源回路のうち一つの電源回路が生成した電圧を、前記ワード線又は前記ビット線を介して前記メモリセルに印加する電圧切替え回路を有し、当該電圧切替え回路をマルチプレクサで構成することとした。

また、請求項５に係る発明は、ワード線及びビット線との交差位置にマトリクス状に配置されたメモリセルにデータ書き込みを行うデータ書き込みステップを有し、前記データ書き込みステップは、前記ワード線又は前記ビット線を介して書き込み電圧を前記メモリセルに印加してデータを書き込む第１ステップと、前記第１ステップで書き込み動作を行ったメモリセルの書き込み状態を確認するベリファイ動作を行う第２ステップと、を有し、前記第１ステップと前記第２ステップとを前記メモリセルの書き込み状態が所定の状態となるまで前記書き込み電圧を上昇させながら繰り返し行っており、さらに、複数の電源回路から一つの電源回路を順次選択し、当該選択した電源回路が発生する電圧を前記書き込み電圧とし、前記一つの電源回路が生成する書き込み電圧を前記メモリセルに印加している間に、前記複数の電源回路のうち選択されてない他の電源回路の少なくとも１つが生成する電圧の昇圧動作を開始させるステップを有することとした。

本発明によれば、複数の電源回路から一つの電源回路を順次選択し、当該選択した電源回路が発生する電圧をメモリセルへの書き込み電圧としたので、書き込み電圧の変更時間を短くすることができ、これにより、高速化を図ることができる。

本発明の一実施形態に係る不揮発性記憶装置の構成を示す図である。図１に示すＩＳＰ用電源回路の構成を示す図である。図１に示す不揮発性記憶装置の動作例１を説明するための図である。図１に示す不揮発性記憶装置の動作例２を説明するための図である。本発明の一実施形態に係る不揮発性記憶装置の他の構成を示す図である。不揮発性記憶装置のデータ書き込み方法の説明図である。

以下、発明を実施するための形態（以下、「実施形態」とする）について説明する。なお、説明は以下の順序で行う。
１．不揮発性記憶装置の構成
２．不揮発性記憶装置の動作例１（４つの電源回路使用時）
３．不揮発性記憶装置の動作例２（２つの電源回路使用時）
４．不揮発性記憶装置の変形例

［１. 不揮発性記憶装置の構成］
まず、本実施形態に係る不揮発性記憶装置の構成について説明する。図１は本実施形態に係る不揮発性記憶装置の構成を示す図である。

図１に示すように、本実施形態に係る不揮発性記憶装置１は、メモリセルアレイ１０と、制御回路２０と、可変電源回路３０とを有している。

メモリセルアレイ１０は、メモリセルＭＣをマトリクス状に配列して構成している。メモリセルＭＣは、例えば、不揮発性記憶装置１が抵抗変化型の不揮発性記憶装置の場合、可変抵抗素子とアクセストランジスタの対でメモリセルＭＣが構成される。また、メモリセルＭＣのアクセストランジスタのゲートはワード線ＷＬに接続され、メモリセルＭＣのアクセストランジスタのドレインはビット線ＢＬに接続されている。このワード線ＷＬは同一行のメモリセルＭＣに接続され、また、ビット線ＢＬは同一列のメモリセルＭＣに接続されている。なお、メモリセルは、ワード線ＷＬとビット線ＢＬとの交差位置に配置される。

制御回路２０は、ロウデコーダ２１、カラム回路２２などを備え、ビット線ＢＬ（ＢＬ０〜ＢＬｍ）やワード線ＷＬ（ＷＬ０〜ＷＬｎ）の電圧を制御して、メモリセルＭＣへのデータの書き込みやメモリセルＭＣからのデータの読み出しなどを行う。

ロウデコーダ２１とメモリセルアレイ１０との間には、ワード線電圧制御用のトランジスタＴｒ１₀〜Ｔｒ１_nが設けられており、これらのトランジスタＴｒ１₀〜Ｔｒ１_nのゲートに印加される制御電圧Ｖ_WLにより、各ワード線ＷＬの電圧が制御される。

カラム回路２２は、センスアンプ、ＢＬセレクタなどを有している。ＢＬセレクタは、例えば、図示しないアドレスデコーダのデコード結果に基づいてビット線ＢＬを選択してメモリセルＭＣから記憶しているデータに応じた信号を読み出し、センスアンプは、ビット線ＢＬに読み出された信号を増幅するアンプである。

さらに、本実施形態に係る不揮発性記憶装置１では、制御回路２０には電源制御回路２３が設けられ、また、可変電源回路３０に複数のＩＳＰ用電源回路ＰＷ₁〜ＰＷ_Nとベリファイ用電源回路ＰＷ_Vとが設けられており、データ書き込みの高速化及び低消費電力化を図っている。

複数のＩＳＰ用電源回路ＰＷ₁〜ＰＷ_Nとベリファイ用電源回路ＰＷ_Vとは選択回路としてのマルチプレクサ２４（以下、ＭＵＸ２４という）に接続されている。このＭＵＸ２４は電源制御回路２３により制御され、このＭＵＸ２４により複数のＩＳＰ用電源回路ＰＷ₁〜ＰＷ_N及びベリファイ用電源回路ＰＷ_Vの出力電圧のうちいずれか一つの出力電圧が選択される。このように選択された出力電圧は、制御電圧Ｖ_WLとして、トランジスタＴｒ１（Ｔｒ１₀〜Ｔｒ１_n）のゲートに印加され、ワード線ＷＬを介してメモリセルＭＣに印加される。

ＩＳＰ用電源回路ＰＷ₁〜ＰＷ_Nは可変電源回路となっており、電源制御回路２３からの制御により出力電圧を変更することができるようになっている。ここで、ＩＳＰ用電源回路ＰＷ₁〜ＰＷ_Nの構成例を図２に示す。なお、以下においては、ＩＳＰ用電源回路ＰＷ₁〜ＰＷ_Nの任意の一つ又は全部をいうときにはＩＳＰ用電源回路ＰＷとする場合がある。

図２に示すように、ＩＳＰ用電源回路ＰＷは、チャージポンプ型電源電圧変換回路からなる可変電源回路であり、ＡＮＤ回路３１と、チャージポンプ回路３２と、分圧用抵抗Ｒo，Ｒmと、オペアンプ３３と、平滑用コンデンサＣ３１とから構成される。

ＡＮＤ回路３１は、電源制御回路２３から出力されるクロック信号ＣＫとオペアンプ３３の出力電圧との論理積をとり、その結果を制御信号としてチャージポンプ回路３２へ出力する。

チャージポンプ回路３２は、コンデンサとスイッチとを組み合わせることによって入力した電圧を昇圧して出力する機能を有しており、ＡＮＤ回路３１から入力される制御信号に応じてスイッチが動作し、制御信号に応じた電圧を出力する。なお、チャージポンプ回路の構成は周知であるため、具体的な説明は省略する。

チャージポンプ回路３２の出力は、平滑用コンデンサＣ３１で平滑されて出力電圧Ｖpとして出力される。また、この出力電圧Ｖpは、分圧用抵抗Ｒo，Ｒmにより分圧されて、オペアンプ３３の反転入力端子に入力される。オペアンプ３３の非反転入力端子は基準電圧Ｖrefに接続されており、基準電圧Ｖrefと出力電圧Ｖpの分圧電圧との比較結果がオペアンプ３３からＡＮＤ回路３１へ出力される。従って、出力電圧Ｖpは、以下のように表すことができる。
Ｖp＝｛（Ｒo＋Ｒm）／Ｒm｝×Ｖref

ここで、分圧用抵抗Ｒmは、可変抵抗であり、電源制御回路２３からの制御により抵抗値を変更することができ、これにより出力電圧Ｖpの電圧値の変更が行われる。

以上のように本実施形態に係る不揮発性記憶装置１では、可変電源回路３０に複数のＩＳＰ用電源回路ＰＷ₁〜ＰＷ_Nとベリファイ用電源回路ＰＷ_Vとが設けられている。そして、電源制御回路２３によるＭＵＸ２４の制御により、複数のＩＳＰ用電源回路ＰＷ₁〜ＰＷ_N及びベリファイ用電源回路ＰＷ_Vのいずれか一つが選択され、その選択された出力電圧Ｖpは、制御電圧Ｖ_WLとして、トランジスタＴｒ１のゲートに印加されるようになっている。また、ＩＳＰ用電源回路ＰＷ₁〜ＰＷ_Nは可変電源回路となっており、電源制御回路２３により電圧調整が可能となっている。

［２．不揮発性記憶装置の動作例１］
次に、本実施形態に係る不揮発性記憶装置１の動作例１を図３を参照して説明する。不揮発性記憶装置１は、ＩＳＰ方式（図６参照）のデータの書き込みを行っている。すなわち、プログラムループを実行する毎に、トランジスタＴｒ１のゲートに印加する制御電圧Ｖ_WLを順次上昇させている。この制御電圧Ｖ_WLは、トランジスタＴｒ１を介して印加されるものであり、メモリセルＭＣに印加される書き込み電圧Ｖpgmとなる。なお、以下においては、ＩＳＰ用電源回路ＰＷが４つの場合の例、すなわち、ＩＳＰ用電源回路ＰＷ₁〜ＰＷ₄により制御電圧Ｖ_WLが生成され、メモリセルＭＣへ書き込み電圧Ｖpgmとして印加される例について説明する。また、ＩＳＰ用電源回路ＰＷ₁〜ＰＷ₄の出力電圧をＶp1〜Ｖp4として説明する。また、ｘ（ｘは自然数）回目のプログラムループ（書き込み動作及びベリファイ動作）を「ＩＳＰステップｘ」とする。また、ＩＳＰステップｘの書き込み動作で必要な制御電圧Ｖ_WLを「ＩＳＰ_ｘレベル」とする。

電源制御回路２３は、データの書き込み前では、ＩＳＰ用電源回路ＰＷ₂〜ＰＷ₄を停止状態とし、ＩＳＰ用電源回路ＰＷ₁から出力電圧Ｖp1として「ＩＳＰ_１レベル」の電圧を出力させる。この待機状態において、電源制御回路２３は、ＩＳＰ用電源回路ＰＷ₂〜ＰＷ₄を動作停止状態又は電力供給停止状態とする。このようにすることで、ＩＳＰ用電源回路ＰＷ₂〜ＰＷ₄での電力消費を低減又はゼロにし消費電力を低減している。

データの書き込み動作が開始するときに（タイミングｔ１参照）、電源制御回路２３は、ＭＵＸ２４を制御して、ＩＳＰ用電源回路ＰＷ₁から出力電圧Ｖp1を制御電圧Ｖ_WLとする。これにより、「ＩＳＰステップ１」のプログラムループの書き込み動作に必要な制御電圧Ｖ_WLがトランジスタＴｒ１及びワード線ＷＬを介して、書き込み電圧ＶpgmとしてメモリセルＭＣに印加される。

また、同時に、電源制御回路２３は、ＩＳＰ用電源回路ＰＷ₂〜ＰＷ₄を制御して、以降の「ＩＳＰステップ２」から「ＩＳＰステップ４」までに必要な「ＩＳＰ_２レベル」から「ＩＳＰ_４レベル」までの電圧の生成を開始させる。すなわち、電源制御回路２３は、ＩＳＰ用電源回路ＰＷ₂の出力電圧Ｖp2が「ＩＳＰ_２レベル」となるように制御し、ＩＳＰ用電源回路ＰＷ₃の出力電圧Ｖp3が「ＩＳＰ_３レベル」となるように制御し、ＩＳＰ用電源回路ＰＷ₄の出力電圧Ｖp4が「ＩＳＰ_４レベル」となるように制御する。

次に、電源制御回路２３は、ＭＵＸ２４を制御して、ＩＳＰ用電源回路ＰＷ₂から出力電圧Ｖp2を制御電圧Ｖ_WLとする（タイミングｔ２参照）。このとき、ＩＳＰ用電源回路ＰＷ₂の出力電圧Ｖp2は、「ＩＳＰステップ１」の間に「ＩＳＰ_２レベル」となっている。そのため、「ＩＳＰステップ２」のプログラムループの書き込み動作に必要な制御電圧Ｖ_WLがトランジスタＴｒ１及びワード線ＷＬを介して、書き込み電圧ＶpgmとしてメモリセルＭＣに印加される。

次に、電源制御回路２３は、ＭＵＸ２４を制御して、ＩＳＰ用電源回路ＰＷ₃から出力電圧Ｖp3を制御電圧Ｖ_WLとする（タイミングｔ３参照）。ＩＳＰ用電源回路ＰＷ₃の出力電圧Ｖp3は、「ＩＳＰステップ１，２」の間に「ＩＳＰ_３レベル」となっている。そのため、「ＩＳＰステップ３」のプログラムループの書き込み動作に必要な制御電圧Ｖ_WLがトランジスタＴｒ１及びワード線ＷＬを介して、書き込み電圧ＶpgmとしてメモリセルＭＣに印加される。また、同時に電源制御回路２３は、ＩＳＰ用電源回路ＰＷ₁の出力電圧Ｖp1が「ＩＳＰ_５レベル」となるように制御する。

次に、電源制御回路２３は、ＭＵＸ２４を制御して、ＩＳＰ用電源回路ＰＷ₄から出力電圧Ｖp4を制御電圧Ｖ_WLとする（タイミングｔ４参照）。このとき、ＩＳＰ用電源回路ＰＷ₄の出力電圧Ｖp4は、「ＩＳＰステップ１〜３」の間に「ＩＳＰ_４レベル」となっている。そのため、「ＩＳＰステップ４」のプログラムループの書き込み動作に必要な制御電圧Ｖ_WLがトランジスタＴｒ１及びワード線ＷＬを介して、書き込み電圧ＶpgmとしてメモリセルＭＣに印加される。また、同時に電源制御回路２３は、ＩＳＰ用電源回路ＰＷ₂の出力電圧Ｖp2が「ＩＳＰ_６レベル」となるように制御する。

次に、電源制御回路２３は、ＭＵＸ２４を制御して、ＩＳＰ用電源回路ＰＷ₁から出力電圧Ｖp1を制御電圧Ｖ_WLとする（タイミングｔ５参照）。ＩＳＰ用電源回路ＰＷ₁の出力電圧Ｖp1は、「ＩＳＰステップ３〜４」の間に「ＩＳＰ_５レベル」となっている。そのため、「ＩＳＰステップ５」のプログラムループの書き込み動作に必要な制御電圧Ｖ_WLがトランジスタＴｒ１及びワード線ＷＬを介して、書き込み電圧ＶpgmとしてメモリセルＭＣに印加される。また、同時に電源制御回路２３は、ＩＳＰ用電源回路ＰＷ₃の出力電圧Ｖp3が「ＩＳＰ_７レベル」となるように制御する。

以降、電源制御回路２３は、データの書き込みが終了するまで、同様の処理を繰り返して、「ＩＳＰステップ６」以降の各ＩＳＰステップで必要な制御電圧Ｖ_WLを出力するようにしている（タイミングｔ６〜ｔ８参照）。なお、上述においては、書き込み電圧Ｖpgmのみの説明を行ったが、各ＩＳＰステップにおいて、電源制御回路２３は、ＭＵＸ２４を制御して、ベリファイ用電源回路ＰＷ_Vを選択し、ベリファイ電圧をトランジスタＴｒ１のベースに印加している。そして、センスアンプによってビット線ＢＬを介してメモリセルＭＣから信号が読み出され、メモリセルＭＣの書き込み状態が検証されることになる。

このように本実施形態に係る不揮発性記憶装置１では、書き込み用の出力電圧Ｖpを発生するためのＩＳＰ用電源回路ＰＷが複数設けられている。そして、電源制御回路２３により、複数のＩＳＰ用電源回路ＰＷから一つのＩＳＰ用電源回路ＰＷを順次選択し、当該選択したＩＳＰ用電源回路ＰＷが発生する出力電圧ＶpをトランジスタＴｒ１及びワード線ＷＬを介して書き込み電圧ＶpgmとしてメモリセルＭＣに印加する。従って、従来のように一つの可変電源回路の出力電圧を上昇させて行く場合に比べ、書き込み電圧Ｖpgmの変更を高速に行うことができる。なお、上記構成では、プログラムループの数だけＩＳＰ用電源回路ＰＷを用いていないが、プログラムループの数だけＩＳＰ用電源回路ＰＷを設けるようにしてもよい。

また、プログラムループの数だけＩＳＰ用電源回路ＰＷを用意しない場合には、上記構成にように、電源制御回路２３により、選択されていないＩＳＰ用電源回路ＰＷに対して、書き込み用の出力電圧Ｖpを上昇させる制御を行うようにしている。これにより、各ＩＳＰ用電源回路ＰＷの出力電圧Ｖpの変更を、出力電圧Ｖpが書き込み用として使用されていない期間に行うことができるため、ＩＳＰ用電源回路ＰＷのスルーレート以上で、書き込み電圧の変更を高速に行うことができる。例えば、ＩＳＰ用電源回路ＰＷ₁は、プログラムループが「ＩＳＰステップ１」から「ＩＳＰステップ２」に切り替わった後、「ＩＳＰステップ５」となるまでのプログラムループ３回分の時間を出力電圧Ｖpの変更時間として使うことができる。しかも、ＩＳＰ用電源回路ＰＷの能力を高めることなく、書き込み電圧の変更を高速に行うことができるため、ＩＳＰ用電源回路ＰＷの設計コストなどを抑えることも可能となる。

さらに、電源制御回路２３は、データの書き込み前においては、「ＩＳＰステップ１」のプログラムループで使用するＩＳＰ用電源回路ＰＷを除いたＩＳＰ用電源回路ＰＷの動作を停止するようにしている。そのため、その能力を高めたＩＳＰ用電源回路を一つだけ用いた場合に比べて、データの書き込み前の待機状態において、ＩＳＰ用電源回路ＰＷでの消費電力を低減することができる。

また、複数のＩＳＰ用電源回路ＰＷの出力電圧Ｖpの選択をＭＵＸ２４を用いており、このＭＵＸ２４で複数のＩＳＰ用電源回路ＰＷを順番に選択して行くので、ＩＳＰ用電源回路ＰＷの選択が容易となり、また、ＩＳＰ用電源回路ＰＷの選択を高速に行うことができる。

また、ＭＵＸ２４からワード線電圧制御用のトランジスタＴｒ１までの配線が長い場合には、トランジスタＴｒ１に近い位置にバッファ回路を設けることで、高速駆動が可能となる。このとき、複数のトランジスタＴｒ１毎に、バッファ回路を設けることで、電源回路ＰＷの駆動負荷をより低減させることができ、これによりさらに高速駆動が可能となる。

また、複数のＩＳＰ用電源回路ＰＷを用いる本実施形態の書き込み電圧変更方法では、プログラムループ中にＩＳＰ用電源回路ＰＷの電圧変更のための時間を待つ必要がないため、ダイレクトベリファイを行う場合には、非常に有効となる。ダイレクトベリファイとは、上述したように、書き込み動作の終了後に書き込み動作時の電圧チャージ状態をそのまま利用してベリファイ読出しを行うものであり、ベリファイ動作のためのビット線ＢＬへのプリチャージを行わない分、時間を短縮できる。

［３．不揮発性記憶装置の動作例２］
次に、本実施形態に係る不揮発性記憶装置１の動作例２を図４を参照して説明する。この動作例２では、動作例１と同様に、プログラムループを実行する毎に、トランジスタＴｒ１のゲートに印加する制御電圧Ｖ_WLを順次上昇させている。この制御電圧Ｖ_WLは、トランジスタＴｒ１を介して印加されるものであり、メモリセルＭＣに印加される書き込み電圧Ｖpgmとなる。また、動作例２では、ＩＳＰ用電源回路ＰＷが２つの場合の例、すなわち、ＩＳＰ用電源回路ＰＷ₁，ＰＷ₂により制御電圧Ｖ_WLが生成され、メモリセルＭＣへ書き込み電圧Ｖpgmとして印加される例について説明する。また、動作例１と同様に、ＩＳＰ用電源回路ＰＷ₁,ＰＷ₂の出力電圧をＶp1,Ｖp2として説明する。また、ｘ（ｘは自然数）回目のプログラムループ（書き込み動作及びベリファイ動作）を「ＩＳＰステップｘ」とする。また、ＩＳＰステップｘの書き込み動作で必要な電圧を「ＩＳＰ_ｘレベル」とする。

電源制御回路２３は、データの書き込み前では、ＩＳＰ用電源回路ＰＷ₂を停止状態とし、ＩＳＰ用電源回路ＰＷ₁から出力電圧Ｖp1として「ＩＳＰステップ１」で「ＩＳＰ_１レベル」の電圧を出力させる。この待機状態において、電源制御回路２３は、ＩＳＰ用電源回路ＰＷ₂を動作停止状態又は電力供給停止状態とする。このようにすることで、ＩＳＰ用電源回路ＰＷ₂での電力消費を低減又はゼロにし消費電力を低減している。

データの書き込み動作が開始するときに（タイミングｔ１１参照）、電源制御回路２３は、ＭＵＸ２４を制御して、ＩＳＰ用電源回路ＰＷ₁から出力電圧Ｖp1を制御電圧Ｖ_WLとする。これにより、「ＩＳＰステップ１」のプログラムループの書き込み動作に必要な制御電圧Ｖ_WLがトランジスタＴｒ１及びワード線ＷＬを介して、書き込み電圧ＶpgmとしてメモリセルＭＣに印加される。

また、電源制御回路２３は、ＩＳＰ用電源回路ＰＷ₂を制御して、「ＩＳＰステップ２」で必要な「ＩＳＰ_２レベル」の電圧の生成を開始する（タイミングｔ１２参照）。すなわち、電源制御回路２３は、ＩＳＰ用電源回路ＰＷ₂の出力電圧Ｖp2が「ＩＳＰ_２レベル」となるように制御する。

その後、ＩＳＰ用電源回路ＰＷ₂の出力電圧Ｖp2が「ＩＳＰ_２レベル」となると、電源制御回路２３は、ＭＵＸ２４を制御して、ＩＳＰ用電源回路ＰＷ₂から出力電圧Ｖp2を制御電圧Ｖ_WLとする（タイミングｔ１３参照）。これにより、「ＩＳＰステップ２」のプログラムループの書き込み動作に必要な制御電圧Ｖ_WLがトランジスタＴｒ１及びワード線ＷＬを介して、書き込み電圧ＶpgmとしてメモリセルＭＣに印加される。また、電源制御回路２３は、同時に、電源制御回路２３は、ＩＳＰ用電源回路ＰＷ₁を制御して、「ＩＳＰステップ３」で必要な「ＩＳＰ_３レベル」の電圧の生成を開始する。

その後、ＩＳＰ用電源回路ＰＷ₂の出力電圧Ｖp1が「ＩＳＰ_３レベル」となると、電源制御回路２３は、ＭＵＸ２４を制御して、ＩＳＰ用電源回路ＰＷ₁から出力電圧Ｖp1を制御電圧Ｖ_WLとする（タイミングｔ１４参照）。これにより、「ＩＳＰステップ３」のプログラムループの書き込み動作に必要な制御電圧Ｖ_WLがトランジスタＴｒ１及びワード線ＷＬを介して、書き込み電圧ＶpgmとしてメモリセルＭＣに印加される。また、電源制御回路２３は、同時に、電源制御回路２３は、ＩＳＰ用電源回路ＰＷ₂を制御して、「ＩＳＰステップ４」で必要な「ＩＳＰ_４レベル」の電圧の生成を開始する。

以降、電源制御回路２３は、データの書き込みが終了するまで、同様の処理を繰り返して、「ＩＳＰステップ４」以降の各ＩＳＰステップで必要な制御電圧Ｖ_WLを出力するようにしている（タイミングｔ１５〜ｔ１８参照）。なお、上述においては、書き込み電圧Ｖpgmのみの説明を行ったが、各ＩＳＰステップにおいて、電源制御回路２３は、ＭＵＸ２４を制御して、ベリファイ用電源回路ＰＷ_Vを選択し、ベリファイ電圧をトランジスタＴｒ１のベースに印加している。そして、センスアンプによってビット線ＢＬを介してメモリセルＭＣから信号が読み出され、メモリセルＭＣの書き込み状態が検証されることになる。

このように動作例２では、書き込み用の出力電圧Ｖpを発生するためのＩＳＰ用電源回路ＰＷが２つ設けられている。そして、電源制御回路２３は、２つのＩＳＰ用電源回路ＰＷから交互にＩＳＰ用電源回路ＰＷを順次選択し、当該選択したＩＳＰ用電源回路ＰＷが発生する出力電圧ＶpをトランジスタＴｒ１及びワード線ＷＬを介して書き込み電圧ＶpgmとしてメモリセルＭＣに印加する。一方、非選択のＩＳＰ用電源回路ＰＷに対しては、電源制御回路２３は、出力電圧Ｖpを上昇させる制御を行う。このようにすることで、従来のように一つの電源回路の出力電圧を上昇させて行く場合に比べ、書き込み電圧Ｖpgmの変更を高速に行うことができる。

［４．不揮発性記憶装置の変形例］
上記実施形態では、ワード線ＷＬからメモリセルＭＣに対して書き込み電圧Ｖpgmを印加するようにした。しかし、図５に示すように、ＩＳＰ用電源回路ＰＷとビット線ＢＬとの間にＭＵＸ２４’とトランジスタＴｒ２を設け、このＭＵＸ２４’から制御電圧Ｖ_BLをトランジスタＴｒ２及びビット線ＢＬを介して、書き込み電圧ＶpgmとしてメモリセルＭＣに対して印加するようにしてもよい。なお、メモリセルＭＣに対して書き込み電圧Ｖpgmがワード線ＷＬではなく、ビット線ＢＬに印加されるだけであり、動作自体は上記実施形態の動作と同様である。

以上、本発明の実施形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。

１不揮発性記憶装置
１０メモリセルアレイ
２０制御回路
２１ロウデコーダ
２２カラム回路
２３電源制御回路
２４マルチプレクサ（ＭＵＸ）
３０可変電源回路
ＢＬビット線
ＷＬワード線
ＭＣメモリセル
ＰＷ₁〜ＰＷ₄ ＩＳＰ用電源
Ｔｒ１₁〜Ｔｒ１_n，Ｔｒ２₁〜Ｔｒ２_m トランジスタ

Claims

複数のワード線及び複数のビット線との交差位置にマトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、
前記メモリセルに対して印加される書き込み電圧を生成する複数の電源回路と、
前記電源回路により生成される書き込み電圧を前記ワード線又は前記ビット線を介して前記メモリセルに印加してデータを書き込む書き込み動作と、当該書き込み動作を行ったメモリセルの書き込み状態を確認するベリファイ動作とを前記書き込み電圧を上昇させながら繰り返し行って、前記メモリセルへのデータの書き込みを行う制御回路と、を備え、
前記制御回路は、前記複数の電源回路から一つの電源回路を順次選択し、当該選択した電源回路が生成する電圧を書き込み電圧として前記ワード線又は前記ビット線を介して前記メモリセルに印加し、前記一つの電源回路が生成する書き込み電圧を前記メモリセルに印加している間に、前記複数の電源回路のうち選択されてない他の電源回路の少なくとも１つが生成する電圧の昇圧動作を開始させる
不揮発性記憶装置。
前記制御回路は、前記メモリセルへのデータの書き込みが行われてないときに、前記複数の電源回路のうち一つの電源回路により所定電圧を生成させ、前記メモリセルへのデータの書き込みを開始するときに前記一つの電源回路を最初に選択して、前記所定電圧を書き込み電圧として前記メモリセルに印加する
請求項１に記載の不揮発性記憶装置。
前記制御回路は、前記データの書き込みが行われないときには、前記一つの電源回路を除く前記複数の電源回路の動作を停止させる
請求項２に記載の不揮発性記憶装置。
前記複数の電源回路の出力を入力し、前記制御回路による制御によって前記複数の電源回路のうち一つの電源回路が生成した電圧を前記ワード線又は前記ビット線を介して前記メモリセルに印加する電圧切替え回路を有し、当該電圧切替え回路をマルチプレクサで構成する
請求項１〜３のいずれか１項に記載の不揮発性記憶装置。
ワード線及びビット線との交差位置にマトリクス状に配置されたメモリセルにデータ書き込みを行うデータ書き込みステップを有し、
前記データ書き込みステップは、
前記ワード線又は前記ビット線を介して書き込み電圧を前記メモリセルに印加してデータを書き込む第１ステップと、前記第１ステップで書き込み動作を行ったメモリセルの書き込み状態を確認するベリファイ動作を行う第２ステップとを有し、前記第１ステップと前記第２ステップとを前記メモリセルの書き込み状態が所定の状態となるまで前記書き込み電圧を上昇させながら繰り返し行っており、
さらに、複数の電源回路から一つの電源回路を順次選択し、当該選択した電源回路が発生する電圧を前記書き込み電圧とし、前記一つの電源回路が生成する書き込み電圧を前記メモリセルに印加している間に、前記複数の電源回路のうち選択されてない他の電源回路の少なくとも１つが生成する電圧の昇圧動作を開始させるステップを有するデータ書き込み方法。