JP2001184879A - 不揮発性メモリのワード線駆動方法及び装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルへの書き込みとベリファイ読み出
しとを繰り返して書き込みを行なう際に、昇圧回路に付
加するキャパシタの容量を大きくすることなく、ワード
線をベリファイ電圧から書き込み電圧に達する時間を短
縮する。 【解決手段】 書き込み用の昇圧回路と読み出し用の昇
圧回路を用意しておき、ワード線に書き込み電圧を与え
るときには、書き込み用の昇圧回路を書き込み電圧に対
応する第１の電圧に設定し、書き込み用の昇圧回路から
の電圧をワード線に与え、ワード線にベリファイ電圧を
与えるときには、読み出し用の昇圧回路からの電圧をワ
ード線に与えると共に、書き込み用の昇圧回路の電圧を
第１の電圧より高い第２の電圧に設定する。これによ
り、ベリファイ電圧から書き込み電圧に切り換えるとき
に、ワード線を書き込み電圧まで持ち上げる時間を短縮
することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ページ単位で書
き込み／読み出しを行なうＮＡＮＤ型のフラッシュメモ
リで、メモリセルへの書き込みとベリファイ読み出しと
を繰り返して書き込み処理を行なうのに用いて好適な不
揮発性半導体メモリのワード線駆動方法及び装置に関す
るもので、特に、短時間でワード線電圧をベリファイ読
み出し電圧から書き込み電圧に持ち上げることができる
ようにしたものに係わる。

【０００２】

【従来の技術】ＮＡＮＤ型のフラッシュメモリでは、同
一列にあるメモリセルトランジスタのゲートが同一のワ
ード線に共通接続され、ページが構成される。データの
読み出し／書き込みは、この同一のワード線に接続され
るメモルセルからなるページを単位として行われる。こ
のようなＮＡＮＤ型のフラッシュメモリでは、ページ単
位でメモリセルの書き込みを行う際に、メモリセルへの
過剰な書き込みを避けるために、短い時間の書き込み
と、ベリファイ読み出しとが繰り返される。

【０００３】すなわち、選択されたワード線には、書き
込み電圧が短い時間に与えられた後に、そのワード線に
ベリファイ電圧が与えられ、そのメモリセルのデータの
読み出しが行なわれる。読み出されたデータから、その
メモリセルへのデータの書き込みが終了したか否かが判
断される。

【０００４】メモリセルへのデータの書き込みが終了し
ていなければ、更に、短い時間、ワード線に書き込み電
圧が与えられた後に、そのワード線にベリファイ電圧が
与えられ、そのメモリセルにデータが書き込まれたか否
かがベリファイされる。

【０００５】このようにして、選択されたメモリセルに
データが書き込まれるまで、短い時間の書き込みと、ベ
リファイ読み出しとが繰り返される。

【０００６】ＮＡＮＤ型フラッシュメモリでは、書き込
み時には、選択ワード線に２０Ｖ程度の高電圧が書き込
み電圧として印加される。ベリファイ読み出し時には、
数Ｖの低電圧のスレショルド電圧がベリファイ読み出し
電圧として印加される。

【０００７】このため、上述のように、短い時間と書き
込みとベリファイ読み出しとを繰り返して書き込み処理
を行うようにした場合には、ワード線電圧を、高電圧の
書き込み電圧と、低電圧のベリファイ読み出し電圧とに
交互に切り換える必要がある。

【０００８】従来のフラッシュメモリでは、図６に示す
ように、書き込み系の昇圧回路１０１と、読み出し系の
昇圧回路１０２と、昇圧回路１０１及び１０２との切り
換えを行う電圧切り換え回路１０３が設けられている。
書き込み系昇圧回路１０１からは、高電圧の書き込み電
圧が出力される。読み出し系昇圧回路１０２からは、低
電圧のベリファイ読み出し電圧が出力される。

【０００９】上述のように、短い時間の書き込みとベリ
ファイ読み出しとを繰り返して書き込み処理を行う場合
には、先ず、電圧切り換え回路１０３が書き込み系昇圧
回路１０１側に切り換えられ、書き込み系の昇圧回路１
０１からの書き込み電圧が負荷（デコーダ、ワード線）
１０４に与えられて、メモリセルへの書き込みが行われ
る。

【００１０】それから、電圧切り換え回路１０３が読み
出し系昇圧回路１０２側に切り換えられ、読み出し系昇
圧回路１０２からの読み出し電圧がワード線に与えられ
て、ベリファイ読み出しが行われる。

【００１１】ベリファイ読み出しの結果、書き込みが完
了していないと判断されると、再び、電圧切り換え回路
１０３が書き込み系昇圧回路１０１側に切り換えられ、
書き込み系の昇圧回路１０１からの書き込み電圧が負荷
１０４に与えられて、メモリセルへの書き込みが行われ
る。

【００１２】ベリファイ読み出しの結果、メモリセルへ
の書き込みが完了していると判断されるまで、このよう
な書き込みとベリファイ読み出しとが繰り返される。

【００１３】図６に示す構成において、書き込み系の昇
圧回路１０１としては、図７に示すように、クロックに
より所定の電圧まで昇圧するようなものが用いられる。

【００１４】図７において、昇圧回路１２１には、ＡＮ
ＤゲートＧ１２２からクロックＣＬＫＣＰが供給され
る。昇圧回路１２１は、このクロックＣＬＫＣＰにより
昇圧される。昇圧回路１２１の出力は、電圧出力端子１
２２から出力されると共に、昇圧回路１２１の出力端と
接地間に、抵抗Ｒ１１と抵抗Ｒ１２が直列接続されてい
る。

【００１５】抵抗Ｒ１１とＲ１２との接続点の出力がコ
ンパレータ１２３の一方の入力端に供給される。コンパ
レータ１２３の他方の入力端には、入力端子１２５から
リファレンス電圧Ｖref が供給される。

【００１６】コンパレータ１２３の出力がＡＮＤゲート
Ｇ１２２に供給される。また、ＡＮＤゲートＧ１２２に
は、入力端子１２６から、クロックＣＬＫが供給され
る。

【００１７】昇圧回路１２１の出力電圧は、抵抗Ｒ１１
と抵抗Ｒ１２との接続点の出力から検出される。コンパ
レータ１２３で、昇圧回路１２１の検出出力とリファレ
ンス電圧Ｖref とが比較される。昇圧回路１２１の検出
出力がリファレンス電圧Ｖref より低いときには、コン
パレータ１２３の出力はハイレベルとなり、入力端子１
２６からのクロックＣＬＫがＡＮＤゲートＧ１２２を介
して昇圧回路１２１に供給される。

【００１８】昇圧回路１２１の出力電圧は、このＡＮＤ
ゲートＧ１２２からのクロックＣＬＫＣＰにより上昇し
ていく。そして、昇圧回路１２１の検出出力が出力がリ
ファレンス電圧Ｖref より高くなると、コンパレータ１
２３の出力はローレベルとなる。このため、昇圧回路１
２１に供給されるクロックＣＬＫＣＰが停止される。こ
れにより、電圧出力端子１２２の電圧が所定値となるよ
うに制御される。

【００１９】このように、ページ単位で書き込みを行う
ＮＡＮＤ型のフラッシュメモリでは、書き込みとベリフ
ァイ読み出しとを繰り返して、メモリセルへの書き込み
処理が行われ、ワード線には、書き込み時には、高電圧
の書き込み電圧が印加され、ベリファイ読み出し時に
は、低電圧のベリファイ読み出し電圧が印加される。

【００２０】そして、従来では、図６に示したように、
高電圧の書き込み電圧を発生する書き込み系昇圧回路１
０１と、低電圧のベリファイ読み出し電圧を発生する読
み出し系昇圧回路１０２と、書き込み系昇圧回路１０１
と読み出し系昇圧回路１０２とを切り換える電圧切り換
え回路１０３とが設けられ、書き込み時とベリファイ読
み出し時とで、電圧切り換え回路１０３により、書き込
み系昇圧回路１０１と読み出し系昇圧回路１０２とが切
り換えられる。このような書き込み系昇圧回路１０１
と、読み出し系昇圧回路１０２と、電圧切り換え回路１
０３とにより、ワード線には、書き込み時には、高電圧
の書き込み電圧が印加され、ベリファイ読み出し時に
は、低電圧のベリファイ読み出し電圧が印加される。

【００２１】

【発明が解決しようとする課題】図６に示したように、
書き込み系昇圧回路１０１と、読み出し系昇圧回路１０
２と、電圧切り換え回路１０３とからなる構成により、
書き込み時には、高電圧の書き込み電圧をワード線に印
加し、ベリファイ読み出し時には、低電圧のベリファイ
読み出し電圧をワード線に印加するようにした場合、ベ
リファイ読み出し時から書き込みに移るときに、ワード
線電圧を、瞬時に、低電圧のベリファイ電圧から高電圧
の書き込み電圧に上昇できることが望まれる。ところ
が、図６に示した構成では、ベリファイ読み出し時から
書き込みに移るときに、ワード線電圧を瞬時に低電圧の
ベリファイ電圧から高電圧の書き込み電圧に上昇させる
ことは困難である。

【００２２】図６において、ベリファイ読み出しから書
き込みに移行するときに、電圧切り換え回路１０３によ
って、書き込み系の昇圧回路１０１と負荷（デコーダや
ワード線）１０４とが接続される。このとき、電荷の再
配分が起こる。このため、書き込み系の昇圧回路１０１
と負荷１０４とを接続しても、直ちに、ワード線電圧は
書き込み電圧まで上昇しない。

【００２３】書き込み系の昇圧回路１０１と負荷１０４
とが接続されると、書き込み系昇圧回路１０１により、
負荷１０４が充電され、徐々に、ワード線の電圧が上昇
していき、負荷１０４が書き込み電位まで充電された後
に、ワード線が書き込み電圧となる。

【００２４】このように、図６に示す構成では、ベリフ
ァイ読み出しから書き込みに移行するときに、ワード線
の電圧をベリファイ電圧から書き込み電圧に上昇させる
のに時間がかかり、トータルの書き込み時間が長くなる
という問題がある。

【００２５】そこで、ワード線の電圧を、ベリファイ読
み出し電圧から書き込み電圧に素早く持ち上げることが
できるようにするために、書き込み系昇圧回路１０１の
出力にキャパシタを付加し、ベリファイ動作中に充電し
ておき、書き込みが起動されたときに、このキャパシタ
からも電荷を供給する方法が提案されている。

【００２６】つまり、デコーダ及びワード線の負荷１０
４の容量をＣWL、書き込み動作に入る直前の負荷１０４
の電圧をＶWLR 、昇圧回路１０１に付加されたキャパシ
タの容量をＣCP、制御されている書き込み電位をＶPGM
とすると、電圧切り換え回路１０３によって、書き込み
系昇圧回路１０１と負荷回路１０４とが接続されてか
ら、ワード線の時定数制御電圧ＶWLW は、接続時からワ
ード線の時定数経過後までに昇圧回路から供給される電
流を無視すると、電荷の保存が略成り立つことから、 ＣWL×ＶWLR ＋ＣCP×ＶPGM ＝（ＣWL＋ＣCP）×ＶWLW となる。これにより、

【００２７】

【数１】

【００２８】となる。

【００２９】書き込み系昇圧回路１０１の出力電圧は、
この電圧ＶWLW から、昇圧回路１０１の充電電流により
書き込み電位まで上昇させていく。この式で、考えやす
くするために、 ＶWLR ＜＜ＶPGM とすると、

【００３０】

【数２】

【００３１】となる。

【００３２】上式より、書き込み系昇圧回路１０１に付
加されたキャパシタＣCPを大きくすれば、電圧ＶWLW を
高くできることが分かる。

【００３３】図８は、キャパシタＣCPを大きくした場合
と、小さくした場合とで、ワード線電圧がどのように変
化するかを比較したものである。図８において、Ｂ１が
キャパシタＣCPを大きくしたときの特性を示し、Ｂ２が
キャパシタＣCPを小さくしたときの特性を示す。図８に
示すように、キャパシタＣCPを大きくすると、電圧ＶWL
W が高くなる。このように、キャパシタＣcpを大きくす
ると、ワード線の時定数後の制御電圧電圧ＶWLW が高く
なり、電圧ＶWLW と書き込み電位ＶPGM との電位差が小
さくなり、ワード線を書き込み電圧ＶPGM に持ち上げる
までの時間が短縮できる。

【００３４】ところが、昇圧回路１０１に付加されたキ
ャパシタの容量Ｃcpを大きくすると、キャパシタＣcpを
充電するのに時間がかかってしまう。このため、昇圧回
路１０１に付加されたキャパシタの容量ＣCPをあまり大
きくすると、ワード線電圧を短時間にベリファイ読み出
し電圧から書き込み電圧に上昇できないことになる。

【００３５】なお、電荷配分後の負荷の電圧上昇は、昇
圧回路からの充電電流をｉppとすると、 （ＣWL＋Ccp ）ΔＶWLW ＝ｉppΔt となる。これより、

【００３６】

【数３】

【００３７】となる。

【００３８】したがって、この発明の目的は、メモリセ
ルへの書き込みとベリファイ読み出しとを繰り返して書
き込みを行なう際に、昇圧回路に付加するキャパシタの
容量を大きくすることなく、ワード線をベリファイ電圧
から書き込み電圧にする時間を短縮できるようにしたワ
ード線駆動方法及び駆動装置を提供することにある。

【００３９】

【課題を解決するための手段】この発明は、ワード線の
電圧を書き込み電圧に設定してメモリセルの書き込みを
行った後に、ワード線の電圧をベリファイ電圧に設定し
てメモリセルの読み出しを行ない、メモリセルにデータ
が書き込まれたか否かをベリファイして、メモリセルの
書き込み処理を行う際に、書き込み用の昇圧手段と読み
出し用の昇圧手段を用意しておき、ワード線に書き込み
電圧を与えるときには、書き込み用の昇圧手段を書き込
み電圧に対応する第１の電圧に設定し、書き込み用の昇
圧手段からの電圧をワード線に与え、ワード線にベリフ
ァイ電圧を与えるときには、読み出し用の昇圧手段から
の電圧をワード線に与えると共に、書き込み用の昇圧手
段の電圧を第１の電圧より高い第２の電圧に設定するよ
うにしたことを特徴とする不揮発性メモリのワード線駆
動方法である。

【００４０】この発明は、ワード線に書き込み用の電圧
を与えるための書き込み用の昇圧手段と、ワード線に読
み出し用の電圧を与えるための読み出し用の昇圧手段
と、書き込み用の昇圧手段と読み出し用の昇圧手段とを
切り換える電圧切り換え手段とを有し、書き込み用の昇
圧手段は、メモリセルに与える書き込み電圧に対応する
第１の電圧と、第１の電圧よりも高い第２の電圧とに設
定でき、ワード線の電圧を書き込み電圧に設定してメモ
リセルの書き込みを行なった後に、ワード線の電圧をベ
リファイ電圧に設定してメモリセルの読み出しを行な
い、メモリセルにデータが書き込まれたか否かをベリフ
ァイして、メモリセルの書き込み処理を行う際に、ワー
ド線に書き込み電圧を与えるときには、第１の電圧に設
定して書き込み用の昇圧手段からの電圧をワード線に与
えるようにし、ワード線にベリファイ電圧を与えるとき
には、読み出し用の昇圧手段からの電圧をワード線に与
えると共に、書き込み用の昇圧手段の電圧を第１の電圧
より高い第２の電圧に設定するようにしたことを特徴と
する不揮発性メモリのワード線駆動装置である。

【００４１】メモリセルに書き込みを行う際のワード線
の電圧を与える書き込み系昇圧回路と、メモリセルのベ
リファイ読み出しを行う際のワード線の電圧を与える読
み出し系昇圧回路とが設けられ、書き込みとベリファイ
とが繰り返されて、書き込み処理が行われる。そして、
ベリファイ読み出しを行っている間では、読み出し系昇
圧回路により、読み出し電圧が印加されると共に、書き
込み系昇圧回路の電圧が、書き込み時の電圧より高い電
圧に設定される。このように、ベリファを行っている間
の書き込み系昇圧回路の電圧を書き込み時の電圧より高
い電圧に設定しておくことで、ベリファイ電圧から書き
込み電圧に切り換えられるときに、ワード線を短時間に
書き込み電圧まで持ち上げることができる。

【００４２】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の実施
の形態を示すものである。

【００４３】図１において、メモリセルアレイ１は、フ
ローティングゲートを有する複数のメモリセルトランジ
スタを縦続接続して構成されるＮＡＮＤストリングから
なる。各ＮＡＮＤストリングは、フローティングゲート
を有するメモリセルトランジスタ、例えば１６個のメモ
リセルトランジスタＭＴ０〜Ｔ１５を縦続接続し、この
縦続接続されたメモリセルトランジスタＭＴ０〜ＭＴ１
５のドレイン側及びソース側に、選択ゲートトランジス
タＳＧ１及びＳＧ２を夫々接続して構成される。ドレイ
ン側の選択ゲートトランジスタＳＧ１、ＳＧ１、... の
ドレインは、夫々、ビット線ＢＬ０、ＢＬ１、... に接
続される。ソース側の選択ゲートトランジスタＳＧ２、
ＳＧ２、... のソースは、ソース線Ｖs に接続される。
ビット線ＢＬ０、ＢＬ１、... は、ラッチ回路Ｌ０、Ｌ
１、... に接続される。ラッチ回路Ｌ０、Ｌ１、...
は、Ｉ／Ｏバス７に接続される。

【００４４】縦続接続されたメモリセルトランジスタＭ
Ｔ０〜ＭＴ１５と、この縦続接続されたメモリセルトラ
ンジスタＭＴ０〜ＭＴ１５のドレイン側及びソース側の
選択ゲートトランジスタＳＧ１及びＳＧ２とからなるＮ
ＡＮＤストリングは、メモリセルアレイ１上で、マトリ
クス状に配列される。そして、行方向に並ぶメモリセル
トランジスタのゲートは、ワード線ＷＬ０、ＷＬ
１、... ＷＬ１５に共通接続される。また、ドレイン側
の選択ゲートトランジスタＳＧ１のゲートが信号供給線
ＤＳＧに共通接続され、ソース側の選択ゲートトランジ
スタＳＧ２のゲートが信号供給線ＳＳＧに共通接続され
る。共通のワード線ＷＬ０〜ＷＬ１５に接続されたメモ
リセルトランジスタによりページが構成される。データ
の書き込み／読み出しは、このページを単位として行な
われる。

【００４５】ワード線ＷＬ０〜ＷＬ１５及び信号供給線
ＤＳＧ及びＳＳＧには、トランスファゲートを構成する
ＮＭＯＳトランジスタＴＷＬ０〜ＴＷ１５、ＴＤＳＧ及
びＴＳＳＧを介して、電圧が印加される。ＮＭＯＳトラ
ンジスタＴＷＬ０〜ＴＷ１５、ＴＤＳＧ及びＴＳＳＧの
ゲートは、昇圧回路２に接続される。

【００４６】昇圧回路２には、ＡＮＤゲートＧ１の出力
が供給される。ＡＮＤゲートＧ１及び昇圧回路２は、メ
インロウデコーダを構成しており、ＡＮＤゲートＧ１に
より、メモリセルアレイ上に配列される複数のブロック
の中から所望のブロックが選択されると、昇圧回路２か
ら内部高電圧が発生される。ＮＭＯＳトランジスタＴＷ
Ｌ０〜ＴＷ１５、及び、ＮＭＯＳトランジスタＴＤＳＧ
及びＴＳＳＧのドレインは、サブロウデコーダ３に接続
される。

【００４７】図２は、昇圧回路２の構成の一例を示すも
のである。図２において、入力側のノードＮ１１と出力
側のノードＮ１２との間に、ディプレッション型のＮＭ
ＯＳトランジスタＴ１１が接続される。ＮＭＯＳトラン
ジスタＴ１１のゲートには、制御信号ＳＥＰの入力端子
１５が接続される。またノードＮ１１は、ＮＡＮＤゲー
トＧ１１の一方の入力端に接続される。ＮＡＮＤデート
Ｇ１１の他方の入力端は、クロック入力端子１３に接続
される。

【００４８】ＮＡＮＤゲートＧ１１の出力端とノードＮ
１３との間に、コンデンサＣ１１が接続される。ノード
Ｎ１３とノードＮ１２との間に、ダイオード接続のＮＭ
ＯＳトランジスタＴ１２が接続されると共に、ノードＮ
１３と内部電圧ＶPPの入力端子１４との間に、ＮＭＯＳ
トランジスタＴ１３が接続される。ＮＭＯＳトランジス
タＴ１３のゲートがノードＮ１２に接続される。

【００４９】書き込みが開始されると、入力端子１５か
らの制御信号ＳＥＰがローレベルになることにより、選
択ブロックのノードＮ１２の電圧は、ディプレッション
型のＮＭＯＳトランジスタＴ１１のスレショルド電圧｜
Ｖth(D) ｜となる。

【００５０】このとき、トランジスタＴ１３のスレショ
ルド電圧をＶth(E) とし、ノードＮ１２の電圧をＶBSEL
とすると、 ＶBSEL＞Ｖth(E) であることにより、トランジスタＴ１３がオンする。

【００５１】そして、入力端子１３からのクロック信号
ＣＬＫが動作することにより、ポンピング動作が行なわ
れ、ノードＮ１２の電圧ＶBSELが徐々に上昇していく。

【００５２】ＮＡＮＤゲートＧ１１の出力がローレベル
のとき、コンデンサＣ１１の一端のノードＮ１３の電圧
は、ノードＮ１２の電圧ＶBSELよりトランジスタＴ１３
のスレショルド電圧Ｖthだけ低くなるので、 Ｖcap ＝ＶBSEL−Ｖth となり、コンデンサＣ１１に電荷が蓄積される。

【００５３】ＮＡＮＤゲートＧ１１の出力がハイレベル
になると、ノードＮ１３の電圧Ｖcap は、クロックの振
幅の電圧Ｖccだけ持ち上げられ、新たなノードＮ１３の
電圧Ｖcap ’は、 Ｖcap ’＝Ｖcap ＋Ｖcc となる。

【００５４】ＮＭＯＳトランジスタＴ１２はダイオード
接続となっているため、ノードＮ１３の電荷はノードＮ
１２に移り、ノードＮ１２の電圧を上昇させる。このと
きのノードＮ１２の電圧ＶBSEL’は、トランジスタＴ１
２のスレショルド電圧をＶthθとすると、 となり、１回の昇圧動作によりノードＮ１２の電圧は、 ＶBSEL’−ＶBSEL＝Ｖcap ＋Ｖcc−Ｖthθ−Ｖcap −Ｖth =Vcc−Ｖthθ−Ｖth だけ高くなる。

【００５５】このように、チャージポンプの構成の昇圧
回路では、クロックＣＬＫが入力されると、これに従っ
て、出力電圧が上昇していく。

【００５６】図１において、サブロウデコーダ３に対し
て、書き込み系昇圧回路４と、読み出し系昇圧回路５と
が設けられる。書き込み系昇圧回路４は、メモリセルへ
の書き込み電圧が発生されると共に、このメモリセルへ
の書き込み電圧より高い電圧を発生することができる。

【００５７】読み出し系昇圧回路５は、読み出し時やベ
リファイ読み出し時のメモリセルへの電圧を発生するも
のである。読み出し系昇圧回路４と、書き込み系昇圧回
路５とは、電圧切り換え回路６により切り換えられる。

【００５８】データの書き込み時には、書き込みデータ
がＩ／Ｏバス７を介して転送され、ラッチ回路Ｌ０、Ｌ
１、... にラッチされる。そして、書き込みが開始され
ると、書き込みデータに応じた電圧がラッチ回路Ｌ０、
Ｌ１、... からビット線に供給される。また、信号供給
線ＤＳＧに電圧Ｖccが印加される。一定時間経過後、ワ
ード線ＷＬ０〜ＷＬ１のうち選択されたワード線には書
き込み電圧が与えられ、非選択のワード線には、１０Ｖ
程度の書き込み電圧が与えられる。これにより、メモリ
ストリングに送られ、そのメモリストリングの選択され
たメモリセルにデータが書き込まれる。

【００５９】このような書き込み時には、過剰書き込み
を避けるために、メモリセルへの書き込みとベリファイ
読み出しとが繰り返される。

【００６０】すなわち、ワード線ＷＬ０〜ＷＬ１５のう
ち選択されたワード線には、短い時間の書き込み電圧が
短い時間与えられた後に、そのワード線にベリファイ電
圧が与えられ、そのメモリセルのデータの読み出しが行
なわれる。メモリセルから読み出された情報は、ビット
線ＢＬ０、ＢＬ１、... を介してラッチ回路Ｌ０、Ｌ
１、... に送られ、らっち回路Ｌ０、Ｌ１、... に格納
されている書き込みデータと比較される。このラッチ回
路Ｌ０、Ｌ１、... の比較結果から、そのメモリセルへ
のデータが書き込みが終了したか否かが判断される。

【００６１】メモリセルへのデータの書き込みが終了し
ていなければ、更に、短い時間、ワード線に書き込み電
圧が与えられる。

【００６２】サブロウデコーダ３に対して、書き込み系
昇圧回路４と、読み出し系昇圧回路５と、電圧切り換え
回路６とが設けられる。メモリセルへの書き込みを行な
うときには、書き込み系昇圧回路４側に切り換えられ、
ベリファイ読み出しを行うときには、読み出し系昇圧回
路５側に切り換えられる。

【００６３】また、この発明の実施の形態では、書き込
み系昇圧回路４の電圧は、メモリセルへの書き込みを行
うときには、書き込み電圧ＶPGM に設定され、ベリファ
イ読み出しを行っているときには、それより高い電圧Ｖ
PGMHに設定される。ベリファイ終了後、書き込み不十分
なセルが検出された場合、書き込みに以降してワード線
を書き込み形成昇圧回路と接続する。このとき、電荷再
配分後のワード線電圧ＶWLWHは、

【００６４】

【数４】

【００６５】となり、電圧ＶWLW との差

【００６６】

【数５】

【００６７】だけ高い電圧から、昇圧回路からの充電電
圧ｉppにより充電されていく。これにより、ベリファイ
読み出しから、書き込みに移ったときに、素早く、ワー
ド線電圧を持ち上げることができる。

【００６８】従来では、ベリファイ読み出し時には、書
き込み系昇圧回路５の電圧を、メモリセルへの書き込み
電圧ＶPGM に設定している。この場合、図３でＡ１で示
すように、時点ｔa で書き込み系昇圧回路４が負荷（サ
ブロウデコーダ、ワード線）に接続されて書き込みが開
始されると、時点ｔｃでワード線電圧が書き込み電圧Ｖ
PGM となる。

【００６９】これに対して、この発明の実施の形態で
は、ベリファイ読み出し時には、書き込み系昇圧回路５
の電圧を、メモリセルを書き込む際の書き込み電圧ＶPG
M より高い電圧ＶPGMHに設定している。この場合、図３
でＡ２で示すように、書き込み系昇圧回路４が負荷回路
に接続されて書き込みが開始されると、時点ｔｂから実
行の書き込みが開始される。

【００７０】なお、ベリファイ時に制御される電圧ＶPG
MHは、耐圧等、テバイスの能力により決まる。そして、
電圧ＶPGMHを一定とすると、書き込み系昇圧回路４と負
荷を接続してからワード線の時定数後の書き込み系昇圧
回路４の出力電圧は一定となる。ＩＳＰＰ（Incrementa
l Step Pulse Programming）に適用した場合、書き込み
の最初の方では書き込み電圧は低いため、電荷再配分後
の電圧との差が小さく、書き込みが開始できるまでの時
間が短く設定できる。

【００７１】図４は、書き込み系昇圧回路４の構成の一
例を示すものである。図４において、昇圧回路２１に
は、ＮＡＮＤゲートＧ２１からクロックＣＬＫＣＰが与
えられる。

【００７２】図４において、昇圧回路２１の出力は、電
圧出力端子２２から出力されると共に、接地線との間
に、抵抗Ｒ１と抵抗Ｒ２との直列接続と、抵抗Ｒ３と抵
抗Ｒ４との直列接続とが設けられる。

【００７３】抵抗Ｒ１とＲ２との接続点の出力がコンパ
レータ２３の一方の入力端に供給される。コンパレータ
２３の他方の入力端には、入力端子２５からリファレン
ス電圧Ｖref が供給される。

【００７４】コンパレータ２３の出力がＮＡＮＤゲート
Ｇ２２に供給される。また、ＮＡＮＤゲートＧ２２に
は、入力端子２６からクロックＣＬＫが、入力端子２７
から制御信号ＷＲＴが供給される。

【００７５】抵抗Ｒ３とＲ４との接続点の出力がコンパ
レータ２４の一方の入力端に供給される。コンパレータ
２４の他方の入力端には、入力端子２５からリファレン
ス電圧Ｖref が供給される。

【００７６】コンパレータ２４の出力がＮＡＮＤゲート
Ｇ２３に供給される。また、ＮＡＮＤゲートＧ２３に
は、入力端子２６からクロックＣＬＫが、入力端子２８
から制御信号ＶＲＦが供給される。

【００７７】ＮＡＮＤゲートＧ２２の出力と、ＮＡＮＤ
ゲートＧ２３の出力がＮＡＮＤゲートＧ２１に供給され
る。ＮＡＮＤゲートＧ２１の出力が昇圧回路２１に供給
される。

【００７８】入力端子２７及び２８に供給される制御信
号ＷＲＴ及びＶＲＦは、メモリセルへの書き込みを行う
ときと、ベリファイ読み出し時とで、出力電圧を設定す
るものである。メモリセルへの書き込みを行っていると
きには、制御信号ＷＲＴがハイレベルで、制御信号ＶＲ
Ｆがローレベルとされる。ベリファイ読み出し時には、
制御信号ＷＲＴがローレベル、制御信号ＶＲＦがハイレ
ベルとされる。

【００７９】昇圧回路２１の出力電圧は、抵抗Ｒ１と抵
抗Ｒ２との接続点の出力電圧及び抵抗Ｒ３と抵抗Ｒ４と
の接続点の出力電圧により制御される。抵抗Ｒ１及びＲ
２の抵抗比は、昇圧回路２１の出力電圧が書き込み電圧
ＶPGM になると、抵抗Ｒ１及びＲ２の接続点の電圧がリ
ファレンス電圧Ｖref と等しくなるように設定される。
抵抗Ｒ３及びＲ４の抵抗比は、昇圧回路２１の出力電圧
が、書き込み電圧ＶPGM より高い電圧ＶPGMHになると、
抵抗Ｒ３及びＲ４の接続点の電圧がリファレンス電圧Ｖ
ref と等しくなるように設定される。

【００８０】書き込み時には、抵抗Ｒ１と抵抗Ｒ２との
接続点の出力Ｖ_y から、昇圧回路２１の出力電圧が検出
される。

【００８１】書き込み時には、コンパレータ２３で、抵
抗Ｒ１及びＲ２の接続点から得られる昇圧回路２１の検
出出力Ｖ_y とリファレンス電圧Ｖref とが比較される。
この昇圧回路２１の検出出力Ｖ_y がリファレンス電圧Ｖ
ref より低いときには、コンパレータ２３の出力ＣＭＰ
Ｗはハイレベルとなる。書き込み時には、制御信号ＷＲ
Ｔはハイレベルになっているため、ＮＡＮＤゲートＧ２
２からは、クロックＣＫＷが出力される。このとき、制
御信号ＶＲＦはローレベルであるから、ＮＡＮＤゲート
Ｇ２３の出力はハイレベルである。したがって、ＡＮＤ
ゲートＧ２１からはクロックＣＬＫＣＰが出力され、昇
圧回路２１に供給される。

【００８２】昇圧回路２１は、このＮＡＮＤゲートＧ２
１からのクロックＣＬＫＣＰにより上昇していく。そし
て、昇圧回路２１の検出出力Ｖ_y がリファレンス電圧Ｖ
ｒｅｆより高くなると、コンパレータ２３の出力ＣＭＰ
Ｗはローレベルとなり、昇圧回路２１にクロックＣＬＫ
が停止される。これにより、電圧出力端子２２からの電
圧が書き込み電圧ＶＰＧＭ となるように制御される。

【００８３】ベリファイ読み出し時には、抵抗Ｒ３と抵
抗Ｒ４との接続点の出力Ｖ_z から、昇圧回路２１の出力
電圧が検出される。コンパレータ２４で、昇圧回路２１
の検出出力Ｖ_z とリファレンス電圧Ｖref とが比較され
る。この昇圧回路２１の検出出力Ｖ_z がリファレンス電
圧Ｖref より低いときには、コンパレータ２４の出力Ｃ
ＭＰＶはハイレベルとなる。ベリファイ読み出し時に
は、制御信号ＶＲＦはハイレベルになっているため、Ｎ
ＡＮＤゲートＧ２３にクロックＣＫＶが出力される。こ
のとき、制御信号ＷＲＴはローレベルであるから、ＮＡ
ＮＤゲートＧ２２はハイレベルである。これにより、Ｎ
ＡＮＤゲートＧ２１からクロックＣＬＫが出力され、こ
のクロックＣＬＫが昇圧回路２１に供給される。

【００８４】昇圧回路２１は、このＮＡＮＤゲートＧ２
１からのクロックＣＬＫにより上昇していく。そして、
昇圧回路２１の検出出力Ｖ_z がリファレンス電圧Ｖref
より高くなると、コンパレータ２３の出力ＣＭＰＶはロ
ーレベルとなり、昇圧回路２１にクロックＣＬＫＣＰが
停止される。これにより、電圧出力端子２２からの電圧
が書き込み電圧ＶPGMHとなるように制御される。

【００８５】図５は、このような昇圧回路の各部の動作
を示す波形図である。図５Ｂ及び図５Ｃに示すように、
時点ｔ₁ 以前では、制御信号ＷＲＴがローレベル、制御
信号ＶＲＦがハイレベルとなっており、ベリファイ読み
出しが行われている。このときには、検出電圧Ｖz （図
５Ｆ）とリファレンス電圧Ｖref との比較出力ＣＭＰＶ
（図５Ｈ）に応じてクロックＣＫＶ（図５Ｊ）が出力さ
れ、上述したように制御が行われ、図５Ｄに示すよう
に、出力電圧Ｖppは、書き込み電圧より高い電圧ＶPGMH
となるように制御されている。

【００８６】時点ｔ₁ で、制御信号ＷＲＴがハイレベル
となり、制御信号ＶＲＦがローレベルとなり、書き込み
に移る。このときには、検出電圧Ｖy （図５Ｅ）とリフ
ァレンス電圧Ｖref との比較出力ＣＭＰＷ（図５Ｇ）に
応じたクロックＣＫＷ（図５Ｉ）が出力され、上述した
ように制御が行われ、図５Ｄに示すように、出力電圧Ｖ
ppは、書き込み電圧ＶPGM となるように制御されるよう
になる。図５Ｄに示すように、ワード線電圧の切り換え
時に、電荷の再配分が起こり、電圧Ｖppは下降するが、
ベリファイ時の電圧ＶPGMHが書き込み時の電圧ＶPGMHよ
り高いため、短時間Ｔ₁ で、出力電圧Ｖppは書き込み時
の電圧ＶPGM まで上昇する。

【００８７】時点ｔ₂ で、制御信号ＷＲＴがローレベル
となり、制御信号ＶＲＦがハイレベルとなって、ベリフ
ァイ読み出しに移る。このときには、上述したような制
御が行われ、図５Ｄに示すように、出力電圧Ｖppは、書
き込み電圧ＶPGM より高い電圧ＶPGMHとなるように制御
される。

【００８８】

【発明の効果】この発明によれば、ベリファイ読み出し
を行っている間では、読み出し系昇圧回路により、読み
出し電圧が印加されると共に、書き込み系昇圧回路の電
圧が、書き込み時の電圧より高い電圧に設定される。こ
れにより、ベリファイ電圧から書き込み電圧に切り換え
られるときに、電荷再配分後の電圧が高くなり、ワード
線を短時間に書き込み電圧まで持ち上げることができ
る。

【図面の簡単な説明】

【図１】この発明が適用されたＮＡＮＤ型のフラッシュ
メモリのワード線駆動回路の全体構成を示すブロック図
である。

【図２】チャージポンプ型の昇圧回路の一例のブロック
図である。

【図３】この発明が適用されたＮＡＮＤ型のフラッシュ
メモリのワード線駆動回路の説明に用いる波形図であ
る。

【図４】この発明が適用されたＮＡＮＤ型のフラッシュ
メモリのワード線駆動回路における書き込み系昇圧回路
の構成の一例のブロック図である。

【図５】この発明が適用されたＮＡＮＤ型のフラッシュ
メモリのワード線駆動回路における書き込み系昇圧回路
の構成の一例の説明に用いる波形図である。

【図６】従来のＮＡＮＤ型のフラッシュメモリのワード
線駆動回路における書き込み系昇圧回路の説明に用いる
ブロック図である。

【図７】従来の昇圧回路の一例のブロック図である。

【図８】従来のＮＡＮＤ型のフラッシュメモリのワード
線駆動回路の説明に用いる波形図である。

【符号の説明】

４・・・書き込み系昇圧回路、５・・・読み出し系昇圧
回路、６・・・電圧切り換え回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ワード線の電圧を書き込み電圧に設定し
   てメモリセルの書き込みを行った後に、上記ワード線の
   電圧をベリファイ電圧に設定して上記メモリセルの読み
   出しを行ない、上記メモリセルにデータが書き込まれた
   か否かをベリファイして、上記メモリセルの書き込み処
   理を行う際に、 書き込み用の昇圧手段と読み出し用の昇圧手段を用意し
   ておき、 上記ワード線に上記書き込み電圧を与えるときには、上
   記書き込み用の昇圧手段を上記書き込み電圧に対応する
   第１の電圧に設定し、上記書き込み用の昇圧手段からの
   電圧を上記ワード線に与え、 上記ワード線に上記ベリファイ電圧を与えるときには、
   上記読み出し用の昇圧手段からの電圧を上記ワード線に
   与えると共に、上記書き込み用の昇圧手段の電圧を上記
   第１の電圧より高い第２の電圧に設定するようにしたこ
   とを特徴とする不揮発性メモリのワード線駆動方法。
2. 【請求項２】 上記ワード線に同一の行方向のメモリセ
   ルのゲートを共通接続してページを構成し、上記ページ
   単位で書き込みを行うようにした請求項１に記載の不揮
   発性メモリのワード線駆動方法。
3. 【請求項３】 ワード線に書き込み用の電圧を与えるた
   めの書き込み用の昇圧手段と、 上記ワード線に読み出し用の電圧を与えるための読み出
   し用の昇圧手段と、 上記書き込み用の昇圧手段と上記読み出し用の昇圧手段
   とを切り換える電圧切り換え手段とを有し、 上記書き込み用の昇圧手段は、メモリセルに与える書き
   込み電圧に対応する第１の電圧と、上記第１の電圧より
   も高い第２の電圧とに設定でき、 ワード線の電圧を書き込み電圧に設定してメモリセルの
   書き込みを行なった後に、上記ワード線の電圧をベリフ
   ァイ電圧に設定して上記メモリセルの読み出しを行な
   い、上記メモリセルにデータが書き込まれたか否かをベ
   リファイして、上記メモリセルの書き込み処理を行う際
   に、 上記ワード線に書き込み電圧を与えるときには、上記第
   １の電圧に設定して上記書き込み用の昇圧手段からの電
   圧を上記ワード線に与えるようにし、 上記ワード線にベリファイ電圧を与えるときには、上記
   読み出し用の昇圧手段からの電圧を上記ワード線に与え
   ると共に、上記書き込み用の昇圧手段の電圧を上記第１
   の電圧より高い上記第２の電圧に設定するようにしたこ
   とを特徴とする不揮発性メモリのワード線駆動装置。
4. 【請求項４】 上記ワード線に同一の行方向のメモリセ
   ルのゲートを共通接続してページを構成し、上記ページ
   単位で書き込みを行うようにした請求項３に記載の不揮
   発性メモリのワード線駆動装置。
5. 【請求項５】 上記書き込み用の昇圧手段は、クロック
   により出力電圧を昇圧させる昇圧手段と、 出力電圧が上記第１の電圧に達したか否かを検出し、上
   記第１の電圧に達したか否かの検出出力により上記書き
   込み用の昇圧手段に送るクロックを制御して、上記昇圧
   手段の出力電圧を上記第１の電圧に制御する手段と、 上記出力電圧が上記第２の電圧したか否かを検出し、上
   記第２の電圧に達したか否かの検出出力により上記書き
   込み用の昇圧手段に送るクロックを制御して、上記昇圧
   手段の出力を上記第２の電圧に設定する手段とからなる
   請求項３に記載の不揮発性メモリのワード線駆動装置。