JP2000163977A - 不揮発性半導体記憶装置及びそのデータ書き込み方法 - Google Patents

不揮発性半導体記憶装置及びそのデータ書き込み方法

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JP2000163977A
JP2000163977A JP33124298A JP33124298A JP2000163977A JP 2000163977 A JP2000163977 A JP 2000163977A JP 33124298 A JP33124298 A JP 33124298A JP 33124298 A JP33124298 A JP 33124298A JP 2000163977 A JP2000163977 A JP 2000163977A
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Hiromi Nobukata
浩美 信方
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Sony Corp
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    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits

Abstract

(57)【要約】 【課題】多値型のＮＡＮＤ不揮発性メモリで、しきい値
電圧が低い書き込みレベルのメモリセルのディスターブ
特性を改善し、かつ書き込み効率を上げる。 【解決手段】複数ビットのデータのうち上位のグループ
のデータの書き込みを行った後、最下位の書き込みデー
タが属する最下位グループのデータの書き込みを行い、
かつ、例えばページ内で複数種類のデータを並列に書き
込むことが可能な書込制御回路２１を有する。書込制御
回路２１は、複数のラッチ回路（Ｑ２１等）と、ビット
線（ＢＬ０等）の印加電圧としてＶＢ１〜ＶＢ３を供給
する複数のビット線電圧供給線と、これらに接続されて
ＶＢ１〜ＶＢ３を発生させてグループ間の書き込みで切
り換えるビット線電圧発生・切換回路２２と、書き込み
時にラッチ回路内データに応じてビット線とビット線電
圧供給線との接続を制御する電圧供給制御回路（ＮＴ２
７〜ＮＴ３５で構成）とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、消去状態からのし
きい値電圧の変化量に応じて複数ビットのデータを単一
メモリセル内に記憶する多値型の不揮発性半導体記憶装
置及びそのデータ書き込み方法に関する。
【０００２】
【従来の技術】フラッシュメモリ等の不揮発性半導体記
憶装置においては、１個のメモリセルトランジスタに
“０”と“１”の２つの値をとるデータを記録する２値
型のメモリセルが主流である。また、最近の半導体記憶
装置の大容量化の要望に伴い、１個のメモリセルトラン
ジスタに複数ビットのデータを記録する、いわゆる多値
型の不揮発性半導体記憶装置が提案されている（たとえ
ば、“A MultiLevel-Cell 32Mb Flash Memory”,1995 I
SSCC. pp132〜参照）。
【０００３】図８はＮＡＮＤ型フラッシュメモリにおい
て、１個のメモリトランジスタに２ビットの４値データ
を記録する場合の、しきい値電圧Ｖｔｈ分布とデータ内
容との関係を示す図である。
【０００４】図８において、縦軸はメモリトランジスタ
のしきい値電圧Ｖｔｈを、横軸はメモリトランジスタの
分布頻度をそれぞれ表している。また、１個のメモリト
ランジスタに記録するデータを構成する２ビットデータ
の内容は、“ＩＯn+1 ＩＯn ”で表され、“１１”，
“１０”，“０１”，“００”の４状態が存在する。
【０００５】そして、多値データの書き込みをページ単
位（ワード線単位）で行うＮＡＮＤ型フラッシュメモリ
が提案されている（たとえば、“A 3.3V 128Mb Multi-L
evelNAND Flash Memory For Mass Storage Application
”,1996 IEEE International Solid-State Circuits C
onference, ISSCC96/SESSION 2/FLASH MEMORY/PAPERTP
2.1, pp32-33 参照）。
【０００６】図９は、上記文献に開示されたページ単位
で書き込みを行うＮＡＮＤ型フラッシュメモリの要部構
成を示す回路図である。図９において、１はメモリセル
アレイ、２は書込／読出制御回路、ＢＬ２，ＢＬ１はビ
ット線をそれぞれ示している。
【０００７】メモリセルアレイ１は、それぞれメモリセ
ルが共通のワード線ＷＬ０〜ＷＬ１５に接続されたメモ
リストリングＡ０，Ａ１により構成されている。メモリ
ストリングＡ０はビット線ＢＬ１に接続され、メモリス
トリングＡ１はビット線ＢＬ２に接続されている。メモ
リストリングＡ０は、フローティングゲートを有する不
揮発性メモリ素子としてのメモリセルトランジスタＭＴ
０Ａ〜ＭＴ１５Ａが直列に接続されたＮＡＮＤ列を有し
ている。このＮＡＮＤ列のメモリセルトランジスタＭＴ
０Ａのドレインが選択ゲートＳＧ１Ａを介してビット線
ＢＬ１に接続され、メモリセルトランジスタＭＴ１５Ａ
のソースが選択ゲートＳＧ２Ａを介して基準電位線ＶＧ
Ｌに接続されている。メモリストリングＡ１は、フロー
ティングゲートを有する不揮発性メモリ素子としてのメ
モリセルトランジスタＭＴ０Ｂ〜ＭＴ１５Ｂが直列に接
続されたＮＡＮＤ列を有している。このＮＡＮＤ列のメ
モリセルトランジスタＭＴ０Ｂのドレインが選択ゲート
ＳＧ１Ｂを介してビット線ＢＬ２に接続され、メモリセ
ルトランジスタＭＴ１５Ｂのソースが選択ゲートＳＧ２
Ｂを介して基準電位線ＶＧＬに接続されている。
【０００８】選択ゲートＳＧ１Ａ，ＳＧ１Ｂのゲートが
選択信号供給線ＳＳＬに共通に接続され、選択ゲートＳ
Ｇ２Ａ，ＳＧ２Ｂのゲートが選択信号供給線ＧＳＬに共
通に接続されている。
【０００９】書込／読出制御回路２は、ｎチャネルＭＯ
Ｓ（ＮＭＯＳ）トランジスタＮＴ１〜ＮＴ１７、ｐチャ
ネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１、およびイ
ンバータの入出力同士を結合してなるラッチ回路Ｑ１，
Ｑ２により構成されている。
【００１０】ＮＭＯＳトランジスタＮＴ１は電源電圧Ｖ
CCの供給ラインとビット線ＢＬ１との間に接続され、ゲ
ートが禁止信号ＩＨＢ１の供給ラインに接続されてい
る。ＮＭＯＳトランジスタＮＴ２は電源電圧ＶCCの供給
ラインとビット線ＢＬ２との間に接続され、ゲートが禁
止信号ＩＨＢ２の供給ラインに接続されている。ＮＭＯ
ＳトランジスタＮＴ３およびＮＭＯＳトランジスタＮＴ
１の接続点とメモリストリングＡ０およびビット線ＢＬ
１の接続点の間にはデプレッション型のＮＭＯＳトラン
ジスタＮＴ１８が接続され、ＮＭＯＳトランジスタＮＴ
４およびＮＭＯＳトランジスタＮＴ２の接続点とメモリ
ストリングＡ１およびビット線ＢＬ２の接続点の間に
は、デプレッション型のＮＭＯＳトランジスタＮＴ１９
が接続されている。ＮＭＯＳトランジスタＮＴ１８，１
９のゲートはデカップル信号供給線ＤＣＰＬに接続され
ている。
【００１１】ＮＭＯＳトランジスタＮＴ１のソースとバ
スラインＩＯｉとの間に、ＮＭＯＳトランジスタＮＴ
３，ＮＴ５，ＮＴ１６が直列に接続され、ＮＭＯＳトラ
ンジスタＮＴ２のソースとバスラインＩＯｉ＋1 との間
に、ＮＭＯＳトランジスタＮＴ４，ＮＴ７，ＮＴ１７が
直列に接続されている。また、ＮＭＯＳトランジスタＮ
Ｔ３とＮＴ５の接続点、ＮＭＯＳトランジスタＮＴ４と
ＮＴ７の接続点が共通接続され、ＮＭＯＳトランジスタ
ＮＴ６を介して接地されるとともに、ＰＭＯＳトランジ
スタＰＴ１のドレイン、並びにＮＭＯＳトランジスタＮ
Ｔ８，ＮＴ１３のゲートに接続されている。そして、Ｎ
ＭＯＳトランジスタＮＴ６のゲートがリセット信号ＲＳ
Ｔの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ
１のソースが電源電圧ＶCCの供給ラインに接続され、Ｐ
ＭＯＳトランジスタＰＴ１のゲートが信号Ｖref の供給
ラインに接続されている。
【００１２】ラッチ回路Ｑ１の第１の記憶ノードＮ１ａ
がＮＭＯＳトランジスタＮＴ５とＮＴ１６との接続点に
接続され、第２の記憶ノードＮ１ｂが直列に接続された
ＮＭＯＳトランジスタＮＴ８〜ＮＴ１０を介して接地さ
れている。ラッチ回路Ｑ２の第１の記憶ノードＮ２ａが
ＮＭＯＳトランジスタＮＴ７とＮＴ１７との接続点に接
続され、第２の記憶ノードＮ２ｂが直列に接続されたＮ
ＭＯＳトランジスタＮＴ１３〜ＮＴ１５を介して接地さ
れている。また、ＮＭＯＳトランジスタＮＴ８とＮＴ９
の接続点が直列に接続されたＮＭＯＳトランジスタＮＴ
１１，ＮＴ１２を介して接地されている。ＮＭＯＳトラ
ンジスタＮＴ９のゲートはラッチ回路Ｑ２の第１の記憶
ノードＮ２ａに接続され、ＮＭＯＳトランジスタＮＴ１
０のゲートは信号φＬＡＴ２の供給ラインに接続され、
ＮＭＯＳトランジスタＮＴ１１のゲートが第２の記憶ノ
ードＮ２ｂに接続され、ＮＭＯＳトランジスタＮＴ１２
のゲートが信号φＬＡＴ１の供給ラインに接続され、Ｎ
ＭＯＳトランジスタＮＴ１４，ＮＴ１５のゲートが信号
φＬＡＴ３の供給ラインに接続されている。そして、カ
ラムゲートとしてのＮＭＯＳトランジスタＮＴ１６のゲ
ートが信号Ｙｉの供給ラインに接続され、ＮＭＯＳトラ
ンジスタＮＴ１７のゲートが信号Ｙｉ＋1 の供給ライン
に接続されている。
【００１３】なお、この図９には示していないが、ラッ
チ回路の記憶ノードには、ワイヤードＯＲ回路と、その
ワイヤードＯＲ回路からデータ反転を検出し書き込みを
終了させる判定回路とが接続されている。
【００１４】図１０は書き込み（プログラム）時のタイ
ミングチャートを示している。また、図１１は、従来に
おいて一般的な書き込みステップを示している。図１０
および図１１からわかるように、４値の書き込みは３ス
テップで行い、各ステップでページ単位に書き込みを行
うすべてのセルが書き込み十分と判断された段階で次の
ステップに移行する。
【００１５】図９の回路においては、まず、ラッチ回路
Ｑ１に格納されているデータによって書き込みが行わ
れ、次にラッチ回路Ｑ２、最後に再びラッチ回路Ｑ１の
データによって書き込みが行われる。書き込みデータが
（Ｑ２，Ｑ１）＝（１，０）の場合はラッチ回路Ｑ１は
書き込み十分となると“０”から“１”に反転するが、
（Ｑ２，Ｑ１）＝（０，０）の場合はラッチ回路Ｑ１は
３ステップ目の書き込みデータとしても使用する必要が
あるため第１ステップで書き込み十分となっても“０”
から“１”に反転しない（できない）。
【００１６】各ステップでの書き込み終了判定は、図示
しない判定回路によって、ラッチされているデータが全
て“１”となった段階でそのステップの書き込み終了と
判定する。書き込みデータ（Ｑ２，Ｑ１）＝（０，０）
のセルは、ワイヤードＯＲによる第１ステップでのラッ
チ回路Ｑ１の反転は起こらないから、判定回路による終
了判定は行われない。
【００１７】
【発明が解決しようとする課題】ところで、多値の書込
は、消去レベルに近い状態の書込から順次、消去レベル
から離れた状態の書込を行っている。このため、書き込
みディスターブに弱いレベルほどディスターブを受けて
いた。たとえば４値のＮＡＮＤ型フラッシュメモリの場
合、図１１に示すように、書き込みデータが“１０”の
メモリセルの書き込みを行った後“０１”そして“０
０”の書き込みを行う。書き込みディスターブは蓄積電
荷量が少ない“１０”のレベルが最も弱いが、書き込み
データが“１０”のメモリセルは、書き込み後、“０
１”、“００”の書き込み時にディスターブを受け、
“００”のレベルの書き込みが終了した時点でディスタ
ーブによりしきい値電圧Ｖｔｈがシフトしている可能性
がある。多値のレベル数が８値、１６値となっていくと
ステップ数が増えて消去レベルに近い状態のディスター
ブはさらにきつくなる。
【００１８】図１２に、８値のＮＡＮＤ型フラッシュメ
モリの従来の書き込みステップを示す。図１２に示すよ
うに、従来は消去状態に近いレベルから消去状態から遠
いレベルに向かって順次書き込みを行っていく。そし
て、書き込みレベルに達した段階でビット線電圧を書込
禁止電圧に変換する。たとえば書き込みデータが“１１
０”の場合、図１２のステップ１で書き込みを行い、書
き込み十分と判定された段階で、ラッチデータを“１１
１”に反転させて、以後の書込みでは、ビット線に電源
電圧ＶCCを印加する。ところが、他のストリングに対し
て行う続くステップ２〜ステップ７の書き込みサイクル
では、ワード線が共通なためディスターブを受ける。
【００１９】書込みデータの中ではディスターブは、デ
ータ“１１０”が最も弱い。一方、各ステップの書き込
み時間は、ステップｎのｎの値が大きくなるにしたがっ
て長くなる。以上より、書き込みデータが“１１０”の
メモリセルは最もディスターブ耐性が弱く、最もディス
ターブ時間が長い。このため、ステップ７の書込が終了
した段階でディスターブによってしきい値電圧Ｖｔｈが
隣の書き込みレベルに移ってしまっている可能性があ
る。
【００２０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、しきい値電圧が低い書き込みレ
ベルのメモリセルのディスターブ特性を改善し、かつ高
速に書き込みが可能な不揮発性半導体記憶装置およびそ
のデータ書き込み方法を提供することにある。
【００２１】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、ビット線電位を複数に変化させて異なるし
きい値電圧分布の複数データを並列に書き込むことによ
り書き込み効率を上げ、かつ、複数ビットのデータを幾
つかにグループ化して、ディスターブ耐圧が強い上位の
グループから書き込みを行うことにより、ディスターブ
耐圧が弱い最下位のグループの書き込みディスターブ時
間を短くした。
【００２２】すなわち、本発明の不揮発性半導体記憶装
置は、ワード線およびビット線への印加電圧に応じて電
荷蓄積部に蓄積された電荷量が変化し、その変化に応じ
てしきい値電圧が変化し、消去状態からのしきい値電圧
の変化量に応じて複数ビットのデータを単一メモリセル
内に記憶することが可能な不揮発性半導体記憶装置であ
って、データ書き込み時に、前記複数ビットのデータの
うち消去状態からのしきい値電圧の変化量が最も小さい
データが属する最下位グループより上位のグループのデ
ータの書き込みを行った後、前記最下位グループのデー
タの書き込みを行い、かつ、各グループの書き込みにお
いて、消去状態からのしきい値電圧の変化量が異なる複
数種類のデータを並列に書き込むことが可能な書込制御
回路を有する。好ましくは、前記書込制御回路は、同一
ワード線に接続された同一ページ内の複数のメモリセル
に対し、消去状態からのしきい値電圧の変化量が異なる
複数種類のデータを、前記ビット線への印加電圧を変え
て並列に書き込む。
【００２３】具体的に、前記書込制御回路は、前記デー
タのビット数に対応した数の複数のラッチ回路と、前記
ビット線の印加電圧を異なる電圧値で供給する複数のビ
ット線電圧供給線と、前記複数のビット線電圧供給線に
接続され、前記ビット線の印加電圧を発生させ、少なく
とも前記グループ間の書き込みで切り換えて前記複数の
ビット線電圧供給線に出力するビット線電圧発生・切換
回路と、前記複数のラッチ回路と前記ビット線電圧供給
線との間に接続され、書き込み時に前記ラッチ回路に設
定された書き込みデータに応じて、前記ビット線と前記
ビット線電圧供給線との接続を制御する電圧供給制御回
路とを有する。
【００２４】また、本発明における前記書込制御回路
は、好ましくは、前記グループごとの書き込みを前記複
数ビットの１ビットを固定とし、他を任意とすることに
より行い、前記上位のグループに対するデータの書き込
み時に、任意とするビットに対応する前記ビット線電圧
供給線に電源電圧を供給する。この場合、前記上位のグ
ループは、最上位ビットを所定コードに固定されたデー
タ群とし、前記最下位ブループは、最上位ビットを前記
所定コードの反転コードに固定されたデータ群とすると
よい。
【００２５】さらに、好ましくは、前記書込制御回路
は、前記複数のラッチ回路および前記複数の電圧供給制
御回路を複数のビット線ごとに有し、当該複数のビット
線から１つのビット線を選択して前記書込制御回路に接
続させるビット線選択手段が、ビット線ごとに接続され
ている。
【００２６】本発明の不揮発性半導体記憶装置は、いわ
ゆるＮＡＮＤ型に好適である。すなわち、前記ビット線
に接続された第１選択トランジスタと基準電位供給線に
接続された第２選択トランジスタとの間に、前記メモリ
セルが複数個、直列に接続されている。
【００２７】本発明の不揮発性半導体記憶装置のデータ
書き込み方法は、ワード線およびビット線への印加電圧
に応じて電荷蓄積部に蓄積された電荷量を変化させ、そ
の変化に応じてしきい値電圧を変化させ、消去状態から
のしきい値電圧の変化量に応じて複数ビットのデータを
単一メモリセル内に記憶させる不揮発性半導体記憶装置
の書き込み方法であって、書き込み時に、前記複数ビッ
トのデータのうち消去状態からのしきい値電圧の変化量
が最も小さいデータが属する最下位グループより上位の
グループのデータの書き込みを行った後、前記最下位グ
ループのデータの書き込みを行い、かつ、各グループの
書き込みにおいて、消去状態からのしきい値電圧の変化
量が異なる複数種類のデータを並列に書き込む。
【００２８】このような本発明の不揮発性半導体記憶装
置及びそのデータ書き込み方法では、各グループの書き
込みにおいて、前記ビット線電圧発生・切換回路によっ
て、異なる電圧レベルのビット線電圧が生成され、これ
が所定のビット線電圧供給線に印加されている。また、
前記ラッチ回路に設定された書き込みデータに応じて、
電圧供給制御回路がビット線を所定のビット線電圧供給
線に接続する。これにより、所定電圧レベルのビット線
電圧が書き込み対象のメモリセルが接続されたビット線
に印加される。
【００２９】例えばＮＡＮＤ型では、このビット線電圧
の印加によってメモリトランジスタ列（ＮＡＮＤ列）の
チャネル電位が設定される。ビット線電圧が低いほどチ
ャネル電位とワード線電位との書き込み電位差が大きく
なり、より多くの電荷が電荷蓄積部に注入される。した
がって、ビット線電圧を書込みデータに応じて設定する
ことにより電荷の注入量、ひいてはしきい値電圧を変え
た多値データの書き込みが可能となる。また、ビット線
電圧をある程度高くすると、上記書き込み電位差が小さ
くなり、書き込み禁止状態となる。ＮＡＮＤ列のチャネ
ルをビット線と切り離して自動昇圧させるセルフブース
トにおいては、この書き込み禁止状態となるビット線電
圧を電源電圧程度に低くすることができる。
【００３０】従来の書き込み方法では、書き込み状態と
するビット線電圧は、通常、そのレベルが単一のもの等
を用い、ページ内の全てのメモリセルをしきい値分布の
低いレベルに一旦書き込んで、より上位のレベルまで書
き込むセルに対してのみ追加的な書き込みを行い、これ
を繰り返して離散化されたしきい値分布を得ていた。
【００３１】これに対し、本発明の不揮発性半導体記憶
装置では、ビット線印加電圧を従来に比べ大きく、かつ
ビット線ごと（又は複数のビット線ごと）に任意に変化
させることができることから、同じ書き込みサイクル内
で、異なるしきい値電圧レベルの複数種類のデータを並
列に書き込むことができる。したがって、しきい値電圧
が高いデータからの書き込みも可能であり、本発明で
は、複数ビットのデータを上位のグループから書き込
み、最後に、最もディスターブ耐性の弱いセルを含む最
下位のグループの書き込みを行う。この書き込み制御で
は、最もディスターブ耐性の弱いセルは、上位のグルー
プの書き込み時に未だ書き込みがされていないのでディ
スターブを受けても問題ない。
【００３２】
【発明の実施の形態】以下、本発明に係る不揮発性半導
体記憶装置及びそのデータ書き込み方法の実施形態を、
図面を参照しながら詳細に説明する。
【００３３】図１は、本実施形態に係る不揮発性半導体
記憶装置の回路図である。この不揮発性半導体記憶装置
１０は、記憶レベルが８値に対応したものであり、メモ
リアレイ１１、および書込／ベリファイ／読出制御回路
２０を有する。
【００３４】メモリアレイ１１は、図１に示すように、
それぞれメモリセルが共通のワード線ＷＬ０〜ＷＬ１５
に接続されたメモリストリングＡ０，Ａ１を繰り返し配
置の基本単位として有する。メモリストリングＡ０はビ
ット線ＢＬ０に接続され、メモリストリングＡ１はビッ
ト線ＢＬ１に接続されている。メモリストリングＡ０
は、フローティングゲートを有する不揮発性メモリ素子
としてのメモリセルトランジスタＭＴ０Ａ〜ＭＴ１５Ａ
が直列に接続されたＮＡＮＤストリングを有する。この
ＮＡＮＤストリングのメモリセルトランジスタＭＴ０Ａ
のドレインが選択ゲートＳＧ１Ａを介してビット線ＢＬ
０に接続され、メモリセルトランジスタＭＴ１５Ａのソ
ースが選択ゲートＳＧ２Ａを介して基準電位線ＶＧＬに
接続されている。メモリストリングＡ１は、フローティ
ングゲートを有する不揮発性メモリ素子としてのメモリ
セルトランジスタＭＴ０Ｂ〜ＭＴ１５Ｂが直列に接続さ
れたＮＡＮＤストリングを有する。このＮＡＮＤストリ
ングのメモリセルトランジスタＭＴ０Ｂのドレインが選
択ゲートＳＧ１Ｂを介してビット線ＢＬ１に接続され、
メモリセルトランジスタＭＴ１５Ｂのソースが選択ゲー
トＳＧ２Ｂを介して基準電位線ＶＧＬに接続されてい
る。
【００３５】選択ゲートＳＧ１Ａ，ＳＧ１Ｂのゲートが
選択信号供給線ＳＳＬに共通に接続され、選択ゲートＳ
Ｇ２Ａ，ＳＧ２Ｂのゲートが選択信号供給線ＧＳＬに共
通に接続されている。
【００３６】図１に示す書込／ベリファイ／読出制御回
路２０は、書込制御回路２１を中心に示し、ベリファイ
／読出制御回路は省略している。この書込／ベリファイ
／読出制御回路２０は、ＮＭＯＳトランジスタＮＴ２１
〜ＮＴ４１、ＰＭＯＳトランジスタＰＴ２１、インバー
タの入出力同士を結合してなるラッチ回路Ｑ２１，Ｑ２
２，Ｑ２３、ビット線電圧発生・切換回路２２、インバ
ータ２３，２４、および判定回路２５，２６を有する。
【００３７】このうち、ＮＭＯＳトランジスタＮＴ２５
〜ＮＴ３５およびラッチ回路Ｑ２１，Ｑ２２，Ｑ２２に
より書込制御回路２１が構成されている。また、ＮＭＯ
ＳトランジスタＮＴ２７〜ＮＴ３５により、本発明にお
ける“電圧供給制御回路”が構成されている。
【００３８】ノードＳＡ２１とビット線ＢＬ０との間
に、高耐圧のＮＭＯＳトランジスタＮＴ２１およびＮＴ
２３が直列に接続され、ノードＳＡ２１とビット線ＢＬ
１との間に、高耐圧のＮＭＯＳトランジスタＮＴ２２お
よびＮＴ２４が直列に接続されている。ＮＭＯＳトラン
ジスタＮＴ２３のゲートにアドレスデコード信号Ａｉが
供給され、ＮＭＯＳトランジスタＮＴ２４のゲートに信
号／Ａｉ（／は反転を示す）が供給される。また、ＮＭ
ＯＳトランジスタＮＴ２１，ＮＴ２２のゲートに信号Ｔ
ＲＮが供給される。
【００３９】ノードＳＡ２１と接地ラインＧＮＤとの間
にＮＭＯＳトランジスタＮＴ２５が接続され、ノードＳ
Ａ２１と電源電圧ＶCCの供給ラインとの間にＰＭＯＳト
ランジスタＰＴ２１が接続されている。ＮＭＯＳトラン
ジスタＮＴ２５のゲートに信号ＤＩＳが供給され、ＰＭ
ＯＳトランジスタＰＴ２１のゲートに信号Ｖｒｅｆが供
給される。
【００４０】ノードＳＡ２１と接地ラインとの間に、Ｎ
ＭＯＳトランジスタＮＴ２６，ＮＴ２７，ＮＴ２８が直
列に接続されている。ＮＭＯＳトランジスタＮＴ２６と
ＮＴ２７との接続点（ノードＳＡ２２）と書き込み時の
ビット線電圧ＶＢ１の供給ラインとの間に、ＮＭＯＳト
ランジスタＮＴ２９，ＮＴ３０が直列に接続されてい
る。ノードＳＡ２２と書き込み時のビット線電圧ＶＢ２
の供給ラインとの間に、ＮＭＯＳトランジスタＮＴ３
１，ＮＴ３２が直列に接続されている。ノードＳＡ２２
と書き込み時のビット線電圧ＶＢ３の供給ラインとの間
に、ＮＭＯＳトランジスタＮＴ３３，ＮＴ３４，ＮＴ３
５が直列に接続されている。これらビット線電圧ＶＢ
１，ＶＢ２，ＶＢ３の供給ラインは、ビット線電圧発生
・切換回路２２に接続されている。
【００４１】ＮＭＯＳトランジスタＮＴ２６のゲートに
信号ＰＧＭが供給され、ＮＭＯＳトランジスタＮＴ２
７，ＮＴ３２のゲートがラッチ回路Ｑ２２の第２の記憶
ノードＮ２２ｂに接続され、ＮＭＯＳトランジスタＮＴ
２８，ＮＴ３０のゲートがラッチ回路Ｑ２３の第２の記
憶ノードＮ２３ｂに接続され、ＮＭＯＳトランジスタＮ
Ｔ２９，ＮＴ３４のゲートがラッチ回路Ｑ２２の第１の
記憶ノードＮ２２ａに接続され、ＮＭＯＳトランジスタ
ＮＴ３１，ＮＴ３３のゲートがラッチ回路Ｑ２３の第１
の記憶ノードＮ２３ａに接続され、ＮＭＯＳトランジス
タＮＴ３５のゲートがラッチ回路Ｑ２１の第２の記憶ノ
ードＮ２１ｂに接続されている。
【００４２】ラッチ回路Ｑ２３の第１の記憶ノードＮ２
３ａとバスラインＩＯｉ＋２との間にＮＭＯＳトランジ
スタＮＴ３９が接続され、ラッチ回路Ｑ２２の第１の記
憶ノードＮ２２ａとバスラインＩＯｉ＋１との間にＮＭ
ＯＳトランジスタＮＴ４０が接続され、ラッチ回路Ｑ２
１の第１の記憶ノードＮ２１ａとバスラインＩＯｉとの
間にＮＭＯＳトランジスタＮＴ４１が接続されている。
これらＮＭＯＳトランジスタＮＴ３９，ＮＴ４０，ＮＴ
４１のゲートは信号Ｙｉの供給ラインに接続されてい
る。
【００４３】書込終了判定用インバータ２３の入力が接
地され、出力が判定回路２５に接続されている。書込終
了判定用インバータ２４の入力が接地され、出力が判定
回路２６に接続されている。この書込終了判定用インバ
ータ２３および判定回路２５の接続点と接地ラインとの
間にＮＭＯＳトランジスタＮＴ３６が接続され、書込終
了判定用インバータ２４および判定回路２６の接続点と
接地ラインとの間に、ＮＭＯＳトランジスタＮＴ３７と
ＮＴ３８が並列に接続されている。ＮＭＯＳトランジス
タＮＴ３６のゲートがラッチ回路Ｑ２３の第２の記憶ノ
ードＮ２３ｂに接続され、ＮＭＯＳトランジスタＮＴ３
７のゲートがラッチ回路Ｑ２２の第２の記憶ノードＮ２
２ｂに接続され、ＮＭＯＳトランジスタＮＴ３８のゲー
トがラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂに接
続されている。
【００４４】つぎに、この図１に示す回路の基本的な書
き込み動作を、図２のタイミングチャートに関連づけて
説明する。
【００４５】スタンバイ時に、信号ＰＧＭがローレベル
（接地レベル）に設定されてＮＭＯＳトランジスタＮＴ
２６が非導通状態で保持され、ビット線ＢＬ０，ＢＬ１
がラッチ回路Ｑ２１〜Ｑ２３から切り離されている。ま
た、信号ＤＩＳが電源電圧ＶCC、信号Ｖｒｅｆがハイレ
ベルに設定され、ノードＳＡ２１が接地されている。さ
らに、アドレスデコード信号Ａｉ，／Ａｉと信号ＴＲＮ
が共に（ＶCC−Ｖｔｈ）程度の電圧に保持され、ＮＭＯ
ＳトランジスタＮＴ２１〜ＮＴ２４が全て導通状態に保
持されている。このため、ビット線ＢＬ０，ＢＬ１が共
に接地されている。
【００４６】この状態で書き込みサイクルに入ると、最
初のデータ入力モードにおいて、信号Ｙｉがハイレベル
に設定されてＮＭＯＳトランジスタＮＴ３９〜ＮＴ４１
が導通状態に遷移し、書き込みデータがラッチ回路Ｑ２
１〜Ｑ２３に取り込まれ保持される。
【００４７】つぎにビット線電位の設定モードに入り、
まず、信号ＤＩＳ，Ｖｒｅｆがローレベル（接地レベ
ル）に設定され、これによりＮＭＯＳトランジスタＮＴ
２５が非導通状態に遷移し、いわゆるプリチャージ用Ｐ
ＭＯＳトランジスタＰＴ２１が導通状態に遷移する。ま
た、信号ＴＲＮ，Ａｉ，／Ａｉの電圧値がＰ５Ｖ（５Ｖ
程度の電圧）に上がる。このため、ビット線ＢＬ０，Ｂ
Ｌ１が電源電圧ＶCCに充電される。また、メモリストリ
ングのドレイン側の選択ゲートＳＧ１Ａ，ＳＧ１Ｂのゲ
ートに接続された選択信号供給線ＳＳＬが電源電圧ＶCC
レベルに設定される。
【００４８】例えば偶数ビット線ＢＬ０が選択され、こ
れに接続されたストリングＡ０が書き込み対象とされた
場合、その後、非選択の奇数ビット線ＢＬ１側のアドレ
スデコード信号／Ａｉがローレベルに設定され、ＮＭＯ
ＳトランジスタＮＴ２４が非導通状態に切り換えられ、
非選択のビット線ＢＬ１が電源電圧ＶCCに充電された状
態でフローティング状態に保持される。続いて、信号Ｖ
ｒｅｆが電源電圧ＶCCレベルに切り換えられ、プリチャ
ージ用ＰＭＯＳトランジスタＰＴ２１が非導通状態とな
り、また信号ＰＧＭがハイレベルに設定されて、ＮＭＯ
ＳトランジスタＮＴ２６が導通状態に切り換えられる。
これにより、選択ビット線ＢＬ０がラッチ回路Ｑ２１〜
Ｑ２３に接続されて、選択ビット線ＢＬ０が書き込みデ
ータに応じた電圧に設定される。
【００４９】たとえば、書き込みデータが“００ｘ
（ｘ：０または１）”の場合、ラッチ回路Ｑ２３，Ｑ２
２の第２の記憶ノードＮ２３ｂ，Ｎ２２ｂがともにハイ
レベルになっている。したがって、ＮＭＯＳトランジス
タＮＴ２７およびＮＴ２８が導通状態に保持されてい
る。このため、ビット線ＢＬ０は接地レベルに放電され
る。
【００５０】書き込みデータが“０１ｘ”の場合には、
ラッチ回路Ｑ２３の第２の記憶ノードＮ２３ｂおよびラ
ッチ回路Ｑ２２の第１の記憶ノードＮ２２ａがともにハ
イレベルになっている。したがって、ＮＭＯＳトランジ
スタＮＴ２９およびＮＴ３０が導通状態に保持されてい
る。その結果、ノードＳＡ２１がビット線電圧ＶＢ１の
供給ラインに接続される。このため、ビット線ＢＬ０は
ＶＢ１に設定される。
【００５１】書き込みデータが“１０ｘ”の場合には、
ラッチ回路Ｑ２３の第１の記憶ノードＮ２３ａおよびラ
ッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂがともにハ
イレベルになっている。したがって、ＮＭＯＳトランジ
スタＮＴ３１およびＮＴ３２が導通状態に保持されてい
る。その結果、ノードＳＡ２１がビット線電圧ＶＢ２の
供給ラインに接続される。このため、ビット線ＢＬ０は
ＶＢ２に設定される。
【００５２】書き込みデータが“１１０”の場合には、
ラッチ回路Ｑ２３，Ｑ２２の第１の記憶ノードＮ２３
ａ，Ｎ２２ａともにハイレベルになっているとともに、
ラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂがハイレ
ベルになっている。したがって、ＮＭＯＳトランジスタ
ＮＴ３３〜ＮＴ３５が導通状態に保持されている。その
結果、ノードＳＡ２１がビット線電圧ＶＢ３の供給ライ
ンに接続される。このため、ビット線ＢＬ０はＶＢ３に
設定される。
【００５３】書き込みデータが“１１１”の場合には、
ラッチ回路Ｑ２３，Ｑ２２，Ｑ２１の第２の記憶ノード
Ｎ２３ｂ，Ｎ２２ｂ，Ｎ２１ｂがローレベルになってい
る。したがって、ＮＭＯＳトランジスタＮＴ２８、ＮＴ
３０、ＮＴ３２，ＮＴ３５が非導通状態に保持されてい
る。その結果、ノードＳＡ２１がいずれのビット線電圧
供給ラインにも接続されず、また接地線にも接続されな
い。このため、ビット線ＢＬ０はプリチャージ電圧であ
る電源電圧ＶCCレベルに保持される。
【００５４】以上のように、書込制御回路２１の動作に
より、選択ビット線ＢＬ０の書き込みデータに応じた電
圧の供給線（接地線、ビット線電圧ＶＢ１〜ＶＢ３）へ
の接続が制御され、またビット線電圧発生・切換回路２
２がビット線電圧ＶＢ１〜ＶＢ３の値を予め制御するこ
とにより、目標とするしきい値電圧レベルに応じたビッ
ト線電位の設定が可能となる。
【００５５】図１に示す回路はワード線方向に複数設け
られており、ページ単位の書き込みにおいて、複数のビ
ット線に異なるレベルの書き込みビット線電圧を設定す
ることができる。このため、つぎの書き込みモードに入
ると、選択ワード線ＷＬが書き込み電圧ＶＰＧＭに設定
され、非選択のワード線が書き込み禁止電圧Ｖｐａｓｓ
（＜ＶＰＧＭ）に設定されて書き込みが行われるが、こ
の際、同一ページ内でしきい値電圧レベルが異なる複数
のデータを並列に書き込むことができる。なお、このと
き、非選択のビット線ＢＬ１に接続されているメモリス
トリングＡ１のメモリセルのチャネルおよび書き込みデ
ータが“１１１”のメモリセルのチャネルは、ドレイン
側の選択ゲートＳＧ１Ｂ，ＳＧ１Ａによってビット線Ｂ
Ｌ１，ＢＬ０から切り離され、ワード線との容量結合に
より非書き込み電位にブーストされて書き込みされな
い。
【００５６】書き込みが終了すると、図２に示すように
各信号を変化させた後、ベリファイ読み出しモードに入
る。ベリファイ読み出し動作では、書き込みが終了する
ごとに“０００”、“００１”、“０１０”、“０１
１”、“１００”、“１０１”、“１１０”の書き込み
チェックが行われる。この書き込みチェックは、例えば
高いレベルから読み出しワード線電圧を段階的に変化さ
せならが繰り返され、所望のしきい値電圧レベルの書き
込みが達成されているかが調べられる。書き込みチェッ
クの結果、所望のしきい値電圧レベルの書き込みが達成
されている場合は、ラッチ回路の保持データを“１１
１”に変更して、以後の書き込みを禁止する。
【００５７】以上のような書き込み、ベリファイ読み出
しを、ページ内の全てのセルが書き込み十分と判定され
るまで繰り返すことにより、ベージ書き込みが終了す
る。
【００５８】本実施形態では、上述したように同一ペー
ジ内で目標とするしきい値電圧が異なる複数データの並
列書き込みが可能となることに加え、詳しくは後述する
が、複数ビットのデータ（本例では８値のデータ群）を
幾つかにグループ化して、最下位グループに先立って、
これより上位のグループの書き込みを行う。このグルー
プ化したデータ書き込みは、ビット線電圧発生・切換回
路２２が、まず、上位グループの書き込みに対応した書
き込みビット線電圧ＶＢ１〜ＶＢ３の電圧値の組みを設
定し、その後、これを最下位グループの書き込みに対応
した電圧値の組みに切り換えることによって達成され
る。
【００５９】図３は、図１に示す回路を用いた本実施形
態の書き込みステップ例を、グループ化しない場合とと
もに示す図である。図３（ａ）に例示したグループ化し
ない場合では、すべてのデータを並列に書き込む。この
グループ化しない場合、最もディスターブに弱い最下位
のデータ“１１０”は最も早く書込十分となり、書込の
最も遅い最上位のデータ“０００”が書込十分と判定さ
れるまでディスターブを受けるが、従来の書き込みステ
ップを示す図１２に比較すると、ディスターブ時間が低
減されることは明らかである。
【００６０】これに対し、図３（ｂ）に例示した本発明
の場合では、ステップ１で上位グルプに属するデータを
全て並列に書き込んだ後、ステップ２で下位グループに
属するデータを全て並列に書き込む。この場合、最もデ
ィスターブ耐性が弱い最下位のデータ“１１０”は、殆
どディスターブを受けない利点がある。
【００６１】以下、最初に、データをグループ化しない
で行う書き込み方法を説明した後、本実施形態における
書き込み方法の詳細を説明する。そして、最後に、デー
タをグループ化しないで書き込む場合との比較におい
て、本実施形態の書き込み方法のディスターブ時間の低
減効果を具体的に検証することによって、従来の書き込
み方法より大幅にディスターブ特性が改善されることを
明らかにする。
【００６２】〔データをグループ化しないで行う書き込
み方法〕図４には、図３（ａ）のようにグループ化しな
い場合において、ビット線電圧の理想的な設定例、図１
の回路を用いた現実的な設定例、および現実的な電圧設
定による最初の書き込み後のしきい値電圧を示す。
【００６３】８値データの書き込みを高速に行うには、
全てのデータを一度に並列に書き込むことが有効であ
る。その際、ビット線電圧を書き込みデータに応じて、
たとえば図３（ａ）に示すように、各データに対応して
“１１１”：８．０Ｖ、“１１０”：３．６Ｖ、“１０
１”：３．０Ｖ、“１００”：２．４Ｖ、“０１１”：
１．８Ｖ、“０１０”：１．２Ｖ、“００１”：０．６
Ｖ、“０００”：０．０Ｖに設定すれば、しきい値電圧
Ｖｔｈのシフト量の大きいセルほど高い電界がかかり、
結果的に全てのデータの書き込みがほぼ同時に終了す
る。
【００６４】しかし、実際のＮＡＮＤ型メモリでは、い
わゆるセルフブーストまたはローカルセルフブーストと
称される書き込み禁止手法がラッチ回路の省面積化及び
低消費電力化の点から有利で、これとの兼ね合いにより
選択ビット線に印加できる電圧の上限が決められる。
【００６５】図５に、書き込み時のＮＡＮＤストリング
を示す。選択ワード線にはプログラム電圧ＶＰＧＭが印
加され、その他の非選択ワード線にはパス電圧Ｖｐａｓ
ｓ（＜ＶＰＧＭ）が印加される。また、選択ゲートＳＧ
１のゲートには電源電圧ＶCC、選択ゲートＳＧ２のゲー
トには接地電位ＧＮＤが印加される。このワード線およ
び選択ゲートへの印加電圧の条件下、セルフブーストま
たはローカルセルフブーストでは、選択ゲートＳＧ２は
常時オフであるが、非選択メモリストリングＡunsel.の
チャネルが昇圧される途中で選択ゲートＳＧ１がカット
オフし、フローティング状態になったチャネルが更に高
い電圧まで自動昇圧される。したがって、非選択ビット
線を介してチャネルに印加できる電圧は、非選択メモリ
ストリングＡunsel.のビット線側の選択ゲートＳＧ１の
しきい値電圧ＶthDSG に依存し、書き込み時の選択ゲー
トＳＧ１のゲート印加電圧を電源電圧ＶCCとすると、非
選択ビット線に印加できる電圧の上限は（ＶCC−ＶthDS
G ）となる。このため、選択ビット線への印加電圧の上
限値は、この（ＶCC−ＶthDSG ）からマージンを引いた
電圧、たとえば１．５Ｖとなる。
【００６６】また、８値データに対応したラッチ回路等
をビット線数本分（図１では２本分）のピッチに収める
必要があり、回路規模およびレイアウト面積削減の観点
から、複数のデータ書き込みで同じ一つのビット線電圧
を設定する必要がある。
【００６７】以上の理由により、図１の回路動作におい
て説明したように、書き込みデータが“００ｘ（ｘ：０
または１）”、“０１ｘ”または“１０ｘ”の場合にお
いて、それぞれ２つのデータに同じ０Ｖ，ＶＢ１または
ＶＢ２のビット線電圧が用いられる。具体的なビット線
電位は、例えば図４（ｂ）に示すように、“０００”ま
たは“００１”の書き込み時に０．０Ｖ（接地電位）、
“０１０”又は“０１１”の書き込み時に１．２Ｖ（Ｖ
Ｂ１）、“１００”又は“１０１”の書き込み時に１．
５Ｖ（ＶＢ２）、“１１０”の書き込み時に１．５Ｖ
（ＶＢ３），“１１１”の書き込み時にＶCC（電源電
圧）に設定される。
【００６８】ところが、このグループ化しない書き込み
時において、図３（ａ）に示すように、すべてのデータ
を並列に書き込むとすると、並列書き込みにより効率は
上がるものの、現実には、すべてのデータが同時に書き
込みが終了する訳ではない。これは、上記したように書
き込み時のビット線電圧に制限があり、またメモリセル
アレイにはメモリ素子のバラツキが存在し、これにより
同じバイアス条件でも書き込みの速いセルと遅いセルが
存在するからである。
【００６９】図６は、１回目の書き込み後のしきい値電
圧のシフトを示す図である。この図では、ビット線電圧
０Ｖ，１．５Ｖ，ＶCCの場合で、書き込みが速いセルと
遅いセルのしきい値電圧Ｖｔｈが変化する様子を示して
いる。１回目の書き込みにおいて選択ワード線電圧ＶＰ
ＧＭは“１１０”の書き込みセルのうち、この最初の書
き込みで、最も速いセルが書き込み十分となる値に設定
される。このとき、この書き込みが速いセルと遅いセル
のしきい値電圧Ｖｔｈの差異ΔＶｔｈ０は、現状では２
Ｖ程度存在する。したがって、書き込みが速いセルのし
きい値電圧を０．２Ｖとすると、書き込みの遅いセルの
しきい値電圧は−１．８Ｖ（＝０．２Ｖ−２．０Ｖ）程
度である。この書き込みの遅いセルは、２回目以降の書
き込みで、目標とする書き込みデータ“１１０”のしき
い値電圧レベルまで書き込まれる。
【００７０】一方、書き込みデータが“００ｘ”のセル
は、ビット線電圧０Ｖで書き込みが行われる。この場
合、書き込みが速いセルと遅いセルは、上記書き込みデ
ータ“１１０”のセルに比べると、１回目の書き込み終
了時に、ほぼビット線電圧差１．５Ｖに相当する電圧だ
け高いしきい値電圧となっている。そして、これら書き
込みデータが“００ｘ”のセルは全て、２回目以降の書
き込みで所定のしきい値電圧レベルに達するまで何回も
書き込みが繰り返される。この書き込みデータが“００
ｘ”のセルが書き込み十分と判断されるまでの間に、他
の書き込みデータのセルが、書き込み回数を追うごとに
次第に書き込み十分と判断される。
【００７１】このグループ化しない書き込み例では、１
回目の書き込みで書き込み十分と判断されたセルは、ほ
ぼ８値データの書き込み時間全域にわたってディスター
ブを受け続けることになる。この点では、書き込み例
（図３（ａ））は図１２の従来の方法と同じであるが、
図３（ａ）は並列書き込みにより効率が大幅に向上して
おり、その分、ディスターブ時間はかなり短くなってい
る。
【００７２】〔グループ化して行う書き込み方法〕図７
は、図３（ｂ）のようにグループ化する場合において、
ビット線電圧の理想的な設定例、図１の回路を用いた現
実的な設定例、および現実的な電圧設定による最初の書
き込み後のしきい値電圧を示す。上位グループの書き込
みにおいて、ビット線電圧を書き込みデータに応じて、
たとえば図７（ａ）に示すように、ビット線電圧を各デ
ータに対応して０Ｖ〜１．８Ｖに設定すれば、しきい値
電圧Ｖｔｈのシフト量の大きいセルほど高い電界がかか
り、結果的に上位グループの全てのデータの書き込みが
ほぼ同時に終了させることも可能である。しかし、ラッ
チ回路の回路規模の観点から、図７（ｂ）の様にビット
線電圧を設定して書き込みを行う。
【００７３】上位グループの書き込みでは、書き込みデ
ータが“０００”、“００１”、“０１０”、“０１
１”のセルを対象とした書き込みを行う。したがって、
このとき書き込みデータが“１００”、“１０１”、
“１１０”、“１１１”のセルは書き込み禁止とする必
要がある。本実施形態における、この書き込み禁止は、
上位グループの書き込み時に、図１のビット線電圧発生
・切換回路２２がビット線電圧ＶＢ２とＶＢ３を共に電
源電圧ＶCCに設定することにより達成される。
【００７４】書き込みデータが“１００”または“１０
１”（“１０ｘ”）の場合、図１において、ラッチ回路
Ｑ２３の第１の記憶ノードＮ２３ａおよびラッチ回路Ｑ
２２の第２の記憶ノードＮ２２ｂともにハイレベルであ
り、このためＮＭＯＳトランジスタＮＴ３１およびＮＴ
３２が導通状態になろうとする。ところが、ビット線電
圧ＶＢ２が電源電圧ＶCCであることから、ＮＭＯＳトラ
ンジスタＮＴ３１およびＮＴ３２はカットオフしたまま
非導通状態を維持する。この結果、書き込みデータが
“１００”または“１０１”のセルの書き込み時に、ビ
ット線ＢＬ０にはプリチャージ電圧ＶCCが維持され、書
き込みが禁止される。
【００７５】書き込みデータが“１１０”の場合、ラッ
チ回路Ｑ２３，Ｑ２２の第１の記憶ノードＮ２３ａ，Ｎ
２２ａがともにハイレベルになっているとともに、ラッ
チ回路Ｑ２１の第２の記憶ノードＮ２１ｂがハイレベル
になっており、したがってＮＭＯＳトランジスタＮＴ３
３〜ＮＴ３５が導通状態になろうとする。ところが、ビ
ット線電圧ＶＢ３が電源電圧ＶCCであることから、ＮＭ
ＯＳトランジスタＮＴ３３〜ＮＴ３５はカットオフした
まま非導通状態を維持する。この結果、書き込みデータ
が“１１０”のセルの書き込み時に、ビット線ＢＬ０に
はプリチャージ電圧ＶCCが維持され、書き込みが禁止さ
れる。
【００７６】一方、上位グループ内の書き込みデータに
ついては、先に説明した如く、書き込みデータが“００
ｘ”の場合にビット線ＢＬ０が接地レベルに放電され、
書き込みデータが“０１ｘ”の場合にビット線ＢＬ０は
ＶＢ１（例えば、１．２Ｖ）に設定される。したがっ
て、図３（ｂ）では、書き込みデータ“００ｘ”と“０
１ｘ”に対して並列書き込みされる。
【００７７】ベリファイ読み出しモードでは、読み出し
ゲート電圧を、３．８Ｖ、３．２Ｖ、２．６Ｖ、２．０
Ｖの４回切り換えしながら、書き込みチェックが行われ
る。そして、この書き込みチェックで書き込み十分と判
定されたセルからラッチ回路Ｑ２１〜２３のデータを
“１１１”に置き換えていく。その後、ページチェック
を行うが、このとき書込十分と判定されたセルはラッチ
回路Ｑ２３の第１の記憶ノードＮ２３ａが“１”とな
り、第２の記憶ノードＮ２３ｂが“０”、即ちローレベ
ルとなる。そして、上位グループのすべてのセルが書込
十分と判定された場合、ＮＭＯＳトランジスタＮＴ３６
がすべてオフしてインバータ２３の出力はＶccを保持
し、これを判定回路２５が検知する。上位グループ内の
セルは、元々ラッチ回路Ｑ２３の第２の記憶ノードＮ２
３ｂが“１”、即ちハイレベルであり、書き込み終了す
ると必ず“０”に反転される。しがたって、インバータ
２３の出力変化を判定回路２５が検出すると、上位グル
ープの書き込みが終了したと判断することができる。こ
のページチェックで、ページ書き込み終了と判断される
まで、書き込みとベリファイを繰り返す。
【００７８】上位グループが書き込み終了と判断される
と、つぎに下位グループの書き込みを行う。下位グルー
プの書き込みでは、上位グループ内のセルに対し既に書
き込み禁止が設定されているので、図１のビット線電圧
発生・切換回路２２がビット線電圧ＶＢ２の供給ライン
を電源電圧ＶCCから０Ｖに切り換え、ＶＢ３の供給ライ
ンを電源電圧ＶCCから例えば１．２Ｖに切り換える。こ
のとき、ＶＢ１の供給ラインは上位グループの書き込み
時の電圧値（１．２Ｖ）のままでもよいし、電源電圧Ｖ
CCに切り換えてもよい。上位グループの書き込みが終了
した段階では、全てのラッチ回路Ｑ２３の第１の記憶ノ
ードＮ２３ａはハイレベル、第２の記憶ノードＮ２３ｂ
はローレベルとなっているため、ＮＭＯＳトランジスタ
ＮＴ２８およびＮＴ３０は非導通状態に維持されている
からである。
【００７９】書き込みデータが“１００”または“１０
１”（“１０ｘ”）の場合、図１において、ラッチ回路
Ｑ２３の第１の記憶ノードＮ２３ａおよびラッチ回路Ｑ
２２の第２の記憶ノードＮ２２ｂがともにハイレベルで
あり、このためＮＭＯＳトランジスタＮＴ３１およびＮ
Ｔ３２が導通状態になり、ビット線ＢＬ０にＶＢ２（０
Ｖ）が設定される。書き込みデータが“１１０”の場
合、ラッチ回路Ｑ２３，Ｑ２２の第１の記憶ノードＮ２
３ａ，Ｎ２２ａがともにハイレベルになっているととも
に、ラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂがハ
イレベルになっており、したがってＮＭＯＳトランジス
タＮＴ３３〜ＮＴ３５が導通状態になり、ビット線ＢＬ
０にＶＢ３（１．２Ｖ）が設定される。なお、非選択の
奇数ビット線（ＢＬ１等）と、上位グループの書き込み
において書き込み対象となったセルが接続され、ラッチ
データ“１１１”が設定されている偶数ビット線ＢＬ０
の一部とは、プリチャージ時の電源電圧ＶCCレベルで保
持され、これらのビット線に連なるセルへのデータ書き
込みが禁止される。
【００８０】したがって、図３（ｂ）に示すステップ２
では、書き込みデータ“１１０”と“１０ｘ”に対する
並列書き込みが可能である。
【００８１】ベリファイ読み出しモードでは、読み出し
ゲート電圧を、１．４Ｖ、０．８Ｖ、０．２Ｖの３回切
り換えながら、書き込みチェックが行われる。そして、
この書き込みチェックで書き込み十分と判定されたセル
からラッチ回路Ｑ２１〜２３のデータを“１１１”に置
き換えていく。その後、ページチェックを行うが、この
ときラッチ回路Ｑ２３のデータは元々“１”であり、ラ
ッチ回路Ｑ２１とＱ２２のデータが共に“１”となる
と、書き込みサイクルが終了し、ラッチ回路Ｑ２１とＱ
２２のデータの何れか一つでも“０”であるセルが存在
する場合、このページチェックでページ書き込み終了と
判断されるまで、書き込みとベリファイを繰り返す。
【００８２】この書き込み方法で、ディスターブに弱い
書き込みデータ“１１０”は上位グループの書き込みの
間は未だ書き込みがされていないためディスターブを受
けない。この書き込みデータ“１１０”のセルは、ステ
ップ２で初めてディスターブを受ける。このうち最も長
くディスターブを受けるセルは、ステップ２の１回目の
書き込みで目標の“１１０”レベルに到達した書き込み
が最も速いセルである。しかし、このグループ化した書
き込み方法では、このセルがディスターブを受ける時間
は長くても下位グループの書き込み期間に過ぎない。ま
た、ワード線電圧はグループ化しない場合より低い。そ
の結果、グループ化しない場合より大幅にディスターブ
を低減することができる。また、ベリファイ読み出し回
数も、グループ化しない場合より減るので、書き込み時
間自体も短くすることができる。
【００８３】〔ディスターブ時間およびトータルの書き
込み時間〕以上述べてきた書き込みにおいて、ＩＳＰＰ
(Incremental Step Pulse Programming)法を用いること
ができ、グループ化しないで書き込みを行う場合の多値
書き込み回数“Ｎｐ”、トータルの書き込み時間“Ｔ
ｐ”、および最も長いディスターブ時間“Ｔdisturb ”
は、以下の式で定義される。
【００８４】
【数１】 Ｎｐ＝１＋（ΔＶth0 ＋δＶpp＋δＶch＋δＶBL）／ΔＶpp …（１） Ｔｐ＝Ｔload＋（Ｔpulse ＋７×Ｔvfy ）×Ｎｐ …（２） Ｔdisturb ＝Ｔpulse ×（Ｎｐ−１） …（３）
【００８５】ここで、ΔＶth0 は１回目の書き込みで書
き込みが最も速いセルと最も遅いセルとのしきい値電圧
Ｖｔｈの差、δＶppは昇圧回路の出力変動量、δＶchは
チャネル電位の変動量、δＶBLは理想的に印加したいビ
ット線電圧と実際に印加できる電圧との差、ΔＶppはＩ
ＳＰＰのステップパルス電圧、Ｔloadはプログラムデー
タの取り込み時間、Ｔpulse はＩＳＰＰのパルス幅（書
き込み時間）、Ｔvfyは１レベル当たりに換算したベリ
ファイ時間を表す。
【００８６】データをグループ化しないで書き込む場合
では、上記（１）式〜（３）式に例えば、ΔＶth0 ：
２．０Ｖ、δＶpp：０．５Ｖ、δＶch：０．１Ｖ、δＶ
BL：２．１Ｖ（＝３．６Ｖ−１．５Ｖ）、ΔＶpp：０．
２Ｖ、Ｔload：２５μｓ（≒５０ｎｓ（転送速度）×５
１２（１ページ当たりのバイト数））、Ｔpulse ：１５
μｓ、Ｔvfy ：４μｓを代入する。その結果、多値書き
込み回数Ｎｐは２５回、トータルの書き込み時間Ｔｐは
１１８８μｓ、最も長いディスターブ時間Ｔdisturb が
３６０μｓという計算値が得られた。
【００８７】一方、本実施形態においては、ディスター
ブを最も長く受けるセルは、上位グループの１回目の書
き込みで書き込み十分と判定された書き込みデータ“０
１１”のセルであり、上位グループの書き込みが全て終
了した後、下位グループの書き込みを行う。上位グルー
プの書き込み時の選択ワード線電圧は、後に行う下位グ
ループの書き込み時の選択ワード線電圧と比較すると、
その書き込むしきい値電圧Ｖｔｈの分布レベルが高いた
め（理論上は２．４Ｖ程度）高い電圧からスタートす
る。したがって、上位グループでディスターブを最も長
く受ける書き込みデータ“０１１”のセルは、下位グル
ープと比較すると強いディスターブを受け、Ｔdisturb1
で表すディスターブ時間も長くなるが、このしきい値電
圧Ｖｔｈの分布が高いセルは元々ディスターブに強いセ
ルであり、しきい値電圧が隣のしきい値電圧分布レベル
と混同するようなデータシフトの可能性は低い。
【００８８】これに対し、下位グループで最も長くディ
スターブを受けるセル、即ち下位グループの１回目の書
き込みで書き込み十分と判定された書き込みデータ“１
１０”のセルは、上記した高い選択ワード線電圧の印加
による上位グループの書き込み終了後に初めてディスタ
ーブを受ける。このため、この最もディスターブに弱い
とされる書き込みデータ“１１０”のセルについては、
Ｔdisturb2で表すディスターブ時間が、グループ化しな
いで行う書き込みに比べ大幅に短縮される。
【００８９】上位グループの多値書き込み回数をＮｐ1
、下位グループの多値書き込み回数をＮｐ2 、上位グ
ループのトータルな書き込み時間をＴｐ1 、下位グルー
プのトータルな書き込み時間をＴｐ2 、および上位およ
び下位のグループの最も長いディスターブ時間Ｔdistur
b1, Ｔdisturb2は、以下の式で定義される。
【００９０】
【数２】 Ｎｐ1 ＝Ｎｐ2 ＝１＋（ΔＶth0 ＋δＶpp＋δＶch＋δＶBL）／ΔＶpp…（４） Ｔｐ ＝Ｔload＋（Ｔpulse ＋４×Ｔvfy ）×Ｎｐ1 ＋（Ｔpulse ＋３×Ｔvfy ）×Ｎｐ2 …（５） Ｔdisturb1＝Ｔpulse ×（Ｎｐ1 ＋Ｎｐ2 −１） …(6-1) Ｔdisturb2＝Ｔpulse ×（Ｎｐ2 −１） …(6-2)
【００９１】これらの式に、前記と同様に各変数に具体
的な数値を代入するが、ここで、理想的に印加したいビ
ット線電圧の最大値と実際に印加できる電圧との差δＶ
BLについては、２つの書き込みデータに対して１つのビ
ット線電圧を用いたことによる０．６Ｖが適用される。
その結果、多値書き込み回数Ｎｐは各グループに対し１
７回で合計３４回、トータルの書き込み時間Ｔｐは１０
１１μｓ、下位グループで最も長いディスターブ時間Ｔ
disturb2が２４０μｓ、上位グループで最も長いディス
ターブ時間Ｔdisturb1が、このＴdisturb2との合計で４
９５μｓという計算値が得られた。すなわち、ディスタ
ーブに最も弱い書き込みデータ“１１０”のセルに対す
るディスターブ時間（Ｔdisturb2）がグループ化しない
で行う場合の３６０μｓから２４０μｓへと大幅に低減
され、また、トータルの書き込み時間Ｔｐもグループ化
しないで行う場合の１１８８μｓから１０１１μｓへと
低減された。
【００９２】なお、上記説明ではデータをしきい値電圧
分布の上位と下位の２グループに分けて書き込みを行う
場合を述べたが、データを更に多くのグループに分けて
書き込みをすることも可能である。その場合、本発明で
は、少なくとも最下位のグループに属するデータ群を最
後に書き込むことを条件とする。
【００９３】
【発明の効果】本発明に係る不揮発性半導体記憶装置及
びそのデータ書き込み方法によれば、しきい値電圧分布
の最下位グループに先立って上位のグループのデータ書
き込みを行い、最後に最下位グループのデータ書き込み
を行うことから、最もディスターブに弱いセルのディス
ターブ時間が短縮されて、ディスターブ耐性が向上す
る。また、トータルの書き込み時間も短縮される。
【図面の簡単な説明】
【図１】本発明の実施形態に係る不揮発性半導体記憶装
置の回路図である。
【図２】図１に示す回路の基本的な書き込み動作を示す
タイミングチャートである。
【図３】図１に示す回路を用いた本実施形態の現実的な
書き込みステップ例を、グループ化しない場合とともに
示す図である。
【図４】書き込みをグループ化しないで行う場合におい
て、ビット線電圧の理想的な設定例、図１の回路を用い
たときの現実的な設定例、および現実的な電圧設定によ
る最初の書き込み後のしきい値電圧を示す図である。
【図５】書き込み時のＮＡＮＤストリングを示す図であ
る。
【図６】書き込みをグループ化しないで行う場合の１回
目の書き込み後のしきい値電圧のシフトを示す図であ
る。
【図７】書き込みをグループ化して行う本実施形態の場
合において、ビット線電圧の理想的な設定例、図１の回
路を用いたときの現実的な設定例、および現実的な電圧
設定による最初の書き込み後のしきい値電圧を示す図で
ある。
【図８】ＮＡＮＤ型フラッシュメモリにおいて、１個の
メモリトランジスタに２ビットの４値データを記録する
場合の、しきい値電圧Ｖｔｈ分布とデータ内容との関係
を示す図である。
【図９】従来技術で挙げた文献に開示されたページ単位
で書き込みを行うＮＡＮＤ型フラッシュメモリの要部構
成を示す回路図である。
【図１０】図９の回路における書き込み（プログラム）
時のタイミングチャートである。
【図１１】４値のＮＡＮＤ型フラッシュメモリの従来の
一般的なデータ書き込みのステップを示す図である。
【図１２】８値のＮＡＮＤ型フラッシュメモリの従来の
一般的なデータ書き込みのステップを示す図である。
【符号の説明】
１１…不揮発性半導体記憶装置、２０…書込／ベリファ
イ／読出制御回路、２１…書込制御回路、２２…ビット
線電圧発生・切換回路、２３，２４…書込終了判定用イ
ンバータ、２５，２６…判定回路、Ａ０，Ａ１…ストリ
ング、ＭＴ０Ａ〜ＭＴ１５Ａ，ＭＴ０Ｂ〜ＭＴ１５Ｂ…
メモリセルトランジスタ、ＳＧ１Ａ，ＳＧ２Ａ，ＳＧ１
Ｂ，ＳＧ２Ｂ…選択ゲート、ＮＴ２１〜ＮＴ４１…ＮＭ
ＯＳトランジスタ、ＰＴ２１…ＰＭＯＳトランジスタ、
Ｑ２１，Ｑ２２，Ｑ２３…ラッチ回路、ＢＬ０，ＢＬ１
…ビット線、ＷＬ０等…ワード線、ＳＳＬ，ＧＳＬ…選
択制御線、ＶＧＬ…基準電位供給線、ＩＯｉ〜ＩＯｉ＋
２…データバス、ＴＲＮ，Ｖｒｅｆ，ＤＩＳ，Ｙｉ…各
種信号、ＳＡ２１等…ノード、Ｎ２１ａ〜Ｎ２３ａ…ラ
ッチ回路の第１の記憶ノード、Ｎ２１ｂ〜Ｎ２３ｂ…ラ
ッチ回路の第２の記憶ノード、ＶＢ１〜ＶＢ３…ビット
線電圧供給線、ＶCC…電源電圧、ＧＮＤ…接地電位、Ｖ
ｔｈ…しきい値電圧、ＶＰＧＭ…プログラム電圧、Ｖｐ
ａｓｓ…パス電圧。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 27/10 ４３４ 29/788 29/78 ３７１ 29/792 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD03 AD04 AD09 AE08 5F001 AA01 AB02 AD12 AD41 AD53 AE02 AE03 AE08 AF06 AF20 AG40 5F083 EP02 EP22 EP32 EP76 GA01 GA11 GA30 LA10 ZA21

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】ワード線およびビット線への印加電圧に応
    じて電荷蓄積部に蓄積された電荷量が変化し、その変化
    に応じてしきい値電圧が変化し、消去状態からのしきい
    値電圧の変化量に応じて複数ビットのデータを単一メモ
    リセル内に記憶することが可能な不揮発性半導体記憶装
    置であって、 データ書き込み時に、前記複数ビットのデータのうち消
    去状態からのしきい値電圧の変化量が最も小さいデータ
    が属する最下位グループより上位のグループのデータの
    書き込みを行った後、前記最下位グループのデータの書
    き込みを行い、かつ、各グループの書き込みにおいて、
    消去状態からのしきい値電圧の変化量が異なる複数種類
    のデータを並列に書き込むことが可能な書込制御回路を
    有する不揮発性半導体記憶装置。
  2. 【請求項２】前記書込制御回路は、同一ワード線に接続
    された同一ページ内の複数のメモリセルに対し、消去状
    態からのしきい値電圧の変化量が異なる複数種類のデー
    タを、前記ビット線への印加電圧を変えて並列に書き込
    む請求項１に記載の不揮発性半導体記憶装置。
  3. 【請求項３】前記書込制御回路は、前記データのビット
    数に対応した数の複数のラッチ回路と、 前記ビット線の印加電圧を異なる電圧値で供給する複数
    のビット線電圧供給線と、 前記複数のビット線電圧供給線に接続され、前記ビット
    線の印加電圧を発生させ、少なくとも前記グループ間の
    書き込みで切り換えて前記複数のビット線電圧供給線に
    出力するビット線電圧発生・切換回路と、 前記複数のラッチ回路と前記ビット線電圧供給線との間
    に接続され、書き込み時に前記ラッチ回路に設定された
    書き込みデータに応じて、前記ビット線と前記ビット線
    電圧供給線との接続を制御する電圧供給制御回路とを有
    する請求項１に記載の不揮発性半導体記憶装置。
  4. 【請求項４】前記書込制御回路は、前記グループごとの
    書き込みを前記複数のビットの１ビットを固定し、他を
    任意とすることにより行い、 前記上位のグループに対するデータの書き込み時に、任
    意とするビットに対応する前記ビット線電圧供給線に電
    源電圧を供給する請求項３に記載の不揮発性半導体記憶
    装置。
  5. 【請求項５】前記上位のグループは、最上位ビットが所
    定コードに固定されたデータ群であり、 前記最下位ブループは、最上位ビットが前記所定コード
    の反転コードに固定されたデータ群である請求項４に記
    載の不揮発性半導体記憶装置。
  6. 【請求項６】前記書込制御回路は、前記複数のラッチ回
    路および前記複数の電圧供給制御回路を複数のビット線
    ごとに有し、 当該複数のビット線から１つのビット線を選択して前記
    書込制御回路に接続させるビット線選択手段が、ビット
    線ごとに接続されている請求項４に記載の不揮発性半導
    体記憶装置。
  7. 【請求項７】前記ビット線に接続された第１選択トラン
    ジスタと基準電位供給線に接続された第２選択トランジ
    スタとの間に、前記メモリセルが複数個、直列に接続さ
    れている請求項１に記載の不揮発性半導体記憶装置。
  8. 【請求項８】ワード線およびビット線への印加電圧に応
    じて電荷蓄積部に蓄積された電荷量を変化させ、その変
    化に応じてしきい値電圧を変化させ、消去状態からのし
    きい値電圧の変化量に応じて複数ビットのデータを単一
    メモリセル内に記憶させる不揮発性半導体記憶装置の書
    き込み方法であって、 書き込み時に、前記複数ビットのデータのうち消去状態
    からのしきい値電圧の変化量が最も少ないデータが属す
    る最下位グループより上位のグループのデータの書き込
    みを行った後、前記最下位グループのデータの書き込み
    を行い、かつ、各グループの書き込みにおいて、消去状
    態からのしきい値電圧の変化量が異なる複数種類のデー
    タを並列に書き込む不揮発性半導体記憶装置のデータ書
    き込み方法。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004220728A (ja) * 2003-01-17 2004-08-05 Fujitsu Ltd 不揮発性多値半導体メモリ
JP2005032430A (ja) * 2003-07-10 2005-02-03 Samsung Electronics Co Ltd フラッシュメモリ装置
US6990019B2 (en) 2001-12-27 2006-01-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory adapted to store a multi-valued data in a single memory cell
JP2007102865A (ja) * 2005-09-30 2007-04-19 Toshiba Corp 半導体集積回路装置
JP2007133995A (ja) * 2005-11-11 2007-05-31 Toshiba Corp 半導体集積回路装置
JP2009093784A (ja) * 2007-10-08 2009-04-30 Samsung Electronics Co Ltd 不揮発性メモリセルプログラミング方法
US7630239B2 (en) 2006-09-21 2009-12-08 Renesas Technology Corp. Semiconductor device
US8154930B2 (en) 2004-01-30 2012-04-10 Kabushiki Kaisha Toshiba Semiconductor memory device which stores plural data in a cell
JP2013534685A (ja) * 2010-07-21 2013-09-05 モサイド・テクノロジーズ・インコーポレーテッド フラッシュメモリのためのマルチページプログラム方式
JP5468023B2 (ja) * 2009-02-06 2014-04-09 パナソニック株式会社 不揮発性半導体メモリ
US9281068B2 (en) 2013-05-27 2016-03-08 Samsung Electronics Co., Ltd. Nonvolatile memory and related reprogramming method
KR101679358B1 (ko) 2009-08-14 2016-11-24 삼성전자 주식회사 플래시 메모리 장치, 이의 프로그램 방법 및 독출 방법

Cited By (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8605511B2 (en) 2001-01-27 2013-12-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US10236058B2 (en) 2001-12-27 2019-03-19 Toshiba Memory Corporation Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US7088616B2 (en) 2001-12-27 2006-08-08 Sandisk Corporation Nonvolatile semiconductor memory adapted to store a multi-valued data in a single memory cell
US7672168B2 (en) 2001-12-27 2010-03-02 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US7864591B2 (en) 2001-12-27 2011-01-04 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US10706919B2 (en) 2001-12-27 2020-07-07 Toshiba Memory Corporation Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US7286404B2 (en) 2001-12-27 2007-10-23 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory adapted to store a multi-valued data in a single memory cell
US7405970B2 (en) 2001-12-27 2008-07-29 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US9990987B2 (en) 2001-12-27 2018-06-05 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US8929135B2 (en) 2001-12-27 2015-01-06 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US6990019B2 (en) 2001-12-27 2006-01-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory adapted to store a multi-valued data in a single memory cell
US11183235B2 (en) 2001-12-27 2021-11-23 Kioxia Corporation Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US9257189B2 (en) 2001-12-27 2016-02-09 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory adapted to store a multi-valued data in a single memory cell
US9508422B2 (en) 2001-12-27 2016-11-29 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory adapted to store a multi-valued data in a single memory cell
US9734899B2 (en) 2001-12-27 2017-08-15 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
US8208311B2 (en) 2001-12-27 2012-06-26 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell
JP2004220728A (ja) * 2003-01-17 2004-08-05 Fujitsu Ltd 不揮発性多値半導体メモリ
JP4667719B2 (ja) * 2003-01-17 2011-04-13 スパンション エルエルシー 不揮発性多値半導体メモリ
JP2005032430A (ja) * 2003-07-10 2005-02-03 Samsung Electronics Co Ltd フラッシュメモリ装置
US9858992B2 (en) 2004-01-30 2018-01-02 Toshiba Memory Corporation Semiconductor memory device which stores plural data in a cell
US10699781B2 (en) 2004-01-30 2020-06-30 Toshiba Memory Corporation Semiconductor memory device which stores plural data in a cell
US8542538B2 (en) 2004-01-30 2013-09-24 Kabushiki Kaisha Toshiba Semiconductor memory device which stores plural data in a cell
US9142299B2 (en) 2004-01-30 2015-09-22 Kabushiki Kaisha Toshiba Semiconductor memory device which stores plural data in a cell
US11309019B2 (en) 2004-01-30 2022-04-19 Kioxia Corporation Semiconductor memory device which stores plural data in a cell
US10878895B2 (en) 2004-01-30 2020-12-29 Toshiba Memory Corporation Semiconductor memory device which stores plural data in a cell
US9390802B2 (en) 2004-01-30 2016-07-12 Kabushiki Kaisha Toshiba Semiconductor memory device which stores plural data in a cell
US10431297B2 (en) 2004-01-30 2019-10-01 Toshiba Memory Corporation Semiconductor memory device which stores plural data in a cell
US8385130B2 (en) 2004-01-30 2013-02-26 Kabushiki Kaisha Toshiba Semiconductor memory device which stores plural data in a cell
US9627048B2 (en) 2004-01-30 2017-04-18 Kabushiki Kaisha Toshiba Semiconductor memory device which stores plural data in a cell
US8154930B2 (en) 2004-01-30 2012-04-10 Kabushiki Kaisha Toshiba Semiconductor memory device which stores plural data in a cell
US10096358B2 (en) 2004-01-30 2018-10-09 Toshiba Memory Corporation Semiconductor memory device which stores plural data in a cell
JP2007102865A (ja) * 2005-09-30 2007-04-19 Toshiba Corp 半導体集積回路装置
US8064270B2 (en) 2005-11-11 2011-11-22 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
JP2007133995A (ja) * 2005-11-11 2007-05-31 Toshiba Corp 半導体集積回路装置
US7630239B2 (en) 2006-09-21 2009-12-08 Renesas Technology Corp. Semiconductor device
JP2009093784A (ja) * 2007-10-08 2009-04-30 Samsung Electronics Co Ltd 不揮発性メモリセルプログラミング方法
JP5468023B2 (ja) * 2009-02-06 2014-04-09 パナソニック株式会社 不揮発性半導体メモリ
KR101679358B1 (ko) 2009-08-14 2016-11-24 삼성전자 주식회사 플래시 메모리 장치, 이의 프로그램 방법 및 독출 방법
JP2013534685A (ja) * 2010-07-21 2013-09-05 モサイド・テクノロジーズ・インコーポレーテッド フラッシュメモリのためのマルチページプログラム方式
US9281068B2 (en) 2013-05-27 2016-03-08 Samsung Electronics Co., Ltd. Nonvolatile memory and related reprogramming method

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