JP2019096369A - 半導体記憶装置 - Google Patents
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Abstract
Description
120:入出力バッファ 130:アドレスレジスタ
140:コントローラ 150:ワード線選択回路
160:ページバッファ/センス回路 170:列選択回路
180:内部電圧発生正回路
Claims (11)
- メモリセルアレイと、
前記メモリセルアレイの選択されたページから読み出されたデータを感知するセンスノードおよび当該センスノードで感知されたデータを保持するラッチ回路を含むページバッファ/センス回路と、
前記メモリセルアレイからの読出しや前記メモリセルアレイへのプログラム等を制御する制御手段とを有し、
前記センスノードがNMOSキャパシタから構成される、半導体記憶装置。 - 前記制御手段は、読出し動作時に、前記センスノードに接続される前記ラッチ回路のラッチノードをLレベルにセットする、請求項1に記載の半導体記憶装置。
- ページバッファ/センス回路は、前記センスノードと前記ラッチノードとの間に電荷転送用のトランジスタを含み、前記制御手段は、前記トランジスタがオンする前に前記ラッチノードをLレベルにセットする、請求項2に記載の半導体記憶装置。
- 前記NMOSキャパシタは、前記ページバッファ/センス回路のNMOSトランジスタと同じPウエル内に形成される、請求項1ないし3いずれか1つに記載の半導体記憶装置。
- 前記ページバッファ/センス回路はさらに、前記ラッチノードの電位に基づき前記センスノードを選択的に充電可能な回路を含み、
前記制御手段は、前記センスノードへの選択的な充電の前に、前記充電可能な回路内の前記センスノードに結合されるフローティングノードをプリチャージする、請求項1ないし4いずれか1つに記載の半導体記憶装置。 - 前記充電可能な回路は、電圧供給部と、当該電圧供給部と前記センスノードとの間に直列に接続された第1および第2のトランジスタと、当該第1のトランジスタと前記ラッチノードとの間に接続された第3のトランジスタとを含み、前記フローティングノードは、第1のトランジスタと第2のトランジスタの接続部分であり、前記フローティングノードは、第2のトランジスタがオンされたときにプリチャージされる、請求項5に記載の半導体記憶装置。
- 前記フローティングノードは、グローバルビット線をプリチャージするときの電圧供給部からの電圧によってプリチャージされる、請求項6に記載の半導体記憶装置。
- 前記フローティングノードのプリチャージは、選択ワード線にベリファイ読出し電圧を印加する間に行われる、請求項6または7に記載の半導体記憶装置。
- 半導体記憶装置の読出し方法であって、
メモリセルアレイの選択ページのデータを、NMOSキャパシタから構成されるセンスノードに受け取るステップと、
前記センスノードのデータを転送用トランジスタを介してラッチ回路のラッチノードへ転送するステップとを有し、
前記ラッチノードは、Lレベル状態で前記センスノードに接続される、読出し方法。 - ベリファイ動作時に、前記ラッチノードの電位に基づき前記センスノードを選択充電する前に、当該選択充電によって前記センスノードに結合されるフローティングノードをプリチャージする、請求項9に記載の読出し方法。
- プログラムベリファイ動作時に、選択メモリセルにベリファイ読出し電圧を印加する間に前記フローティングノードをプリチャージする、請求項9または10に記載の読出し方法。
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