JP2014179142A - 半導体記憶装置 - Google Patents

Abstract

【課題】動作信頼性を向上出来る半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、センスアンプを備え、センスアンプは、バスLBUSと、第１、第２ラッチ回路SDL、LDLと、第３トランジスタとを備える。第１ラッチ回路SDLは、バスに接続される第１トランジスタ60を備え、第２ラッチ回路LDLは、バスに接続される第２トランジスタ70を備える。第１ラッチ回路SDLから第２ラッチ回路LDLにデータを転送する際、第３トランジスタ30は、第１、第２ラッチ回路の電源電圧VDDSAよりも低い第１電圧Vclhがゲートに印加されることにより、バス(LBUS)を電源電圧よりも低い電位(Vclh-Vt)にプリチャージする。その後、第１、第２トランジスタ60,70のゲートに、電源電圧よりも低い第２、第３電圧Vclm,Vcllがそれぞれ印加される。
【選択図】図５

Description

本発明の実施形態は半導体記憶装置に関する。

メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。

特開２０１０−０４０１０９号公報

動作信頼性を向上出来る半導体記憶装置を提供する。

実施形態の半導体記憶装置は、半導体基板上に積層された複数のメモリセルを備えたメモリセルアレイと、メモリセルの読み出しデータまたは書き込みデータを保持可能なセンスアンプとを具備する。センスアンプは、データを転送可能なバスと、第１トランジスタを備えた第１ラッチ回路と、第２トランジスタを備えた第２ラッチ回路と、バスをプリチャージする第３トランジスタとを備える。第１ラッチ回路は、第１データ保持部と、第１データ保持部とバスとを接続する第１トランジスタとを備える。第２ラッチ回路は、第２データ保持部と、第２データ保持部とバスとを接続する第２トランジスタとを備える。第１ラッチ回路から第２ラッチ回路にデータを転送する際、第３トランジスタは、第１、第２ラッチ回路の電源電圧よりも低い第１電圧がゲートに印加されることにより、バスを電源電圧よりも低い電位にプリチャージする。更に、バスがプリチャージされた後、第１、第２トランジスタのゲートに、電源電圧よりも低い第２、第３電圧がそれぞれ印加される。

第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係るメモリセルアレイの回路図。 第１実施形態に係るセンスアンプモジュールのブロック図。 第１実施形態に係るセンスアンプモジュールの一部領域のブロック図。 第１実施形態に係るセンスアンプユニットの回路図。 第１実施形態に係るラッチ回路の回路図。 第１実施形態に係るデータ転送方法のフローチャート。 第１実施形態に係るデータ転送時における各種信号のタイミングチャート。 第１実施形態に係るセンスアンプユニットの回路図。 第１実施形態に係るセンスアンプユニットの回路図。 第２実施形態に係るデータ転送方法のフローチャート。 第２実施形態に係るデータ転送時における各種信号のタイミングチャート。 第２実施形態に係るセンスアンプユニットの回路図。 ＬＢＵＳ、ＬＰＣ、ＬＴＬの電位を示すグラフ。 センスアンプモジュールの一部領域の回路図。 バスの最低電位の内訳を示す模式図。 第３実施形態に係るデータ転送方法のフローチャート。 第３実施形態に係るデータ転送時における各種信号のタイミングチャート。 第３実施形態に係るセンスアンプユニットの回路図。 第４実施形態に係るデータ転送方法のフローチャート。 第４実施形態に係るデータ転送時における各種信号のタイミングチャート。 第５実施形態に係るデータ転送方法のフローチャート。 第５実施形態に係るデータ転送時における各種信号のタイミングチャート。 第６実施形態の第１の例に係るデータ転送方法のフローチャート。 第６実施形態の第１の例に係るデータ転送時における各種信号のタイミングチャート。 第６実施形態の第２の例に係るデータ転送時における各種信号のタイミングチャート。 第６実施形態の第３の例に係るデータ転送時における各種信号のタイミングチャート。 第７実施形態に係る電圧発生回路の回路図。 ラッチ間のデータ転送の様子を示す回路図。 ラッチ間のデータ転送の様子を示す回路図。 第１乃至第７実施形態の変形例に係るメモリセルアレイの回路図。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１．１ 半導体記憶装置の構成について
まず、本実施形態に係る半導体記憶装置の構成について説明する。

１．１．１ 半導体記憶装置の全体構成について
図１は、本実施形態に係る半導体記憶装置のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、センスアンプモジュール１１、カラムセレクタ１２、入出力回路１３、及び制御回路１４を備えている。

メモリセルアレイ１０は、不揮発性のメモリセルの集合である複数（例えばＮ個）のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１５の集合である複数（例えばＭ個）のメモリグループＧＰ（ＧＰ０、ＧＰ１、ＧＰ２、…）を備えている。メモリセルアレイ１０内のブロック数及びブロック内のメモリグループ数は任意である。

センスアンプモジュール１１は、データの読み出し時には、メモリセルから読み出したデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。センスアンプモジュール１１は、複数のセンスアンプユニット、ラッチ回路、及びバス等の組を有している。これらの詳細については後述する。

カラムセレクタ１２は、メモリセルアレイ１０のカラム方向（後述するビット線）を選択する。

入出力回路１３は、ＮＡＮＤ型フラッシュメモリ１外部のコントローラまたはホスト機器との間のデータの授受を司る。そして入出力回路１３は、データの読み出し時には、センスアンプモジュール１１でセンス・増幅されたデータを外部へ出力する。また入出力回路１３は、データの書き込み時には外部から書き込みデータを受信し、これをセンスアンプモジュール１１に転送する。

制御回路１４は、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。

１．１．２ メモリセルアレイ１０について
次に、上記メモリセルアレイ１０の構成の詳細について説明する。図２は、ブロックＢＬＫ０の回路図である。その他のブロックＢＬＫも同様の構成を有している。

図示するように、ブロックＢＬＫ０は複数のメモリグループＧＰを含む。また各々のメモリグループＧＰは、複数（本例ではＬ個）のＮＡＮＤストリング１５を含む。

ＮＡＮＤストリング１５の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み及び消去時には単なる電流経路として機能する。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。

メモリグループＧＰ０〜ＧＰ（Ｍ−１）の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ（Ｍ−１）に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ（Ｍ−１）に共通接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧ（ブロックＢＬＫ０〜ＢＬＫ（Ｎ−１）では、それぞれＢＧ０〜ＢＧ（Ｎ−１））に共通接続される。

すなわち、ワード線ＷＬ０〜ＷＬ７及びバックゲート線ＢＧは同一ブロックＢＬＫ０内の複数のメモリグループＧＰ間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもメモリグループＧＰ毎に独立している。

また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリング１５のうち、同一列にあるＮＡＮＤストリング１５の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬに共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１５を共通に接続する。また選択トランジスタＳＴ２の電流経路の他端は、いずれかのソース線ＳＬに接続されている。ソース線ＳＬは、例えば複数のメモリグループＧＰ間で、ＮＡＮＤストリング１５を共通に接続する。

前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。

上記構成のメモリセルアレイ１０において、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２、及びバックゲートトランジスタＢＴは、半導体基板上に三次元的に積層されている。一例としては、半導体基板上に例えばセンスアンプモジュール１１等の周辺回路の一部が形成され、この周辺回路の上方にメモリセルアレイ１０が形成される。

メモリセルアレイ１０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．１．３ センスアンプモジュール１１について
次に、センスアンプモジュール１１の構成について、まず図３を用いて説明する。図３はセンスアンプモジュール１１のレイアウトを示す模式図であり、例えば半導体基板上面から見た際の様子を示している。

図示するようにセンスアンプモジュール１１は、複数のセンスアンプユニットＳＡＵと複数のラッチ回路ＸＤＬとを備えている。

センスアンプユニットＳＡＵはビット線ＢＬ毎に設けられ、対応するビット線ＢＬに読み出されたデータをセンス・増幅し、また対応するビット線ＢＬ書き込みデータを転送する。一例として、センスアンプユニットＳＡＵは１６個ずつ、ビット線ＢＬに沿った方向で一列に配列されている。以降の説明において、この１６個のセンスアンプユニットＳＡＵを区別する際にはそれぞれＳＡＵ＜０＞〜ＳＡＵ＜１５＞と表記する。

ラッチ回路ＸＤＬもまたビット線ＢＬ毎に設けられ、対応するビット線ＢＬに関連するデータを一時的に保持する。ラッチ回路ＸＤＬは、ＮＡＮＤ型フラッシュメモリ１のキャッシュ動作用に用いられる。すなわち、センスアンプユニットＳＡＵの内部には後述する複数のラッチ回路が含まれ、れららのラッチ回路が使用中であったとしても、ラッチ回路ＸＤＬが空いていれば、ＮＡＮＤ型フラッシュメモリ１は外部からデータを受け付けることが出来る。ラッチ回路ＸＤＬも１６個が一組として設けられ（これを図３ではＸＤＬ＜１５：０＞と表記している）、一列に配列された１６個のセンスアンプユニットＳＡＵとビット線方向に沿って並んでいる。

そして、２列のセンスアンプユニットＳＡＵ及びラッチ回路ＸＤＬ、すなわち３２本のビット線ＢＬに対応する３２個のセンスアンプユニットＳＡＵとラッチ回路ＸＤＬとが、データの入出力単位（Ｉ／Ｏ）となる。

図４は、一列に配列されたセンスアンプユニットＳＡＵ及びラッチ回路ＸＤＬの組の模式図であり、センスアンプモジュール１１の構成をより詳細に示すものである。

図示するようにセンスアンプモジュール１１は、前述のセンスアンプユニットＳＡＵ及びラッチ回路ＸＤＬの他に、バスＬＢＵＳ、プリチャージ回路２０、及びディスチャージ回路２２を備えている。

センスアンプユニットＳＡＵの各々は、センスアンプ部ＳＡ、並びに３つのラッチ回路ＳＤＬ、ＵＤＬ、及びＬＤＬを備えている。センスアンプ部ＳＡは、ビット線ＢＬに読み出されたデータをセンス・増幅し、また書き込みデータに応じてビット線ＢＬに電圧を印加する。すなわちセンスアンプ部ＳＡは、ビット線ＢＬを直接的に制御するモジュールである。ラッチ回路ＳＤＬ、ＵＤＬ、及びＬＤＬは、データを一時的に保持する。データの書き込み時には、この３つのラッチ回路のうちのラッチ回路ＳＤＬの保持データに応じて、センスアンプ部ＳＡはビット線ＢＬを制御する。その他のラッチ回路ＵＤＬ及びＬＤＬは、個々のメモリセルトランジスタが２ビット以上のデータを保持する多値動作用、あるいは、いわゆるQuick pass write動作を行うために使用される。

各センスアンプユニットＳＡＵにおいて、センスアンプ部ＳＡ、並びに３つのラッチ回路ＳＤＬ、ＵＤＬ、及びＬＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳによって接続されている。図４の例では、バスＬＢＵＳは、ビット線方向で隣接する２つのセンスアンプユニットＳＡＵ間で共通に接続されており、２つのセンスアンプユニットＳＡＵをビット線に沿った方向で横断するように配置される。従って、１６個のセンスアンプユニットＳＡＵ＜１５：０＞あたり８本のバスＬＢＵＳが設けられる。

バスＤＢＵＳは、センスアンプユニットＳＡＵと、対応するラッチ回路ＸＤＬとを、互いにデータ送受信可能なように接続する。図４の例では、一列に配列された１６個のセンスアンプユニットＳＡＵが、１本のデータバスを共有する。

プリチャージ回路２０は、バスＤＢＵＳをプリチャージする。プリチャージ回路２０は、例えば低耐圧ｎチャネルＭＯＳトランジスタ２１を含み、電流経路の一端がバスＤＢＵＳに接続され、ゲートには制御信号ＤＰＣが与えられる。

ディスチャージ回路２２は、バスＤＢＵＳをディスチャージする。ディスチャージ回路２２は、例えば低耐圧ｎチャネルＭＯＳトランジスタ２３を含み、電流経路の一端がバスＤＢＵＳに接続され、他端が接地（ＧＮＤ）され、ゲートには制御信号ＤＤＳが与えられる。

図５はセンスアンプユニットＳＡＵの回路図であり、センスアンプユニットＳＡＵの構成をより具体的に示している。

前述の通りセンスアンプユニットＳＡＵは、センスアンプ部ＳＡ、並びに３つのラッチ回路ＳＤＬ、ＬＤＬ、及びＵＤＬを備えている。センスアンプユニットＳＡＵは更に、プリチャージ回路３０及びバススイッチ３２を備えている。

プリチャージ回路３０は、バスＬＢＵＳをプリチャージする。プリチャージ回路３０は、例えば低耐圧ｎチャネルＭＯＳトランジスタ３１を含み、電流経路の一端がバスＬＢＵＳに接続され、ゲートには制御信号ＬＰＣが与えられる。そしてプリチャージ回路３０は、センスアンプユニットＳＡＵで使用される電源電圧ＶＤＤＳＡよりも低い電圧に、バスＬＢＵＳをプリチャージする。

バススイッチ３２は、バスＤＢＵＳとバスＬＢＵＳとを接続する。すなわちバススイッチ３２は、例えば低耐圧ｎチャネルＭＯＳトランジスタ３３を含み、電流経路の一端がバスＤＢＵＳに接続され、他端がバスＬＢＵＳに接続され、ゲートには制御信号ＤＳＷが与えられる。

次に、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＬＤＬ、及びＵＤＬの構成について説明する。

センスアンプ部ＳＡは、高耐圧ｎチャネルＭＯＳトランジスタ４０、低耐圧ｎチャネルＭＯＳトランジスタ４１〜５０、低耐圧ｐチャネルＭＯＳトランジスタ５１、及びキャパシタ素子５２を備えている。

トランジスタ４０は、ゲートに信号ＢＬＳが印加され、電流経路の一端が、対応するビット線ＢＬに接続される。トランジスタ４１は、電流経路の一端がトランジスタ４０の電流経路の他端に接続され、ゲートに信号ＢＬＣが印加され、電流経路の他端がノードＳＣＯＭに接続される。トランジスタ４１は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプするためのものである。

トランジスタ４５は、電流経路の一端がノードＳＣＯＭに接続され、他端がノードＳＲＣＧＮＤ（例えば０Ｖ）に接続され、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ４２は、電流経路の一端がノードＳＣＯＭに接続され、他端がノードＳＳＲＣに接続され、ゲートに制御信号ＢＬＸが入力される。トランジスタ５１は、電流経路の一端がノードＳＳＲＣに接続され、他端に電源電圧ＶＤＤＳＡが与えられ、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ４３は、電流経路の一端がノードＳＣＯＭに接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＸＸＬが入力される。トランジスタ４４は、電流経路の一端がノードＳＳＲＣに接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＨＬＬが入力される。キャパシタ素子５２は、一方電極がノードＳＥＮに接続され、他方電極にクロックＣＬＫが入力される。トランジスタ４７は、電流経路の一端が接地され、ゲートがノードＳＥＮに接続される。トランジスタ４８は、電流経路の一端がトランジスタ４７の電流経路の他端に接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＢが入力される。

トランジスタ４６は、電流経路の一端がノードＳＥＮに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＢＬＱが入力される。トランジスタ５０は、電流経路の一端が接地され、ゲートがバスＬＢＵＳに接続される。トランジスタ４９は、電流経路の一端がトランジスタ５０の電流経路の他端に接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＬＳＬが入力される。

次に、ラッチ回路ＳＤＬについて説明する。図５に示すようにラッチ回路ＳＤＬは、低耐圧ｎチャネルＭＯＳトランジスタ６０〜６３及び低耐圧のｐチャネルＭＯＳトランジスタ６４〜６７を備えている。

トランジスタ６０は、電流経路の一端がバスＬＢＵＳに接続され、他端がノードＬＡＴ＿Ｓに接続され、ゲートに制御信号ＳＴＬが入力される。トランジスタ６１は、電流経路の一端がバスＬＢＵＳに接続され、他端がノードＩＮＶ＿Ｓに接続され、ゲートに制御信号ＳＴＩが入力される。トランジスタ６２は、電流経路の一端が接地され、他端がノードＬＡＴ＿Ｓに接続され、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ６３は、電流経路の一端が接地され、他端がノードＩＮＶ＿Ｓに接続され、ゲートがノードＬＡＴ＿Ｓに接続される。トランジスタ６４は、電流経路の一端がノードＬＡＴ＿Ｓに接続され、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ６５は、電流経路の一端がノードＩＮＶ＿Ｓに接続され、ゲートがノードＬＡＴ＿Ｓに接続される。トランジスタ６６は、電流経路の一端がトランジスタ６４の電流経路の他端に接続され、他端に電源電圧ＶＤＤＳＡが印加され、ゲートに制御信号ＳＬＬが入力される。トランジスタ６７は、電流経路の一端がトランジスタ６５の電流経路の他端に接続され、他端に電源電圧ＶＤＤＳＡが印加され、ゲートに制御信号ＳＬＩが入力される。

ラッチ回路ＳＤＬでは、トランジスタ６２、６４で第１インバータが構成され、トランジスタ６３、６５で第２インバータが構成されている。そして、第１インバータの出力及び第２インバータの入力（ノードＬＡＴ＿Ｓ）が、データ転送用のトランジスタ６０を介してバスＬＢＵＳに接続され、第１インバータの入力及び第２インバータの出力（ノードＩＮＶ＿Ｓ）が、データ転送用のトランジスタ６１を介してバスＬＢＵＳに接続される。ラッチ回路ＳＤＬは、データをノードＬＡＴ＿Ｓで保持し、その反転データをノードＩＮＶ＿Ｓで保持する。

ラッチ回路ＬＤＬ及びＵＤＬは、ラッチ回路ＳＤＬと同様の構成を有しているので、説明は省略するが、各トランジスタの参照番号及び制御信号名は、図５の通りラッチ回路ＳＤＬのものとは区別して以下説明する。

次に、上記構成のセンスアンプユニットＳＡＵの動作について簡単に説明する。まずデータの書き込み時について説明する。メモリセルトランジスタＭＴにデータを書き込む場合（電荷を注入して閾値を上昇させる場合）、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓには“Ｈ”レベル（“１”データ）が格納される。この結果、トランジスタ４５がオン状態とされ、ビット線ＢＬは０Ｖとされる。他方、メモリセルトランジスタＭＴにデータを書き込まない場合（電荷を注入せず、閾値を変えない場合）、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓには“Ｌ”レベル（“０”データ）が格納される。この結果、トランジスタ５１がオン状態とされ、ビット線ＢＬには所定の正電圧が与えられる。

次に読み出し時について説明する。読み出し時には、まずノードＩＮＶ＿Ｓが“Ｌ”レベルとされ、トランジスタ５１がオン状態とされる。そして、トランジスタ４０〜４２を介して、ビット線ＢＬがトランジスタ５１によってプリチャージされる。またトランジスタ４４もオン状態とされ、ノードＳＥＮが所定の電位まで充電される。

その後、トランジスタ４４がオフ状態とされ、信号ＸＸＬが“Ｈ”レベルとされてトランジスタ４３がオン状態とされる。すると、対応するメモリセルがオン状態であれば、ノードＳＥＮの電位は低下し、トランジスタ４７はオフ状態となる。他方、対応するメモリセルがオフ状態であれば、ノードＳＥＮの電位は“Ｈ”レベルを維持し、その結果トランジスタ４７はオン状態となる。

そして、信号ＳＴＢがオン状態とされ、トランジスタ４７のオン／オフに応じた電位がバスＬＢＵＳに読み出され、ラッチ回路ＳＤＬ、ＬＤＬ、及びＵＤＬのいずれかに保持される。

次に、図６を用いてラッチ回路ＸＤＬの構成について説明する。図６はラッチ回路ＸＤＬの回路構成を示すと共に、センスアンプモジュールＳＡＵとラッチ回路ＸＤＬとの接続関係を示す模式図である。

図示するようにラッチ回路ＸＤＬは、低耐圧ｎチャネルＭＯＳトランジスタ９０〜９４及び低耐圧ｐチャネルＭＯＳトランジスタ９５〜９９を備えている。

トランジスタ９０は、電流経路の一端が、入出力回路１３に接続されるバスＸＢＵＳに接続され、他端がノードＬＡＴ＿Ｘに接続され、ゲートに制御信号ＸＴＬが入力される。トランジスタ９１は、電流経路の一端がバスＤＢＵＳに接続され、他端がノードＩＮＶ＿Ｘに接続され、ゲートに制御信号ＸＴＩが入力される。トランジスタ９２は、電流経路の一端がノードＬＡＴ＿Ｘに接続され、ゲートがノードＩＮＶ＿Ｘに接続される。トランジスタ９３は、電流経路の一端が接地され、他端がトランジスタ９２の電流経路の他端に接続され、ゲートに制御信号ＸＮＬが入力される。トランジスタ９５は、電流経路の一端がノードＬＡＴ＿Ｘに接続され、ゲートがノードＩＮＶ＿Ｘに接続される。トランジスタ９６は、電流経路の一端がノードＩＮＶ＿Ｘに接続され、ゲートがノードＬＡＴ＿Ｘに接続される。トランジスタ９７は、電流経路の一端がトランジスタ９５の電流経路の他端に接続され、他端に電源電圧ＶＤＤＳＡが印加され、ゲートに制御信号ＸＬＬが入力される。トランジスタ９８は、電流経路の一端がトランジスタ９６の電流経路の他端に接続され、他端に電源電圧ＶＤＤＳＡが印加され、ゲートに制御信号ＸＬＩが入力される。

このように、ラッチ回路ＸＤＬもラッチ回路ＳＤＬ等とほぼ同様の構成を有しているが、ラッチ回路ＸＤＬは、バスＤＢＵＳとバスＸＢＵＳとの間でデータを保持する。

また前述のように、本例では１６個のセンスアンプモジュールＳＡＵ＜１５：０＞と１６個のラッチ回路ＸＤＬ＜１５：０＞とが、１本のバスＤＢＵＳによって接続される。センスアンプユニットＳＡＵとバスＤＢＵＳとの間の接続は第１スイッチＳＷ１によって切り替えられ、ラッチ回路ＸＤＬとバスＤＢＵＳとの間の接続は第２スイッチＳＷ２によって切り替えられる。従って、ラッチ回路ＸＤＬとセンスアンプユニットとの間のデータ転送は、１６回のシリアル転送動作によって行われる。

１．２ センスアンプユニット内でのラッチ間のデータ転送動作について
次に、本実施形態に係るラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ相互間のデータ転送動作について説明する。以下では一例として、ラッチ回路ＳＤＬからラッチ回路ＬＤＬへデータを転送する場合を例に、図７及び図８を用いて説明する。図７はデータ転送動作時のフローチャートであり、図８はその際の各種信号のタイミングチャートである。

図示するように、ＳＤＬからＬＤＬへのデータ転送動作は、大まかには２つのステップを含む。第１のステップはＬＤＬのリセット動作であり、ＬＤＬに“１”データを格納する動作である。次に行われる第２のステップは、実際にＳＤＬからＬＤＬにデータを転送する動作である。以下で説明する動作は、例えば制御回路１４のコントロールの下で行われ、図５及び図６で説明した各種制御信号は例えば制御信号１４によって生成される。

図７に示すように、制御回路１４はまず、信号ＤＳＷを“Ｈ”レベルにして、バスＤＢＵＳをいずれかのバスＬＢＵＳに接続する。更に制御回路１４は、信号ＤＤＳを“Ｈ”レベルにして、バスＤＢＵＳ及びＬＢＵＳをディスチャージする（ステップＳ１０、時刻ｔ０）。これにより、バスＤＢＵＳ及びＬＢＵＳの電位はほぼ０Ｖとなる。なお、“Ｈ”レベルとされた信号ＤＳＷ、ＤＤＳの電位は、ラッチ回路ＳＤＬの電源電圧であるＶＤＤＳＡである。本明細書では、特に述べない限りその他の制御信号も同様である。

次に、データ転送先となるＬＤＬは、バスＬＢＵＳ上のデータを取り込む（ステップＳ１１）。すなわち制御回路１４は、信号ＬＬＬ及びＬＬＩをそれぞれ“Ｌ”レベル及び“Ｈ”レベルとし（時刻ｔ１）、トランジスタ７６、７７をそれぞれオン状態及びオフ状態とする（時刻ｔ１）。引き続き制御回路１４は、信号ＬＴＩを“Ｈ”レベルとする（時刻ｔ２）。この際の様子を図９の回路図に示す。図示するように、トランジスタ７１がオン状態となり、バスＬＢＵＳの電位がＬＤＬ内部に取り込まれる。すなわち、ノードＩＮＶ＿Ｌが“Ｌ”レベルとなり、ノードＬＡＴ＿Ｌが“Ｈ”レベル（ＶＤＤＳＡ）とされる。

以上で第１のステップが完了し、制御回路１４は引き続き第２のステップに進む。第２のステップにつき、図１０の回路図も併せて参照しつつ以下説明する。
まず制御回路１４は、信号ＤＳＷを“Ｌ”レベルとして、ＤＢＵＳをＬＢＵＳから切り離す（ステップＳ１２、時刻ｔ３）。引き続き制御回路１４は、信号ＬＰＣを“Ｈ”レベルにして、バスＬＢＵＳをプリチャージする（ステップＳ１３、時刻ｔ４）。この際、制御回路１４は、バスＬＢＵＳの電位が（Ｖclh−Ｖt）になるように、トランジスタ３１を制御する。（Ｖclh−Ｖt）は、例えば０．５〜１Ｖ程度である。電圧Ｖclhは、センスアンプユニットＳＡＵの電源電圧ＶＤＤＳＡよりも小さい電圧であり、Ｖtは、センスアンプユニットＳＡＵ内の低耐圧ｎチャネルトランジスタ（例えばトランジスタ３１、６０、６１、７０、７１、８０、８１等）の閾値電圧である。そのため、例えば制御回路１４は、信号ＬＰＣの電位をＶclhとする。これにより、バスＬＢＵＳの電位は（Ｖclh−Ｖt）にクランプされる。あるいは、信号ＬＰＣの電位を十分に大きくすると共に、トランジスタ３１の電流経路の他端にＶclhを印加しても良い。

次に、ＳＤＬが保持データをバスＬＢＵＳ上に出力し、ＬＤＬがこれを取り込む（ステップＳ１４）。すなわち制御回路１４は、信号ＬＰＣが“Ｈ”レベルとされている期間に信号ＬＬＬを“Ｈ”レベルとする（時刻ｔ５）。これにより、ＬＤＬのノードＬＡＴ＿Ｌの電位はＶＤＤＳＡでフローティングの状態となる。そして制御回路１４は、信号ＬＰＣが“Ｌ”レベルとされた後、信号ＳＴＬ及びＬＴＬを“Ｈ”レベルとする（時刻ｔ６）。なお、信号ＳＴＬ及びＬＴＬの電位Ｖclm及びＶcllも、ＶＤＤＳＡより小さくされる。なお、Ｖclhとの関係は以下の通りである。
Ｖclh≧Ｖclm≧Ｖcll
Ｖclh＞Ｖcll
ここで、Ｖclh≧Ｖclm（より好ましくはＶclh＞Ｖclm）はＳＤＬが“１”データを安定して保持するため、Ｖclh≧Ｖcll（より好ましくはＶclh＞Ｖcll）はＬＤＬが“１”データを安定して保持するための条件である。すなわち、ＳＤＬ及びＬＤＬが“Ｈ”レベルを保持する場合、転送トランジスタ６０、７０のゲート電圧が高すぎると、これらのトランジスタがオン状態となり、ＳＤＬ及びＬＤＬの保持データが破壊されるおそれがあるからである。

また一例としては、Ｖclh、Ｖclm、及びＶcllの値は以下のように設定される。
Ｖclh＝１Ｖ＋Ｖt
Ｖclm＝０．７５Ｖ＋Ｖt
Ｖcll＝０．５Ｖ＋Ｖt
信号ＳＴＬが“Ｈ”レベルとされることで、ＳＤＬの保持データ（ＬＡＴ＿Ｓのデータ）に応じてバスＬＢＵＳの電位が変動する。ＳＤＬが“１”データを保持していれば、トランジスタ７０はカットオフ状態となり、バスＬＢＵＳの電位は“Ｈ”レベル（Ｖclh−Ｖt）を維持する。他方、ＳＤＬが “０”データを保持していれば、トランジスタ６０がオン状態となり、バスＬＢＵＳの電位は“Ｌ”レベル（０Ｖ）に遷移する（時刻ｔ６）。

また、信号ＬＴＬが“Ｈ”レベル（Ｖcll）とされる。よって、バスＬＢＵＳが“Ｌ”レベル（０Ｖ）に遷移すれば、トランジスタ７０はオン状態となり、ノードＬＡＴ＿Ｌには“Ｌ”レベルが格納される。他方、バスＬＢＵＳが“Ｈ”レベル（Ｖclh−Ｖt）を維持していれば、トランジスタ７０はオフ状態のままである。従って、ノードＬＡＴ＿Ｌは“Ｈ”レベル（ＶＤＤＳＡ）を保持し続ける。

このように、転送先ラッチ回路に“１”を保持させ、その後に転送元ラッチ回路がデータを出力する。この際、転送データが“０”である場合は、転送先ラッチ回路の入力スイッチ（トランジスタ７０）をオンさせて、“０”データを転送先ラッチ回路に転送する。他方、転送データが“１”である場合には入力スイッチをオフさせて、転送先ラッチ回路の状態を不変とする。

１．３ 本実施形態に係る効果
第１実施形態に係る構成であると、ＮＡＮＤ型フラッシュメモリ１の動作信頼性を向上出来る。本効果につき、以下説明する。

上記説明したように、ＮＡＮＤ型フラッシュメモリでは、１本のビット線に対して、ビット線の電位を直接制御するビット線コントロール部（図４のセンスアンプ部ＳＡ）と、複数のデータラッチ（図４のＳＤＬ、ＵＤＬ、ＬＤＬ、及びＸＤＬ）とが設けられている。必要なデータラッチの個数は、セルの多値度、キャッシュ動作の有無、あるいは高速動作対応の有無によって変わるが、一般的に３〜５個である。これらのデータラッチ間のデータ転送は、データバス線（図４のＬＢＵＳ、ＤＢＵＳ）を介して行われる。この際、バスの充放電電流が、無視できない程に非常に大きなものになる。その理由は、チップ内には数ＫＢのセンスアンプとデータラッチがあって、データ転送の際には数ＫＢのデータバス線が動作すること、更に、そのデータバス線の配線長は長く配線間隔は狭い為に寄生容量が大きく、総計として巨大な負荷容量の充放電を行う必要が有ること、である。この問題は、微細化が進むとともに大きくなり、メモリセルが三次元に積層されたＮＡＮＤ型フラッシュメモリのように、メモリセルアレイの下にセンスアンプを配置するアーキテクチャでも同様の問題を抱えている。

以上の状況に鑑み、本実施形態ではデータバスの低振幅化を図り、これによりデータバスの充放電電流を低減して、消費電力を削減している。より具体的には、データラッチの電源電圧そのものはＶＤＤＳＡを維持させつつ、データバスを、ＶＤＤＳＡではなく、それよりも小さい電圧（Ｖclh−Ｖt）で振幅させる。この際、データバスを充電するトランジスタ３１のゲート電位を、ＶＤＤＳＡより低い所定の電圧（例えばＶclh）に設定して、データバスの電位を（Ｖclh−Ｖt）にクランプしても良いし、あるいはこのクランプ電圧を転送する転送ゲートタイプを用いても良い。この結果、データバスにおける消費電流を、従来の１／２〜１／４に低減出来る。

また同時に、データラッチの転送トランジスタ（図５のトランジスタ６０、６１、７０、７１、８０、８１）のゲート電位を、ＶＤＤＳＡより低い所定の電圧（例えばＶclm、Ｖcll）とする。これにより、データバスの充電電圧が低下したことによる転送トランジスタの誤動作を防止し、データラッチの動作安定性を向上出来る。

２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、バスＬＢＵＳのプリチャージを、プリチャージ回路３０では無く、転送先ラッチ回路により行うものである。以下では、第１実施形態と異なる点についてのみ説明する。

２．１ センスアンプユニット内でのラッチ間のデータ転送動作について
本実施形態に係るデータ転送動作について説明する。以下では一例として、第１実施形態と同様にラッチ回路ＳＤＬからラッチ回路ＬＤＬへデータを転送する場合を例に、図１１及び図１２を用いて説明する。図１１はデータ転送動作時のフローチャートであり、図１２はその際の各種信号のタイミングチャートである。

図示するように、第１実施形態で説明したステップＳ１０〜Ｓ１２の後、制御回路１４は、ＬＤＬによりバスＬＢＵＳをプリチャージする（ステップＳ２０、時刻ｔ７）。この様子を図１３の回路図に示す。図１３は、図１２における時刻ｔ７〜ｔ８の期間におけるセンスアンプモジュールの回路図である。すなわち制御回路１４は、信号ＬＰＣを“Ｌ”レベルにしたまま、信号ＬＴＬを“Ｈ”レベルとする。この信号ＬＴＬの電位は、第１実施形態で説明したＶclhとされる。すると、トランジスタ７４、７６はオン状態とされていることによりノードＬＡＴ＿Ｌは略ＶＤＤＳＡであるから、トランジスタ７０によってバスＬＢＵＳの電位は（Ｖclh−Ｖt）にクランプされる。（Ｖclh−Ｖt）は、例えば０．５〜１Ｖである。

時刻ｔ８で信号ＬＴＬは“Ｌ”レベルとされた後の動作は、第１実施形態と同様である。

２．２ 本実施形態に係る効果
本実施形態によれば、ＮＡＮＤ型フラッシュメモリの動作信頼性をより一層向上出来る。第１実施形態で説明したように、データバス線を低振幅化させるほど消費電流を低減することが可能になる。しかし他方で、低振幅化しすぎると、例えばデータ線のプリチャージレベルを決めるトランジスタとデータの受け手のラッチのトランジスタの閾値ばらつきによりデータ化けの不良が起こる可能性が生じる。

本実施形態ではこのような不良の発生を防止出来る。本効果につき、図１４及び図１５を参照して説明する。図１４は、信号ＬＰＣ及びＬＴＬ、並びにバスＬＢＵＳの電位を示すグラフであり、図１５はセンスアンプユニットＳＡＵの一部領域の回路図である。

バスＬＢＵＳのプリチャージを、プリチャージ回路３０による電圧クランプにより行う場合、バスＬＢＵＳの電位は信号ＬＰＣの電位に影響される。例えば、ＬＢＵＳプリチャージ用のトランジスタ３１の閾値が高めの値にばらついたとすると、これは図１４に示すように信号ＬＰＣの電位が低下することと同義であり、その結果、バスＬＢＵＳの電位も低下する。また、ラッチ回路ＬＤＬのトランジスタ７０の閾値が低めの値にばらついたとすると、これは信号ＬＴＬが上昇することと同義である。このように、バスＬＢＵＳの電位が低く、信号ＬＴＬ電位が高いという状況が発生すると、トランジスタ７０が誤ってオン状態となる可能性がある。オン状態となると、ノードＬＡＴ＿Ｌで保持されていた電圧ＶＤＤＳＡがバスＬＢＵＳに抜けてしまい、ＬＤＬがデータを失ってしまうおそれがある。

この点、本実施形態に係る方法であると、バスＬＢＵＳのプリチャージを、データの受信側ラッチ回路で行うことにより、上記の問題を解決出来る。すなわち図１２に示すように、時刻ｔ７〜ｔ８の期間で、トランジスタ７０によってバスＬＢＵＳをプリチャージする。仮に、トランジスタ７０の閾値ばらつきによってＬＢＵＳの電位が低めに設定されたとしても、その後に信号ＬＴＬを“Ｈ”レベルとした際には、この閾値ばらつきにより信号ＬＴＬが低下する効果が得られる。つまり、ＬＢＵＳプリチャージに対する閾値ばらつきの影響と、データ転送に対する閾値ばらつきの影響とを相殺出来る。このように、トランジスタの閾値ばらつきに起因する動作信頼性の低下を防止出来る。

また本実施形態に係る方法であると、バスＬＢＵＳのプリチャージレベルを低減出来る。そのため、消費電力を低減出来る。図１６は、第１実施形態及び本実施形態におけるバスＬＢＵＳのプリチャージレベルを比較したグラフである。

図示するように第１実施形態に係る方法であると、プリチャージレベルは例えば１Ｖである。その内訳は、各種の電圧を供給するレギュレータとセンスアンプモジュールＳＡＵとの間の経路におけるトランジスタの閾値ばらつき、ノイズ、リーク、センスアンプユニットＳＡＵ内におけるトランジスタの閾値ばらつき、及びマージンである。この点、本実施形態によれば、上記説明した理由により、センスアンプユニットＳＡＵ内におけるトランジスタの閾値ばらつきを考慮する必要が無くなる。その結果、プリチャージレベルを、第１実施形態よりも低い例えば０．７Ｖ程度とすることが出来る。

３．第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第２実施形態において、プリチャージ回路３０がバスＬＢＵＳのプリチャージをアシストするものである。言い換えれば、第１、第２実施形態を組み合わせた上で、信号ＬＰＣの電位をＶclhよりも小さくしたものに相当する。以下では、第１、第２実施形態と異なる点についてのみ説明する。

３．１ センスアンプユニット内でのラッチ間のデータ転送動作について
本実施形態に係るデータ転送動作について、第１、第２実施形態と同様にＳＤＬからＬＤＬへデータを転送する場合を例に、図１７及び図１８を用いて説明する。図１７はデータ転送動作時のフローチャートであり、図１８はその際の各種信号のタイミングチャートである。

図示するように、第１実施形態で説明したステップＳ１０〜Ｓ１２の後、制御回路１４は信号ＬＰＣを“Ｈ”レベルとする（ステップＳ３０、時刻ｔ４）。但し、第１実施形態と異なり、信号ＬＰＣの電位はＶclaであり、またＶcla≦Ｖclh（より好ましくはＶcla＜Ｖclh）である。この結果、バスＬＢＵＳの電位は（Ｖcla−Ｖt）まで上昇される。

次に制御回路１４は、信号ＬＰＣを“Ｌ”レベルとすると共に、ＬＤＬによりバスＬＢＵＳをプリチャージする（ステップＳ２０、時刻ｔ７）。この結果、第２実施形態で説明したように、バスＬＢＵＳの電位は（Ｖclh−Ｖt）にプリチャージされる。

時刻ｔ８で信号ＬＴＬが“Ｌ”レベルとされた後の動作は、第１実施形態と同様である。

３．２ 本実施形態に係る効果
本実施形態の方法によれば、ＮＡＮＤ型フラッシュメモリの動作信頼性をより一層向上出来る。本効果につき、図１９を参照して説明する。図１９は、センスアンプユニットＳＡＵの回路図であり、バスＬＢＵＳをプリチャージする際の様子を示している。

本実施形態によれば、バスＬＢＵＳのプリチャージは２段階で行われる。すなわち、まずプリチャージ回路３０がバスＬＢＵＳの電位を（Ｖcla−Ｖt）まで上昇させる。その後、ＬＤＬがバスＬＢＵＳを最終的な値である（Ｖclh−Ｖt）まで上昇させる。本方法であると、ラッチ回路の動作安定性を向上出来る。

例えば、ＬＤＬがバスＬＢＵＳを充電する時は、図１９のトランジスタ７４及び７６の直列部のオン抵抗と、トランジスタ７０のオン抵抗の比が重要となる。トランジスタ７０のオン抵抗が低すぎると、トランジスタ７０をオンさせた時、トランジスタ７４とトランジスタ７０との間のノードＬＡＴ＿Ｌの電位が急激に低下する。その結果、ノードＬＡＴ＿Ｌの電位がトランジスタ７３及び７５からなるインバータの閾値を超えてしまい（トランジスタ７３がオンからオフへ、トランジスタ７５がオフからオンに遷移する）、ラッチ回路ＬＤＬの保持データが反転するおそれがある。

この点、第２実施形態であると、トランジスタ７０をオンさせた時、バスＬＢＵＳの電位は０Ｖであるので、トランジスタ７０のゲート・ソース間電圧ＶＧＳ（ソースはＬＢＵＳ）が大きく、オン抵抗は比較的小さい。

これに対して本実施形態であると、トランジスタ７０をオンさせた時、バスＬＢＵＳは、すでに（Ｖcla−Ｖt）に充電されている。従って、トランジスタ７０のＶＧＳは小さく、オン抵抗は第２実施形態の場合よりも高い。従って、第２実施形態に比べてラッチ回路ＬＤＬの安定性を向上出来る。このことは、その他のラッチ回路ＳＤＬ及びＵＤＬについても同様である。

また、図１６を用いて説明したプリチャージレベルを、第１実施形態よりも更に低減出来る。

４．第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第３実施形態において、バスＬＢＵＳのプリチャージを省略したものである。以下では、第１乃至第３実施形態と異なる点についてのみ説明する。

４．１ センスアンプユニット内でのラッチ間のデータ転送動作について
本実施形態に係るデータ転送動作について、第１乃至第３実施形態と同様にＳＤＬからＬＤＬへデータを転送する場合を例に、図２０及び図２１を用いて説明する。図２０はデータ転送動作時のフローチャートであり、図２１はその際の各種信号のタイミングチャートである。

図２０に示すように、本実施形態の処理フローは、第１実施形態で説明した図７において、ステップＳ１３を廃したものに相当する。すなわち図２１に示すように、バスＤＢＵＳとバスＬＢＵＳとが非接続とされると、ＬＢＵＳの電位が０Ｖの状態で、信号ＳＴＬ及びＬＴＬが“Ｈ”レベルとされる（時刻ｔ６）。すると、ノードＬＡＴ＿Ｓの電位に応じて、バスＬＢＵＳの電位が０Ｖを維持するか、または（Ｖclh−Ｖt）まで上昇する。

その他は第１乃至第３実施形態と同様である。

４．２ 本実施形態に係る効果
バスＬＢＵＳの容量が小さい場合には、本実施形態に係る方法のように、データ転送電圧（ＳＴＬ、ＬＴＬ）の電位を電源電圧ＶＤＤＳＡよりも小さくすることで、ＬＢＵＳのプリチャージを不要とすることが出来る。

この理由は、上記第３実施形態で説明した理由とほぼ同様である。すなわち、第３実施形態では、バスＬＢＵＳをプリチャージしてからトランジスタ７０をオンさせることで、トランジスタＶＧＳを小さくして、ラッチ回路のデータの反転を防止していた。これに対して本実施形態では、トランジスタ７０のゲート電位を下げることで、トランジスタ７０のＶＧＳの低下させる。この結果、トランジスタ７０のオン抵抗を大きくし、ラッチ回路ＬＤＬの安定性を向上出来る。このことは、その他のラッチ回路ＳＤＬ及びＵＤＬでも同様である。

５．第５実施形態
次に、第５実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第４実施形態において、プリチャージ回路３０がバスＬＢＵＳのプリチャージをアシストするものである。言い換えれば、第１実施形態において、信号ＬＰＣの電位をＶclhよりも小さくしたものに相当する。以下では、第４実施形態と異なる点についてのみ説明する。

５．１ センスアンプユニット内でのラッチ間のデータ転送動作について
本実施形態に係るデータ転送動作について、第１乃至第３実施形態と同様にＳＤＬからＬＤＬへデータを転送する場合を例に、図２２及び図２３を用いて説明する。図２２はデータ転送動作時のフローチャートであり、図２３はその際の各種信号のタイミングチャートである。

図２２に示すように、本実施形態の処理フローは、第４実施形態で説明した図２０において、ステップＳ１４の直前に、第３実施形態で説明したステップＳ３０の処理を追加したものに相当する。すなわち図２３に示すように、バスＤＢＵＳとバスＬＢＵＳとが非接続とされると、制御回路１４は信号ＬＰＣを“Ｈ”レベルとする（ステップＳ３０、時刻ｔ４）。信号ＬＰＣの電位は、第３実施形態で説明した通りＶclaである。この結果、バスＬＢＵＳの電位は（Ｖcla−Ｖt）まで上昇される。

その後、バスＬＢＵＳの更なるプリチャージを行うことなく、信号ＳＴＬ及びＬＴＬが“Ｈ”レベルとされる（時刻ｔ６）。すると、ノードＬＡＴ＿Ｓの電位に応じて、バスＬＢＵＳの電位が０Ｖまで低下、または（Ｖclh−Ｖt）まで上昇する。

その他は第１乃至第３実施形態と同様である。

５．２ 本実施形態に係る効果
本実施形態によれば、バスＬＢＵＳのプリチャージを不要としつつ、第３実施形態で説明したようにラッチ回路の動作安定性を向上出来る。

６．第６実施形態
次に、第６実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第５実施形態を、センスアンプユニットＳＡＵ内のラッチ回路と、ラッチ回路ＸＤＬとの間のデータ転送に適用したものである。以下では第１乃至５実施形態と異なる点についてのみ説明する。また以下の説明では、ラッチ回路ＸＤＬからラッチ回路ＬＤＬへの転送の場合を例に挙げて説明する。

６．１ 第１のデータ転送例
まず、第１のデータ転送例につき、図２４及び図２５を用いて説明する。本例は、第１実施形態で説明した方法を、ＸＤＬからＬＤＬへのデータ転送に適用したものである。

第１の実施形態で説明した通り、データ転送動作は大まかには２つのステップを含む。ＸＤＬからＬＤＬへのデータ転送の場合、第１のステップはＬＤＬのリセット動作であり、ＬＤＬに“０”データが格納される。次に行われる第２のステップは、実際にＸＤＬからＬＤＬへのデータ転送動作である。

図２４に示すように、まずステップＳ１０の処理が行われ、次にステップＳ４０の処理が行われる。ステップＳ４０では、制御回路１４は信号ＬＴＬを“Ｈ”レベルとする（時刻ｔ２）。その結果、ラッチ回路ＬＤＬのノードＩＮＶ＿Ｌが“Ｈ”レベル（ＶＤＤＳＡ）とされる。

次に、ステップＳ４１の処理が行われる。すなわち、制御回路１４は信号ＬＰＣ及びＤＰＣを“Ｈ”レベルとする（時刻ｔ４）。この信号ＬＰＣ及びＤＰＣの電位は、前述のＶclhである。この結果、バスＤＢＵＳ及びＬＢＵＳの電位は（Ｖclh−Ｖt）とされる。なお、ＤＢＵＳをプリチャージするトランジスタ２１はトランジスタ３１と同様に、電圧を（Ｖclh−Ｖt）にクランプするタイプであっても良いし、あるいは転送ゲートタイプであっても良い。

次に、ラッチ回路ＸＤＬが保持データをバスＤＢＵＳ及びＬＢＵＳ上に出力し、ＬＤＬがこれを取り込む（ステップＳ４２）。すなわち制御回路１４は、信号ＬＬＩを“Ｈ”レベルとする（時刻ｔ５）。これにより、ＬＤＬのノードＩＮＶ＿Ｌの電位はＶＤＤＳＡでフローティングの状態となる。その後、制御回路１４は、信号ＸＴＩ及びＬＴＩを“Ｈ”レベルとする（時刻ｔ６）。なお、信号ＸＴＬ及びＬＴＬの電位はそれぞれ、前述のＶclm及びＶcllである。

信号ＸＴＩが“Ｈ”レベルとされることで、ＸＤＬの保持する反転データ（ＩＮＶ＿Ｘのデータ）がバスＤＢＵＳ及びＬＢＵＳに出力される。ＸＤＬが“１”データを保持していれば（ＩＮＶ＿Ｘ＝“Ｌ”）、トランジスタ９１がオン状態となって、バスＤＢＵＳ及びＬＢＵＳの電位は“Ｌ”レベル（０Ｖ）に遷移する。他方、ＸＤＬが“０”データを保持していれば（ＩＮＶ＿Ｘ＝“Ｈ”）、トランジスタ９１はカットオフ状態となって、バスＤＢＵＳ及びＬＢＵＳの電位は“Ｈ”レベル（Ｖclh−Ｖt）を維持する。

また、信号ＬＴＩが“Ｈ”レベル（Ｖcll）とされる。よって、バスＬＢＵＳが“Ｌ”レベル（０Ｖ）に遷移すれば、トランジスタ７０はオン状態となり、ノードＩＮＶ＿Ｌには“Ｌ”レベルが格納される。他方、バスＬＢＵＳが“Ｈ”レベル（Ｖclh−Ｖt）を維持していれば、トランジスタ７０はカットオフ状態となる。従って、ノードＩＮＶ＿Ｌは“Ｈ”レベル（ＶＤＤＳＡ）を保持し続ける。

このように、本例の場合には、ＸＤＬの反転データを保持するノードＩＮＶ＿ＸがバスＤＢＵＳに接続されているため、ＸＤＬからＬＤＬへデータを転送する際には、第１実施形態において信号ＬＴＬが“Ｈ”レベルとされていたのとは逆に、信号ＬＴＩが“Ｈ”レベルとされる。つまり、ＸＤＬの保持する反転データが、ＬＤＬの反転データ保持ノードＩＮＶ＿Ｌに転送される。

なお、センスアンプユニットＳＡＵからＸＤＬにデータを転送する場合も同様である。ＸＤＬは、ＳＤＬ、ＬＤＬ、及びＵＤＬと同様に、チップ内の占有面積削減のため、転送ゲートにはｎチャネルＭＯＳトランジスタ（トランジスタ９１）が用いられる。従って、“Ｈ”レベルを転送する際には、転送データの電位はトランジスタ９１の閾値分だけ低下する。よって、センスアンプユニットＳＡＵからＸＤＬにデータを転送する際には、まずＸＤＬをプリチャージ（リセット）して、その後、ＤＢＵＳのデータに応じてＩＮＶ＿Ｘを充放電させる。

より具体的には、まずＸＢＵＳからデータをＸＤＬに強制的に入力し、ＩＮＶ＿Ｘを“Ｈ”レベルとする。その後、ＤＢＵＳの電位に応じてトランジスタ９１がオンまたはオフする。

また、本例において、ステップＳ４１を廃しても良い。この例は、第４実施形態で説明した方法を、ＸＤＬからＬＤＬへのデータ転送に適用したものに相当する。

６．２ 第２のデータ転送例
次に第２のデータ転送例につき、図２６を用いて説明する。本例は、第３実施形態で説明した方法を、ＸＤＬからＬＤＬへのデータ転送に適用したものである。処理の詳細は、図２４に図１７を適用したものであるので、フローチャートの図示は省略する。

図２６に示すように、第２のステップにおいて、図２４で説明したステップＳ４１と同様に、信号ＬＰＣ及びＤＰＣが“Ｈ”レベルとされる（時刻ｔ４）。この電位は、第３実施形態で説明した通りＶclaである。この結果、バスＤＢＵＳ及びＬＢＵＳの電位は０Ｖから（Ｖcla−Ｖt）まで上昇する。

引き続き、第３実施形態におけるステップＳ２０で説明したように、ＬＤＬによりバスＤＢＵＳ及びＬＢＵＳがプリチャージされる。すなわち、信号ＬＴＩが“Ｈ”レベルとされる（時刻ｔ７）。信号ＬＴＩの電位はＶclhである。この結果、バスＤＢＵＳ及びＬＢＵＳの電位は（Ｖcla−Ｖt）から（Ｖclh−Ｖt）まで上昇する。

その後は、第１のデータ転送例と同様に信号ＸＴＩ及びＬＴＩが“Ｈ”レベルとされる（時刻ｔ６）。これらの電位は、それぞれＶclm及びＶcllである。

また、信号ＬＰＣ及びＤＰＣの電位をＶclaとしても良い。この例は、第５実施形態に対応する。

また本例において、信号ＬＰＣ及びＤＰＣを“Ｌ”レベルで維持させても良い。この例は、第２実施形態で説明した方法を、ＸＤＬからＬＤＬへのデータ転送に適用したものに相当する。

６．３ 第３のデータ転送例
次に、第３のデータ転送例につき説明する。第１及び第２の例では、ＸＤＬからＬＤＬへの単純なデータ転送について説明した。しかし、第１乃至第５実施形態は、ラッチ間における演算やデータ操作等にも使用出来る。第３のデータ転送例はこのような場合に関するもので、一例として、ＸＤＬの反転データのＬＤＬへの転送動作に第３実施形態を適用する場合につき説明する。もちろん、第１、第２、第４、第５実施形態を適用することも可能である。

図２７は、第３のデータ転送例に係る各種信号のタイミングチャートである。図示するように、第１のステップにおいて、信号ＬＴＩが“Ｈ”レベルとされ、ＬＤＬのノードＬＡＴ＿Ｌが“Ｈ”レベル（ＶＤＤＳＡ）とされる。

次に第２のステップにおいて、信号ＬＰＣ及びＤＰＣがＶclaとされ、引き続き信号ＬＴＬがＶclhとされて、バスＤＢＵＳ及びＬＢＵＳの電位は（Ｖclh−Ｖt）までプリチャージされる。

その後、信号ＸＴＩ及びＬＴＬが“Ｈ”レベルとされる。それぞれの電位はＶclm及びＶcllである。この結果、ＸＤＬのノードＩＮＶ＿Ｘのデータ（反転データ）が、ＬＤＬのノードＬＡＴ＿Ｌに転送される。

６．４ 本実施形態に係る効果
以上のように、第１乃至第５実施形態に係るデータ転送方法は、種々のデータ転送及びデータ操作に適用出来る。

７．第７実施形態
次に、第７実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第６実施形態におけるセンスアンプユニットＳＡＵの制御信号を生成するための構成に関するものである。以下では、第１乃至第６実施形態と異なる点についてのみ説明する。

７．１ 制御信号生成回路の構成について
図２８は、本実施形態に係る制御信号生成回路の回路図である。図２８では、特に制御信号ＬＰＣやＤＰＣ等として与えられる電圧Ｖclh、Ｖclm、及びＶcllを発生する構成につき詳細に示している。

図示するように制御信号生成回路３００は、電圧発生回路１００及びセンスアンプ制御回路２００を備えている。

電圧発生回路１００は、可変抵抗素子１０１〜１０３、比較器１０４〜１０６、電流源１０８、及び低耐圧のｎチャネルＭＯＳトランジスタ１０９を備えている。

トランジスタ１０９は、センスアンプユニットＳＡＵ内のトランジスタと同じサイズを有する。より具体的には、各ラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬの転送トランジスタ６０、６１、７０、７１、８０、８１、あるいはトランジスタ３１等と同じ閾値電圧を有し、あるいは同じゲート幅を有する。そしてトランジスタ１０９は、ゲートとドレインとがノードＮ１に接続されて、ダイオードと等価な機能を果たす。

抵抗素子１０１は、一端がトランジスタ１０９のソースに接続され、他端が接地されている。抵抗素子１０２はノードＮ１とノードＮ２との間に接続され、抵抗素子１０３はノードＮ２とノードＮ３との間に接続されている。抵抗素子１０１〜１０３の抵抗値は、それぞれ適切な電圧Ｖclh、Ｖclm、及びＶcllが得られるよう、例えば制御回路１４によって制御される。電流源１０８は、ノードＮ３に参照電流Ｉrefを供給する。

比較器１０４は、ノードＮ１に接続された反転入力端子と、出力端子に接続された非反転入力端子とを有し、ノードＮ１の電位Ｖcll_preに等しい電圧Ｖcllを出力する。比較器１０５は、ノードＮ２に接続された反転入力端子と、出力端子に接続された非反転入力端子とを有し、ノードＮ２の電位Ｖclm_preに等しい電圧Ｖclmを出力する。比較器１０６は、ノードＮ３に接続された反転入力端子と、出力端子に接続された非反転入力端子とを有し、ノードＮ３の電位Ｖclh_preに等しい電圧Ｖclhを出力する。

センスアンプ制御回路２００は、電圧発生回路１００から電圧Ｖclh、Ｖclm、及びＶcllを受信し、また制御回路１４から制御信号を受信する。そして、制御回路１４からの制御信号に基づいて、センスアンプユニットＳＡＵを制御するための種々の信号ＳＬＬ、ＳＬＩ、ＳＴＬ、ＳＴＩ、ＬＬＬ、ＬＬＩ、ＬＴＬ、ＬＴＩ、ＵＬＬ、ＵＬＩ、ＵＴＬ、ＵＴＩ、ＬＰＣ、ＤＰＣ、ＢＬＳ、ＢＬＣ、ＢＬＸ、ＸＸＬ、ＨＬＬ、ＳＴＢ、ＢＬＱ、ＬＳＬ等を生成する。

なお、制御信号生成回路３００が制御回路１４の一部であっても良い。この場合、制御回路１４内における制御部が、センスアンプ制御回路２００に制御信号を供給して、センスアンプユニットの動作を制御する。

７．２ 本実施形態に係る効果
本実施形態によれば、センスアンプユニットＳＡＵにおいて使用される電圧Ｖclh、Ｖclm、及びＶcllは、センスアンプユニットＳＡＵ内のトランジスタと同じサイズのトランジスタ１０９に基づいて生成される。言い換えれば、センスアンプユニットＳＡＵにおけるトランジスタの閾値ばらつきをモニタしながら電圧Ｖclh、Ｖclm、及びＶcllを生成出来る。従って、トランジスタの温度依存性や閾値ばらつき等の影響を、電圧Ｖclh、Ｖclm、及びＶcllに反映させることが出来る。

８．変形例等
上記のように、第１乃至第７実施形態に係る半導体記憶装置は、半導体基板上に積層された複数のメモリセルを備えたメモリセルアレイと、前記メモリセルの読み出しデータまたは書き込みデータを保持可能なセンスアンプとを具備する。センスアンプは、データを転送可能なバス(LBUS, or DBUS)と、第１トランジスタ(Tr60)を備えた第１ラッチ回路(SDL)と、第２トランジスタ(Tr70)を備えた第２ラッチ回路(LDL)と、バスをプリチャージする第３トランジスタ(31 or 21)とを備える。第１ラッチ回路(SDL)は、第１データ保持部(Tr62,64)と、第１データ保持部とバスとを接続する第１トランジスタ(Tr60)とを備える。第２ラッチ回路(LDL)は、第２データ保持部(Tr72,74)と、第２データ保持部とバスとを接続する第２トランジスタ(Tr70)とを備える。第３トランジスタ(31 or 21)は、バスをプリチャージする。第１ラッチ回路(SDL)から第２ラッチ回路(LDL)にデータを転送する際、第３トランジスタ(30)は、第１、第２ラッチ回路の電源電圧(VDDSA)よりも低い第１電圧(Vclh or Vcla)がゲートに印加されることにより、バス(LBUS)を電源電圧よりも低い電位(Vclh-Vt or Vcla-Vt)にプリチャージする(t4-t5 in FIG.8)。更に、バスがプリチャージされた後、第１、第２トランジスタ(60, 70)のゲートに、電源電圧よりも低い第２、第３電圧(STL=Vclm, LTL=Vcll)がそれぞれ印加される(t6 in FIG.8)。

あるいは、第３トランジスタが廃され、第１ラッチ回路(SDL)から第２ラッチ回路(LDL)にデータを転送する際、第２ラッチ回路(LDL)は、第１、第２ラッチ回路の電源電圧(VDDSA)よりも低い第１電圧(LTL=Vclh or Vcla)が第２トランジスタ(Tr70)のゲートに印加されることにより、バス(LBUS)を、電源電圧(VDDSA)よりも低い電位(Vclh-Vt)にプリチャージする(t7-t8 in FIG12)。更に、バスがプリチャージされた後、第１、第２トランジスタ(60, 70)のゲートに、電源電圧よりも低い第２、第３電圧(STL=Vclm, LTL=Vcll)がそれぞれ印加される(t6 in FIG.8)。

あるいは、第１ラッチ回路(SDL)から第２ラッチ回路(LDL)にデータを転送する際、バスがプリチャージされることなく、第１、第２トランジスタ(60, 70)のゲートに、電源電圧よりも低い第１、第２電圧(STL=Vclh, LTL=Vcll)がそれぞれ印加される(t6 in FIG.21)。

本構成によれば、半導体記憶装置の動作信頼性を向上出来る。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。例えば、上記第１乃至第５実施形態では、ＳＤＬからＬＤＬへのデータ転送を例に説明したが、同様の方法はＳＤＬ、ＬＤＬ、及びＵＤＬ相互間のあらゆるデータ転送に適用出来る。また第６実施形態では、ＸＤＬからＬＤＬへのデータ転送を例に説明したが、同様の方法は、ＳＤＬ、ＬＤＬ、及びＵＤＬと、ＸＤＬ相互間のあらゆるデータ転送に適用出来る。

また上記実施形態は、ＮＡＮＤ型フラッシュメモリにおけるデータラッチ間の転送に限定されるものでは無く、転送ゲートを有するラッチ回路間のデータ転送に広く適用出来る。図２９は、２つのラッチ回路Ｌ１、Ｌ２がデータバスＢ１で接続された構成を示す回路図である。

図示するように、ラッチ回路Ｌ１はｎチャネルの転送トランジスタＴｒ１によってバスＢ１に接続され、ラッチ回路Ｌ２はｎチャネルの転送トランジスタＴｒ２によってバスＢ１に接続される。そして、バスＢ１は、ラッチ回路Ｌ１、Ｌ２の電源電圧と同じ電源電圧ＶＤＤＳＡによって駆動される。このような構成において、ラッチ回路Ｌ１からＬ２へのデータ転送を仮定する。

この場合、転送先ラッチＬ２には“Ｈ”レベルがセットされ、その入力ノードＩＮ２は“Ｈ”レベルでフローティングの状態とされる。そしてバスＢ１はＶＤＤＳＡにプリチャージされる。その後、ラッチ回路Ｌ１からＬ２にデータが転送される。データ転送は、以下のようにして行われる。すなわち、
・“Ｈ”レベルを転送する場合：バスＢ１は“Ｈ”レベル（ＶＤＤＳＡ）を維持し、転送トランジスタＴｒ２（Ｔｒ１も）はオフ状態であるので、ラッチ回路Ｌ２は“Ｈ”を保持し続ける。

・“Ｌ”レベルを転送する場合：バスＢ１は“Ｌ”レベル（０Ｖ）に低下し、転送トランジスタＴｒ２がオン状態となるので、ラッチ回路Ｌ１の保持データは“Ｈ”レベルから“Ｌ”レベルに遷移する（ＩＮ２＝“Ｌ”）。

このようなラッチ回路間のデータ転送に対して、上記実施形態は広く適用出来る。すなわち、図３０に示すように、バス駆動電圧をＶＤＤＳＡからＶ１（実施形態で説明した（Ｖclh−Ｖt）に相当）に低下させる。これにより、消費電力を低減出来る。なお、ラッチ回路Ｌ１、Ｌ２の電源電圧はＶＤＤＳＡのままである。

但し、単純にバス駆動電圧を下げただけであると、ラッチ回路Ｌ１が“Ｈ”レベルを転送する場合において、バス駆動電圧と転送トランジスタＴｒ２のゲート電位Ｇ２によっては、オフ状態にあるべき転送トランジスタＴｒ２がオン状態となるおそれがある。その結果、ラッチ回路Ｌ２の保持データは“Ｈ”レベルから“Ｌ”レベルに変化する。つまり、ラッチ回路Ｌ２の保持データが破壊される。この問題はラッチ回路Ｌ１においても同様である。

これを防止するため、上記実施形態で説明したように、転送トランジスタＴｒ２のゲート電位も、ラッチ回路Ｌ２の電源電圧ＶＤＤＳＡよりも低く設定される（図８のＬＴＬ＝Ｖcllに相当）。これは、転送元ラッチ回路Ｌ１でも同様である。すなわち、転送トランジスタＴｒ１のゲート電位も、ラッチ回路Ｌ１の電源電圧ＶＤＤＳＡよりも低く設定される（図８のＳＴＬ＝Ｖclmに相当）。
これにより、ラッチ回路の動作安定性を維持しつつ、消費電力を低減出来る。

また上記実施形態では、半導体記憶装置として三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明した。三次元の積層構造は特に所定の構造に限定されるものでは無く、図２に示す回路に等価な構成であれば良い。例えば、半導体基板の鉛直方向にトランジスタＭＴ０〜ＭＴ７が積み重なる構成であっても良いし、あるいはトランジスタＭＴ０〜ＭＴ８の直列接続が、半導体基板上方にＵ字型に配列される構成であっても良い。また上記実施形態は、三次元積層型に限られず、半導体基板の平面内にメモリセルが二次元的に配列された従来型のＮＡＮＤ型フラッシュメモリ等にも適用出来る。

更に、図２に示したメモリセルアレイは、図３１のような構成としても良い。図３１はブロックＢＬＫ０の回路図であり、その他のブロックＢＬＫも同様の構成を有し得る。図示するように、ワード線ＷＬ０〜ＷＬ３、ワード線ＷＬ０に隣接するダミーワード線ＷＬＤＤ、バックゲート線ＢＧ、偶数番目のセレクトゲート線ＳＧＤ０、ＳＧＤ２、及び奇数番目のセレクトゲート線ＳＧＳ１、ＳＧＳ３は、メモリセルアレイ１０の一端側に引き出される。これに対してワード線ＷＬ４〜ＷＬ７、ワード線ＷＬ７に隣接するダミーワード線ＷＬＤＳ、偶数番目のセレクトゲート線ＳＧＳ０、ＳＧＳ２、及び奇数番目のセレクトゲート線ＳＧＤ１、ＳＧＤ３は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。本構成において、例えばワード線ＷＬを選択するロウデコーダを２つのロウデコーダに分割し、メモリセルアレイ１０を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＳ１、ＳＧＳ３、ワード線ＷＬ０〜ＷＬ３、ダミーワード線ＷＬＤＤ、及びバックゲート線ＢＧを選択し、他方のロウデコーダによりセレクトゲート線ＳＧＳ０、ＳＧＳ２、ＳＧＤ１、ＳＧＤ３、ワード線ＷＬ４〜ＷＬ７、及びダミーワード線ＷＬＤＳを選択するようにしても良い。本構成によれば、ロウ系の周辺回路（ロウデコーダやロウドライバ）とメモリセルアレイ１０との間の領域のセレクトゲート線やワード線等の配線の混雑を緩和出来る。

また、上記実施形態で説明した信号の電位はあくまで一例であり、その機能を果たすことが出来れば、上記説明した値に限定されるものではない。また、上記実施形態で説明したフローチャートは、可能な限りその処理の順序を入れ替えても良い。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…ＮＡＮＤ型フラッシュメモリ、１１…センスアンプモジュール、１２…カラムセレクタ、１３…入出力回路、１４…制御回路、１５…ＮＡＮＤストリング、２０、３０…プリチャージ回路、２２…ディスチャージ回路、３２…スイッチ

Claims (10)

1. 半導体基板上に積層された複数のメモリセルを備えたメモリセルアレイと、
   前記メモリセルの読み出しデータまたは書き込みデータを保持可能なセンスアンプと
   を具備し、前記センスアンプは、
   データを転送可能なバスと、
   第１データ保持部と、前記第１データ保持部と前記バスとを接続する第１トランジスタとを備えた第１ラッチ回路と、
   第２データ保持部と、前記第２データ保持部と前記バスとを接続する第２トランジスタとを備えた第２ラッチ回路と、
   前記バスをプリチャージする第３トランジスタと
   を備え、前記第１ラッチ回路から前記第２ラッチ回路にデータを転送する際、前記第３トランジスタは、前記第１、第２ラッチ回路の電源電圧よりも低い第１電圧がゲートに印加されることにより、前記バスを前記電源電圧よりも低い電位にプリチャージし、
   前記バスがプリチャージされた後、前記第１、第２トランジスタのゲートに、前記電源電圧よりも低い第２、第３電圧がそれぞれ印加される
   ことを特徴とする半導体記憶装置。
2. 半導体基板上に積層された複数のメモリセルを備えたメモリセルアレイと、
   前記メモリセルの読み出しデータまたは書き込みデータを保持可能なセンスアンプと
   を具備し、前記センスアンプは、
   データを転送可能なバスと、
   第１データ保持部と、前記第１データ保持部と前記バスとを接続する第１トランジスタとを備えた第１ラッチ回路と、
   第２データ保持部と、前記第２データ保持部と前記バスとを接続する第２トランジスタとを備えた第２ラッチ回路と
   を備え、前記第１ラッチ回路から前記第２ラッチ回路にデータを転送する際、前記第２ラッチ回路は、前記第１、第２ラッチ回路の電源電圧よりも低い第１電圧が前記第２トランジスタのゲートに印加されることにより、前記バスを、前記電源電圧よりも低い電位にプリチャージし、
   前記バスがプリチャージされた後、前記第１、第２トランジスタのゲートに、前記電源電圧よりも低い第２、第３電圧がそれぞれ印加される
   ことを特徴とする半導体記憶装置。
3. 前記第２ラッチ回路は、前記第１電圧よりも低い第４電圧が前記第２トランジスタのゲートに印加されることにより、前記バスをプリチャージし、
   その後、前記第３トランジスタが前記バスをプリチャージする
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記第１電圧の値は、前記第２電圧以上であり、前記第２電圧の値は前記第３電圧以上であり、
   前記第１電圧の値は、前記第３電圧よりも大きい
   ことを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
5. 前記第１電圧の値は、前記第２電圧以下であり、
   前記第２電圧の値は、前記第３電圧よりも大きい
   ことを特徴とする請求項１記載の半導体記憶装置。
6. 半導体基板上に積層された複数のメモリセルを備えたメモリセルアレイと、
   前記メモリセルの読み出しデータまたは書き込みデータを保持可能なセンスアンプと
   を具備し、前記センスアンプは、
   データを転送可能なバスと、
   第１データ保持部と、前記第１データ保持部と前記バスとを接続する第１トランジスタとを備えた第１ラッチ回路と、
   第２データ保持部と、前記第２データ保持部と前記バスとを接続する第２トランジスタとを備えた第２ラッチ回路と
   を備え、前記第１ラッチ回路から前記第２ラッチ回路にデータを転送する際、前記バスがプリチャージされることなく、前記第１、第２トランジスタのゲートに、前記第１、第２ラッチ回路の電源電圧よりも低い第１、第２電圧がそれぞれ印加される
   ことを特徴とする半導体記憶装置。
7. 前記第１、第２トランジスタは、ｎチャネルＭＯＳトランジスタであり、
   前記第１ラッチ回路から前記第２ラッチ回路にデータを転送する際、前記バスをプリチャージする前に、前記第２ラッチ回路の前記第２データ保持部はリセットされ、更にフローティングの状態とされる
   ことを特徴とする請求項１乃至６いずれか１項記載の半導体記憶装置。
8. 前記第１ラッチ回路から前記第２ラッチ回路にデータを転送する際、前記バスは論理“Ｈ”レベルにセットされ、前記第２データ保持部は論理“Ｈ”レベルでフローティングとされ、
   前記第１ラッチ回路が“Ｈ”レベルを保持する際には、前記第１、第２トランジスタはカットオフ状態とされ、
   前記第１ラッチ回路が“Ｌ”レベルを保持する際には、前記第１、第２トランジスタがオン状態とされて、前記バスがディスチャージされる
   ことを特徴とする請求項１乃至７いずれか１項記載の半導体記憶装置。
9. データの読み出し時において前記センスアンプは、前記メモリセルから読み出したデータを前記第１、第２ラッチ回路の少なくともいずれかに保持し、
   データの書き込み時において前記センスアンプは、前記第１、第２ラッチ回路の少なくともいずれかに保持されたデータを前記メモリセルに書き込む
   ことを特徴とする請求項１乃至８いずれか１項記載の半導体記憶装置。
10. 前記第１電圧は、前記第２電圧よりも大きい
    ことを特徴とする請求項６記載の半導体記憶装置。

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