JP4515878B2 - フラッシュメモリ及びその書き込み・ベリファイ方法 - Google Patents

Description

この発明は、電気的に書き替え可能な不揮発性半導体記憶装置及びその書き込み・ベリファイ方法に関し、例えば大容量化されたフラッシュメモリにおけるチップ（またはシステム）全体での書き込み及びベリファイの高速化技術に係わる。

不揮発性半導体記憶装置の大容量化に伴ってビット線に接続されるメモリセルの数が増加し、且つチップサイズの縮小化に伴ってビット線間のピッチも狭くなり、ビット線容量並びにビット線間の容量は増大の一途を辿っている。このため、ビット線の負荷容量の増加によりビット線の充放電時間が増加し、書き込み時間の長大化を招いている。

しかも、一般に不揮発性半導体記憶装置では、データの書き込み後に十分な書き込みが行われたか否かをベリファイする必要があるため更に書き込み時間が長くなる。例えばＮＡＮＤフラッシュメモリへの書き込みは、メモリセルとして働くセルトランジスタのコントロールゲートに高電圧を印加し、セルトランジスタの閾値電圧を変化（シフト）させることで行う。その後、セルトランジスタの閾値電圧の変化量をモニタするためにベリファイを行い、セルトランジスタの閾値電圧のシフト量が充分か否かを確認する。このため、書き込み及びベリファイ（セルトランジスタのコントロールゲートに高電圧を印加／セルトランジスタの閾値電圧のモニタ）回数が多くなってきている（例えば特許文献１参照）。

このため、システム（例えばディジタルカメラのような大量のデータをＮＡＮＤフラッシュメモリに書き込むようなシステム）全体での書き込み時間の長大化を招いている。

しかしながら、市場では動画データの書き込み等のように大容量のデータを書き込む要求が強く、システム全体の書き込み及びベリファイ速度の高速化が望まれている。
特開平８−８７８９５

この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、書き込み及びベリファイ速度の高速化が図れるフラッシュメモリ及びその書き込み・ベリファイ方法を提供することにある。

この発明の一態様によると、メモリセルがマトリックス状に配置されたメモリセルアレイと、前記メモリセルアレイ中のビット線の一端に接続され、前記メモリセルにデータを書き込み、書き込んだデータをベリファイする書き込み・ベリファイ回路と、前記ビット線を複数に分割するスイッチ素子と、前記書き込み・ベリファイ回路と前記スイッチ素子を制御し、書き込みの対象となるアドレスのメモリセルが前記スイッチ素子より書き込み・ベリファイ回路側にあるときに、前記スイッチ素子をオフして書き込み及びベリファイを行い、前記書き込みの対象となるアドレスのメモリセルが前記スイッチ素子より書き込み・ベリファイ回路から離れた側にあるときに、前記スイッチ素子をオフし、書き込みの対象となるアドレスのメモリセルにおけるブロックアドレスの最上位アドレスを変更して前記書き込み・ベリファイ回路側のメモリセルにデータを書き込んでセーブした後、前記書き込み・ベリファイ回路が動作していないときに前記スイッチ素子をオンして書き込みの対象となったアドレスのメモリセルに前記セーブしたデータを書き込む制御を行う制御回路とを具備するフラッシュメモリが提供される。

また、この発明の一態様によると、書き込みの対象となるアドレスのメモリセルがメモリセルアレイにおける書き込み・ベリファイ回路側にあるか否かを判定する第１のステップと、前記第１のステップで書き込みの対象となるアドレスのメモリセルが前記メモリセルアレイにおける前記書き込み・ベリファイ回路側にあると判定されたときに、ビット線を複数に分割して前記メモリセルアレイ中の選択されたメモリセルにデータを書き込み、ベリファイする第２のステップと、前記第１のステップで書き込みの対象となるアドレスのメモリセルが前記メモリセルアレイにおける前記書き込み・ベリファイ回路から離れた側にあると判定されたときに、ビット線を複数に分割し、書き込みの対象となるアドレスのメモリセルにおけるブロックアドレスの最上位アドレスを変更して前記メモリセルアレイ中の書き込み・ベリファイ回路側のメモリセルにデータをセーブする第３のステップと、前記書き込み・ベリファイ回路が動作していないときに、分割した前記ビット線を接続し、前記第３のステップでセーブしたデータを書き込みの対象となるメモリセルに書き込む第４のステップとを具備するフラッシュメモリの書き込み・ベリファイ方法が提供される。

この発明によれば、書き込み及びベリファイ速度の高速化が図れるフラッシュメモリ及びその書き込み・ベリファイ方法が得られる。

以下、この発明の実施の形態について図面を参照して説明する。
図１は、この発明の実施形態に係る不揮発性半導体記憶装置及びその書き込み・ベリファイ方法について説明するためのもので、ＮＡＮＤフラッシュメモリの書き込み及びベリファイ動作に関係する要部の概略構成を示すブロック図である。

図１に示す如く、ＮＡＮＤフラッシュメモリは、メモリセルアレイ１１、コマンド入力バッファ１２、制御回路１３、アドレス入力バッファ１４、ロウデコーダ１５、カラムデコーダ１６、書き込み・ベリファイ回路１７及びデータ出力バッファ１８等を備えている。コマンド入力バッファ１２にコマンドＣＭＤが入力されると、制御回路１３でデコードされ、この制御回路１３によりコマンドＣＭＤに応じてアドレス入力バッファ１４、ロウデコーダ１５及び書き込み・ベリファイ回路１７等が制御される。上記アドレス入力バッファ１４に入力されたアドレス信号ＡＤＤのうち、ロウアドレス信号はロウデコーダ１５に供給されてデコードされ、カラムアドレス信号はカラムデコーダ１６に供給されてデコードされる。上記ロウデコーダ１５とカラムデコーダ１６によりメモリセルアレイ１１中のメモリセル（セルトランジスタ）が選択される。選択されたメモリセルから読み出されたデータは書き込み・ベリファイ回路１７中のセンスアンプで増幅され、データ出力バッファ１８を介して外部へ読み出される。また、メモリセルへデータを書き込んだときには、上記書き込み・ベリファイ回路１７により書き込みが十分か否か、換言すればセルトランジスタの閾値電圧のシフト量が充分か否かがベリファイされる。

上記メモリセルアレイ１１中には、図２に示すようにＮＡＮＤストリング（NAND String）がマトリックス状に配置されている。同一行に配置されたＮＡＮＤストリングは、１つのブロックを構成しており、ここでは１０２４個のブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ１０２３でメモリセルアレイ１１が構成される。各々のブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ１０２３中のＮＡＮＤストリングにはそれぞれ、ワード線ＷＬ０−３１＿＊（＊は０〜１０２３）と選択ゲート線ＳＧＤ，ＳＧＳが共通接続される。ここでは、図３（ａ），（ｂ）に示すように各ＮＡＮＤストリング中に３２個のセルトランジスタＣＴ０＿＊〜ＣＴ３１＿＊の電流通路が直列接続された例を示しており、セルトランジスタＣＴ０＿＊のソースとソース線ＣＥＬＳＲＣ間に選択ゲートトランジスタＳＴ１の電流通路が接続され、セルトランジスタＣＴ３１＿＊のドレインとビット線ＢＬ間に選択ゲートトランジスタＳＴ２の電流通路が接続されている。同一行に配置されたＮＡＮＤストリング中の選択ゲートトランジスタＳＴ１は選択ゲート線ＳＧＳに共通接続され、セルトランジスタＣＴ０＿＊〜ＣＴ３１＿＊のコントロールゲートはワード線ＷＬ０＿＊〜ＷＬ３１＿＊に共通接続され、選択ゲートトランジスタＳＴ２は選択ゲート線ＳＧＤに共通接続されている。

一方、同一列に配置されたＮＡＮＤストリングは、列毎にビット線ＢＬ０〜ＢＬ２０４７に接続される。上記メモリセルアレイ１１の中央部（Ｂｌｏｃｋ５１１とＢｌｏｃｋ５１２の間）のビット線ＢＬ０〜ＢＬ２０４７には、これらのビット線ＢＬ０〜ＢＬ２０４７を複数に分割するスイッチ素子として働くＭＯＳトランジスタＱ０〜Ｑ２０４７の電流通路が接続されている。これらＭＯＳトランジスタＱ０〜Ｑ２０４７のゲートには、上記制御回路１３から制御信号ＣＳが供給されてオン／オフ制御される。上記ＭＯＳトランジスタＱ０〜Ｑ２０４７がオン状態の時にはビット線ＢＬ０〜ＢＬ２０４７は連続しており、１本のビット線ＢＬｉ（ｉ＝０〜２０４７）が選択されるとこの選択ビット線ＢＬｉに１０２４個のＮＡＮＤストリングが接続される。これに対し、オフ状態の時にはビット線ＢＬ０〜ＢＬ２０４７が２分割され、選択ビット線ＢＬｉには５１２個ずつのＮＡＮＤストリングが接続される。すなわち、ＭＯＳトランジスタＱ０〜Ｑ２０４７によってメモリセルアレイ１１がブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ５１１とＢｌｏｃｋ５１２〜Ｂｌｏｃｋ１０２３に２分割される。上記ビット線ＢＬ０〜ＢＬ２０４７の一端にはそれぞれ、書き込み・ベリファイ回路１７−０〜１７−２０４７が接続されている。

上記のような構成において、コマンド入力バッファ１２にコマンドＣＭＤが入力されて書き込み動作が指示されると、アドレス入力バッファ１４に入力されたアドレス信号ＡＤＤに基づいて、図４のフローチャートに示すように書き込みの対象となるアドレスがメモリセルアレイ１１中のブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ５１１内のメモリセルかブロックＢｌｏｃｋ５１２〜Ｂｌｏｃｋ１０２３内のメモリセルかが判定される。換言すれば、ＭＯＳトランジスタＱ０〜Ｑ２０４７より書き込み・ベリファイ回路１７に近い位置にあるか遠い位置にあるかが判定される（ＳＴＥＰ１）。

このＳＴＥＰ１で書き込みの対象となるアドレスのメモリセルが書き込み・ベリファイ回路１７に近い位置（ブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ５１１内）にある、例えば図２に示すようにブロックＢｌｏｃｋ１中のワード線ＷＬ１＿１が選択されているときには、制御信号ＣＳを接地電位ＶＳＳレベルに設定してＭＯＳトランジスタＭＯＳトランジスタＱ０〜Ｑ２０４７をオフし、ビット線ＢＬ０〜ＢＬ２０４７を２分割してワード線ＷＬ１＿１で選択されたメモリセルにデータを書き込み、ベリファイする（ＳＴＥＰ２）。この場合には、ビット線容量が半分になるので、ビット線の充放電時間も実質的に半分にでき、書き込み及びベリファイ動作に要する時間を短縮できる。

これに対し、上記ＳＴＥＰ１で書き込みの対象となるアドレスのメモリセルが書き込み・ベリファイ回路１７から遠い位置（ブロックＢｌｏｃｋ５１２〜Ｂｌｏｃｋ１０２３内）にある、例えば図５に示すようにブロックＢｌｏｃｋ５１２中のワード線ＷＬ１＿５１２が選択されているときには、制御信号ＣＳを接地電位ＶＳＳレベルに設定してＭＯＳトランジスタＭＯＳトランジスタＱ０〜Ｑ２０４７をオフし、ビット線ＢＬ０〜ＢＬ２０４７を２分割して、例えばブロックアドレスの最上位アドレスを変更したアドレスのメモリセルにデータをセーブする（ＳＴＥＰ３）。図５では、ワード線ＷＬ１＿０で選択されたメモリセルにデータをセーブしている。

なお、書き込み動作を高速化するためには、上記セーブ動作は早く行うこと（書き込み回数を少なくすること）が重要である。このため、書き込みは２値動作にして、且つ書き込み電圧を上げて（セルトランジスタの閾値電圧制御を多少犠牲にしてでも）書き込み回数を減らすのが好ましい。

その後、図６に示すように、書き込み・ベリファイ回路１７が使用されていないときに、制御信号ＣＳを電源電圧ＶＤＤレベルに設定してＭＯＳトランジスタＭＯＳトランジスタＱ０〜Ｑ２０４７をオンして、上記セーブしたデータを書き込みの対象となった正しいアドレスのメモリセルにページコピー等の要領で書き込みを行う（ＳＴＥＰ３）。

この正しいアドレスへ書き込みを行うタイミングとしては、例えば下記（ａ）〜（ｄ）が考えられる。

（ａ） 他のプレーンへの書き込み時
（ｂ） ２チップ構成の場合、他のチップをアクセスしている時
（ｃ） 入出力（シリアルリード・データロード）の時
（ｄ） コントローラの空き時間
つまり、システムの書き込み時間を律速しない空き時間に、正規のアドレスにデータを書き込むことで、システム全体の書き込み時間を短縮することが可能である。

なお、上記実施形態では、ビット線を２分割にして、ビット線の充放電時間を半分にする場合を例に取って説明したが、同様にビット線をｎ分割すれば、ビット線の充放電時間を１／ｎにすることができ、書き込み及びベリファイ動作を高速化することが可能である。

上述したように、ＮＡＮＤフラッシュメモリ等のビット線の負荷容量の大きな不揮発性半導体記憶装置において、書き込みの際に書き込み・ベリファイ回路に近い側のメモリセルが選択されたときには、ビット線を分割してビット線容量を小さくして書き込みを行うことにより、書き込み及びベリファイ速度の高速化が図れる。一方、書き込み・ベリファイ回路から遠い側のメモリセルが選択されたときには、まず書き込み・ベリファイ回路に近い側のメモリセルに高速にデータをセーブし、その後、書き込み・ベリファイ回路の未使用時に、この書き込み・ベリファイ回路を動作させて正規のアドレスのメモリセルにデータを書き込む（コピーする）。

このように、ビット線の負荷容量を軽くして書き込み・ベリファイ回路に近い側のメモリセルにセーブし、空き時間に正しいアドレスのメモリセルに書き戻すことによって、書き込み時のビット線の充放電時間やベリファイ時のビット線の充放電時間を短縮できる。正規のアドレスに書き戻すタイミングを他の動作中（他のアドレスに書き込む間、多チップ構成の場合には他のチップが動作している期間、データの入出力の間）に行うことで、チップ（システム）全体での書き込み及びベリファイ速度の高速化が可能になる。

以上実施形態を用いてこの発明の説明を行ったが、この発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の実施形態に係る不揮発性半導体記憶装置及びその書き込み・ベリファイ方法について説明するためのもので、ＮＡＮＤフラッシュメモリの書き込み及びベリファイ動作に関係する要部の概略構成を示すブロック図。 図１に示した回路におけるメモリセルアレイと書き込み・ベリファイ回路の構成例を示すブロック図。 図２のＮＡＮＤストリングのシンボル図及び具体的な構成例を示す回路図。 書き込み・ベリファイ方法について説明するためのフローチャート。 書き込みベリファイ動作について説明するためのブロック図。 書き込みベリファイ動作について説明するためのブロック図。

符号の説明

１１…メモリセルアレイ、１２…コマンド入力バッファ、１３…制御回路、１４…アドレス入力バッファ、１５…ロウデコーダ、１６…カラムデコーダ、１７，１７−０〜１７−２０４７…書き込み・ベリファイ回路、１８…データ入出力バッファ、Ｂｌｏｃｋ０〜Ｂｌｏｃｋ１０２３…ブロック、Ｑ０〜Ｑ２０４７…ＭＯＳトランジスタ（スイッチ素子）、ＣＳ…制御信号、ＢＬ０〜ＢＬ２０４７…ビット線、ＷＬ０−３１＿＊…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＣＴ０＿＊〜ＣＴ３１＿＊…セルトランジスタ、ＳＴ１，ＳＴ２…選択ゲートトランジスタ、ＣＥＬＳＲＣ…ソース線。

Claims (4)

1. メモリセルがマトリックス状に配置されたメモリセルアレイと、
   前記メモリセルアレイ中のビット線の一端に接続され、前記メモリセルにデータを書き込み、書き込んだデータをベリファイする書き込み・ベリファイ回路と、
   前記ビット線を複数に分割するスイッチ素子と、
   前記書き込み・ベリファイ回路と前記スイッチ素子を制御し、書き込みの対象となるアドレスのメモリセルが前記スイッチ素子より書き込み・ベリファイ回路側にあるときに、前記スイッチ素子をオフして書き込み及びベリファイを行い、前記書き込みの対象となるアドレスのメモリセルが前記スイッチ素子より書き込み・ベリファイ回路から離れた側にあるときに、前記スイッチ素子をオフし、書き込みの対象となるアドレスのメモリセルにおけるブロックアドレスの最上位アドレスを変更して前記書き込み・ベリファイ回路側のメモリセルにデータを書き込んでセーブした後、前記書き込み・ベリファイ回路が動作していないときに前記スイッチ素子をオンして書き込みの対象となったアドレスのメモリセルに前記セーブしたデータを書き込む制御を行う制御回路と
   を具備することを特徴とするフラッシュメモリ。
2. 書き込みの対象となるアドレスのメモリセルがメモリセルアレイにおける書き込み・ベリファイ回路側にあるか否かを判定する第１のステップと、
   前記第１のステップで書き込みの対象となるアドレスのメモリセルが前記メモリセルアレイにおける前記書き込み・ベリファイ回路側にあると判定されたときに、ビット線を複数に分割して前記メモリセルアレイ中の選択されたメモリセルにデータを書き込み、ベリファイする第２のステップと、
   前記第１のステップで書き込みの対象となるアドレスのメモリセルが前記メモリセルアレイにおける前記書き込み・ベリファイ回路から離れた側にあると判定されたときに、ビット線を複数に分割し、書き込みの対象となるアドレスのメモリセルにおけるブロックアドレスの最上位アドレスを変更して前記メモリセルアレイ中の書き込み・ベリファイ回路側のメモリセルにデータをセーブする第３のステップと、
   前記書き込み・ベリファイ回路が動作していないときに、分割した前記ビット線を接続し、前記第３のステップでセーブしたデータを書き込みの対象となるメモリセルに書き込む第４のステップと
   を具備することを特徴とするフラッシュメモリの書き込み・ベリファイ方法。
3. 前記第３のステップでデータをセーブする動作は、２値書き込み動作であることを特徴とする請求項２に記載のフラッシュメモリの書き込み・ベリファイ方法。
4. 前記第３のステップでデータをセーブするときの書き込み電圧は、通常の書き込み動作における書き込み電圧よりも高いことを特徴とする請求項２または３記載のフラッシュメモリの書き込み・ベリファイ方法。

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