JP2004253079A - 不揮発性半導体記憶装置および記憶装置並びに不良記憶素子検出修復方法 - Google Patents
不揮発性半導体記憶装置および記憶装置並びに不良記憶素子検出修復方法 Download PDFInfo
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Abstract
【課題】ＡＮＤ型やＮＯＲ型のフラッシュメモリのような複数のメモリセルが共通のビット線やソース線に並列接続された構成を有する電気的に書込み、消去可能な不揮発性半導体記憶装置において、書込みまたは消去動作により記憶素子のしきい値電圧を下げる動作をしている途中に電源が遮断されて、デプリート状態のメモリセルが発生した場合にそのデプリート不良のメモリセルを容易に検出できるようにする。
【解決手段】所定のコマンド入力または電源投入時等に、すべてのワード線を非選択状態にしてビット線に設けられた選択スイッチ（Ｑｓ１１〜Ｑｓ１ｋ，Ｑｓ２１〜Ｑｓ２ｋ）をオンさせて電流が流れるメモリセルがあるか否かをビット線が接続されたセンスアンプで検出してデプリート状態のメモリセルがあるか否か判定する。そして、デプリート状態のメモリセルがあったときは、ワード線のうち一つに順番に選択レベルの電圧（ＶＳＳまたは負電圧）を印加し、残りのワード線は非選択レベル（負電圧またはＶＳＳ）にするようにした。
【選択図】 図３
【解決手段】所定のコマンド入力または電源投入時等に、すべてのワード線を非選択状態にしてビット線に設けられた選択スイッチ（Ｑｓ１１〜Ｑｓ１ｋ，Ｑｓ２１〜Ｑｓ２ｋ）をオンさせて電流が流れるメモリセルがあるか否かをビット線が接続されたセンスアンプで検出してデプリート状態のメモリセルがあるか否か判定する。そして、デプリート状態のメモリセルがあったときは、ワード線のうち一つに順番に選択レベルの電圧（ＶＳＳまたは負電圧）を印加し、残りのワード線は非選択レベル（負電圧またはＶＳＳ）にするようにした。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
この発明は、電気的に書込み、消去可能な不揮発性半導体記憶装置における書込みまたは消去動作中の電源遮断等によってしきい値電圧が所定の値よりも低い記憶素子が発生した場合の救済技術に関し、例えばデータを所定の単位で一括消去可能なフラッシュメモリに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
フラッシュメモリは、コントロールゲートおよびフローティングゲートを有する２重ゲート構造のＭＯＳＦＥＴからなる不揮発性記憶素子をメモリセルに使用しており、フローティングゲートの蓄積電荷量を変えることで、図１６（Ａ）に示すように、ＭＯＳＦＥＴのしきい値電圧を変化させ情報を記憶するようにしている。図１６（Ａ）においては、ＭＯＳＦＥＴのしきい値電圧が高い状態がデータ“１”に対応し、しきい値電圧が低い状態がデータ“０”に対応する。
【０００３】
かかるフラッシュメモリにおいては、データの書込み動作またデータの消去動作でメモリセルのしきい値電圧を変化させる。この場合、メモリセルの特性バラツキによってしきい値電圧の変化の仕方にばらつきがあり、図１６（Ｂ）にハッチングで示すように、しきい値電圧が０Ｖ以下に下がったメモリセル（以下、デプリート状態と称する）が発生することがある。通常、このようにしきい値電圧が下がり過ぎたメモリセルは書上げもしくは書戻しと呼ばれる動作でしきい値電圧が所定の範囲に入るようにされる。
【０００４】
【発明が解決しようとする課題】
しかしながら、メモリカードなどに使用されるフラッシュメモリにあっては、停電の発生やユーザーがカードをスロットから引き抜くことで書込みや消去動作の途中で電源が遮断されることがある。そのため、電源遮断によりメモリアレイ内の一部のメモリセルがデプリート状態のままになるおそれがある。かかるデプリート状態のメモリセルが発生すると、図１８のように複数のメモリセルＭＣがビット線ＢＬとソース線ＳＬとの間に並列に接続されてなるいわゆるＡＮＤ型又はＮＯＲ型のフラッシュメモリにあっては、選択されていないデプリート状態のメモリセルを通して電流が流れてしまい、選択メモリセルの記憶データを正確に読み出すことができない不良（以下、デプリート不良と称する）が発生する。
【０００５】
なお、図１８は、メモリセルＭＣ０が選択セル、ＭＣ１〜ＭＣｎが非選択セルである場合の電流状態を示し、このうち図１８（Ａ）は非選択セルＭＣ１〜ＭＣｎのすべてがデプリート不良を起こしていない場合、図１８（Ｂ）は非選択セルＭＣ１〜ＭＣｎのうちＭＣ２がデプリート不良を起こしている場合を示す。図１８（Ａ）と（Ｂ）を比較すると明らかなように、選択セルＭＣ０のしきい値電圧が高いためＭＣ０を通してビット線ＢＬからソース線ＳＬへ電流Ｉが流れることはないが、非選択セルＭＣ１〜ＭＣｎの中にデプリート不良を起こしているメモリセルがあると、そのセル（図ではＭＣ２）を通してビット線ＢＬからソース線ＳＬへ電流Ｉが流れてしまい、データの誤読出しがなされてしまう。
【０００６】
そして、デプリート不良を起したメモリセルを含むブロックが、メモリ上のファイルの位置を管理するテーブルデータやフォーマット情報などシステムにとって重要なデータを記憶するシステム領域として使用されていた場合には、メモリの認識ができなくなったりシステムの正常動作が不能になるおそれがある。そこで、デプリート不良を起したメモリセルを検出して修復することが考えられる。しかしながら消去動作等の途中に電源が遮断された場合、消去動作の対象であったメモリのアドレスが電源遮断により不明となるため、どのメモリセルがデプリート不良を起したか簡単には分からない。
【０００７】
なお、デプリート不良を起したメモリセルを通常の消去状態に復帰させるようにした発明として、例えば特許文献１に記載のものがある。しかしながら、この先願発明のフラッシュメモリは、メモリセルのソース線がワード線単位で分離することが必要であり、もともとソース線が分かれているようなメモリには容易に適用することができるが、複数のメモリセルが共通のビット線とソース線との間に並列に接続された構成を有しソース線がワード線単位で分かれていないいわゆるＡＮＤ型やＮＯＲ型のフラッシュメモリには先願発明をそのまま適用することができない。
【０００８】
また、デプリート不良を起したメモリセルの検出を容易にするため、メモリセルが接続されるソース線を上記先願のようにあえてワード線単位で分離する方式も考えられるが、そのようにするとソース線をオン、オフするためのスイッチ素子およびそれらを選択的にオン、オフさせる信号を生成する回路が必要になり、回路規模が増大するという新たな課題が発生する。
【０００９】
【特許文献１】
特開２００２−１９７８７６号公報
【００１０】
この発明の目的は、ＡＮＤ型やＮＯＲ型のフラッシュメモリのような複数のメモリセルが共通のビット線やソース線に並列接続された構成を有する電気的に書込み、消去可能な不揮発性半導体記憶装置において、例えば書込みまたは消去動作により記憶素子のしきい値電圧を下げる動作をしている途中に電源が遮断されてデプリート状態のメモリセルが発生した場合に、そのデプリート不良を起こしたメモリセルを容易に検出できるようにすることにある。
【００１１】
この発明の他の目的は、ＡＮＤ型やＮＯＲ型のフラッシュメモリのような複数のメモリセルが共通のビット線やソース線に並列接続された構成を有する電気的に書込み、消去可能な不揮発性半導体記憶装置において、デプリート不良のメモリセルを検出し速やかにデプリート不良を修復できるようにすることにある。
【００１２】
この発明のさらに他の目的は、不揮発性半導体記憶装置における上記のようなデプリート不良のメモリセルを検出およびデプリート不良の修復を、大規模な回路の追加を伴わずに実現できるようにすることにある。
この発明の前記ならびにほかの目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、本願の第１の発明は、複数のメモリセルが共通のビット線やソース線に並列に接続されているフラッシュメモリのような不揮発性半導体記憶装置において、所定のコマンドが入力されまたは電源が投入された際等に、すべてのワード線を非選択状態にしてビット線に設けられた選択スイッチをオンさせて電流が流れるメモリセルがあるか否かをビット線が接続されたセンスアンプで検出してデプリート状態のメモリセルがあるか否か判定する。そして、デプリート状態のメモリセルが検出されたときは、共通のソース線とビット線に接続されたメモリセルが接続されているワード線のうち一つに順番に負電圧を印加し、残りのワード線は非選択レベルにするように構成したものである。
【００１４】
上記した手段によれば、ワード線を非選択状態にしてビット線に設けられた選択スイッチをオンさせたときに、そのビット線に接続されたメモリセルの中にデプリート状態のメモリセルがあればソース線へ電流が流れてビット線の電位が下がり、デプリート状態のメモリセルがなければソース線へ電流が流れずビット線の電位は下がらないので、ビット線が接続されたセンスアンプでビット線の電位を検出することでデプリート状態のメモリセルがあるか否か判定することができる。
【００１５】
また、ワード線のうち一つに順番に負電圧を印加し、残りのワード線は非選択レベルにすると、デプリート状態のメモリセルが接続されたワード線に負電圧が印加されたときに電流が流れなくなるので、ビット線が接続されたセンスアンプでビット線の電位を検出することで、共通のソース線とビット線に接続されたメモリセルのうちどのメモリセルがデプリート状態であるか検出できるようになる。
【００１６】
また、望ましくは、デプリート状態のメモリセルが検出されたときは、そのときにセンスアンプに保持されている直前のリードデータを利用してビット線をハイレベルもしくはロウレベルに駆動し、当該デプリート状態のメモリセルが接続されているワード線に書込み電圧を印加して、メモリセルのしきい値電圧を高くする方向へ変化させる書戻し処理を行なう。これにより、デプリート状態のメモリセルを検出したときに速やかにそのメモリセルのしきい値電圧を高くさせてデプリート状態を修復することができる。
【００１７】
【発明の実施の形態】
以下、本発明の一実施例を、図面を用いて説明する。
図１は、本発明を適用して好適な不揮発性記憶装置としてのフラッシュメモリの一例のブロック図を示す。
図１において、符号１０は複数の不揮発性記憶素子（メモリセル）がマトリックス状に配置されたメモリアレイ、１１はアドレス（Ｘアドレス）信号をデコードして前記メモリアレイ１０内の対応するワード線を選択レベルにするＸアドレスデコーダで、該Ｘアドレスデコーダ１１にはワード線ＷＬを選択レベルに駆動するワードドライバ回路が含まれている。メモリアレイ１０を構成するメモリセルは、フローティングゲートとコントロールゲートを有するＭＯＳＦＥＴからなり、フローティングゲートに注入される電荷の量に応じてしきい値電圧が高い状態または低い状態に設定されることにより情報を記憶するようにされる。
【００１８】
なお、本明細書においては、しきい値電圧が最も低い状態を消去状態と称する。つまり、しきい値電圧を下げる動作を消去と称し、しきい値電圧を上げる動作を書込みもしくは書戻しと称する。
【００１９】
図１において、符号１２はメモリアレイ１０内のビット線に接続されて書込みデータを保持したり読出し信号の増幅およびラッチを行なうセンスアンプ、１３は１本のワード線に接続された複数のメモリセルのうちバイト単位やワード単位など所定の単位で書込みデータや読出しデータを選択するＹアドレスデコーダ、１４は外部から入力された書込みデータを保持したりセンスアンプ１２により増幅された読出しデータをさらに増幅してチップ外部へ出力するメインアンプである。
【００２０】
また、２０は外部から入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を介して入力されたコマンドコードをデコードするコマンドデコーダ２１やＸアドレスおよびＹアドレスを生成するアドレスカウンタ２１、内部電源の生成を制御する電源制御回路２３など有し、入力されたコマンドに従って内部の制御信号を生成する制御部である。３０は該制御部２０の制御シーケンスをマイクロプログラムのような形式で記憶するシーケンス用ＲＯＭ、４０はデータ書込み時や消去時、デプリート検出時に必要とされる高電圧（負電圧を含む）やそのための基準となる電圧を生成する内部電源回路である。
【００２１】
内部電源回路４０は、チャージポンプや電圧レギュレータ、基準電源回路などからなりデータ書込み時にワード線に印加される＋１５Ｖのような正の高電圧ＶＰＰやベリファイ電圧ＶＷＶを発生する正電圧回路４１、データ消去時にワード線に印加する−１８Ｖのような負の高電圧ＶＥＷを発生する負電圧回路４２、正電圧回路４１や負電圧回路４２で生成された電圧を分圧する抵抗分割回路とアンプなどなる分圧回路４３を備え、デプリート検出時に必要とされる−６Ｖのような負電圧ＶＭＷは負電圧回路４２で発生されたデータ消去用の負電圧ＶＥＷを分圧回路４３で分圧して生成するようにされている。内部電源回路４０で生成された電圧はＸアドレスデコーダ１１等に供給され、ワード線に印加される。
【００２２】
入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、上記コマンドの入力の他、書込みデータやアドレスの入力、リードデータの出力にも利用される。書込み時に外部より入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に入力されたライトデータは前記メインアンプ１４およびセンスアンプ１２を経てメモリアレイ１０に供給され、アドレスは一旦制御部２０に取り込まれてから動作モードやデータの長さに応じてアドレスカウンタ２２で生成されたアドレスがアドレスデコーダ１１，１３に供給される。
【００２３】
また、この実施例のフラッシュメモリには、外部のコントローラから入力される例えばチップ選択信号／ＣＥ、書込み制御信号／ＷＥ、出力制御信号／ＯＥ、読出し制御信号／ＲＥ等の制御信号が入力される制御端子が設けられており、これらの制御端子に入力された制御信号は制御部２０に供給され、これらの制御信号に従ってチップ内部の動作状態が制御される。ここで、特に制限されるものでないが、符号の前に「／」が付記されている信号は、ロウレベルが有効レベルであること意味する。また、制御部２０からはチップにコマンドを入力することが可能な状態にあるか否かを示すレディ／ビジー信号Ｒ／Ｂがチップ外部へ出力されるようにされている。
【００２４】
この実施例のフラッシュメモリのメモリアレイは、図２に示されているように、ｎ個（ｎは正の整数）のメモリセルＭＣ１〜ＭＣｎがローカルビット線ＬＢＬ１，ＬＢＬ２……とローカルソース線ＬＳＬ１，ＬＳＬ２……との間に並列に接続された複数のメモリ列がワード線方向にｋ個並んで配設されているいわゆるＡＮＤ型のメモリアレイである。本明細書ではこれｎ×ｋ個のメモリセル群をストリングと称する。
【００２５】
本実施例のメモリアレイには、このようなストリングが複数個設けられている。各ストリング内の横方向つまり同一行のメモリセルはそれぞれ共通のワード線ＷＬ１−１，ＷＬ１−２，……ＷＬ１−ｎに接続されている。本明細書では、同一のワード線に接続されたメモリセル群をセクタと称する。本実施例のフラッシュメモリは、このセクタを単位として書込みと消去を行なうように構成されている。
【００２６】
さらに、上記ローカルビット線ＬＢＬ１，ＬＢＬ２……ＬＢＬｋは、それぞれ選択ＭＯＳＦＥＴＱｓ１１，Ｑｓ１２……Ｑｓ１ｋを介して対応するグローバルビット線ＧＢＬ１，ＧＢＬ２……ＧＢＬｋに接続可能にされている。グローバルビット線ＧＢＬ１，ＧＢＬ２……ＧＢＬｋには、他のストリング内の対応するメモリ列のローカルビット線が同じく選択ＭＯＳＦＥＴＱｓ１１，Ｑｓ１２……Ｑｓ１ｋを介して接続可能にされている。
【００２７】
また、同一ストリング内のローカルソース線ＬＳＬ１，ＬＳＬ２……ＬＳＬｋはソース側選択ＭＯＳＦＥＴＱｓ２１，Ｑｓ２２……Ｑｓ２ｋを介してコモンソース線ＣＳＬに接続されている。選択ＭＯＳＦＥＴＱｓ１１，Ｑｓ１２……Ｑｓ１ｋおよびＱｓ２１，Ｑｓ２２……Ｑｓ２ｋは、Ｘアドレスデコーダ１１から所定のタイミングで供給される信号によって選択的にオン、オフされる。
【００２８】
なお、書込みまたは消去時にはいずれかのストリング内のｎ本のワード線のうち１本が選択にされ、書込み時には１５Ｖのような正の高電圧がまた消去時には−１８Ｖのような負の高電圧が選択ワード線に印加される。書込み時にしきい値電圧を高くしたいメモリセルに対応したローカルビット線には０Ｖが印加され、しきい値電圧を高くしたくないメモリセルに対応したローカルビット線には５Ｖが印加される。これにより、同一ワード線に接続されたメモリセルのしきい値電圧が選択的に高くされる。書込み時にローカルビット線に０Ｖを印加するか５Ｖを印加するかは、グローバルビット線ＧＢＬ１，ＧＢＬ２……ＧＢＬｋに接続されたセンスアンプＳＡ１〜ＳＡｋに保持されている書込みデータに応じて決定される。
【００２９】
次に、本実施例のフラッシュメモリにおけるデプリート不良のメモリセルの検出処理手順を、図３のフローチャートを用いて説明する。このフローチャートに従った処理は、例えばフラッシュメモリが外部から専用のコマンドを受けたときにシーケンスＲＯＭ３０内に予め格納されている所定のシーケンスを制御部２０が読み出して実行することにより開始される。
【００３０】
本実施例のフラッシュメモリにおけるデプリート不良のメモリセルの検出は、デプリート不良の有無をストリング毎に判定する第１段階（以下、ストリング検出と称する）と、デプリート不良があったときにどのメモリセルが不良であるかを特定する第２段階（以下、ワード検出と称する）とからなる。
【００３１】
図３のように、デプリート不良のメモリセルの検出処理が開始されると、先ずステップＳ１で最初のストリングについてデプリート不良の有無を検出し、なければステップＳ２で最終ストリングか否か判定して最終ストリングでない時はステップＳ３でストリング番号を更新してステップＳ１へ戻る。そして、ステップＳ１で着目ストリング内にデプリート不良があると判定した時はステップＳ４へ移行し、どのメモリセルが不良であるかを特定するワード検出を開始する。
【００３２】
ワード検出では、先ず最初のワード線についてデプリート不良の有無を検出し、なければステップＳ５で最終ワード線か否か判定して最終ワード線でない時はステップＳ６で選択ワード線を更新してステップＳ４へ戻る。そして、ステップＳ４で選択ワード線に接続されているメモリセルにデプリート不良があると判定した時はステップＳ７へ移行し、デプリート修復処理を実行しステップＳ２へ戻る。
【００３３】
次に、本実施例のフラッシュメモリにおけるデプリート不良のメモリセルの検出の原理を、図４〜図７の回路図を用いて説明する。
デプリート不良の有無をストリング毎に判定する第１段階では、図４のように、着目するストリング内の全てのワード線ＷＬ１〜ＷＬＮを非選択レベル（ＶＳＳ＝０Ｖ）にするとともに、ドレイン側とソース側の選択ＭＯＳＦＥＴ Ｑｓ１１，Ｑｓ１２，……Ｑｓ１ｋおよびＱｓ２１，Ｑｓ２２，……Ｑｓ２ｋをオン状態にして、センスアンプＳＡ１，ＳＡ２……ＳＡｋによりグローバルビット線ＧＢＬ１，ＧＢＬ２，……ＧＢＬｋを介して、着目ストリング内のローカルビット線ＬＢＬ１，ＬＢＬ２……ＬＢＬｋをハイレベル（例えば３．３Ｖ）にプリチャージする。
【００３４】
このとき、デプリート不良でないメモリセルのしきい値電圧はワード線の非選択レベルよりも高くオン状態にされることはないので、着目ストリング内にデプリート不良のメモリセルがなければ、図４のようにいずれのローカルビット線ＬＢＬ１，ＬＢＬ２……ＬＢＬｋの電位も下がらない。そのため、センスアンプＳＡ１，ＳＡ２……ＳＡｋはすべてハイレベル（データ“１”）を検出する。
【００３５】
一方、デプリート不良のメモリセルのしきい値電圧はワード線の非選択レベルよりも低くオン状態にされるので、着目ストリング内にデプリート不良のメモリセルがあれば、図５のようにデプリート不良のメモリセルを通してビット線からソース線へ電流が流れ、ビット線の電位が下がる。そのため、当該ビット線に接続されたセンスアンプはロウレベル（データ“０”）を検出する。図５は、ローカルビット線ＬＢＬ１に接続されたメモリセルＭＣ２がデプリート不良を起こしており、センスアンプＳＡ１がロウレベルを検出する様子を示している。
【００３６】
次に、デプリート不良のメモリセルを特定する第２段階では、図６および図７のように、着目するストリング内の全てのドレイン側とソース側の選択ＭＯＳＦＥＴ Ｑｓ１１，Ｑｓ１２，……Ｑｓ１ｋおよびＱｓ２１，Ｑｓ２２，……Ｑｓ２ｋをオン状態にするとともに、ワード線ＷＬＭ−１〜ＷＬＭ−ｎを１本ずつ順番に選択レベルにし他のワード線はすべて非選択レベルにして、センスアンプＳＡ１，ＳＡ２……ＳＡｋによりグローバルビット線を介して着目ストリング内のローカルビット線ＬＢＬ１，ＬＢＬ２……ＬＢＬｋをハイレベル（例えば３．３Ｖ）にプリチャージする。
【００３７】
ただし、この実施例のプリート不良検出におけるワード線の選択レベルは、通常の読出し時の選択レベルではなく通常の読出し時の非選択レベルと同じＶＳＳ（＝０Ｖ）である。一方、非選択のワード線のレベルＶＭＷは通常の読出し時の非選択レベルではなく、デプリート不良のメモリセルのしきい値電圧よりも低い例えば−６Ｖのような負電圧とされる。
【００３８】
デプリート不良でないメモリセルはそのしきい値電圧がワード線の選択レベルＶＳＳ（０Ｖ）および非選択レベルＶＭＷ（−６Ｖ）のいずれよりも低く常にオフ状態にされるが、デプリート不良はそのメモリセルのしきい値電圧がワード線の選択レベルＶＳＳ（０Ｖ）よりも低く非選択レベルＶＭＷ（−６Ｖ）よりも高いのでワード線のレベルに応じてオンまたはオフ状態にされる。
【００３９】
そのため、ワード線ＷＬ１〜ＷＬＮを１本ずつ順番に選択レベルにしたとき、選択レベルＶＳＳ（０Ｖ）が印加されたワード線にデプリート不良のメモリセルが接続されていなければ、図６のようにデプリート不良のメモリセルはオフ状態となり、いずれのローカルビット線ＬＢＬ１，ＬＢＬ２……ＬＢＬｋの電位も下がらない。そのため、センスアンプＳＡ１，ＳＡ２……ＳＡｋはすべてハイレベル（データ“１”）を検出する。
【００４０】
一方、選択レベルＶＳＳ（＝０Ｖ）が印加されたワード線にデプリート不良のメモリセルが接続されていると、デプリート不良のメモリセルのしきい値電圧よりワード線の選択レベルＶＳＳ（＝０Ｖ）の方が高いため、非選択レベル（−６Ｖ）ではオフしていたメモリセルがオン状態にされる。そのため、図７のようにオン状態のメモリセルを通してビット線からソース線へ電流が流れてビット線の電位が下がり、当該ビット線に接続されたセンスアンプはロウレベル（データ“０”）を検出する。
【００４１】
図７は、ローカルビット線ＬＢＬ１に接続されたメモリセルＭＣ２がデプリート不良を起こしており、センスアンプＳＡ１がロウレベルを検出する様子を示している。従って、センスアンプＳＡ１，ＳＡ２……ＳＡｋのうち１つでもロウレベル（データ“０”）を検出したものがあれば当該ワード線（セクタ）にデプリート不良のメモリセルがあると判定することができる。
【００４２】
さらに、本実施例においては、上記のようにしてデプリート不良のメモリセルがあるワード線を検出した時にセンスアンプＳＡ１，ＳＡ２……ＳＡｋに保持されている読出しデータを用いて書込みを行なうことにより、デプリート不良のメモリセルのしきい値電圧を高くするデプリート不良修復処理を行なうようにしている。図８にはデプリート不良修復時の状態が示されいる。
【００４３】
図８のように、デプリート不良修復時には不良が検出されたストリング内の全てのドレイン側とソース側の選択ＭＯＳＦＥＴ Ｑｓ１１，Ｑｓ１２，……Ｑｓ１ｋおよびＱｓ２１，Ｑｓ２２，……Ｑｓ２ｋ非選択レベル（０Ｖ）にして、読出しデータを保持しているセンスアンプＳＡ１，ＳＡ２……ＳＡｋによりグローバルビット線ＧＢＬ１，ＧＢＬ２……ＧＢＬｋを介してローカルビット線ＬＢＬ１，ＬＢＬ２……ＬＢＬｋを駆動する。
【００４４】
これにより、デプリート不良のメモリセルが接続されたビット線（図ではＬＢＬ１）にはロウレベル（０Ｖ）の書込み電圧が印加され、それ以外のビット線にはハイレベル（例えば５Ｖ）の書込み阻止電圧が印加される。その結果、デプリート不良のメモリセルのフローティングゲートにのみ負電荷が注入されてしきい値電圧が高くされ、デプリート不良が修復される。デプリート不良修復時に書込み電圧ＶＰＰが印加される時間または回数は、通常の書込み時に書込み電圧ＶＰＰが印加される時間よりも短いまたは印加回数が少なくされる。
【００４５】
次に、デプリート不良のメモリセルを特定する第２段階の他の実施例を、図９および図１０を用いて説明する。デプリート不良を含むストリングを検出する第１段階は前記実施例と同じである。
この実施例の第２段階では、図のように、着目するストリング内の全てのドレイン側とソース側の選択ＭＯＳＦＥＴ Ｑｓ１１，Ｑｓ１２，……およびＱｓ２１，Ｑｓ２２，……をオン状態にするとともに、ワード線ＷＬ１〜ＷＬＮを１本ずつ順番に選択レベルＶＭＷにして、センスアンプＳＡ１，ＳＡ２……ＳＡｋによりグローバルビット線を介して着目ストリング内のローカルビット線ＬＢＬ１，ＬＢＬ２……ＬＢＬｋをハイレベル（例えば３．３Ｖ）にプリチャージする。
【００４６】
ただし、この実施例のデプリート不良検出におけるワード線の選択レベルＶＭＷは、通常の読出し時の選択レベルではなく、デプリート不良のメモリセルのしきい値電圧よりも低い例えば−６Ｖのような負電圧とされる。非選択のワード線のレベルは通常の読出し時の非選択レベル（ＶＳＳ＝０Ｖ）と同じで良い。
【００４７】
このとき、デプリート不良のメモリセルのしきい値電圧はワード線の非選択レベルよりも低くオン状態にされるので、選択レベルＶＭＷが印加されたワード線に接続されたメモリセルの中にデプリート不良のメモリセルがなく非選択レベルＶＳＳが印加されたワード線に接続されたメモリセルの中にデプリート不良のメモリセルがあると、図９のようにデプリート不良のメモリセルを通してビット線からソース線へ電流が流れてビット線の電位が下がる。そのため、当該ビット線に接続されたセンスアンプはロウレベル（データ“０”）を検出する。図９にはローカルビット線ＬＢＬ１に接続されたメモリセルＭＣ２がデプリート不良を起こしており、センスアンプＳＡ１がロウレベルを検出する様子を示している。
【００４８】
一方、選択レベルＶＭＷが印加されたワード線にに接続されたメモリセルの中にデプリート不良のメモリセルがあると、デプリート不良のメモリセルのしきい値電圧よりワード線の選択レベルＶＭＷの方が低いため、非選択レベルではオンしていたメモリセルがオフ状態にされる。そのため、図１０のようにいずれのローカルビット線ＬＢＬ１，ＬＢＬ２……ＬＢＬｋの電位も下がらなくなり、センスアンプＳＡ１，ＳＡ２……ＳＡｋはすべてハイレベル（データ“１”）を検出する。
【００４９】
図６および図７を用いて説明した前記第１の実施例のデプリート不良検出（第２段階）では、数の少ない選択ワード線のレベルとしてＶＳＳ（０Ｖ）を用い、数の多い非選択のワード線のレベルとして負電圧ＶＭＷ（−６Ｖ）を用いているので、消費電力が多くなるという不具合がある。これに対し、本第２実施例では、数の少ない選択ワード線のレベルとして負電圧ＶＭＷ（−６Ｖ）を用い、数の多い非選択のワード線のレベルとしてＶＳＳ（０Ｖ）を用いているので、消費電力が少なくなるという利点がある。
【００５０】
ただし、この第２の実施例を適用するとワード線が異なる２以上のメモリセルがデプリート不良を起こしている場合にメモリセルを特定できないとともに、デプリート不良を検出した時点でセンスアンプのデータはすべて同一になるのでセンスアンプの読出しデータを用いてデプリート不良修復は行なえないという不具合がある。従って、複数のワード線単位（ストリング単位）で消去動作を行なうような不揮発性メモリには、本実施例はあまり有効でない。このような不揮発性メモリとしては、例えば図１５に示されているようないわゆるＮＯＲ型のフラッシュメモリがある。
【００５１】
しかるに、ＡＮＤ型のフラッシュメモリの中にはワード線単位で消去を行なうものがあり、かかるフラッシュメモリにおいては消去動作の途中で電源が遮断されてもデプリート不良を起こすメモリセルは１つのワード線に接続されているもののみであり、ワード線が異なる２以上のメモリセルがデプリート不良を起こすことはほとんどない。また、デプリート不良修復はセンスアンプの読出しデータを用いなくてもデプリート不良のメモリセルが接続されたワード線の全てのメモリセルに対して一括書込みをしたり消去コマンドを実行することができるので、本実施例を適用することが極めて有効である場合がある。
【００５２】
なお、デプリート不良修復のための書込み動作を、通常の書込みコマンドによって起動されるような書込みシーケンの実行で行なうとメモリセルのしきい値電圧が上がり過ぎるおそれがある。そこで、例えば消去シーケンスの中に設けられている書き戻し処理のサブシーケンスを走らせることで実行するようにするのが望ましい。また、デプリート不良を修復するのに消去コマンドを実行するのは、一見矛盾するように見えるが消去シーケンスの中には上述したように書き戻しのサブシーケンスがあるのでそれによってデプリート不良を修復することができる。
【００５３】
しかも、消去動作の初期に電源が遮断された場合を考えるとメモリセルの中にはデプリート不良を起こしたものの他に消去分布の上限値以下にならないメモリセルが生じることもある。例えば消去対象のメモリセルの中にデータ“１”（しきい値電圧高）を記憶しているものとデータ“０”（しきい値電圧低）を記憶しているものが混じっている場合、一回だけ消去パルスを印加した場合を想定すると、データ“１”のメモリセルのしきい値電圧は消去分布の上限値ＶＥＶＨ以下にならない一方、データ“０”のメモリセルのしきい値電圧は０Ｖ以下になり、図１７（Ａ）のようなしきい値電圧分布で電源遮断が生じることは充分に考えられる。
【００５４】
従って、このような状態でデプリート不良を検出した時に消去コマンドを実行するようにすれば、図１７（Ｂ）のようにデプリート不良を起こしたメモリセルのしきい値電圧を消去分布の下限値ＶＥＶＬ以上にしかつ消去分布の上限値ＶＥＶＨ以下になっていないメモリセルのしきい値電圧を消去分布の上限値ＶＥＶＨ以下にすることができる。
【００５５】
またワード線毎にデプリート不良の検出を行いデプリート不良の解消を行った後、アドレスインクリメントを行い次のワード線のデプリート不良検出を行うのではなく、該ストリングに対してデプリート不良の検出を行い尚もデプリート不良を検出した場合にアドレスインクリメントを行うようにしても良い。ストリングを構成するワード線の本数が比較的多い場合に、常に全てのワード線のデプリート不良検出を行うと処理時間が長くなることが考えられ、また例えばＡＮＤ型メモリセルのようにワード線単位に消去動作を行うような不揮発性メモリでは、１のワード線のみにおいてデプリート不良を生じていると考えて良い場合もあるからである。
【００５６】
更に、例えばＮＯＲ型メモリアレイのように、消去動作の対象がストリング単位である場合、図３のステップＳ１でデプリート不良を検出した段階で、該ストリングに対して消去動作を実行するようにすれば、該ストリング内にしきい値電圧の高いメモリセルや複数のワード線にデプリート状態のメモリセルが含まれる場合であっても、ワード線毎にデプリート検出を行うことなく該ストリングのメモリセルのしきい値電圧を消去分布内に収めることが可能となり、処理を早期に完了することが出来る。
【００５７】
次に、本発明の第３の実施例について説明する。第３の実施例は、例えば図１１に示すようなフラッシュメモリとコントローラを内蔵したメモリカードのようなシステムにおいて、フラッシュメモリとコントローラとの共同によってデプリート不良を修復するものである。
【００５８】
まず、図１１のメモリカード１００の構成について簡単に説明する。
図１１において、符号１１０は前記実施例で説明したような所定の単位でデータを電気的に一括消去することが可能なフラッシュメモリ、１２０は外部から供給されるコマンドに基づいて上記フラッシュメモリ１１０に対するデータの書込みや読出しの制御を行なうコントローラである。フラッシュメモリ１１０とコントローラ１２０は、それぞれ別個の半導体チップ上に半導体集積回路として形成されており、これら２つの半導体チップが図示しない基板上に実装され全体が樹脂でモールドもしくはセラミックパッケージ等に収納されてカードとして構成されている。
【００５９】
また、カードの一側には、外部の装置のカードスロットに挿入されたときに外部装置側の回路と電気的に接続され、外部の装置からメモリカード１００に対して電源を供給したり信号の入出力を行なうための外部端子群１３０が設けられ、これらの外部端子は上記基板上に形成されたプリント配線もしくはボンディングワイヤによって上記コントローラ１２０の外部端子としてのパッドに接続される。フラッシュメモリ１１０とコントローラ１２０との間はプリント配線によって接続してもよいし、コントローラ１２０とフラッシュメモリ１１０とをいずれか一方の上に他方を搭載してボンディングワイヤによって接続するようにしてもよい。
【００６０】
コントローラ１２０は、データ転送などカード内部全体の制御を行なうマイクロプロセッサ（ＭＰＵ）１２１と、外部の装置との間の信号のやり取りを行なうホストインタフェース部１２２と、フラッシュメモリ１２０との間の信号のやり取りを行なうメモリインタフェース部１２３と、外部から入力されたコマンドや書込みデータ、フラッシュメモリ１１０から読み出された読出しデータを一次保持するＲＡＭ（ランダムアクセスメモリ）などからなるバッファメモリ１２４と、該バッファメモリ１２４に対するデータの書込み読出しの制御を行なうバッファ制御部１２５などから構成されている。バッファ制御部１２５には、フラッシュメモリ１１０への書込みデータに対するエラー訂正符号の生成およびエラー訂正符号に基づく読出しデータのチェックと訂正の機能を有するエラー訂正符号生成＆エラー訂正回路を設けることも可能である。
【００６１】
この第３実施例においては、フラッシュメモリ１１０には前記第１実施例におけるデプリート不良検出修復機能のうち検出機能のみ設けられる。また、フラッシュメモリのデプリート不良検出機能はストリング検出機能とワード検出機能に分けられ、それぞれの機能は専用のコマンドとアドレスの入力によって、入力アドレスにより指定されたストリングもしくはワード線に対して実行されるように構成される。なお、デプリート不良の修復は、前述した書込みコマンドや消去コマンドのような既存のコマンドを使用して実行することができる。従って、この実施例では、コントローラ１２０が上記のようなコマンドとアドレスを、また必要に応じて修復のためのデータを生成してフラッシュメモリ１１０に与える必要がある。
【００６２】
さらに、フラッシュメモリの制御部２０は上記検出機能によって検出された結果を反映するステータスレジスタが設けられ、コントローラ１２０がコマンドを与えて所定時間後にステータスレジスタを読み出すことにより検出結果を知ることができるようになる。ただし、ステータスレジスタを設ける代わりに、検出結果を示す信号が外部端子から出力されるように構成しても良い。
【００６３】
また、この実施例では、検出結果をステータスレジスタに反映する代わりに、センスアンプの読出しデータをコントローラがチェックしてデプリート不良があるか否か判定するように構成することができる。この場合、フラッシュメモリには読出しデータの判定回路が不要であり、アドレスに基づいて生成される制御信号（例えばワード線をすべて非選択レベルにしてドレイン側とソース側の選択ＭＯＳＦＥＴをオンさせるための信号）とその電圧レベルをコマンドに応じて設定する機能を追加するだけで良い。
【００６４】
この第３実施例におけるデプリート不良検出修復処理は、図３に示されているフローチャートと同一の手順で行なうことができる。前記実施例との差異は、図３のフローチャートに従った処理が、フラッシュメモリ内部の制御部２０でなく、外部のコントローラ１２０によって実行される点である。
【００６５】
なお、この第３実施例では、図１１のフラッシュメモリ１１０とコントローラ１２０とが別個の半導体集積回路として構成されていると説明したが、図１１のフラッシュメモリ１１０とコントローラ１２０とを１つの半導体チップ上に形成して１つの半導体集積回路として構成することも可能である。このような半導体集積回路もデプリート不良検出と修復をすべて自動的に行なう半導体集積回路とみなすことができる。
【００６６】
次に、本発明の変形例を説明する。
前記実施例では、コントローラ１２０がフラッシュメモリ１１０に所定のコマンドを与えることでデプリート不良検出修復処理が実行されると説明したが、第１の変形例は、図１２に示すように、電源投入時にフラッシュメモリ自身が、内部電源回路４０内の基準電源回路の立上げや電圧トリミング用のヒューズの状態の読込み等の通常パワーオン処理（ステップＳ２１）の実行後に、シーケンスＲＯＭからデプリート不良検出修復シーケンスを読み出して実行するようにしたものである。
【００６７】
これにより、コントローラ１２０の負担を軽減することができる。つまり、コントローラ側から何らコマンドを付与することなく、フラッシュメモリが自動的にデプリート不良検出し修復することができる。フラッシュメモリ内に消去途中の電源遮断を検出回路とそれを記憶するフラグ（１ビットの不揮発性メモリ）を設けて、電源立上げ時にそのフラグをチェックしてフラグが立っている時にのみデプリート不良検出修復シーケンスを読み出して実行するようにしてもよい。
【００６８】
また、フラッシュメモリ内にアドレス変換テーブルなどを記憶するシステムでは、ステップＳ１１のパワーオン処理でテーブルデータを外部のＳＲＡＭなどに読み出すシーケンスを実行するようにすることがあるが、かかるシステムでは、パワーオン処理を２つに分けて基準電源回路の立上げや電圧トリミング用のヒューズの状態の読込み処理はデプリート不良検出修復処理の前に行ない、テーブルデータを読み出すシーケンスはデプリート不良検出修復処理の後で行なうようにするのが良い。
【００６９】
第２の変形例は、大容量化と高速化のために１つのチップ内に複数のメモリアレイ（以下、バンクと称する）を設けるマルチバンク方式を採用したメモリチップに本発明を適用する場合のものである。マルチバンク方式を採用したメモリチップでは、例えば図１３に示すように複数のバンクＢＡＮＫ０〜ＢＡＮＫｎに対応してそれぞれＳＲＡＭなどからなるバッファメモリＢＦＭ０〜ＢＦＭｎを設けることで複数のバンクの並列書込みが可能になる。
【００７０】
かかるマルチバンク方式のフラッシュメモリでは、各バンクのデプリート不良検出及び修復をバンクＢＡＮＫ０から順番に行なって行くことも考えられるが、第２の変形例は、図１４に示すように、複数のバンクで並行してデプリート不良検出及び修復処理Ｓ２１，Ｓ２２……Ｓ２ｎを実行するようにしたものである。図１４に示されている各デプリート不良検出及び修復処理Ｓ２１，Ｓ２２……Ｓ２ｎは、それぞれ図３に示されているような手順に従って並行して実行される。
【００７１】
さらに、前記実施例においては、複数の記憶素子が互いに平行に配設されたローカルビット線とローカルソース線との間に並列に接続されたメモリ列からなるいわゆるＡＮＤ型のフラッシュメモリについて説明したが、図１５に示すように、同一列の記憶素子のドレインは共通のビット線ＢＬ１，ＢＬ２……ＢＬｋに接続され、同一行の記憶素子のソースは共通のソース線ＳＬ１，ＳＬ２……ＳＬｎに接続されたいわゆるＮＯＲ型のフラッシュメモリに対しても適用することができる。
【００７２】
すなわち、図１５のＮＯＲ型等のフラッシュメモリにおいても、すべてのワード線ＷＬ１〜ＷＬｎを非選択状態（ＶＳＳ）にしてセンスアンプＳＡ１〜ＳＡｋによりビット線ＢＬ１〜ＢＬｋのレベルをそれぞれ検出することでアレイ内にデプリート状態のメモリセルが存在するか否か検出することができる。さらに、ワード線ＷＬ１〜ＷＬｎに順番に選択電圧（ＶＳＳ）を印加し残りのワード線に負の非選択電圧ＶＭＷを印加してセンスアンプＳＡ１〜ＳＡｋによりビット線ＢＬ１〜ＢＬｋのレベルを検出することで、デプリート状態のメモリセルを特定することができる。そして、そのときのセンスアンプＳＡ１〜ＳＡｋの読出しデータを用いてデプリート不良のメモリセルのしきい値電圧を修復することが可能である。
【００７３】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、実施例においては、１つの記憶素子（メモリセル）に１ビットのデータを記憶可能な２値のフラッシュメモリについて説明したが、本発明は１つの記憶素子に２ビット以上のデータを記憶する多値のフラッシュメモリに対しても適用することができる。
【００７４】
また、実施例においてはメモリセルのしきい値電圧が低い状態を消去状態と称し、しきい値電圧が高い状態を書込み状態と称しているが、メモリセルのしきい値電圧が高い状態を消去状態に対応させ、しきい値電圧が低い状態を書込み状態に対応させるようにしたフラッシュメモリに対しても本発明を適用することができる。その場合、書込み動作の途中で電源が遮断された場合に発生したデプリート不良を検出し修復するのに本発明を適用すると有効である。
【００７５】
さらに、前記実施例においては、メモリアレイを構成する記憶素子がフローティングゲートとコントロールゲートを有するＭＯＳＦＥＴで構成されている不揮発性メモリについて説明したが、本発明はＭＯＮＯＳ構造の記憶素子を持つ不揮発性メモリ等に対しても適用することができる。また、実施例においては、デプリート不良の有無を検出する１段階目の検出をストリング毎にしているが、メモリアレイ全体で行ない、デプリート不良が見つかったら不良セルを特定する２段階目の検出を行なうように構成することも可能である。
【００７６】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリに適用した場合について説明したが、この発明はそれに限定されるものでなく、本発明は、電圧を印加してしきい値電圧を変化させて情報の記憶を行なう不揮発性記憶素子を有する半導体メモリに広く利用することができる。
【００７７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、ＡＮＤ型やＮＯＲ型のフラッシュメモリのような複数のメモリセルが共通のビット線やソース線に並列接続された構成を有する電気的に書込み、消去可能な不揮発性半導体記憶装置において、書込みまたは消去動作により記憶素子のしきい値電圧を下げる動作をしている途中に電源が遮断されてデプリート状態のメモリセルが発生した場合に、そのデプリート不良のメモリセルを容易に検出できるようになる。
【００７８】
また、デプリート不良のメモリセルを検出し速やかにデプリート不良を修復することができる。しかも、このようなデプリート不良のメモリセルを検出およびデプリート不良の修復を、大規模な回路の追加を伴わずに実現することができる。
【図面の簡単な説明】
【図１】本発明を適用して有効な不揮発性半導体記憶装置の一例としてのフラッシュメモリの概略構成例を示すブロック図である。
【図２】実施例のＡＮＤ型フラッシュメモリのメモリアレイの構成例を示す回路説明図である。
【図３】実施例のフラッシュメモリにおけるデプリート不良検出及び修復処理の手順の一例を示すフローチャートである。
【図４】実施例のフラッシュメモリにおけるデプリート不良検出の第１段階（デプリート不良を含まないストリング選択時）を示す回路説明図である。
【図５】実施例のフラッシュメモリにおけるデプリート不良検出の第１段階（デプリート不良を含むストリング選択時）を示す回路説明図である。
【図６】実施例のフラッシュメモリにおけるデプリート不良検出の第２段階（デプリート不良を含まないワード線選択時）を示す回路説明図である。
【図７】実施例のフラッシュメモリにおけるデプリート不良検出の第２段階（デプリート不良を含むワード線選択時）を示す回路説明図である。
【図８】実施例のフラッシュメモリにおけるデプリート不良修復時の状態を示す回路説明図である。
【図９】第２の実施例のフラッシュメモリにおけるデプリート不良検出の第２段階（デプリート不良を含まないワード線選択時）を示す回路説明図である。
【図１０】第２の実施例のフラッシュメモリにおけるデプリート不良検出の第２段階（デプリート不良を含むワード線選択時）を示す回路説明図である。
【図１１】実施例のフラッシュメモリを利用したメモリカードの一構成例を示すブロック図である。
【図１２】実施例のフラッシュメモリの第１の変形例を示す電源投入時のフローチャートである。
【図１３】実施例のフラッシュメモリの第２の変形例を示すブロック図である。
【図１４】実施例のフラッシュメモリの第２の変形例における手順を示すフローチャートである。
【図１５】本発明の第３の実施例が適用されるＮＯＲ型フラッシュメモリのメモリアレイの構成例を示す回路説明図である。
【図１６】実施例のフラッシュメモリのメモリセルのしきい値電圧分布を示す説明図で、図１６（Ａ）は正常なメモリアレイにおけるしきい値電圧分布を示す説明図、（Ｂ）はデプリート不良セルを有するメモリアレイにおけるしきい値電圧分布を示す説明図である。
【図１７】図１７（Ａ）は実施例のフラッシュメモリにおいてデータ消去動作の途中で電源遮断が発生した場合におけるメモリセルのしきい値電圧分布を示す説明図、（Ｂ）はデプリート不良を有するメモリアレイの修復後のしきい値電圧分布を示す説明図である。
【図１８】図１８（Ａ）はＡＤＮ型のフラッシュメモリにおいてデプリート不良を含まないメモリ列の読出し時の状態を示す回路説明図、（Ｂ）はデプリート不良を含むメモリ列の読出し時の状態を示す回路説明図である。
【符号の説明】
１０ メモリアレイ
１１ Ｘアドレスデコーダ
１２ センスアンプ
１３ Ｙアドレスデコーダ
２０ 制御部
３０ シーケンスメモリ
４０ 内部電源回路
ＭＣ メモリセル
ＷＬ ワード線
ＬＢＬ ローカルビット線
ＧＢＬ グローバルビット線
ＬＳＬ ローカルソース線
ＣＳＬ 共通ソース線
ＳＡ センスアンプ
【発明の属する技術分野】
この発明は、電気的に書込み、消去可能な不揮発性半導体記憶装置における書込みまたは消去動作中の電源遮断等によってしきい値電圧が所定の値よりも低い記憶素子が発生した場合の救済技術に関し、例えばデータを所定の単位で一括消去可能なフラッシュメモリに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
フラッシュメモリは、コントロールゲートおよびフローティングゲートを有する２重ゲート構造のＭＯＳＦＥＴからなる不揮発性記憶素子をメモリセルに使用しており、フローティングゲートの蓄積電荷量を変えることで、図１６（Ａ）に示すように、ＭＯＳＦＥＴのしきい値電圧を変化させ情報を記憶するようにしている。図１６（Ａ）においては、ＭＯＳＦＥＴのしきい値電圧が高い状態がデータ“１”に対応し、しきい値電圧が低い状態がデータ“０”に対応する。
【０００３】
かかるフラッシュメモリにおいては、データの書込み動作またデータの消去動作でメモリセルのしきい値電圧を変化させる。この場合、メモリセルの特性バラツキによってしきい値電圧の変化の仕方にばらつきがあり、図１６（Ｂ）にハッチングで示すように、しきい値電圧が０Ｖ以下に下がったメモリセル（以下、デプリート状態と称する）が発生することがある。通常、このようにしきい値電圧が下がり過ぎたメモリセルは書上げもしくは書戻しと呼ばれる動作でしきい値電圧が所定の範囲に入るようにされる。
【０００４】
【発明が解決しようとする課題】
しかしながら、メモリカードなどに使用されるフラッシュメモリにあっては、停電の発生やユーザーがカードをスロットから引き抜くことで書込みや消去動作の途中で電源が遮断されることがある。そのため、電源遮断によりメモリアレイ内の一部のメモリセルがデプリート状態のままになるおそれがある。かかるデプリート状態のメモリセルが発生すると、図１８のように複数のメモリセルＭＣがビット線ＢＬとソース線ＳＬとの間に並列に接続されてなるいわゆるＡＮＤ型又はＮＯＲ型のフラッシュメモリにあっては、選択されていないデプリート状態のメモリセルを通して電流が流れてしまい、選択メモリセルの記憶データを正確に読み出すことができない不良（以下、デプリート不良と称する）が発生する。
【０００５】
なお、図１８は、メモリセルＭＣ０が選択セル、ＭＣ１〜ＭＣｎが非選択セルである場合の電流状態を示し、このうち図１８（Ａ）は非選択セルＭＣ１〜ＭＣｎのすべてがデプリート不良を起こしていない場合、図１８（Ｂ）は非選択セルＭＣ１〜ＭＣｎのうちＭＣ２がデプリート不良を起こしている場合を示す。図１８（Ａ）と（Ｂ）を比較すると明らかなように、選択セルＭＣ０のしきい値電圧が高いためＭＣ０を通してビット線ＢＬからソース線ＳＬへ電流Ｉが流れることはないが、非選択セルＭＣ１〜ＭＣｎの中にデプリート不良を起こしているメモリセルがあると、そのセル（図ではＭＣ２）を通してビット線ＢＬからソース線ＳＬへ電流Ｉが流れてしまい、データの誤読出しがなされてしまう。
【０００６】
そして、デプリート不良を起したメモリセルを含むブロックが、メモリ上のファイルの位置を管理するテーブルデータやフォーマット情報などシステムにとって重要なデータを記憶するシステム領域として使用されていた場合には、メモリの認識ができなくなったりシステムの正常動作が不能になるおそれがある。そこで、デプリート不良を起したメモリセルを検出して修復することが考えられる。しかしながら消去動作等の途中に電源が遮断された場合、消去動作の対象であったメモリのアドレスが電源遮断により不明となるため、どのメモリセルがデプリート不良を起したか簡単には分からない。
【０００７】
なお、デプリート不良を起したメモリセルを通常の消去状態に復帰させるようにした発明として、例えば特許文献１に記載のものがある。しかしながら、この先願発明のフラッシュメモリは、メモリセルのソース線がワード線単位で分離することが必要であり、もともとソース線が分かれているようなメモリには容易に適用することができるが、複数のメモリセルが共通のビット線とソース線との間に並列に接続された構成を有しソース線がワード線単位で分かれていないいわゆるＡＮＤ型やＮＯＲ型のフラッシュメモリには先願発明をそのまま適用することができない。
【０００８】
また、デプリート不良を起したメモリセルの検出を容易にするため、メモリセルが接続されるソース線を上記先願のようにあえてワード線単位で分離する方式も考えられるが、そのようにするとソース線をオン、オフするためのスイッチ素子およびそれらを選択的にオン、オフさせる信号を生成する回路が必要になり、回路規模が増大するという新たな課題が発生する。
【０００９】
【特許文献１】
特開２００２−１９７８７６号公報
【００１０】
この発明の目的は、ＡＮＤ型やＮＯＲ型のフラッシュメモリのような複数のメモリセルが共通のビット線やソース線に並列接続された構成を有する電気的に書込み、消去可能な不揮発性半導体記憶装置において、例えば書込みまたは消去動作により記憶素子のしきい値電圧を下げる動作をしている途中に電源が遮断されてデプリート状態のメモリセルが発生した場合に、そのデプリート不良を起こしたメモリセルを容易に検出できるようにすることにある。
【００１１】
この発明の他の目的は、ＡＮＤ型やＮＯＲ型のフラッシュメモリのような複数のメモリセルが共通のビット線やソース線に並列接続された構成を有する電気的に書込み、消去可能な不揮発性半導体記憶装置において、デプリート不良のメモリセルを検出し速やかにデプリート不良を修復できるようにすることにある。
【００１２】
この発明のさらに他の目的は、不揮発性半導体記憶装置における上記のようなデプリート不良のメモリセルを検出およびデプリート不良の修復を、大規模な回路の追加を伴わずに実現できるようにすることにある。
この発明の前記ならびにほかの目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、本願の第１の発明は、複数のメモリセルが共通のビット線やソース線に並列に接続されているフラッシュメモリのような不揮発性半導体記憶装置において、所定のコマンドが入力されまたは電源が投入された際等に、すべてのワード線を非選択状態にしてビット線に設けられた選択スイッチをオンさせて電流が流れるメモリセルがあるか否かをビット線が接続されたセンスアンプで検出してデプリート状態のメモリセルがあるか否か判定する。そして、デプリート状態のメモリセルが検出されたときは、共通のソース線とビット線に接続されたメモリセルが接続されているワード線のうち一つに順番に負電圧を印加し、残りのワード線は非選択レベルにするように構成したものである。
【００１４】
上記した手段によれば、ワード線を非選択状態にしてビット線に設けられた選択スイッチをオンさせたときに、そのビット線に接続されたメモリセルの中にデプリート状態のメモリセルがあればソース線へ電流が流れてビット線の電位が下がり、デプリート状態のメモリセルがなければソース線へ電流が流れずビット線の電位は下がらないので、ビット線が接続されたセンスアンプでビット線の電位を検出することでデプリート状態のメモリセルがあるか否か判定することができる。
【００１５】
また、ワード線のうち一つに順番に負電圧を印加し、残りのワード線は非選択レベルにすると、デプリート状態のメモリセルが接続されたワード線に負電圧が印加されたときに電流が流れなくなるので、ビット線が接続されたセンスアンプでビット線の電位を検出することで、共通のソース線とビット線に接続されたメモリセルのうちどのメモリセルがデプリート状態であるか検出できるようになる。
【００１６】
また、望ましくは、デプリート状態のメモリセルが検出されたときは、そのときにセンスアンプに保持されている直前のリードデータを利用してビット線をハイレベルもしくはロウレベルに駆動し、当該デプリート状態のメモリセルが接続されているワード線に書込み電圧を印加して、メモリセルのしきい値電圧を高くする方向へ変化させる書戻し処理を行なう。これにより、デプリート状態のメモリセルを検出したときに速やかにそのメモリセルのしきい値電圧を高くさせてデプリート状態を修復することができる。
【００１７】
【発明の実施の形態】
以下、本発明の一実施例を、図面を用いて説明する。
図１は、本発明を適用して好適な不揮発性記憶装置としてのフラッシュメモリの一例のブロック図を示す。
図１において、符号１０は複数の不揮発性記憶素子（メモリセル）がマトリックス状に配置されたメモリアレイ、１１はアドレス（Ｘアドレス）信号をデコードして前記メモリアレイ１０内の対応するワード線を選択レベルにするＸアドレスデコーダで、該Ｘアドレスデコーダ１１にはワード線ＷＬを選択レベルに駆動するワードドライバ回路が含まれている。メモリアレイ１０を構成するメモリセルは、フローティングゲートとコントロールゲートを有するＭＯＳＦＥＴからなり、フローティングゲートに注入される電荷の量に応じてしきい値電圧が高い状態または低い状態に設定されることにより情報を記憶するようにされる。
【００１８】
なお、本明細書においては、しきい値電圧が最も低い状態を消去状態と称する。つまり、しきい値電圧を下げる動作を消去と称し、しきい値電圧を上げる動作を書込みもしくは書戻しと称する。
【００１９】
図１において、符号１２はメモリアレイ１０内のビット線に接続されて書込みデータを保持したり読出し信号の増幅およびラッチを行なうセンスアンプ、１３は１本のワード線に接続された複数のメモリセルのうちバイト単位やワード単位など所定の単位で書込みデータや読出しデータを選択するＹアドレスデコーダ、１４は外部から入力された書込みデータを保持したりセンスアンプ１２により増幅された読出しデータをさらに増幅してチップ外部へ出力するメインアンプである。
【００２０】
また、２０は外部から入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を介して入力されたコマンドコードをデコードするコマンドデコーダ２１やＸアドレスおよびＹアドレスを生成するアドレスカウンタ２１、内部電源の生成を制御する電源制御回路２３など有し、入力されたコマンドに従って内部の制御信号を生成する制御部である。３０は該制御部２０の制御シーケンスをマイクロプログラムのような形式で記憶するシーケンス用ＲＯＭ、４０はデータ書込み時や消去時、デプリート検出時に必要とされる高電圧（負電圧を含む）やそのための基準となる電圧を生成する内部電源回路である。
【００２１】
内部電源回路４０は、チャージポンプや電圧レギュレータ、基準電源回路などからなりデータ書込み時にワード線に印加される＋１５Ｖのような正の高電圧ＶＰＰやベリファイ電圧ＶＷＶを発生する正電圧回路４１、データ消去時にワード線に印加する−１８Ｖのような負の高電圧ＶＥＷを発生する負電圧回路４２、正電圧回路４１や負電圧回路４２で生成された電圧を分圧する抵抗分割回路とアンプなどなる分圧回路４３を備え、デプリート検出時に必要とされる−６Ｖのような負電圧ＶＭＷは負電圧回路４２で発生されたデータ消去用の負電圧ＶＥＷを分圧回路４３で分圧して生成するようにされている。内部電源回路４０で生成された電圧はＸアドレスデコーダ１１等に供給され、ワード線に印加される。
【００２２】
入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、上記コマンドの入力の他、書込みデータやアドレスの入力、リードデータの出力にも利用される。書込み時に外部より入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に入力されたライトデータは前記メインアンプ１４およびセンスアンプ１２を経てメモリアレイ１０に供給され、アドレスは一旦制御部２０に取り込まれてから動作モードやデータの長さに応じてアドレスカウンタ２２で生成されたアドレスがアドレスデコーダ１１，１３に供給される。
【００２３】
また、この実施例のフラッシュメモリには、外部のコントローラから入力される例えばチップ選択信号／ＣＥ、書込み制御信号／ＷＥ、出力制御信号／ＯＥ、読出し制御信号／ＲＥ等の制御信号が入力される制御端子が設けられており、これらの制御端子に入力された制御信号は制御部２０に供給され、これらの制御信号に従ってチップ内部の動作状態が制御される。ここで、特に制限されるものでないが、符号の前に「／」が付記されている信号は、ロウレベルが有効レベルであること意味する。また、制御部２０からはチップにコマンドを入力することが可能な状態にあるか否かを示すレディ／ビジー信号Ｒ／Ｂがチップ外部へ出力されるようにされている。
【００２４】
この実施例のフラッシュメモリのメモリアレイは、図２に示されているように、ｎ個（ｎは正の整数）のメモリセルＭＣ１〜ＭＣｎがローカルビット線ＬＢＬ１，ＬＢＬ２……とローカルソース線ＬＳＬ１，ＬＳＬ２……との間に並列に接続された複数のメモリ列がワード線方向にｋ個並んで配設されているいわゆるＡＮＤ型のメモリアレイである。本明細書ではこれｎ×ｋ個のメモリセル群をストリングと称する。
【００２５】
本実施例のメモリアレイには、このようなストリングが複数個設けられている。各ストリング内の横方向つまり同一行のメモリセルはそれぞれ共通のワード線ＷＬ１−１，ＷＬ１−２，……ＷＬ１−ｎに接続されている。本明細書では、同一のワード線に接続されたメモリセル群をセクタと称する。本実施例のフラッシュメモリは、このセクタを単位として書込みと消去を行なうように構成されている。
【００２６】
さらに、上記ローカルビット線ＬＢＬ１，ＬＢＬ２……ＬＢＬｋは、それぞれ選択ＭＯＳＦＥＴＱｓ１１，Ｑｓ１２……Ｑｓ１ｋを介して対応するグローバルビット線ＧＢＬ１，ＧＢＬ２……ＧＢＬｋに接続可能にされている。グローバルビット線ＧＢＬ１，ＧＢＬ２……ＧＢＬｋには、他のストリング内の対応するメモリ列のローカルビット線が同じく選択ＭＯＳＦＥＴＱｓ１１，Ｑｓ１２……Ｑｓ１ｋを介して接続可能にされている。
【００２７】
また、同一ストリング内のローカルソース線ＬＳＬ１，ＬＳＬ２……ＬＳＬｋはソース側選択ＭＯＳＦＥＴＱｓ２１，Ｑｓ２２……Ｑｓ２ｋを介してコモンソース線ＣＳＬに接続されている。選択ＭＯＳＦＥＴＱｓ１１，Ｑｓ１２……Ｑｓ１ｋおよびＱｓ２１，Ｑｓ２２……Ｑｓ２ｋは、Ｘアドレスデコーダ１１から所定のタイミングで供給される信号によって選択的にオン、オフされる。
【００２８】
なお、書込みまたは消去時にはいずれかのストリング内のｎ本のワード線のうち１本が選択にされ、書込み時には１５Ｖのような正の高電圧がまた消去時には−１８Ｖのような負の高電圧が選択ワード線に印加される。書込み時にしきい値電圧を高くしたいメモリセルに対応したローカルビット線には０Ｖが印加され、しきい値電圧を高くしたくないメモリセルに対応したローカルビット線には５Ｖが印加される。これにより、同一ワード線に接続されたメモリセルのしきい値電圧が選択的に高くされる。書込み時にローカルビット線に０Ｖを印加するか５Ｖを印加するかは、グローバルビット線ＧＢＬ１，ＧＢＬ２……ＧＢＬｋに接続されたセンスアンプＳＡ１〜ＳＡｋに保持されている書込みデータに応じて決定される。
【００２９】
次に、本実施例のフラッシュメモリにおけるデプリート不良のメモリセルの検出処理手順を、図３のフローチャートを用いて説明する。このフローチャートに従った処理は、例えばフラッシュメモリが外部から専用のコマンドを受けたときにシーケンスＲＯＭ３０内に予め格納されている所定のシーケンスを制御部２０が読み出して実行することにより開始される。
【００３０】
本実施例のフラッシュメモリにおけるデプリート不良のメモリセルの検出は、デプリート不良の有無をストリング毎に判定する第１段階（以下、ストリング検出と称する）と、デプリート不良があったときにどのメモリセルが不良であるかを特定する第２段階（以下、ワード検出と称する）とからなる。
【００３１】
図３のように、デプリート不良のメモリセルの検出処理が開始されると、先ずステップＳ１で最初のストリングについてデプリート不良の有無を検出し、なければステップＳ２で最終ストリングか否か判定して最終ストリングでない時はステップＳ３でストリング番号を更新してステップＳ１へ戻る。そして、ステップＳ１で着目ストリング内にデプリート不良があると判定した時はステップＳ４へ移行し、どのメモリセルが不良であるかを特定するワード検出を開始する。
【００３２】
ワード検出では、先ず最初のワード線についてデプリート不良の有無を検出し、なければステップＳ５で最終ワード線か否か判定して最終ワード線でない時はステップＳ６で選択ワード線を更新してステップＳ４へ戻る。そして、ステップＳ４で選択ワード線に接続されているメモリセルにデプリート不良があると判定した時はステップＳ７へ移行し、デプリート修復処理を実行しステップＳ２へ戻る。
【００３３】
次に、本実施例のフラッシュメモリにおけるデプリート不良のメモリセルの検出の原理を、図４〜図７の回路図を用いて説明する。
デプリート不良の有無をストリング毎に判定する第１段階では、図４のように、着目するストリング内の全てのワード線ＷＬ１〜ＷＬＮを非選択レベル（ＶＳＳ＝０Ｖ）にするとともに、ドレイン側とソース側の選択ＭＯＳＦＥＴ Ｑｓ１１，Ｑｓ１２，……Ｑｓ１ｋおよびＱｓ２１，Ｑｓ２２，……Ｑｓ２ｋをオン状態にして、センスアンプＳＡ１，ＳＡ２……ＳＡｋによりグローバルビット線ＧＢＬ１，ＧＢＬ２，……ＧＢＬｋを介して、着目ストリング内のローカルビット線ＬＢＬ１，ＬＢＬ２……ＬＢＬｋをハイレベル（例えば３．３Ｖ）にプリチャージする。
【００３４】
このとき、デプリート不良でないメモリセルのしきい値電圧はワード線の非選択レベルよりも高くオン状態にされることはないので、着目ストリング内にデプリート不良のメモリセルがなければ、図４のようにいずれのローカルビット線ＬＢＬ１，ＬＢＬ２……ＬＢＬｋの電位も下がらない。そのため、センスアンプＳＡ１，ＳＡ２……ＳＡｋはすべてハイレベル（データ“１”）を検出する。
【００３５】
一方、デプリート不良のメモリセルのしきい値電圧はワード線の非選択レベルよりも低くオン状態にされるので、着目ストリング内にデプリート不良のメモリセルがあれば、図５のようにデプリート不良のメモリセルを通してビット線からソース線へ電流が流れ、ビット線の電位が下がる。そのため、当該ビット線に接続されたセンスアンプはロウレベル（データ“０”）を検出する。図５は、ローカルビット線ＬＢＬ１に接続されたメモリセルＭＣ２がデプリート不良を起こしており、センスアンプＳＡ１がロウレベルを検出する様子を示している。
【００３６】
次に、デプリート不良のメモリセルを特定する第２段階では、図６および図７のように、着目するストリング内の全てのドレイン側とソース側の選択ＭＯＳＦＥＴ Ｑｓ１１，Ｑｓ１２，……Ｑｓ１ｋおよびＱｓ２１，Ｑｓ２２，……Ｑｓ２ｋをオン状態にするとともに、ワード線ＷＬＭ−１〜ＷＬＭ−ｎを１本ずつ順番に選択レベルにし他のワード線はすべて非選択レベルにして、センスアンプＳＡ１，ＳＡ２……ＳＡｋによりグローバルビット線を介して着目ストリング内のローカルビット線ＬＢＬ１，ＬＢＬ２……ＬＢＬｋをハイレベル（例えば３．３Ｖ）にプリチャージする。
【００３７】
ただし、この実施例のプリート不良検出におけるワード線の選択レベルは、通常の読出し時の選択レベルではなく通常の読出し時の非選択レベルと同じＶＳＳ（＝０Ｖ）である。一方、非選択のワード線のレベルＶＭＷは通常の読出し時の非選択レベルではなく、デプリート不良のメモリセルのしきい値電圧よりも低い例えば−６Ｖのような負電圧とされる。
【００３８】
デプリート不良でないメモリセルはそのしきい値電圧がワード線の選択レベルＶＳＳ（０Ｖ）および非選択レベルＶＭＷ（−６Ｖ）のいずれよりも低く常にオフ状態にされるが、デプリート不良はそのメモリセルのしきい値電圧がワード線の選択レベルＶＳＳ（０Ｖ）よりも低く非選択レベルＶＭＷ（−６Ｖ）よりも高いのでワード線のレベルに応じてオンまたはオフ状態にされる。
【００３９】
そのため、ワード線ＷＬ１〜ＷＬＮを１本ずつ順番に選択レベルにしたとき、選択レベルＶＳＳ（０Ｖ）が印加されたワード線にデプリート不良のメモリセルが接続されていなければ、図６のようにデプリート不良のメモリセルはオフ状態となり、いずれのローカルビット線ＬＢＬ１，ＬＢＬ２……ＬＢＬｋの電位も下がらない。そのため、センスアンプＳＡ１，ＳＡ２……ＳＡｋはすべてハイレベル（データ“１”）を検出する。
【００４０】
一方、選択レベルＶＳＳ（＝０Ｖ）が印加されたワード線にデプリート不良のメモリセルが接続されていると、デプリート不良のメモリセルのしきい値電圧よりワード線の選択レベルＶＳＳ（＝０Ｖ）の方が高いため、非選択レベル（−６Ｖ）ではオフしていたメモリセルがオン状態にされる。そのため、図７のようにオン状態のメモリセルを通してビット線からソース線へ電流が流れてビット線の電位が下がり、当該ビット線に接続されたセンスアンプはロウレベル（データ“０”）を検出する。
【００４１】
図７は、ローカルビット線ＬＢＬ１に接続されたメモリセルＭＣ２がデプリート不良を起こしており、センスアンプＳＡ１がロウレベルを検出する様子を示している。従って、センスアンプＳＡ１，ＳＡ２……ＳＡｋのうち１つでもロウレベル（データ“０”）を検出したものがあれば当該ワード線（セクタ）にデプリート不良のメモリセルがあると判定することができる。
【００４２】
さらに、本実施例においては、上記のようにしてデプリート不良のメモリセルがあるワード線を検出した時にセンスアンプＳＡ１，ＳＡ２……ＳＡｋに保持されている読出しデータを用いて書込みを行なうことにより、デプリート不良のメモリセルのしきい値電圧を高くするデプリート不良修復処理を行なうようにしている。図８にはデプリート不良修復時の状態が示されいる。
【００４３】
図８のように、デプリート不良修復時には不良が検出されたストリング内の全てのドレイン側とソース側の選択ＭＯＳＦＥＴ Ｑｓ１１，Ｑｓ１２，……Ｑｓ１ｋおよびＱｓ２１，Ｑｓ２２，……Ｑｓ２ｋ非選択レベル（０Ｖ）にして、読出しデータを保持しているセンスアンプＳＡ１，ＳＡ２……ＳＡｋによりグローバルビット線ＧＢＬ１，ＧＢＬ２……ＧＢＬｋを介してローカルビット線ＬＢＬ１，ＬＢＬ２……ＬＢＬｋを駆動する。
【００４４】
これにより、デプリート不良のメモリセルが接続されたビット線（図ではＬＢＬ１）にはロウレベル（０Ｖ）の書込み電圧が印加され、それ以外のビット線にはハイレベル（例えば５Ｖ）の書込み阻止電圧が印加される。その結果、デプリート不良のメモリセルのフローティングゲートにのみ負電荷が注入されてしきい値電圧が高くされ、デプリート不良が修復される。デプリート不良修復時に書込み電圧ＶＰＰが印加される時間または回数は、通常の書込み時に書込み電圧ＶＰＰが印加される時間よりも短いまたは印加回数が少なくされる。
【００４５】
次に、デプリート不良のメモリセルを特定する第２段階の他の実施例を、図９および図１０を用いて説明する。デプリート不良を含むストリングを検出する第１段階は前記実施例と同じである。
この実施例の第２段階では、図のように、着目するストリング内の全てのドレイン側とソース側の選択ＭＯＳＦＥＴ Ｑｓ１１，Ｑｓ１２，……およびＱｓ２１，Ｑｓ２２，……をオン状態にするとともに、ワード線ＷＬ１〜ＷＬＮを１本ずつ順番に選択レベルＶＭＷにして、センスアンプＳＡ１，ＳＡ２……ＳＡｋによりグローバルビット線を介して着目ストリング内のローカルビット線ＬＢＬ１，ＬＢＬ２……ＬＢＬｋをハイレベル（例えば３．３Ｖ）にプリチャージする。
【００４６】
ただし、この実施例のデプリート不良検出におけるワード線の選択レベルＶＭＷは、通常の読出し時の選択レベルではなく、デプリート不良のメモリセルのしきい値電圧よりも低い例えば−６Ｖのような負電圧とされる。非選択のワード線のレベルは通常の読出し時の非選択レベル（ＶＳＳ＝０Ｖ）と同じで良い。
【００４７】
このとき、デプリート不良のメモリセルのしきい値電圧はワード線の非選択レベルよりも低くオン状態にされるので、選択レベルＶＭＷが印加されたワード線に接続されたメモリセルの中にデプリート不良のメモリセルがなく非選択レベルＶＳＳが印加されたワード線に接続されたメモリセルの中にデプリート不良のメモリセルがあると、図９のようにデプリート不良のメモリセルを通してビット線からソース線へ電流が流れてビット線の電位が下がる。そのため、当該ビット線に接続されたセンスアンプはロウレベル（データ“０”）を検出する。図９にはローカルビット線ＬＢＬ１に接続されたメモリセルＭＣ２がデプリート不良を起こしており、センスアンプＳＡ１がロウレベルを検出する様子を示している。
【００４８】
一方、選択レベルＶＭＷが印加されたワード線にに接続されたメモリセルの中にデプリート不良のメモリセルがあると、デプリート不良のメモリセルのしきい値電圧よりワード線の選択レベルＶＭＷの方が低いため、非選択レベルではオンしていたメモリセルがオフ状態にされる。そのため、図１０のようにいずれのローカルビット線ＬＢＬ１，ＬＢＬ２……ＬＢＬｋの電位も下がらなくなり、センスアンプＳＡ１，ＳＡ２……ＳＡｋはすべてハイレベル（データ“１”）を検出する。
【００４９】
図６および図７を用いて説明した前記第１の実施例のデプリート不良検出（第２段階）では、数の少ない選択ワード線のレベルとしてＶＳＳ（０Ｖ）を用い、数の多い非選択のワード線のレベルとして負電圧ＶＭＷ（−６Ｖ）を用いているので、消費電力が多くなるという不具合がある。これに対し、本第２実施例では、数の少ない選択ワード線のレベルとして負電圧ＶＭＷ（−６Ｖ）を用い、数の多い非選択のワード線のレベルとしてＶＳＳ（０Ｖ）を用いているので、消費電力が少なくなるという利点がある。
【００５０】
ただし、この第２の実施例を適用するとワード線が異なる２以上のメモリセルがデプリート不良を起こしている場合にメモリセルを特定できないとともに、デプリート不良を検出した時点でセンスアンプのデータはすべて同一になるのでセンスアンプの読出しデータを用いてデプリート不良修復は行なえないという不具合がある。従って、複数のワード線単位（ストリング単位）で消去動作を行なうような不揮発性メモリには、本実施例はあまり有効でない。このような不揮発性メモリとしては、例えば図１５に示されているようないわゆるＮＯＲ型のフラッシュメモリがある。
【００５１】
しかるに、ＡＮＤ型のフラッシュメモリの中にはワード線単位で消去を行なうものがあり、かかるフラッシュメモリにおいては消去動作の途中で電源が遮断されてもデプリート不良を起こすメモリセルは１つのワード線に接続されているもののみであり、ワード線が異なる２以上のメモリセルがデプリート不良を起こすことはほとんどない。また、デプリート不良修復はセンスアンプの読出しデータを用いなくてもデプリート不良のメモリセルが接続されたワード線の全てのメモリセルに対して一括書込みをしたり消去コマンドを実行することができるので、本実施例を適用することが極めて有効である場合がある。
【００５２】
なお、デプリート不良修復のための書込み動作を、通常の書込みコマンドによって起動されるような書込みシーケンの実行で行なうとメモリセルのしきい値電圧が上がり過ぎるおそれがある。そこで、例えば消去シーケンスの中に設けられている書き戻し処理のサブシーケンスを走らせることで実行するようにするのが望ましい。また、デプリート不良を修復するのに消去コマンドを実行するのは、一見矛盾するように見えるが消去シーケンスの中には上述したように書き戻しのサブシーケンスがあるのでそれによってデプリート不良を修復することができる。
【００５３】
しかも、消去動作の初期に電源が遮断された場合を考えるとメモリセルの中にはデプリート不良を起こしたものの他に消去分布の上限値以下にならないメモリセルが生じることもある。例えば消去対象のメモリセルの中にデータ“１”（しきい値電圧高）を記憶しているものとデータ“０”（しきい値電圧低）を記憶しているものが混じっている場合、一回だけ消去パルスを印加した場合を想定すると、データ“１”のメモリセルのしきい値電圧は消去分布の上限値ＶＥＶＨ以下にならない一方、データ“０”のメモリセルのしきい値電圧は０Ｖ以下になり、図１７（Ａ）のようなしきい値電圧分布で電源遮断が生じることは充分に考えられる。
【００５４】
従って、このような状態でデプリート不良を検出した時に消去コマンドを実行するようにすれば、図１７（Ｂ）のようにデプリート不良を起こしたメモリセルのしきい値電圧を消去分布の下限値ＶＥＶＬ以上にしかつ消去分布の上限値ＶＥＶＨ以下になっていないメモリセルのしきい値電圧を消去分布の上限値ＶＥＶＨ以下にすることができる。
【００５５】
またワード線毎にデプリート不良の検出を行いデプリート不良の解消を行った後、アドレスインクリメントを行い次のワード線のデプリート不良検出を行うのではなく、該ストリングに対してデプリート不良の検出を行い尚もデプリート不良を検出した場合にアドレスインクリメントを行うようにしても良い。ストリングを構成するワード線の本数が比較的多い場合に、常に全てのワード線のデプリート不良検出を行うと処理時間が長くなることが考えられ、また例えばＡＮＤ型メモリセルのようにワード線単位に消去動作を行うような不揮発性メモリでは、１のワード線のみにおいてデプリート不良を生じていると考えて良い場合もあるからである。
【００５６】
更に、例えばＮＯＲ型メモリアレイのように、消去動作の対象がストリング単位である場合、図３のステップＳ１でデプリート不良を検出した段階で、該ストリングに対して消去動作を実行するようにすれば、該ストリング内にしきい値電圧の高いメモリセルや複数のワード線にデプリート状態のメモリセルが含まれる場合であっても、ワード線毎にデプリート検出を行うことなく該ストリングのメモリセルのしきい値電圧を消去分布内に収めることが可能となり、処理を早期に完了することが出来る。
【００５７】
次に、本発明の第３の実施例について説明する。第３の実施例は、例えば図１１に示すようなフラッシュメモリとコントローラを内蔵したメモリカードのようなシステムにおいて、フラッシュメモリとコントローラとの共同によってデプリート不良を修復するものである。
【００５８】
まず、図１１のメモリカード１００の構成について簡単に説明する。
図１１において、符号１１０は前記実施例で説明したような所定の単位でデータを電気的に一括消去することが可能なフラッシュメモリ、１２０は外部から供給されるコマンドに基づいて上記フラッシュメモリ１１０に対するデータの書込みや読出しの制御を行なうコントローラである。フラッシュメモリ１１０とコントローラ１２０は、それぞれ別個の半導体チップ上に半導体集積回路として形成されており、これら２つの半導体チップが図示しない基板上に実装され全体が樹脂でモールドもしくはセラミックパッケージ等に収納されてカードとして構成されている。
【００５９】
また、カードの一側には、外部の装置のカードスロットに挿入されたときに外部装置側の回路と電気的に接続され、外部の装置からメモリカード１００に対して電源を供給したり信号の入出力を行なうための外部端子群１３０が設けられ、これらの外部端子は上記基板上に形成されたプリント配線もしくはボンディングワイヤによって上記コントローラ１２０の外部端子としてのパッドに接続される。フラッシュメモリ１１０とコントローラ１２０との間はプリント配線によって接続してもよいし、コントローラ１２０とフラッシュメモリ１１０とをいずれか一方の上に他方を搭載してボンディングワイヤによって接続するようにしてもよい。
【００６０】
コントローラ１２０は、データ転送などカード内部全体の制御を行なうマイクロプロセッサ（ＭＰＵ）１２１と、外部の装置との間の信号のやり取りを行なうホストインタフェース部１２２と、フラッシュメモリ１２０との間の信号のやり取りを行なうメモリインタフェース部１２３と、外部から入力されたコマンドや書込みデータ、フラッシュメモリ１１０から読み出された読出しデータを一次保持するＲＡＭ（ランダムアクセスメモリ）などからなるバッファメモリ１２４と、該バッファメモリ１２４に対するデータの書込み読出しの制御を行なうバッファ制御部１２５などから構成されている。バッファ制御部１２５には、フラッシュメモリ１１０への書込みデータに対するエラー訂正符号の生成およびエラー訂正符号に基づく読出しデータのチェックと訂正の機能を有するエラー訂正符号生成＆エラー訂正回路を設けることも可能である。
【００６１】
この第３実施例においては、フラッシュメモリ１１０には前記第１実施例におけるデプリート不良検出修復機能のうち検出機能のみ設けられる。また、フラッシュメモリのデプリート不良検出機能はストリング検出機能とワード検出機能に分けられ、それぞれの機能は専用のコマンドとアドレスの入力によって、入力アドレスにより指定されたストリングもしくはワード線に対して実行されるように構成される。なお、デプリート不良の修復は、前述した書込みコマンドや消去コマンドのような既存のコマンドを使用して実行することができる。従って、この実施例では、コントローラ１２０が上記のようなコマンドとアドレスを、また必要に応じて修復のためのデータを生成してフラッシュメモリ１１０に与える必要がある。
【００６２】
さらに、フラッシュメモリの制御部２０は上記検出機能によって検出された結果を反映するステータスレジスタが設けられ、コントローラ１２０がコマンドを与えて所定時間後にステータスレジスタを読み出すことにより検出結果を知ることができるようになる。ただし、ステータスレジスタを設ける代わりに、検出結果を示す信号が外部端子から出力されるように構成しても良い。
【００６３】
また、この実施例では、検出結果をステータスレジスタに反映する代わりに、センスアンプの読出しデータをコントローラがチェックしてデプリート不良があるか否か判定するように構成することができる。この場合、フラッシュメモリには読出しデータの判定回路が不要であり、アドレスに基づいて生成される制御信号（例えばワード線をすべて非選択レベルにしてドレイン側とソース側の選択ＭＯＳＦＥＴをオンさせるための信号）とその電圧レベルをコマンドに応じて設定する機能を追加するだけで良い。
【００６４】
この第３実施例におけるデプリート不良検出修復処理は、図３に示されているフローチャートと同一の手順で行なうことができる。前記実施例との差異は、図３のフローチャートに従った処理が、フラッシュメモリ内部の制御部２０でなく、外部のコントローラ１２０によって実行される点である。
【００６５】
なお、この第３実施例では、図１１のフラッシュメモリ１１０とコントローラ１２０とが別個の半導体集積回路として構成されていると説明したが、図１１のフラッシュメモリ１１０とコントローラ１２０とを１つの半導体チップ上に形成して１つの半導体集積回路として構成することも可能である。このような半導体集積回路もデプリート不良検出と修復をすべて自動的に行なう半導体集積回路とみなすことができる。
【００６６】
次に、本発明の変形例を説明する。
前記実施例では、コントローラ１２０がフラッシュメモリ１１０に所定のコマンドを与えることでデプリート不良検出修復処理が実行されると説明したが、第１の変形例は、図１２に示すように、電源投入時にフラッシュメモリ自身が、内部電源回路４０内の基準電源回路の立上げや電圧トリミング用のヒューズの状態の読込み等の通常パワーオン処理（ステップＳ２１）の実行後に、シーケンスＲＯＭからデプリート不良検出修復シーケンスを読み出して実行するようにしたものである。
【００６７】
これにより、コントローラ１２０の負担を軽減することができる。つまり、コントローラ側から何らコマンドを付与することなく、フラッシュメモリが自動的にデプリート不良検出し修復することができる。フラッシュメモリ内に消去途中の電源遮断を検出回路とそれを記憶するフラグ（１ビットの不揮発性メモリ）を設けて、電源立上げ時にそのフラグをチェックしてフラグが立っている時にのみデプリート不良検出修復シーケンスを読み出して実行するようにしてもよい。
【００６８】
また、フラッシュメモリ内にアドレス変換テーブルなどを記憶するシステムでは、ステップＳ１１のパワーオン処理でテーブルデータを外部のＳＲＡＭなどに読み出すシーケンスを実行するようにすることがあるが、かかるシステムでは、パワーオン処理を２つに分けて基準電源回路の立上げや電圧トリミング用のヒューズの状態の読込み処理はデプリート不良検出修復処理の前に行ない、テーブルデータを読み出すシーケンスはデプリート不良検出修復処理の後で行なうようにするのが良い。
【００６９】
第２の変形例は、大容量化と高速化のために１つのチップ内に複数のメモリアレイ（以下、バンクと称する）を設けるマルチバンク方式を採用したメモリチップに本発明を適用する場合のものである。マルチバンク方式を採用したメモリチップでは、例えば図１３に示すように複数のバンクＢＡＮＫ０〜ＢＡＮＫｎに対応してそれぞれＳＲＡＭなどからなるバッファメモリＢＦＭ０〜ＢＦＭｎを設けることで複数のバンクの並列書込みが可能になる。
【００７０】
かかるマルチバンク方式のフラッシュメモリでは、各バンクのデプリート不良検出及び修復をバンクＢＡＮＫ０から順番に行なって行くことも考えられるが、第２の変形例は、図１４に示すように、複数のバンクで並行してデプリート不良検出及び修復処理Ｓ２１，Ｓ２２……Ｓ２ｎを実行するようにしたものである。図１４に示されている各デプリート不良検出及び修復処理Ｓ２１，Ｓ２２……Ｓ２ｎは、それぞれ図３に示されているような手順に従って並行して実行される。
【００７１】
さらに、前記実施例においては、複数の記憶素子が互いに平行に配設されたローカルビット線とローカルソース線との間に並列に接続されたメモリ列からなるいわゆるＡＮＤ型のフラッシュメモリについて説明したが、図１５に示すように、同一列の記憶素子のドレインは共通のビット線ＢＬ１，ＢＬ２……ＢＬｋに接続され、同一行の記憶素子のソースは共通のソース線ＳＬ１，ＳＬ２……ＳＬｎに接続されたいわゆるＮＯＲ型のフラッシュメモリに対しても適用することができる。
【００７２】
すなわち、図１５のＮＯＲ型等のフラッシュメモリにおいても、すべてのワード線ＷＬ１〜ＷＬｎを非選択状態（ＶＳＳ）にしてセンスアンプＳＡ１〜ＳＡｋによりビット線ＢＬ１〜ＢＬｋのレベルをそれぞれ検出することでアレイ内にデプリート状態のメモリセルが存在するか否か検出することができる。さらに、ワード線ＷＬ１〜ＷＬｎに順番に選択電圧（ＶＳＳ）を印加し残りのワード線に負の非選択電圧ＶＭＷを印加してセンスアンプＳＡ１〜ＳＡｋによりビット線ＢＬ１〜ＢＬｋのレベルを検出することで、デプリート状態のメモリセルを特定することができる。そして、そのときのセンスアンプＳＡ１〜ＳＡｋの読出しデータを用いてデプリート不良のメモリセルのしきい値電圧を修復することが可能である。
【００７３】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、実施例においては、１つの記憶素子（メモリセル）に１ビットのデータを記憶可能な２値のフラッシュメモリについて説明したが、本発明は１つの記憶素子に２ビット以上のデータを記憶する多値のフラッシュメモリに対しても適用することができる。
【００７４】
また、実施例においてはメモリセルのしきい値電圧が低い状態を消去状態と称し、しきい値電圧が高い状態を書込み状態と称しているが、メモリセルのしきい値電圧が高い状態を消去状態に対応させ、しきい値電圧が低い状態を書込み状態に対応させるようにしたフラッシュメモリに対しても本発明を適用することができる。その場合、書込み動作の途中で電源が遮断された場合に発生したデプリート不良を検出し修復するのに本発明を適用すると有効である。
【００７５】
さらに、前記実施例においては、メモリアレイを構成する記憶素子がフローティングゲートとコントロールゲートを有するＭＯＳＦＥＴで構成されている不揮発性メモリについて説明したが、本発明はＭＯＮＯＳ構造の記憶素子を持つ不揮発性メモリ等に対しても適用することができる。また、実施例においては、デプリート不良の有無を検出する１段階目の検出をストリング毎にしているが、メモリアレイ全体で行ない、デプリート不良が見つかったら不良セルを特定する２段階目の検出を行なうように構成することも可能である。
【００７６】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリに適用した場合について説明したが、この発明はそれに限定されるものでなく、本発明は、電圧を印加してしきい値電圧を変化させて情報の記憶を行なう不揮発性記憶素子を有する半導体メモリに広く利用することができる。
【００７７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、ＡＮＤ型やＮＯＲ型のフラッシュメモリのような複数のメモリセルが共通のビット線やソース線に並列接続された構成を有する電気的に書込み、消去可能な不揮発性半導体記憶装置において、書込みまたは消去動作により記憶素子のしきい値電圧を下げる動作をしている途中に電源が遮断されてデプリート状態のメモリセルが発生した場合に、そのデプリート不良のメモリセルを容易に検出できるようになる。
【００７８】
また、デプリート不良のメモリセルを検出し速やかにデプリート不良を修復することができる。しかも、このようなデプリート不良のメモリセルを検出およびデプリート不良の修復を、大規模な回路の追加を伴わずに実現することができる。
【図面の簡単な説明】
【図１】本発明を適用して有効な不揮発性半導体記憶装置の一例としてのフラッシュメモリの概略構成例を示すブロック図である。
【図２】実施例のＡＮＤ型フラッシュメモリのメモリアレイの構成例を示す回路説明図である。
【図３】実施例のフラッシュメモリにおけるデプリート不良検出及び修復処理の手順の一例を示すフローチャートである。
【図４】実施例のフラッシュメモリにおけるデプリート不良検出の第１段階（デプリート不良を含まないストリング選択時）を示す回路説明図である。
【図５】実施例のフラッシュメモリにおけるデプリート不良検出の第１段階（デプリート不良を含むストリング選択時）を示す回路説明図である。
【図６】実施例のフラッシュメモリにおけるデプリート不良検出の第２段階（デプリート不良を含まないワード線選択時）を示す回路説明図である。
【図７】実施例のフラッシュメモリにおけるデプリート不良検出の第２段階（デプリート不良を含むワード線選択時）を示す回路説明図である。
【図８】実施例のフラッシュメモリにおけるデプリート不良修復時の状態を示す回路説明図である。
【図９】第２の実施例のフラッシュメモリにおけるデプリート不良検出の第２段階（デプリート不良を含まないワード線選択時）を示す回路説明図である。
【図１０】第２の実施例のフラッシュメモリにおけるデプリート不良検出の第２段階（デプリート不良を含むワード線選択時）を示す回路説明図である。
【図１１】実施例のフラッシュメモリを利用したメモリカードの一構成例を示すブロック図である。
【図１２】実施例のフラッシュメモリの第１の変形例を示す電源投入時のフローチャートである。
【図１３】実施例のフラッシュメモリの第２の変形例を示すブロック図である。
【図１４】実施例のフラッシュメモリの第２の変形例における手順を示すフローチャートである。
【図１５】本発明の第３の実施例が適用されるＮＯＲ型フラッシュメモリのメモリアレイの構成例を示す回路説明図である。
【図１６】実施例のフラッシュメモリのメモリセルのしきい値電圧分布を示す説明図で、図１６（Ａ）は正常なメモリアレイにおけるしきい値電圧分布を示す説明図、（Ｂ）はデプリート不良セルを有するメモリアレイにおけるしきい値電圧分布を示す説明図である。
【図１７】図１７（Ａ）は実施例のフラッシュメモリにおいてデータ消去動作の途中で電源遮断が発生した場合におけるメモリセルのしきい値電圧分布を示す説明図、（Ｂ）はデプリート不良を有するメモリアレイの修復後のしきい値電圧分布を示す説明図である。
【図１８】図１８（Ａ）はＡＤＮ型のフラッシュメモリにおいてデプリート不良を含まないメモリ列の読出し時の状態を示す回路説明図、（Ｂ）はデプリート不良を含むメモリ列の読出し時の状態を示す回路説明図である。
【符号の説明】
１０ メモリアレイ
１１ Ｘアドレスデコーダ
１２ センスアンプ
１３ Ｙアドレスデコーダ
２０ 制御部
３０ シーケンスメモリ
４０ 内部電源回路
ＭＣ メモリセル
ＷＬ ワード線
ＬＢＬ ローカルビット線
ＧＢＬ グローバルビット線
ＬＳＬ ローカルソース線
ＣＳＬ 共通ソース線
ＳＡ センスアンプ
Claims (11)
- しきい値電圧の高低に応じて情報を記憶する複数の不揮発性記憶素子を有するメモリアレイを備え、
前記メモリアレイ内の複数のワード線にデータ読出し時における非選択状態の電圧に相当する電圧を印加してこれらのワード線に接続されている不揮発性記憶素子のいずれかに電流が流れるか否かを検出して前記メモリアレイ内に不良記憶素子が存在するか否か判定する第１の動作と、
該第１の動作により不良記憶素子が存在すると判定された場合に、前記複数のワード線のうちいずれか１つのワード線またはいずれか１つを除くワード線に記憶情報読出し時における非選択状態の電圧に相当する電圧を印加するとともに、前記いずれか１つを除くワード線またはいずれか１つのワード線に記憶情報読出し時における非選択状態の電圧よりも低い電圧を印加して、いずれかの不揮発性記憶素子に電流が流れるか否かを検出してしきい値電圧が所定の値よりも低い不良記憶素子を特定する第２の動作と、
を実行可能に構成されてなることを特徴とする不揮発性半導体記憶装置。 - 前記第１の動作と第２の動作が外部からの制御信号およびアドレス信号の入力に呼応して実行され、前記第２の動作による判定結果が外部へ出力可能に構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- しきい値電圧の高低に応じて情報を記憶する複数の不揮発性記憶素子を有するメモリアレイを備え、
前記メモリアレイ内の複数のワード線に記憶情報読出し時における非選択状態の電圧に相当する電圧を印加してこれらのワード線に接続されている不揮発性記憶素子のいずれかに電流が流れるか否かを検出して前記メモリアレイ内に不良記憶素子が存在するか否か判定する第１の動作と、
該第１の動作により不良記憶素子が存在すると判定された場合に、前記複数のワード線のうちいずれか１つのワード線に記憶情報読出し時における非選択状態の電圧に相当する電圧を印加するとともに、前記いずれか１つのワード線を除く他のワード線に記憶情報読出し時における非選択状態の電圧よりも低い電圧を印加して、いずれか前記１つのワード線に接続されている不揮発性記憶素子に電流が流れるか否かを検出してしきい値電圧が所定の値よりも低い不良記憶素子を特定する第２の動作と、
前記第２の動作によって読出し増幅回路に保持された情報を用いて前記１つのワード線に接続されているしきい値電圧が所定の値よりも低い不揮発性記憶素子のしきい値電圧を高くする第３の動作と、
を実行可能に構成されてなることを特徴とする不揮発性半導体記憶装置。 - 前記メモリアレイは複数の不揮発性記憶素子がビット線またはソース線に対して並列に接続された第１のメモリ群を複数有するように構成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
- 前記メモリアレイは、複数の不揮発性記憶素子がビット線またはソース線に対して並列に接続された第１のメモリ群を複数個有する第２のメモリ群を複数個備え、前記第１の動作は前記第２のメモリ群ごとに実行されるように構成されていることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
- 前記メモリアレイを複数個備え、前記第１の動作と第２の動作が前記複数個のメモリアレイにおいて並行して実行されるように構成されていることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
- 電源が投入された際に、前記第１の動作または第１の動作と第２の動作と第３の動作を実行するように構成されていることを特徴とする請求項３〜６のいずれかに記載の不揮発性半導体記憶装置。
- 前記不揮発性記憶素子は書込み動作によってしきい値電圧が高い状態にされ、消去動作によってしきい値電圧が低い状態にされる素子であり、
消去動作中に電源が遮断され次に電源が投入された際に、前記第１の動作または第１の動作と第２の動作と第３の動作が実行されるように構成されていることを特徴とする請求項３〜６のいずれかに記載の不揮発性半導体記憶装置。 - しきい値電圧の高低に応じて情報を記憶する複数の不揮発性記憶素子を有するメモリアレイを備え、
前記メモリアレイ内の複数のワード線にデータ読出し時における非選択状態の電圧に相当する電圧を印加してこれらのワード線に接続されている不揮発性記憶素子のいずれかに電流が流れるか否かを検出して前記メモリアレイ内に不良記憶素子が存在するか否か判定する第１の動作と、
前記複数のワード線のうちいずれか１つのワード線またはいずれか１つを除くワード線に記憶情報読出し時における非選択状態の電圧に相当する電圧を印加するとともに、前記いずれか１つを除くワード線またはいずれか１つのワード線に記憶情報読出し時における非選択状態の電圧よりも低い電圧を印加して、いずれかの不揮発性記憶素子に電流が流れるか否かを検出してしきい値電圧が所定の値よりも低い不良記憶素子を特定する第２の動作と、
を実行可能であって、前記第１の動作による判定結果と前記第２の動作による判定結果とを外部へ出力可能な不揮発性半導体記憶装置と、
前記第１の動作および第２の動作を実行させるための制御信号およびアドレス信号を生成して前記不揮発性半導体記憶装置へ付与可能な制御回路と、を有し、
前記制御回路は、前記第１の動作を実行させるための制御信号およびアドレス信号を前記不揮発性半導体記憶装置へ与え、前記第１の動作による判定結果に応じて前記第２の動作を実行させるための制御信号およびアドレス信号を前記不揮発性半導体記憶装置へ与え、前記第２の動作による判定結果に応じて前記第２の動作によって検出されたしきい値電圧が所定の値よりも低い不揮発性記憶素子のしきい値電圧を高くする第３の動作を実行させるための制御信号およびアドレス信号を前記不揮発性半導体記憶装置へ与えることを特徴とする記憶装置。 - 前記メモリアレイは複数の不揮発性記憶素子がビット線またはソース線に対して並列に接続された第１のメモリ群を複数有するように構成されていることを特徴とする請求項９に記載の記憶装置。
- しきい値電圧の高低に応じて情報を記憶する複数の不揮発性記憶素子を有するメモリアレイを備えた不揮発性半導体記憶装置における不良記憶素子検出修復方法であって、
前記メモリアレイ内の複数のワード線に記憶情報読出し時における非選択状態の電圧に相当する電圧を印加してこれらのワード線に接続されている不揮発性記憶素子に電流が流れるか否かを検出して前記メモリアレイ内に不良記憶素子が存在するか否か判定する第１の動作と、
該第１の動作により不良記憶素子が存在すると判定された場合に、前記複数のワード線のうちいずれか１つのワード線に記憶情報読出し時における非選択状態の電圧に相当する電圧を印加するとともに、前記いずれか１つのワード線を除く他のワード線に記憶情報読出し時における非選択状態の電圧よりも低い電圧を印加して、いずれかの不揮発性記憶素子に電流が流れるか否かを検出してしきい値電圧が所定の値よりも低い不良記憶素子を特定する第２の動作と、
前記第２の動作によって読出し増幅回路に保持された情報を用いて前記１つのワード線に接続されているしきい値電圧が所定の値よりも低い不揮発性記憶素子のしきい値電圧を高くする第３の動作と、
を含む不揮発性半導体記憶装置における不良記憶素子検出修復方法。
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