JP4960078B2

JP4960078B2 - 不揮発性半導体記憶装置

Info

Publication number: JP4960078B2
Application number: JP2006345712A
Authority: JP
Inventors: 幹雄小川; 克明磯部
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-12-22
Filing date: 2006-12-22
Publication date: 2012-06-27
Anticipated expiration: 2026-12-22
Also published as: US7558126B2; JP2008159135A; US20080158957A1

Description

本発明は、不揮発性半導体記憶装置に関するものであり、特に、電気的書き込み、消去可能な不揮発性半導体記憶装置に関するものである。

フローティングゲートを有する電界効果トランジスタであるフラッシュメモリセルは、フローティングゲートに蓄積される電荷量に応じて、その閾値電圧が変化するので、この閾値電圧の違いと情報のレベルとを対応させて情報を不揮発的に記憶するものである。

このような、フラッシュメモリセルに関する発明は、特許文献１に開示されている。即ち、このフラッシュメモリセルにおける閾値電圧は、初期状態においては、一般的に１〜２〔Ｖ〕程度であるが、ソースを０〔Ｖ〕とし、ドレインに１２〔Ｖ〕程度、制御ゲートに６〜８〔Ｖ〕程度の電圧を印加すると、フローティングゲートに電子が注入され、閾値が高くなる（書き込み動作）。このとき閾値電圧を読出し動作時に制御ゲートに印加される電圧（例えば５〔Ｖ〕）より高くすると（例えば、６〔Ｖ〕）、読出し動作時、この高い閾値電圧をもつフラッシュメモリセルには電流が流れないが、初期状態のフラッシュメモリセルには電流は流れるので、記憶されている情報を読み出すことができる。

また、高い閾値電圧を有しているフラッシュメモリセルの制御ゲートを０〔Ｖ〕とし、ドレインをオープン状態として、ソースに約１２〔Ｖ〕の電圧を印加すれば、フローティングゲートから電子が引き抜かれ、その閾値電圧を初期状態程度まで下げることができる（消去動作）。

このようなフラッシュメモリセルにおいては、製造プロセス等において、ゲート−ソース間の電圧（Ｖｇｓ）に応じて、ドレイン−ソース間に所定の電流（Ｉｄ）が流れるが、ドレイン−ソース間の抵抗が高くなり、ゲート−ソース間に電圧（Ｖｇｓ）を印加しても、ドレイン−ソース間に所定の値以上の電流（Ｉｄ）が流れないメモリセルが発生する。このようなメモリセルは、不良メモリセルとなるものであり、メモリセルとして用いることには適さない。具体的には、Ｇｍ＝∂Ｉｄ／∂Ｖｇｓにより定義されるＧｍが所定の値よりも小さくなったメモリセルは、Ｇｍ劣化したメモリセルとして、メモリセルとして用いることが不適なものである。このような、不良メモリセルは、微細化に伴い、より一層発生しやすくなる傾向にある。
特開平９−２６５７８８号公報

本発明は、フラッシュメモリセルにおいて、上記不良メモリセルを効率的に、また、正確に検出することができる検出方法を備えた不揮発性半導体記憶装置を提供するものである。

本発明の一の態様に係る不揮発性半導体記憶装置は、閾値電圧の差により情報を記憶することが可能なメモリセルを複数配列させた複数のメモリセルアレイと、前記メモリセルの両端の各々に接続された選択トランジスタと、一方の端に接続された前記選択トランジスタに接続されたビット線と、他方の端に接続された前記選択トランジスタに接続されたソース線と、消去動作時に前記ソース線に前記メモリセルの基板電圧よりも高いソース電圧を供給するソース用電源回路と、を備えた不揮発性半導体記憶装置において、前記ソース用電源回路は、直列に接続された第１のトランジスタ、第２のトランジスタ、第３のトランジスタと、演算増幅器から構成されており、前記第１のトランジスタの一方の端子は、前記第２のトランジスタの一方の端子と接続されており、前記第１のトランジスタの他方の端子は、電源に接続されており、前記第３のトランジスタの一方の端子は、前記第２のトランジスタの他方の端子と接続されており、前記第３のトランジスタの他方の端子は、接地されており、前記第２のトランジスタの入力は、前記演算増幅器の出力と接続されており、前記演算増幅器の一方の入力にはリファレンス電位が入力されており、他方の入力は前記第１のトランジスタと前記第２のトランジスタとの接続点と接続されており、前記第１のトランジスタと前記第２のトランジスタの接続点は、前記ソース線と接続されていることを特徴とする。

本発明では、フラッシュメモリセルにおいて、効率的に、また、正確に不良メモリ検出することができる。

〔発明の実施の形態〕
本発明における一実施の形態を以下に記載する。

図１に本実施の形態における不揮発性半導体記憶装置であるＮＡＮＤセル型フラッシュメモリを示す。本実施の形態における不揮発性半導体記憶装置であるＮＡＮＤセル型フラッシュメモリは、Ｉ／Ｏ部１５、データ入出力バッファ１６、コマンド入力バッファ１７、アドレスバッファ１８、ロウデコーダ１９、ワード線制御回路２０、カラムデコーダ２１、ビット線制御回路２２、メモリセルアレイ２３により構成されている。

メモリセルアレイ２３は、データを記憶するメモリセルをマトリックス状に配列させたものからなる。即ち、メモリセルアレイ２３は、複数のビット線と複数のワード線とソース線を含んでおり、ビット線とワード線の交点に電気的にデータの書き換えが可能なメモリセルがマトリックス状に配列されている。メモリセルには、入力されたデータと、このデータについて一定のビット数のデータビットごとに付加される誤り訂正のためのパリティデータ（冗長データ）が記憶される。ワード線には複数のメモリセルが接続されページを構成しており、複数のワード線に接続されている複数のメモリセル、即ち、複数のページにより一つのブロックが構成されている。メモリセルアレイ２３は、この複数のブロックにより構成されている。

このメモリセルアレイ２３には、ワード線電圧を制御するためのワード線制御回路２０、及びビット線制御回路２２が接続されている。ワード線制御回路２０は、ロウデコーダ１９によりデコードされたアドレス信号に従い、ワード線を選択しワード線電圧を制御する。ロウデコーダ１９には、アドレスバッファ１８を介しＩ／Ｏ部１５より信号を入力する。

ビット線制御回路２２は、ビット線を介してメモリセルアレイ２３のメモリセルにおけるデータに基づく信号を検知・増幅する機能に加え、読み出しデータや書き込みデータを保持するデータラッチ機能を有するセンスアンプ兼データラッチ回路である。ビット線制御回路２２は、カラムデコーダ２１、データ入出力バッファ１６及びコマンド入出力バッファ１７に接続されている。ビット線制御回路２２は、カラムデコーダ２１によりデコードされたアドレス信号に従い、ビット線を選択する機能を有している。

データ入出力バッファ１６は、ビット線制御回路２２に対する入出力データを一時的に保持する機能を有している。データ入出力バッファ１６からＩ／Ｏ部１５を介しデータが外部に出力されるとともに、Ｉ／Ｏ部１５を介しデータがデータ入出力バッファ１６に入力される。

コマンド入出力バッファ１７は、Ｉ／Ｏ部１５を介し伝達されたコマンドを一時的に保持する機能を有している。また、アドレスバッファ１８は、Ｉ／Ｏ部１５を介し入力されたアドレス信号を一時的に保持する機能を有している。

図２に基づき、図１に示すメモリセルアレイ２３及びビット線制御回路２２の構成を詳細に説明する。メモリセルアレイ２３はＮＡＮＤセル型メモリセルアレイからなり、複数のＮＡＮＤセルを含んだものにより構成されている。１つのＮＡＮＤセルは、直列接続された例えば１６個のＥＥＰＲＯＭからなるメモリセルＭＣと、その両端に接続される選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ１はビット線ＢＬ０に接続され、選択ゲートＳ２はソース線ＳＲＣに接続されている。

同一のロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ１、ＷＬ２、ＷＬ３・・・ＷＬ１６に共通接続されている。また、第１の選択ゲートＳ１はセレクト線ＳＧ１に共通接続され、第２の選択ゲートＳ２はセレクト線ＳＧ２に共通接続されている。

メモリセルアレイ２３は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、このブロック単位でデータが消去される。また、消去動作は、データ記憶回路２２Ａ、フラグ用データ記憶回路２２Ｂに接続されている２本のビット線について同時に行なわれる。

ビット線制御回路２２は、複数のデータ記憶回路２２Ａ及びフラグ用データ記憶回路２２Ｂを有している。各データ記憶回路２２Ａ及びフラグ用データ記憶回路２２Ｂには、一対のビット線（ＢＬ０、ＢＬ１）、（ＢＬ２、ＢＬ３）…（ＢＬｉ、ＢＬｉ＋１）、（ＢＬ、ＢＬ）が接続されている。各データ記憶回路２２Ａは、メモリセルＭＣから読み出されるデータを保持する機能を有すると共に、メモリセルＭＣに書き込まれるデータを保持する機能を有する。

また、ビット線ＢＬｉの１つおきに配置され、１つのワード線ＷＬｉに接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。また、各ワード線ＷＬには、フラグデータＦＬＡＧを記憶するためのフラグセルＦＣが接続されている。

リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路２２Ａに接続されている２本のビット線（ＢＬｉ、ＢＬｉ＋１）のうち外部より指定されたアドレス信号（ＹＡ１、ＹＡ２…ＹＡｉ、ＹＡｆｌａｇ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択される。

次に、図３に基づき本実施の形態におけるＮＡＮＤ型フラッシュメモリとＣＥＬＳＲＣドライバとの関係について説明する。ＮＡＮＤ型フラッシュメモリは、図２に示したものと同様であり、複数のメモリセルＭＣを直列に接続されており、その両端に選択トランジスタＳ１、Ｓ２が接続されている。一方の選択トランジスタＳ１は、ビット線ＢＬｉに接続されており、ビット線ＢＬｉを介しビット線制御回路２２内に設けられたセンスアンプ（Ｓ／Ａ）３１に接続されている。他方の選択トランジスタＳ２は、ソース線ＳＲＣに接続されており、ソース線ＳＲＣが、ＣＥＬＳＲＣドライバ３２に接続されている。

次に、図４に基づき本実施の形態におけるＣＥＬＳＲＣドライバ３２の構成について説明する。本実施の形態におけるＣＥＬＳＲＣドライバ３２は、１つのＰ型ＭＯＳトランジスタＴ１と、２つのＮ型トランジスタＴ２、Ｔ３と、演算増幅器であるオペアンプ（オペレーショナル・アンプリファイア）ＰＡ１により構成されている。

Ｐ型ＭＯＳトランジスタＴ１のソースは電源電圧Ｖｄｄに接続されており、Ｐ型ＭＯＳトランジスタＴ１のゲートは入力信号ＥＮＢＰに接続されており、Ｐ型ＭＯＳトランジスタＴ１のドレインはＮ型ＭＯＳトランジスタＴ２のドレインと接続されている。また、Ｎ型ＭＯＳトランジスタＴ２のゲートはオペアンプＰＡ１の出力と接続されており、Ｎ型ＭＯＳトランジスタＴ２のソースはＮ型ＭＯＳトランジスタＴ３のドレインと接続されており、Ｎ型ＭＯＳトランジスタＴ３のゲートは信号入力ＥＮＢＮに接続されている。更に、Ｎ型ＭＯＳトランジスタＴ３のソースは接地されている。オペアンプＰＡ１の一方の入力は、不図示のリファレンス電源に接続されておりリファレンス電圧の電位が印加されている。また、他方の入力は、Ｐ型ＭＯＳトランジスタＴ１のドレインとＮ型ＭＯＳトランジスタＴ２のドレインとの接続点と接続されている。

更に、Ｐ型ＭＯＳトランジスタＴ１のドレインとＮ型ＭＯＳトランジスタＴ２のドレインとの接続点は、ＣＥＬＳＲＣドライバ３２の出力となっており、ソース線ＳＲＣと接続されている。

次に、図５に基づき本実施の形態における不良メモリセルを検出するためのＣＥＬＳＲＣドライバ３２の動作について説明する。

最初に、Ｐ型ＭＯＳトランジスタＴ１のゲートに入力している入力信号ＥＮＢＰにより、Ｐ型ＭＯＳトランジスタＴ１をＯＮ状態とし、図４に示す充電経路Ａに示すように電源電位Ｖｄｄより電荷が供給され、ソース線ＳＲＣに所定の初期電位（Ｖｉｎｉ）まで充電される。

この後、この充電を停止するためＰ型ＭＯＳトランジスタＴ１をＯＦＦ状態とした後、Ｎ型ＭＯＳトランジスタＴ３のゲートに入力している入力信号ＥＮＢＮにより、Ｎ型ＭＯＳトランジスタＴ３をＯＮ状態とし、図４に示す放電経路Ｂに示すように、ソース線ＳＲＣにおける電荷が一定の電位（Ｖｓｒｃ）まで放電される。

この後、選択トランジスタＳ１、Ｓ２をＯＮ状態とすることにより、ビット線ＢＬｉにおける電荷はソース線ＳＲＣを介し放電される。ソース線ＳＲＣは、一定の電位（Ｖｓｒｃ）となっている状態で、ビット線ＢＬｉの電荷が放電される。即ち、この状態では、ソース線ＳＥＣは、基板電位が−Ｖｓｒｃとなっているのと等価であり、このＶｓｒｃの値を不良メモリセル検出のために適切な電位とすることにより、Ｇｍ劣化しているメモリセルのみを検出することが可能となる。

これに対し、ＣＥＬＳＲＣドライバとして、図６に示すような通常の構成のものを用いた場合では、Ｇｍ劣化していないメモリセルまで不良メモリセルとして検出する場合があり、歩留まりを低下させる原因となる。具体的には、図６に示す通常のＣＥＬＳＲＣドライバは、Ｎ型ＭＯＳトランジスタＴと、Ｎ型ＭＯＳトランジスタのソースが接地され、ゲートには、インバータＩＶ１、ＩＶ２が直列に接続されたものの出力が入力している。また、Ｎ型ＭＯＳトランジスタＴのドレインは、ソース線ＳＲＣに接続されている。この構成では、放電するビット線ＢＬｉの数やメモリセルの数よりソース線ＳＲＣに流れる電流が増減し、ソース線ＳＲＣにおける配線抵抗や、Ｎ型ＭＯＳトランジスタＴのチャネル抵抗により、ソース線ＳＲＣにおける電位が変化してしまう。この結果、メモリセルにおけるセルデータや、配線抵抗、トランジスタ特性により基板バイアス効果がかわるため、Ｇｍ劣化している不良メモリセルのみを検出することは困難である。

以上より、本実施の形態におけるＣＥＬＳＲＣドライバ３２を用いた場合では、ソースにおける電圧を制御することにより、基盤電位を容易にコントロールすることができ、不良メモリセルのみを容易に検出することが可能となる。

なお、本発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要件を変形して具体化できる。また、上記実施の形態に開示されている複数の構成要件の適宜な組み合わせにより。種々の発明が形成可能である。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態にわたる構成要件を適宜追加し組み合わせてもよい。

本実施の形態における不揮発性半導体記憶装置の構成図メモリセルアレイ及びビット線制御回路の構成図メモリセルアレイ及びＣＥＬＳＲＣドライバの構成図本実施の形態におけるＣＥＬＳＲＣドライバの構成図本実施の形態におけるＣＥＬＳＲＣドライバのタイムチャート通常のＣＥＬＳＲＣドライバの構成図

符号の説明

Ｔ１・・・Ｐ型ＭＯＳトランジスタ、Ｔ２・・・Ｎ型ＭＯＳトランジスタ、Ｔ３・・・Ｎ型ＭＯＳトランジスタ、ＰＡ１・・・オペアンプ、ＥＮＢＰ・・・Ｔ１のゲートへの入力信号、ＥＮＢＮ・・・Ｔ３のゲートへの入力信号、ＳＲＣ・・・ソース線

Claims

閾値電圧の差により情報を記憶することが可能なメモリセルを複数配列させた複数のメモリセルアレイと、
前記メモリセルの両端の各々に接続された選択トランジスタと、
一方の端に接続された前記選択トランジスタに接続されたビット線と、
他方の端に接続された前記選択トランジスタに接続されたソース線と、
消去動作時に前記ソース線に前記メモリセルの基板電圧よりも高いソース電圧を供給するソース用電源回路と、
を備えた不揮発性半導体記憶装置において、
前記ソース用電源回路は、直列に接続された第１のトランジスタ、第２のトランジスタ、第３のトランジスタと、演算増幅器から構成されており、
前記第１のトランジスタの一方の端子は、前記第２のトランジスタの一方の端子と接続されており、前記第１のトランジスタの他方の端子は、電源に接続されており、
前記第３のトランジスタの一方の端子は、前記第２のトランジスタの他方の端子と接続されており、前記第３のトランジスタの他方の端子は、接地されており、
前記第２のトランジスタの入力は、前記演算増幅器の出力と接続されており、
前記演算増幅器の一方の入力にはリファレンス電位が入力されており、他方の入力は前記第１のトランジスタと前記第２のトランジスタとの接続点と接続されており、
前記第１のトランジスタと前記第２のトランジスタの接続点は、前記ソース線と接続されていることを特徴とする不揮発性半導体記憶装置。
前記第１のトランジスタは、Ｐ型電界効果トランジスタであり、前記第２のトランジスタ及び前記第３のトランジスタは、Ｎ型電界効果トランジスタであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記ソース用電源回路は、前記第１のトランジスタにより前記ソース線に電荷を充電した後、充電を終了し、その後、前記第３のトランジスタにより前記ソース線における電荷の放電を行うものであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記ソース用電源回路における前記第１のトランジスタを一旦ＯＮ状態とした後、ＯＦＦ状態とし、
その後、前記第３のトランジスタをＯＮ状態とし、
その後、前記選択トランジスタをＯＮ状態とすることにより、前記メモリセルアレイにおける不良メモリセルの検出を行なうことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
前記第１のトランジスタにより前記ソース線に電荷を充電し、
その後、前記ソース線における電荷の充電を終了し、
その後、前記第３のトランジスタにより前記ソース線における電荷の放電を行い、
その後、前記選択トランジスタを介し放電を行なうための制御回路を供えたことを特徴とする請求項１に記載の不揮発性半導体記憶装置。