JP4300202B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関するものである。

ＮＡＮＤ型フラッシュメモリに代表されるように、不揮発性メモリセルは高電界をかけ電子を酸化膜中にトラップさせることでセルのしきい値を変化させることで書き込みを行い、そのしきい値の違いを利用して、読み出しを行う。また、近年では、一つのメモリセルに２ビット以上のデータを記憶する多値記憶技術の導入が実施され始め、物理的に同じセルサイズで記憶容量を数倍に増やすことも可能となってきている。

従来、ＮＡＮＤ型フラッシュメモリの読み出し動作は、まず、ビット線にプリチャージ電位をチャージする。そして、読み出したい選択ワード線に読み出し電位を印加し、その他のワード線には必ずＯＮできる電位をかけ、その後、ビット線とＮＡＮＤ型フラッシュメモリ間の選択トランジスタにも必ずＯＮできる電位をかける。そのとき、読み出したいセルがＯＮしていれば、セル電流が流れて、ビット線のプリチャージされた電位は下がり、ＯＦＦしていれば、セル電流は流れないので、ビット線はプリチャージ電位を維持した状態となる。このビット線にプリチャージされた電位の状態を判断することにより、メモリセルのＨ／Ｌを判断する。しかしながら、メモリセルのしきい値は温度によって異なり、温度特性（温特）をもっている。そのため、ＮＡＮＤ型フラッシュメモリの選択ワード線に一定電位を与えて読み出し動作を行うと、温度によってずれが生じてしまうため、読み出したいデータが読み出せないことがある。そこで、従来では、選択ワード線に温特をもたせ、温度によって読み出し動作時の選択ワード線に印加する読み出し電位を変えながら、メモリセルからデータの読み出しを行っている（例えば、特許文献１参照。）。

しかしながら、上記した選択ワード線に温特をもたせた電位は、リードやベリファイの設定電圧とそのトリミング、多値であればしきい値分布ごとに必要になり、２値以上の多値メモリセルでは、多値の数に応じて温特をもった読み出し電位を生成する回路がさらに必要となり、回路規模が大きくなりすぎ、トリミングも行えないという問題点がある。
特開２００２−１７０３９１号公報（第１１頁、図１）

本発明は、ワード線に温特をもたせることによる半導体記憶装置の回路規模が大きくなることを解消することができ、温特の傾きをトリミングすることができる半導体記憶装置を提供することを目的とする。

本発明の一態様の半導体記憶装置は、積層された浮遊ゲートと制御ゲートとを備え、互いに直列接続された複数のメモリセルと、直列接続された前記メモリセルの一端とビット線の間に接続された第１の選択ゲートトランジスタと、直列接続された前記メモリセルの他端と共通ソース線の間に接続された第２の選択ゲートトランジスタとを有するメモリセルユニットが同一ウェル領域上に複数配列され構成されたメモリセルアレイと、前記ビット線の電位のクランプ及びビット線の電位の増幅を行うためのクランプトランジスタを介して前記ビット線に接続されたセンスノードと、前記センスノードに接続され、前記センスノードと前記ビット線を介して接続された前記メモリセルユニットの前記メモリセルからの読み出しデータを保持するためのラッチ回路とを有するセンスアンプとを備え、データ読み出し時に、前記ソース線に印加する電圧を前記メモリセルのしきい値の温度変化をキャンセルするように変化させ、かつ、前記クランプトランジスタのゲートに印加する電圧を変化させることにより、前記ビット線に印加する電圧を前記メモリセルのしきい値の温度変化をキャンセルするように変化させることを特徴としている。

本発明によれば、ワード線に温特をもたせることなく、メモリセルからデータを読み出すことができ、半導体記憶装置の回路規模を小さくすることができ、温特の傾きをトリミングすることができる。

以下、本発明の実施例について、図面を参照して説明する。

図１は、本発明の実施例１に係る半導体記憶装置を示す回路図である。図１に示すように、半導体記憶装置は、一つのＮＡＮＤセルユニット１０とこれらが接続されるビット線に接続されるセンスアンプ回路２０で構成される。一般に、ＮＡＮＤセルは、複数のＮＡＮＤセルユニットで構成されているが、図1では一つだけ示している。

ＮＡＮＤユニットセル１０は、３２個の直列接続されたメモリセルＭＣ０…ＭＣ３１とその両端に接続された選択ゲートトランジスタＳ１、Ｓ２により構成されている。選択ゲートトランジスタＳ１のソース及びメモリセルＭＣ０…ＭＣ３１のウェルは、共通ソース線ＶＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインは、ビット線ＢＬｅに接続される。メモリセルＭＣ０…ＭＣ３１の制御ゲートは、それぞれワード線ＷＬ０…ＷＬ３１に接続され、選択ゲートトランジスタＳ１、Ｓ２のゲートは選択ゲート線ＳＧＳ、ＳＧＤに接続される。

ここで、メモリセルＭＣ０…ＭＣ３１は、ＮＡＮＤメモリセルで、同一ウェル上に形成され、隣接するメモリセル同士でソース、ドレイン拡散層を共有し、浮遊ゲートと制御ゲート（ワード線）の積層構造をもった構造である。

センスアンプ回路２０では、ビット線ＢＬｅから制御信号ＢＬＳｅにより制御されるＮＭＯＳトランジスタ２１及び制御信号ＢＬＣＬＡＭＰにより制御されるＮＭＯＳトランジスタ２２を介してセンスノードＴＤＣに接続される。ＮＭＯＳトランジスタ２１は、所望のＮＡＮＤユニットセルを選択するときにＯＮ状態になるトランジスタである。また、ＮＭＯＳトランジスタ２２は、ビット線電位の制御、読み出し時のビット線電位の増幅に供される。また、センスノードＴＤＣは、ビット線ＢＬｅをプリチャージするための制御信号ＢＬＰＲＥにより制御されるＮＭＯＳトランジスタ２３と、チャージされたセンスノードＴＤＣの電位を保持するためのキャパシタ２６、２７が接続され、キャパシタ２６は制御電圧ＢＯＯＳＴに、もう一方のキャパシタ２７はグランドに接続されている。そして、センスノードＴＤＣは、メモリセルからチャージされた電位を制御信号ＢＬＣ１により制御されるＮＭＯＳトランジスタ２４を介してインバータ２５のゲートに接続され、転送されてきたセンスノードＴＤＣの電位からＨ／Ｌの確定を行う。これらＮＭＯＳトランジスタ２４及びインバータ２５は、ＮＡＮＤユニットセル１０が並列にビット線につなげられたものごとに、同様の構成の回路が並列接続されている。

以上より構成される半導体記憶装置は、従来、ワード線ＷＬ０…ＷＬ３１に温特を持たせ、メモリセルのソース線及びウェルを０Ｖにしていたのを、ワード線に温特をもたせず、選択ゲートトランジスタのソース線及びメモリセルのウェルを電源線ＶＳＲＣに接続し、その電源線ＶＳＲＣに温特を持たせている。さらに、電源線ＶＳＲＣに温特をもたせることにより、ビット線ＢＬｅのプリチャージ電位も温特をもつ必要があるので、ビット線ＢＬｅにプリチャージする電位の制御を行うＮＭＯＳトランジスタ２２の制御信号ＢＬＣＬＡＭＰにも温特を持たせている。

次に、図1に示した回路図のメモリセルからの読み出し動作の説明を図２のタイミングチャートを用いて説明する。ここで、メモリセルＭＣ０…ＭＣ３１のソース線及びウェルに接続されている電源線ＶＳＲＣには、温特をもった電圧が印加されるので、ここでは、印加される電圧をＶＳＲＣ（Ｔ）とする。ワード線ＷＬ０…ＷＬ３１に温特をもたせていたときと対応させるために、ＶＳＲＣ(Ｔ)はメモリセルのしきい値の温特と正負が逆の温特をもっている。

まず、ＶＰＲＥにＶＤＤをＢＬＰＲＥにＮｃｈでＶＤＤを転送できるＶｓｇ（ＶＤＤ+Ｖｔｈ）電位を与えた後、ＢＬＣＬＡＭＰにＶＣＬＡＭＰ（０．７Ｖ+Ｖｔｈ+ＶＳＲＣ（Ｔ））電位を、ＢＬＳｅにもＮＭＯＳトランジスタ２１がＯＮ状態になる電位Ｖｒｅａｄｈを与えることで、ＢＬｅには０．７Ｖ+ＶＳＲＣ（Ｔ）の電位がプリチャージされる。ここで、ＢＬｅにプリチャージされる電位は、０．７Ｖとする。ＢＬｅへのプリチャージが終わった後、ＢＬＣＬＡＭＰは０Vにされて、ＢＬ線ＢＬｅとセンスアンプ部２０は切り離される。

次に、読み出したいワード線ＷＬ（選択）にはＶＣＧＲＶ電位を、その他のワード線ＷＬ（非選択）とＳＧＤには必ずオンできるＶＲＥＡＤ電位を、最後にＳＧＳにＶＲＥＡＤ電位を与えることで、選択したメモリセルのデータがＢＬ線ＢＬｅに読み出すことができる。つまり、読みだしたいメモリセルがＶＣＧＲＶ電位によってオンしていれば、セル電流が流れてＢＬ線ＢＬｅはＶＳＲＣ(Ｔ)に近づく。また、メモリセルがオフしていれば、セル電流は流れないので、破線に示すように、ＢＬ線ＢＬｅはプリチャージ電位０．７Ｖ+ＶＳＲＣ（Ｔ）のままとなる。

次に、ＶＰＲＥとＢＬＰＲＥを立ち上げて、ＴＤＣをＶＤＤにプリチャージする。その後、ＢＯＯＳＴを立ち上げて、ＴＤＣを容量カップリングで４．５Ｖくらいにもちあげた後、ＢＬＣＬＡＭＰをＶＳＥＮ（０．３５Ｖ+Ｖｔｈ+ＶＳＲＣ（Ｔ））に設定する。そのとき、ＢＬの容量に比べて、ＴＤＣの容量は軽いため、ＢＬレベルがオンセルにより０．３５Ｖ+ＶＳＲＣ(Ｔ)より低ければ、チャージシェアが行われ、ＴＤＣの電位はＢＬレベルと等しくなる。また、ＢＬレベルがオフセルにより０．７Ｖ+ＶＳＲＣ(Ｔ)であれば、ＢＬＣＬＡＭＰのトランジスタはしきい値を超えられないためオフされたままとなり、破線に示すように、ＴＤＣは４．５Ｖのままとなる。

その後、ＢＬＣＬＡＭＰを一旦立ち下げたあと、ＢＬＣＬＡＭＰのＮＭＯＳトランジスタ２２のしきい値より少し高い電圧Ｖｔｒをかけた状態でＢＯＯＳＴを立ち下げると、ＴＤＣは容量カップリングで下がる。オンセルにつながっていたＴＤＣは０V付近までさがり、オフセルにつながっていたＴＤＣは、破線に示すように、ＶＤＤに戻る。

それからＢＬＣ１を立ち上げることでＴＤＣの電位をインバータのゲートに転送してＨ／Ｌの確定を行う。

以上より、メモリセルのソース線及びウェルに温特をもったＶＳＲＣを印加した場合でも、メモリセルの読み出し動作を行うことができる。

図３にその温特をもたせたソース線及びメモリセルのウェルに印加する電圧ＶＳＲＣの電源回路図、図４に温特をもたせた制御信号ＢＬＣＬＡＭＰの電源回路の例を示す。

図３に示すように、電圧ＶＳＲＣは、図３（ａ）のバンドギャップ回路（ＢＧＲ回路）と図３（ｂ）、図３（ｃ）のＢＧＲ回路から出力された信号を最適な電圧ＶＳＲＣに調整する回路により構成される。

図３（ａ）に示すように、ＢＧＲ回路は、電源電圧がＰＭＯＳトランジスタ３１のソース側に接続され、ドレイン側には、一方が、抵抗Ｒｚ０、ダイオード３２を介してグランドに接続され、他方が、抵抗Ｒｚ０、抵抗Ｒｚ１、ダイオード３３を介してグランドに接続されている。そして、Ｒｚ０とダイオード３２間に生成される電圧Ｖａと、抵抗Ｒｚ０と抵抗Ｒｚ１間に生成される電圧Ｖｂはフィードバックして、差動増幅器３４に入力され、差動増幅器３４からの出力信号は、ＰＭＯＳトランジスタ３１のゲートに接続される。

このとき生成されるＶＳＲＣＲＥＦ＿ｐｒｅは、以下の式で表される。

ＶＳＲＣＲＥＦ＿ｐｒｅ（Ｔ）＝δＶＳＲＣＲＥＦ＿ｐｒｅ（０）＋βＴ
ここで、ＶＳＲＣ（Ｔ）は、抵抗Ｒｚ０、Ｒｚ１を変化させることにより所望の温度依存をもった温特の傾きを決めることができる。

さらに、ＶＳＲＣＲＥＦＦ＿ｐｒｅは、図３（ｂ）に示すように、回路４０によってα倍に増幅され、ＶＳＲＣＲＥＦを出力する。

図３（ｂ）に示すように、電源電圧がＰＭＯＳトランジスタ３５のソース側に接続され、ドレイン側に出力端子ＶＳＲＣＲＥＦと抵抗Ｒｙ１が接続され、抵抗Ｒｙ１から抵抗Ｒｙ０を介してグランドに接続されている。そして、差動増幅器３６の入力端子（＋）にＢＧＲ回路で生成したＶＳＲＣＲＥＦ＿ｐｒｅが入力され、入力端子（−）に、抵抗Ｒｙ０と抵抗Ｒｙ１の分割ノードが入力される。差動増幅器３６の出力端子には、ＰＭＯＳトランジスタ３５のゲートが接続される。差動増幅器３６に入力されたＶＳＲＣＲＥＦ＿ｐｒｅは、この回路により、α倍に増幅され、ＰＭＯＳトランジスタと抵抗Ｒｙ１の間からＶＳＲＣＲＥＦを出力する。

このとき生成されるＶＳＲＣＲＥＦは、以下の式で表される。

ＶＳＲＣＲＥＦ（Ｔ）＝αδＶＳＲＣＲＥＦ＿ｐｒｅ（０）＋αβＴ
α＝（Ｒｙ１＋Ｒｙ０）／Ｒｙ０、αδ＝Ｃｏｎｓｔ．（Ｔ＝０）
ここで、αδは、必ず一定になるようなαにする。つまり、Ｒｙ０、Ｒｙ１を変えることで温特の傾きは変化するが、Ｔ＝０でのＶＳＲＣＲＥＦは変わらないように設定する。

さらに、ＶＳＲＣＲＥＦは、図３（ｃ）に示すように、回路５０によって、γ倍に増幅され、温特をもったＶＳＲＣを生成することができる。

回路構成は、図３（ｃ）に示すように、図３（ｂ）と同様の回路構成をしている。異なる点は、ＶＳＲＣＲＥＦをγ倍するために、抵抗Ｒａ０、Ｒａ１とすることである。

このとき生成されるＶＳＲＣは、以下の式で表される。

ＶＳＲＣ（Ｔ）＝αδγＶＳＲＣＲＥＦ＿ｐｒｅ（０）＋αβγＴ
ここで、γ＝（Ｒａ１＋Ｒａ０）／Ｒａ０、αδγ＝Ｃｏｎｓｔ．、γαβ＝Ｃｏｎｓｔ．、β＝γＣｏｎｓｔ．となり、ＶＳＲＣ（Ｔ）の設定が可能になる。

以上より、αδγ＝一定、αβγ＝温度係数となるので、Ｒｙ０、Ｒｙ１、Ｒｚ０、Ｒｚ１を変えることでトリミングが可能となり、容易にソース線に温特をもたせた電圧ＶＳＲＣを生成することができる。ここで、ＶＳＲＣ生成にあたり、ＶＳＲＣＲＥＦ＿ｐｒｅをα倍、β倍してＶＳＲＣを生成したが、ＶＳＲＣＲＥＦ＿ｐｒｅを一回の増幅でＶＳＲＣを生成してもかまわない。

次に、制御信号ＢＬＣＬＡＭＰの温特をもたせた電源回路を図４に示す。図４に示すように、ＣＬＡＭＰＰＲＥＦ＿ｐｒｅの生成及びＣＬＡＭＰＲＥＦの生成は、図３（ａ）、（ｂ）と同様の構成で生成することができる。

このとき生成されるＣＬＡＭＰＰＲＥＦ＿ｐｒｅ（Ｔ）、ＣＬＡＭＰＲＥＦ（Ｔ）を以下の式に示す。

ＣＬＡＭＰＲＥＦ＿ｐｒｅ（Ｔ）＝δＣＬＡＭＰＲＥＦ＿ｐｒｅ（０）＋βＴ
ここで、ＢＬＣＬＡＭＰ（Ｔ）の温特の傾きは、抵抗Ｒｚ０、Ｒｚ１を変化させることにより所望の値にすることができる。

次に、ＣＬＡＭＰＲＥＦ（Ｔ）は、
ＣＬＡＭＰＲＥＦ（Ｔ）＝αδＣＬＡＭＰＲＥＦ＿ｐｒｅ（０）＋αβＴ
ここで、αδは、必ず一定になるようなαにする。つまり、Ｒｙ０、Ｒｙ１を変えることで温特の傾きは変化するが、Ｔ＝０でのＣＬＡＭＰＲＥＦは変わらないように設定する。

次に、図４（ｃ）に示すように、図４（ｂ）で生成されたＣＬＡＭＰＲＥＦからＢＬＣＬＡＭＰを生成する。回路構造は、図４（ｂ）のＰＭＯＳトランジスタ４１と抵抗との間にＮＭＯＳトランジスタ４２を設けた構造を取る。このＮＭＯＳトランジスタ４２は、しきい値Ｖｔｈｎを有し、ゲートが出力端子ＢＬＣＬＡＭＰ及びＰＭＯＳトランジスタ４１のソースに接続されている。

このとき生成されるＢＬＣＬＡＭＰは、以下の式で表される。

ＢＬＣＬＡＭＰ（Ｔ）＝αδγＣＬＡＭＰＲＥＦ＿ｐｒｅ（０）＋αβγＴ＋Ｖｔｈｎ
ここで、γ＝（Ｒａ１＋Ｒａ０）／Ｒａ０、αδγ＝Ｃｏｎｓｔ．、γαβ＝Ｃｏｎｓｔ．、β＝γＣｏｎｓｔ．となり、ＢＬＣＬＡＭＰ（Ｔ）の設定が可能になる。また、ここで生成されるＢＬＣＬＡＭＰは、図３のタイミングチャートで示したように、しきい値Ｖｔｈｎ以外の電圧値が、ビット線ＢＬにプリチャージしたい電位を表しているので、その値に応じて、温特をもたせたプリチャージ電位を生成する。

以上より、αδγ＝一定、αβγ＝温度係数となるので、Ｒｙ０、Ｒｙ１、Ｒｚ０、Ｒｚ１を変えることでトリミングが可能となり、容易に温特をもたせた電圧ＢＬＣＬＡＭＰを生成することができる。ここで、ＢＬＣＬＡＭＰ生成にあたり、ＢＬＣＬＡＭＰ＿ｐｒｅをα倍、β倍してＶＳＲＣを生成したが、ＢＬＣＬＡＭＰ＿ｐｒｅを一回の増幅でＢＬＣＬＡＭＰを生成してもかまわない。

図５にワード線に生成されるＶＣＧＲの電源生成回路を示す。図５に示すように、電源電圧からＰＭＯＳトランジスタ５１を介して、抵抗Ｒ−Ｒｘ、抵抗Ｒｘ、抵抗Ｒ１が直列接続され、グランドに接続されている。そして、抵抗Ｒｘと抵抗Ｒ１との分割ノードが差動増幅器５２にフードバックされ、基準電圧ＶＲＥＦとともに、差動増幅され、ＰＭＯＳトランジスタ５１のゲートに接続する。そして、抵抗Ｒ−Ｒｘと抵抗Ｒｘとの間から出力電圧ＶＣＧＲがワード線ＷＬに出力される。

従来、ワード線に温特をもたせていたため、ＢＧＲ回路や増幅回路などで構成される構造をしていたが、本実施例では、ソース線及びＢＬＣＬＡＭＰに温特をもたせているので、基準電圧ＶＲＥＦを抵抗比で増幅された単純な回路構造となっている。そのため、ＶＣＧＲＶのばらつきを減らすことができる。

以上の構成により、従来、読み出し動作を行うとき、メモリセルのワード線に温特をもたせて、しきい値の温特に合わせてワード線の電圧値を変化させていたが、本実施例では、ワード線に温特をもたせず、メモリセルのウェル及びソース電極に温特をもたせることによって、メモリセルの多値化による回路規模の増大を抑えることができる。また、従来、メモリセルのワード線ごとに温特の傾きのトリミングを行わなければならず、実質的に多値化したメモリセルでは、温特の傾きのトリミングが不可能であったのを、温特をもった電圧を生成する電源回路を、共通したソース線及びウェルに一つ、ビット線に電圧を与えるＢＬＣＬＡＭＰに一つの計二つにすることによって、メモリセルの温特の傾きのトリミングを容易に行うことができる。

図６は、本発明の実施例２に係る半導体記憶装置を示す回路図である。本実施例の実施例1との違いは、実施例1では1つのＮＡＮＤユニットセルを例に説明したが、本実施例では複数のＮＡＮＤユニットセルをセンスアンプ部から接続している点である。尚、その他の図１と同一の構成については、同一の符号を附して説明を省略する。ここで、本実施例では、ＮＡＮＤユニットセルが二つのときの例を説明するが、必ずしもこれに限定されるものではない。

図６に示すように、センスアンプ部２０は、実施例１と同様の構成をしているので、説明を省略する。センスアンプ部２０のＢＬＣＬＡＭＰのトランジスタ２２からは、ＮＡＮＤユニットセルの数に応じて分岐しており、一方は、ゲートがＢＬＳｅに接続されたトランジスタ２１を介して、ビット線ＢＬｅに接続され、他方は、ゲートがＢＬｏに接続されたトランジスタ２８を介して、ビット線ＢＬｏに接続されている。ビット線ＢＬｅ及びＢＬｏは、それぞれＮＡＮＤユニットセルに接続されており、選択ゲートＳ２のドレイン側に接続されている。ここで、本実施例のＮＡＮＤユニットセルは、実施例１と同様の構造をしている。また、ビット線ＢＬｅ及びＢＬｏは、制御電圧ＢＩＡＳｅ及びＢＩＡＳｏで制御されるトランジスタＳ３、Ｓ４を介して、ＢＬＣＲＬに接続されている。

以上より構成される半導体記憶装置は、従来、ワード線ＷＬ０…ＷＬ３１に温特を持たせていたのを、選択ゲートトランジスタのソース線及びメモリセルのウェルを電源線ＶＳＲＣに接続することにより、その電源線ＶＳＲＣに温特を持たせている。また、電源線ＶＳＲＣは、ＢＬＣＲＬにも接続されており、温特をもったソース電圧ＶＳＲＣ（Ｔ）が供給されている。さらに、電源線ＶＳＲＣに温特をもたせることにより、ビット線ＢＬｅのプリチャージ電位も温特をもつ必要があるので、ビット線ＢＬｅにプリチャージする電位の制御を行うＮＭＯＳトランジスタ２２の制御信号ＢＬＣＬＡＭＰにも温特を持たせている。

図６に示した回路図のメモリセルからの読み出し動作の説明を図７、図８のタイミングチャートを用いて説明する。ここで、ビット線ＢＬｅに接続されているメモリセルが読み出したいメモリセルであり、ビット線ＢＬｏに接続されているメモリセルを読み出さないシールドされたメモリセルとする。また、メモリセルのソース線及びウェルに接続されている電源線ＶＳＲＣには、温特をもった電圧が印加されるので、ここでは、印加される電圧をＶＳＲＣ（Ｔ）とする。ワード線ＷＬ０…ＷＬ３１に温特をもたせていたときと対応させるために、ＶＳＲＣ(Ｔ)はメモリセルのしきい値の温特と正負が逆の温特をもっている。

図７に示すように、ＢＩＡＳｅ＝ＶＳＳ、ＢＩＡＳｏをＶＲＥＡＤＨに立ち上げることによって、ＢＬＣＲＬと非選択ビット線ＢＬｏが接続され、ＢＬＣＲＬがＶＳＲＣ（Ｔ）であることから、非選択ビット線ＢＬｏはＶＳＲＣ（Ｔ）に充電される。

次に、ＢＬＳｏ＝ＶＳＳ、ＢＬＳｅをＶＲＥＡＤＨに立ち上げて、ＶＰＲＥにＶＤＤをＢＬＰＲＥにＮｃｈでＶＤＤを転送できるＶＳＧ（ＶＤＤ＋Ｖｔｈ）電位を与えた後、ＢＬＣＬＡＭＰに０．７Ｖ＋Ｖｔｈ＋ＶＳＲＣ（Ｔ）電位を与えることで、選択ビット線ＢＬｅには０．７Ｖ＋ＶＳＲＣ（Ｔ）の電位がプリチャージされる。

次に、選択ビット線ＢＬｅがプリチャージされた後、ＢＬＣＬＡＭＰは０Vにされて、ＢＬ線ＢＬｅとセンスアンプ部１０は切り離される。

次に、読み出したいワード線ＷＬに読み出し電位ＶＣＧＲＶを、その他のワード線ＷＬとＳＧＤには必ずオンできるＶＲＥＡＤ電位を、最後にＳＧＳにＶＲＥＡＤ電位を与える。そうすると、読みだしたいセルがオンしていれば、セル電流が流れてＢＬ線ＢＬｅはＶＳＲＣ（Ｔ）に近づき、読み出したいセルがオフしていれば、セル電流は流れないので、ＢＬ線ＢＬｅは、プリチャージ電位０．７Ｖ＋ＶＳＲＣ（Ｔ）のままとなる。

次に、再び、ＶＰＲＥとＢＬＰＲＥを立ち上げて、ＴＤＣをＶＤＤにプリチャージし、ＢＯＯＳＴを立ち上げて、ＴＤＣを容量カップリングで４．５Ｖくらいにもちあげる。

その後、ＢＬＣＬＡＭＰをＶＳＥＮ（０．３５Ｖ＋Ｖｔｈ＋ＶＳＲＣ（Ｔ））に設定する。そのとき、ＢＬｅの容量に比べて、ＴＤＣの容量は軽いため、ＢＬレベルがオンセルにより０．３５Ｖ＋ＶＳＲＣ（Ｔ）より低ければ、チャージシェアが行われ、ＴＤＣの電位はＢＬレベルと等しくなる。また、ＢＬレベルがオフセルにより０．７Ｖ＋ＶＳＲＣ（Ｔ）であれば、ＢＬＣＬＡＭＰのトランジスタ２２はしきい値を超えられないため、オフされたままとなり、ＴＤＣは４．５Ｖのままとなる。

その後、ＢＬＣＬＡＭＰを一旦立ち下げたあと、ＢＬＣＬＡＭＰのトランジスタ２２のしきい値より少し高い電圧ＶＴＲをかけた状態でＢＯＯＳＴを立ち下げると、ＴＤＣは容量カップリングで下がる。オンセルにつながっていたＴＤＣは０V付近までさがり、オフセルにつながっていたＴＤＣはＶＤＤに戻る。それからＢＬＣ１を立ち上げることでＴＤＣの電位をインバータのゲートに転送してＨ／Ｌの確定を行う。

次に、メモリセルの読み出し動作のもうひとつの一例を図８のタイミングチャートを用いて説明する。図８の図７との違いは、ビット線ＢＬｅにプリチャージ電位をチャージするとき、ＢＩＡＳｏをＶｒｅａｄｈに立ち上げる動作と同時に、ＢＩＡＳｅも少しの間Ｖｒｅａｄｈを立ち上げる点である。ＢＩＡＳｅを短時間立ち上げることにより、ＢＬｅにもＢＬＣＲＬの電位ＶＳＲＣ（Ｔ）がチャージされることになれる。その後、ＢＩＡＳｅを立ち下げて、ＴＤＣからのプリチャージを行っている。その後のＮＡＮＤメモリセルの読み出し動作は、図７に示した動作と同様である。

以上の読み出し動作により、選択ビット線ＢＬｅに電位がプリチャージされる前に、一度選択ビット線をＶＳＲＣ（Ｔ）にチャージすることにより、ＴＤＣからのプリチャージ時に問題となるメモリセル間の寄生容量を抑えることができる。

温特をもたせるＶＳＲＣ及びＢＬＣＬＡＭＰは、実施例１と同様、ＢＧＲ回路とこのＢＧＲ回路より出力された電圧を調整する回路により得られる。詳しい回路構造は、実施例１と同様であるので説明は省略する。

以上の構成により、従来、読み出し動作を行うとき、メモリセルのワード線に温特をもたせて、しきい値の温特に合わせてワード線の電圧値を変化させていたが、本実施例では、ワード線に温特をもたせず、メモリセルのウェル及びソース電極に温特をもたせることによって、メモリセルの多値化による回路規模の増大を抑えることができる。また、従来、メモリセルのワード線ごとに温特の傾きのトリミングを行わなければならず、実質的に多値化したメモリセルでは、温特の傾きのトリミングが不可能であったのを、温特をもった電圧を生成する電源回路を、共通したソース線及びウェルに一つ、ビット線に電圧を与えるＢＬＣＬＡＭＰに一つの計二つにすることによって、メモリセルの温特の傾きのトリミングを容易に行うことができる。

図９、図１０は、本発明の実施例３に係る半導体記憶装置を示す回路図である。本実施例の上記各実施例との違いは、上記各実施例では、温特をもたせたＶＳＲＣ及びＢＬＣＬＡＭＰの電圧は、ＢＧＲ回路などで独立して電圧を生成させていたが、本実施例では、ＶＳＲＣの温特をもった電圧生成はそのままにして、温特をもたせたＶＳＲＣを用いて、ＢＬＣＬＡＭＰを生成している点である。

以下にそのＢＬＣＬＡＭＰの電圧生成回路の回路図を示す。

まず、図９（ａ）に示すように、基準電圧ＶＲＥＦと、ＰＭＯＳトランジスタ６１と抵抗Ｒｚ１の間からフィードバックされた電圧を差動増幅器６２に入力する。そして、差動増幅器６２から出力された電圧はＰＭＯＳトランジスタ６１のゲートに入力され、抵抗Ｒｚ１と抵抗Ｒｚ０との間から電圧ＣＬＡＭＰＲＥＦ＿ｐｒｅを出力する。ここで、電圧ＣＬＡＭＰＲＥＦ＿ｐｒｅは、読み出し動作に必要なＶｐｒｅもしくはＶｓｅｎに相当する電圧である。

次に、図９（ｂ）に示すように、電源電圧からＰＭＯＳトランジスタ６３のソース側に接続され、ドレイン側が抵抗Ｒを介してグランドに接続されている。ＣＬＡＭＰＲＥＦ＿ｐｒｅは、ＰＭＯＳトランジスタ６３と抵抗Ｒとの間の出力ノードからのフィードバック電圧と共に差動増幅器６４に入力され、電圧ＰＧＣを生成し、ＰＭＯＳトランジスタ６３のゲートに接続される。ここで、抵抗Ｒに流れる電流ＩｃがＩｃ＝Ｖｐｒｅ／Ｒとなるように、抵抗Ｒを調整し、ＰＧＣを生成する。

それと平行して、図１０（ａ）に示すように、図９（ｂ）と同様の構成をした回路によって、差動増幅器６５にＶＳＲＣ（Ｔ）とＰＭＯＳトランジスタ６６と抵抗Ｒとの間のノードを入力し、差動増幅器６５から出力された出力電圧ＰＧＴをＰＭＯＳトランジスタ６６のゲートに出力する。ここで、抵抗Ｒに流れる電流ＩｔがＩｔ＝ＶＳＲＣ／Ｒとなるように、抵抗Ｒを調整し、ＰＧＴを生成する。

次に、図１０（ｂ）に示すように、図９（ｂ）及び図１０（ａ）で生成したＰＧＣ及びＰＧＴを用いて、ＢＬＬＥＶＥＬ＿Ｍを生成する。ＢＬＬＥＶＥＬ＿Ｍを生成する回路は、ＰＧＴがゲートに入力されるＰＭＯＳトランジスタ６７と、ＰＧＣがゲートに入力されるＰＭＯＳトランジスタ６８の並列接続に、抵抗Ｒが直列接続され、グランドに接続した構造をとる。そして、抵抗Ｒに流れる電流Ｉ０が、例えば、プリチャージ電位Ｖｐｒｅの場合、（Ｖｐｒｅ＋ＶＳＲＣ）／Ｒとなるように、抵抗Ｒを調整する。また、ＰＧＴ及びＰＧＣを入力するＰＭＯＳトランジスタ６７、６８のしきい値は、上記図９（ｂ）及び図１０（ａ）で使用したＰＭＯＳトランジスタ６３、６６のしきい値を有する。以上の構成により、ＰＭＯＳトランジスタ６７、６８の並列回路と抵抗Ｒとの間の電位は、例えば、プリチャージ電位Ｖｐｒｅの場合、ＢＬＬＥＶＥＬ＿Ｍは、Ｖｐｒｅ＋ＶＳＲＣとなる。

次に、図１０（ｃ）に示すように、電源電圧がＰＭＯＳトランジスタ６９のソース側に接続され、ドレイン側にしきい値ＶｔｈｎのＮＭＯＳトランジスタ７０が接続される。また、ＮＭＯＳトランジスタ７０のゲートは、ＰＭＯＳトランジスタ６９のドレイン側とＮＭＯＳトランジスタ７０のドレイン側の間に接続され、そこから出力電位ＢＬＣＬＡＭＰを出力する。ＮＭＯＳトランジスタ７０のソース側は抵抗Ｒに接続され、抵抗Ｒは、グランドに接続される。抵抗ＲとＰＭＯＳトランジスタ６９の間に生成される電位ＢＬＬＥＶＥＬは、図１０（ｂ）で生成された電位ＢＬＬＥＶＥＬ＿Ｍとともに差動増幅器７１に入力され、ＰＭＯＳトランジスタ６９のゲートに入力される。ここで、ＢＬＬＥＶＥＬの電位は、例えば、プリチャージ電位を生成する場合、Ｖｐｒｅ＋ＶＳＲＣとなるように、抵抗Ｒを調整する。

以上より、出力電位ＢＬＣＬＡＭＰは、Ｖｐｒｅ＋ＶＳＲＣにＮＭＯＳトランジスタ７０のしきい値Ｖｔｈｎを足し合わせたＶｐｒｅ＋ＶＳＲＣ＋Ｖｔｈｎとなり、ＶＳＲＣ（Ｔ）に同期した温特をもったＢＬＣＬＡＭＰを生成することができる。ここで、温特をもったプリチャージ電位の生成を例に述べたが、それ以外にも、読み出し時のＶｓｅｎを生成するときにも、同様の方法で生成することができる。

以上の構成により、上記各実施例では、温特をもたせたＶＳＲＣ及びＢＬＣＬＡＭＰをそれぞれ独立して生成していたが、ＢＬＣＬＡＭＰをＶＳＲＣから生成させることにより、温特を持った電位を生成する回路を一つにすることができるので、上記各実施例よりも回路規模の増大をさらに抑えることができる。また、ＢＬＣＬＡＭＰはＶＳＲＣに同期して変動することから、温度に対するばらつきも減り、信頼性の高い半導体記憶装置を提供することができる。

図１１乃至図１３に本発明の実施例４に係る半導体記憶装置の回路図を示す。本実施例は、実施例３のさらに具体化したにものである。本実施例の実施例３との違いは、温特をもったＶＳＲＣをもちいて、ＰＧＴを生成するのではなく、ＶＳＲＣを一度、図１２（ａ）に示すように、２／５倍にしている。

まず、図９（ａ）と同様、図１１（ａ）に示すように、可変抵抗を変化させることにより、例えば、プリチャージ電位Ｖｐｒｅに相当するＣＬＡＭＰＲＥＦ＿ｐｒｅを基準電圧ＶＲＥＦから生成する。

次に、図１１（ｂ）に示すように、図９（ｂ）の回路構造のＰＭＯＳトランジスタ８１と抵抗Ｒ間に可変抵抗を接続した回路により、ＣＬＡＭＰＲＥＦ＿ｐｒｅから差動増幅器８２に出力させるＰＧＣを生成する。ここで、生成されるＰＧＣは、実施例３と同様、抵抗Ｒに流れる電流ＩｃがＶｐｒｅ／Ｒとなるように抵抗Ｒを調整する。また、ＰＭＯＳトランジスタ８１と可変抵抗との間の電位が、後述のＢＬＬＥＶＥＬ＿Ｍと同じ電位になるように、可変抵抗を設定する。

次に、ＶＳＲＣ側では、図１２（ａ）に示すように、差動増幅器８３に入力されたＶＳＲＣを抵抗Ｒ１、Ｒ２の値を調整することにより、出力される電位ＣＬＡＭＰＲＥＦ＿ＰＲＥ＿ＴをＶＳＲＣの２／５倍にする。

次に、図１２（ｂ）に示すように、図１１（ｂ）と同様に、ＣＬＡＭＰＲＥＦ＿ＰＲＥ＿ＴからＰＧＴを生成する。ここで、抵抗Ｒに流れる電流ＩｔがＩｔ＝２／５×ＶＳＲＣ／Ｒとなるように、抵抗Ｒを調整し、ＰＧＴを生成する。また、ＰＭＯＳトランジスタ８４と可変抵抗との間の電位が、後述のＢＬＬＥＶＥＬ＿Ｍと同じ電位になるように、可変抵抗を設定する。

次に、図１３（ａ）に示すように、生成されたＰＧＣ及びＰＧＴをＰＭＯＳトランジスタ８５、８６でミラーすることでＢＬＬＥＶＥＬ＿Ｍを生成する。ここで、ＶＳＲＣは、図１１（ａ）により２／５倍にされているので、ＢＬＣＬＡＭＰ側のＰＧＣを２／５倍するために、ＰＧＣが入力されるＰＭＯＳトランジスタ８５のしきい値はＰＧＴが入力されるＰＭＯＳトランジスタ８６のしきい値の２／５倍である。以上より生成される電位ＢＬＬＥＶＥＬ＿Ｍと抵抗Ｒに流れる電流Ｉ０は、それぞれ２／５×（Ｖｐｒｅ＋ＶＳＲＣ）、２／５×（Ｖｐｒｅ＋ＶＳＲＣ）／Ｒとなる。

次に、図１３（ｂ）に示すように、図１０（ｃ）と同様、ＮＭＯＳトランジスタ８７と抵抗Ｒ４の間に生成される電位ＢＬＬＥＶＥＬが、Ｖｐｒｅ＋ＶＳＲＣになるように抵抗Ｒ４、Ｒ５を調整することにより、つまり、入力電位ＢＬＬＥＶＥＬ＿Ｍが５／２倍になるように抵抗Ｒ４、Ｒ５を調整することにより、温特をもったＶＳＲＣに同期したＢＬＣＬＡＭＰを生成することができる。

ここで、温特をもったプリチャージ電位の生成を例に述べたが、それ以外にも、読み出し時のＶｓｅｎを生成するときにも、同様の方法で生成することができる。また、本実施例では、ＶＳＲＣを２／５倍にすることを例に説明したが、ＶＳＲＣを何倍にするかは自由に設定することができる。

以上の構成により、上記各実施例では、温特をもたせたＶＳＲＣ及びＢＬＣＬＡＭＰをそれぞれ独立して生成していたが、ＢＬＣＬＡＭＰをＶＳＲＣから生成させることにより、温特を持った電位を生成する回路を一つにすることができるので、上記各実施例よりも回路規模の増大をさらに抑えることができる。また、ＢＬＣＬＡＭＰはＶＳＲＣに同期して変動することから、温度に対するばらつきも減り、信頼性の高い半導体記憶装置を提供することができる。

上記各実施例で構成される温特をもった電圧を生成する電源回路により、ソース電圧やＢＬＣＬＡＭＰ電圧の温特の傾きは、Ｒｚ０、Ｒｚ１の抵抗比とＲｙ０、Ｒｙ１の抵抗比を連動させて変えることにより、生成することができる。また、ソース電圧やＢＬＣＬＡＭＰ電圧の絶対値のレベルは、Ｒａ０、Ｒａ１の抵抗比を変えることにより、生成することができる。

図１４に、読み出し動作時の上記各実施例の半導体記憶装置のソース線及びウェル、ＢＬＣＬＡＭＰ電圧の温特をもたせた電圧を制御することができる半導体記憶装置のブロック図を示す。

図１４に示すように、上記したようなソース線やウェルなどに温特をもたせた上記各実施例で示した半導体記憶装置１０１と、この半導体記憶装置１０１のメモリセルの読み出し・書き込み動作を制御するメモリコントローラ１０２と、このメモリセルのアドレスごとの温特の傾き、ソース電圧やＢＬＣＬＡＭＰ電圧の絶対値のレベルなどの温特情報が記憶されているＲＯＭＦＵＳＥ１０３で構成されている。

ここで、ＲＯＭＦＵＳＥ１０３は、変更不可のメモリセルではなく、書き換えることが可能な不揮発性メモリセルである。また、このＲＯＭＦＵＳＥ１０３に記憶されている温特情報は、チップごとに異なる可能性があるために、予め出荷前に行われるテストによって、そのテスト結果をもとにしたパラメータの最適値がＲＯＭＦＵＳＥ１０３に記憶されている。

以下に、メモリセル内からデータを読み出すときのブロック図の動作を説明する。

まず、メモリコントローラ１０２は、データの読み出しを行うメモリセルのアドレスに応じた温特情報をＲＯＭＦＵＳＥ１０３から読み出す。

次に、メモリコントローラ１０２は、所望の温特情報に応じた電源電圧を生成するために、上記したソース電圧やＢＬＣＬＡＭＰ電圧の温特の傾きを決定するためのＲｚ０、Ｒｚ１の抵抗比とＲｙ０、Ｒｙ１の抵抗比を設定し、半導体記憶装置１０１に命令を出す。同様に、ソース電圧やＢＬＣＬＡＭＰ電圧の絶対値のレベルの決定のためにも、Ｒａ０、Ｒａ１の抵抗比を設定し、半導体記憶装置１０１に命令を出す。

次に、抵抗比の設定の命令を受けた半導体記憶装置１０１は、それぞれの抵抗比を設定し、電圧を生成することにより、ソース線及びウェル、ＢＬＣＬＡＭＰに必要な温特をもった所望の読み出し電圧を生成する。

次に、データの読み出しを行う所望のメモリセルに温特をもった電源電圧を供給することにより、所望のメモリセルからデータを正常に読み出すことができる。

その後、メモリコントローラ１０２は、ＲＯＭＦＵＳＥ１０３の温特情報に応じて設定された抵抗比の値をＲＯＭＦＵＳＥ１０３に書き込む、若しくは、同じアドレスのメモリセルに対応する温特情報を書き換える。これにより、次の電源投入時に改めてメモリセルの読み出し動作電圧をＲＯＭＦＵＳＥ１０３の温特情報から設定する必要が無く、ＲＯＭＦＵＳＥ１０３に書き込まれた温特情報に応じた抵抗比をそのままメモリセルに適用することができる。

ここで、ソース電圧やＢＬＣＬＡＭＰ電圧の温度特性の傾きやＢＬＣＬＡＭＰ電圧のレベルの絶対値は、セルの書き込み消去を繰り返すたびに変化する可能性があるので、このメモリセルの劣化の情報をＲＯＭＦＵＳＥ１０３に記憶しておき、メモリコントローラ１０２でこれらのパラメータをメモリセルの劣化に対応して、設定できるようにすることもできる。

以上より、ＲＯＭＦＵＳＥにメモリセルアレイの温特情報を予め書き込んでおき、メモリセル読み出し動作時にＲＯＭＦＵＳＥから読み出した所望のメモリセルの温特情報をメモリコントローラ側で最適値に設定し、メモリセルに最適な温特をもった読み出し電圧を設定することができる。

ここで、上記各実施例では、すべて読み出し動作時を例に説明してきたが、それ以外にも、書き込み終了後のベリファイ動作時にも適用することができる。

なお、本発明は、上述したような各実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。

本発明の実施例１に係る半導体記憶装置を示す回路図。 本発明の実施例１に係る半導体記憶装置の動作を示すタイミングチャート。 本発明の実施例１に係る半導体記憶装置の温特をもった電位ＶＳＲＣを生成する回路図。 本発明の実施例１に係る半導体記憶装置の温特をもった電位ＢＬＣＬＡＭＰを生成する回路図。 本発明の実施例１に係る半導体記憶装置のワード線電位ＶＣＧＲＶを生成する回路図。 本発明の実施例２に係る半導体記憶装置を示す回路図。 本発明の実施例２に係る半導体記憶装置の動作を示すタイミングチャート。 本発明の実施例２に係る半導体記憶装置の動作を示すタイミングチャート。 本発明の実施例３に係る半導体記憶装置の回路図。 本発明の実施例３に係る半導体記憶装置の回路図。 本発明の実施例４に係る半導体記憶装置の回路図。 本発明の実施例４に係る半導体記憶装置の回路図。 本発明の実施例４に係る半導体記憶装置の回路図。 本発明の実施例５に係る半導体記憶装置の制御方法を示すブロック図。

符号の説明

１０ ＮＡＮＤセルユニット
２０ センスアンプ部
２１、２２、２３、２４、２８、４２ ＮＭＯＳトランジスタ
２５ インバータ
２６、２７ キャパシタ
３１、３５、４１、５１ ＰＭＯＳトランジスタ
３２、３３ ダイオード
３４、３６、５２ 差動増幅器
６１、６３、６５、６６、６７、６８、６９ ＰＭＯＳトランジスタ
６２、６４、６５、７１ 差動増幅器
８１、８４、８５、８６、８７ ＰＭＯＳトランジスタ
８２、８３ 差動増幅器

Claims (10)

1. 積層された浮遊ゲートと制御ゲートとを備え、互いに直列接続された複数のメモリセルと、直列接続された前記メモリセルの一端とビット線の間に接続された第１の選択ゲートトランジスタと、直列接続された前記メモリセルの他端と共通ソース線の間に接続された第２の選択ゲートトランジスタとを有するメモリセルユニットが同一ウェル領域上に複数配列され構成されたメモリセルアレイと、
   前記ビット線の電位のクランプ及びビット線の電位の増幅を行うためのクランプトランジスタを介して前記ビット線に接続されたセンスノードと、前記センスノードに接続され、前記センスノードと前記ビット線を介して接続された前記メモリセルユニットの前記メモリセルからの読み出しデータを保持するためのラッチ回路とを有するセンスアンプとを備え、
   データ読み出し時に、前記ソース線に印加する電圧を前記メモリセルのしきい値の温度変化をキャンセルするように変化させ、かつ、前記クランプトランジスタのゲートに印加する電圧を変化させることにより、前記ビット線に印加する電圧を前記メモリセルのしきい値の温度変化をキャンセルするように変化させることを特徴とする半導体記憶装置。
2. 前記ソース線に接続され、複数の第1の抵抗を有し、前記第1の抵抗の抵抗比を調整することにより、前記ソース線に印加する電圧を変化させる第１のバンドギャップ回路を有することを特徴とする請求項１記載の半導体記憶装置。
3. 前記クランプトランジスタのゲートに接続され、複数の第２の抵抗を有し、前記第２の抵抗の抵抗比を調整することにより、前記ゲートに印加する電圧を変化させる第２のバンドギャップ回路を備えることを特徴とする請求項１又は請求項２記載の半導体記憶装置。
4. 前記ウェル領域に印加する電圧を前記メモリセルのしきい値の温度変化をキャンセルするように変化させることを特徴とする請求項１乃至請求項３いずれか１項に記載の半導体記憶装置。
5. 前記メモリセルアレイのうち、データ読み出しを行わない前記メモリセルユニットに接続された前記ビット線に印加する電圧は、前記ウェル領域及び前記ソース線に印加する電圧であることを特徴とする請求項４に記載の半導体記憶装置。
6. 前記メモリセルごとのしきい値の温度変化に応じた読み出し電圧の情報が記憶されたメモリ素子と、
   前記メモリ素子から所望の前記メモリセルの前記読み出し電圧の情報を読み出し、前記メモリセルの前記読み出し電圧に応じた前記第１の抵抗及び第２の抵抗の抵抗比を決定し、前記メモリセルの読み出し動作を制御するメモリコントローラと、
   を備えることを特徴とする請求項３乃至請求項５のいずれか１項に記載の半導体記憶装置。
7. 前記メモリコントローラは、前記メモリセルの読み出し電圧に応じた前記第１の抵抗及び第２の抵抗の抵抗比を前記メモリ素子に書き込むことを特徴とする請求項６記載の半導体記憶装置。
8. 前記メモリコントローラは、前記メモリ素子に書き込まれた前記第１の抵抗の抵抗比を前記メモリ素子から読み出し、前記第１の抵抗の抵抗比に応じた前記メモリセルの読み出し動作を行うことを特徴とする請求項７記載の半導体記憶装置。
9. 前記メモリセルは、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１乃至請求項８のいずれか１項に記載の半導体記憶装置。
10. 前記ビット線に印加する電圧は、前記ウェル領域及び前記ソース線に印加する電圧から生成されることを特徴とする請求項1乃至請求項９のいずれか1項に記載の半導体記憶装置。

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