CN105989880B - 半导体存储装置 - Google Patents

Abstract

本发明的实施方式提供一种可以使读出动作高速化的半导体存储装置。实施方式的半导体存储装置具备：存储单元；位线(BL)，电连接在存储单元的一端；源极线(SL)，电连接在存储单元的另一端；及感测放大器(SA)，电连接在位线。感测放大器在利用第一读出从存储单元读出第一数据时，在第一读出后进行的第二读出中，将位线的电压设定为位线的预充电电压与源极线的电压之间的第一电压。

Description

半导体存储装置

[相关申请]

本申请以日本专利特愿2014-187055号(申请日：2014年9月12日)为基础申请并享受其优先权。本申请通过参照该基础申请而包含基础申请的所有内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有例如NAND(Not AND，与非)型闪速存储器。

发明内容

本发明的实施方式提供一种可以使读出动作高速化的半导体存储装置。

实施方式的半导体存储装置的特征在于具备：存储单元；位线，电连接在所述存储单元的一端；源极线，电连接在所述存储单元的另一端；及感测放大器，电连接在所述位线。所述感测放大器在利用第一读出从所述存储单元读出第一数据时，在所述第一读出后进行的第二读出中，将所述位线的电压设定为所述位线的预充电电压与所述源极线的电压之间的第一电压。

附图说明

图1是第一实施方式的半导体存储装置的框图。

图2是第一实施方式中的存储单元阵列的电路图。

图3是第一实施方式中的感测放大器单元的电路图。

图4是表示第一实施方式中的存储单元的阈值电平的图。

图5是表示第一实施方式的半导体存储装置的读出动作的时序图。

图6是表示第一实施方式的半导体存储装置的读出动作的时序图。

图7是表示第一实施方式的变化例的半导体存储装置的读出动作的时序图。

图8是表示第一实施方式中的读出动作时的各种控制信号及节点的电位变化的图。

图9是第一实施方式中的感测放大器内的电压产生电路的电路图。

图10是表示第一实施方式与比较例的读出动作中的读出速度与消耗电流的不同的图。

图11是第二实施方式中的感测放大器内的电流限制电路的电路图。

图12是表示第二实施方式的半导体存储装置的读出动作的时序图。

图13是表示第二实施方式的半导体存储装置的读出动作的时序图。

图14是表示变化例中的读出动作的时序图。

图15是变化例中的感测放大器内的电压产生电路的电路图。

图16是表示变化例中的写入验证动作的时序图。

具体实施方式

以下，参照附图，对实施方式的半导体存储装置进行说明。此外，在以下的说明中，对具有相同功能及构成的构成要素，标注共同的参照符号。以下，作为半导体存储装置，列举存储单元积层在半导体衬底上方的三维积层型NAND型闪速存储器为例进行说明。

[第一实施方式]

对第一实施方式的半导体存储装置进行说明。

1.半导体存储装置的构成

首先，对第一实施方式的半导体存储装置的构成进行叙述。

1.1 半导体存储装置的整体构成

将第一实施方式的半导体存储装置的整体构成示于图1。如图所示，NAND型闪速存储器1具备存储单元阵列10、感测放大器模块11、列选择器12、输入输出电路13、及控制电路14。

存储单元阵列10具备作为非易失性的存储单元的集合的多个区块BLK(BLK0、BLK1、BLK2、…、BLKn－1)。同一区块BLK内的数据是一次抹除。区块BLK分别具备作为存储单元串联连接而成的NAND串15的集合的多个存储器组GP(GP0、GP1、GP2、…、GPm－1)。存储单元阵列10内的区块数及区块内的存储器组数量为任意。此外，n、m为0以上的自然数。

感测放大器模块11在数据的读出时，将从存储单元读出的数据感测放大。另外，在写入数据时，感测放大器模块11将写入数据传送至存储单元。感测放大器模块11具有多个感测放大器单元、锁存电路、及总线等的组群。这些的详细情况于下文叙述。

列选择器12选择存储单元阵列10的列方向(下述位线)。

输入输出电路13负责NAND型闪速存储器1与外部的控制器或主机机器之间的数据的交换。输入输出电路13在读出数据时，利用感测放大器模块11将经感测放大的数据向外部输出。另外，输入输出电路13在写入数据时从外部接收写入数据，并将其传送至感测放大器模块11。

控制电路14控制包含NAND型闪速存储器1内的存储单元阵列10、感测放大器模块11、列选择器12、及输入输出电路13在内的整体的动作。

1.2 存储单元阵列10内的区块构成

对存储单元阵列10内的区块的构成进行说明。将区块BLK0的电路图示于图2。其他区块BLK也具有同样的构成。

区块BLK0包含多个存储器组GP。各个存储器组GP包含多个(在本例中为L个)NAND串15。

NAND串15分别包含例如8个存储单元晶体管(以下也记为存储单元)MT(MT0～MT7)、选择晶体管ST1、ST2、及背栅晶体管BT。

存储单元晶体管MT具备包含控制栅极及电荷储存层的积层栅极，且非易失地存储数据。此外，存储单元晶体管MT的个数并不限定于8，也可以是16个或32个、64个、128个等，其个数并无限定。背栅晶体管BT也与存储单元晶体管MT同样地，具备包含控制栅极及电荷储存层的积层栅极。存储单元晶体管MT及背栅晶体管BT是以在选择晶体管ST1、ST2间串联连接的方式配置。此外，背栅晶体管BT并非用来存储数据。NAND串15也可以是不具有背栅的类型。

该串联连接的一端侧的存储单元晶体管MT7的一端连接在选择晶体管ST1的一端，另一端侧的存储单元晶体管MT0的一端连接在选择晶体管ST2的一端。

存储器组GP0～GPm－1各自的选择晶体管ST1的栅极分别共同连接在选择栅极线SGS0～SGSm－1，选择晶体管ST2的栅极分别共同连接在选择栅极线SGS0～SGSm－1。与此相对，位于同一区块BLK0内的存储单元晶体管MT0～MT7的控制栅极分别共同连接在字线WL0～WL7，背栅晶体管BT的控制栅极共同连接在背栅线BG。区块BLK0～BLKn－1分别共同连接在BG0～BGn－1。

即，字线WL0～WL7及背栅线BG是在同一区块BLK0内的多个存储器组GP间共同连接，与此相对，选择栅极线SGD、SGS即便在同一区块BLK0内也在每个存储器组GP组中独立。

另外，在存储单元阵列10内呈矩阵状地配置的NAND串15中，位于同一列的NAND串15的选择晶体管ST1的另一端共同连接在任一位线BL。即，位线BL在多个区块BLK间将NAND串15共同连接。另外，选择晶体管ST2的另一端连接在任一源极线SL。源极线SL例如在多个存储器组GP间将NAND串15共同连接。

如上所述，位于同一区块BLK内的存储单元晶体管MT的数据是一次抹除。与此相对，数据的读出及写入是对于任一区块BLK的任一存储器组GP中共同连接在任一字线WL的多个存储单元晶体管MT而一次进行。将该读出及写入单位称为“页”。

在所述构成的存储单元阵列10中，存储单元晶体管MT、选择晶体管ST1、ST2、及背栅晶体管BT是三维地积层在半导体衬底上方。作为一例，在半导体衬底上形成例如感测放大器模块11等的周边电路的一部分，在该周边电路的上方形成存储单元阵列10。

存储单元阵列10的构成并不限定于所述例子。关于存储单元阵列10的构成，例如记载于名为“三维积层非易失性半导体存储器”的于2009年3月19日提出申请的美国专利申请案12/407,403号中。另外，记载于名为“三维积层非易失性半导体存储器”的于2009年3月18日提出申请的美国专利申请案12/406,524号、名为“非易失性半导体存储装置及其制造方法”的于2010年3月25日提出申请的美国专利申请案12/679,991号、及名为“半导体存储器及其制造方法”的于2009年3月23日提出申请的美国专利申请案12/532,030号中。这些专利申请案的整体通过参照而引用至本案说明书中。

1.3 感测放大器模块11的构成

如图3所示，感测放大器模块11具备感测放大器单元SAU及锁存电路XDL。感测放大器单元SAU及锁存电路XDL设置在各位线BL。即，对一根位线BL配置着一组感测放大器单元SAU及锁存电路XDL。

使用图3，对感测放大器单元SAU及锁存电路XDL的构成进行说明。感测放大器单元SAU将在对应的位线BL中读出数据感测放大，另外，对对应的位线BL传送写入数据。另外，锁存电路XDL也针对每根位线BL设置，暂时保持与对应的位线BL相关的数据。

感测放大器单元SAU与输入输出电路13之间的数据交换是经由锁存电路XDL进行的。锁存电路XDL用于NAND型闪速存储器1的缓存动作。感测放大器单元SAU包含下述多个锁存电路。因此，即便在这些锁存电路的使用中，只要锁存电路XDL空闲，NAND型闪速存储器1就可以从外部接收数据。

感测放大器单元SAU与锁存电路XDL之间是以可利用总线DBUS相互收发数据的方式连接。总线DBUS为多个(例如16个)感测放大器单元SAU所共有。

接着，继续参照图3，对感测放大器单元SAU的详细构成进行说明。感测放大器单元SAU具备感测放大器部SA、三个锁存电路SDL、UDL、LDL、预充电电路30、及总线开关32。

感测放大器部SA是直接控制位线BL的模块。感测放大器部SA将在位线BL中读出的数据感测放大，另外，根据写入数据对位线BL施加电压。锁存电路SDL、UDL、及LDL暂时保持数据。写入数据时，例如感测放大器部SA根据该三个锁存电路中的锁存电路SDL的保持数据，控制位线BL的电位。另外，利用感测放大器部SA而经感测放大的数据例如首先存储在锁存电路SDL中。其他锁存电路UDL及LDL是用来进行使各个存储单元保持2比特以上的数据的多值动作、或进行所谓Quick pass(闪付)动作。感测放大器部SA、以及三个锁存电路SDL、UDL、及LDL是以可相互收发数据的方式通过总线LBUS连接。

感测放大器部SA具有位线控制部BC、电压产生电路20、及选通部SB。位线控制部BC控制位线BL的电位，并且感测存储单元中存储的数据。电压产生电路20产生对位线BL供给的电位SRCGND。选通部SB经由总线LBUS而对锁存电路SDL传送读出数据。

位线控制部BC包含n信道MOS(Metal Oxide Semiconductor，金属氧化物半导体)场效应晶体管(以下称为nMOS晶体管)40～43、45～47、49、50、及p信道MOS场效应晶体管(以下称为pMOS晶体管)44、47、48。nMOS晶体管40为高耐压的晶体管，其他晶体管为低耐压的晶体管。

nMOS晶体管40栅极被施加信号BLS，且一端连接在对应的位线BL。nMOS晶体管41一端连接在nMOS晶体管40的另一端，且栅极被施加信号BLC。nMOS晶体管41是用来将对应的位线BL箝位至与信号BLC对应的电位。

nMOS晶体管42一端连接在nMOS晶体管41的另一端，且栅极被输入信号LAT_S。nMOS晶体管43一端连接在nMOS晶体管42的另一端，另一端连接在节点SSRC，且栅极被输入信号BLX。pMOS晶体管44一端连接在节点SSRC，另一端被赋予电源电压VDDSA，且栅极连接在节点INV_S。

nMOS晶体管45一端连接在节点SSRC，另一端连接在节点SEN，且栅极被输入信号HLL。nMOS晶体管46一端连接在节点SEN，且栅极被输入信号XXL。pMOS晶体管47一端连接在nMOS晶体管46的另一端，且栅极被输入信号INV_S。

nMOS晶体管49一端连接在nMOS晶体管41的另一端，另一端连接在节点SRCGND，且栅极连接在节点INV_S。nMOS晶体管50一端连接在节点SRCGND，另一端被供给电压SRC(例如0V)，且栅极被输入信号SRC_SW。pMOS晶体管48一端连接在节点SRCGND，另一端连接在nMOS晶体管41的另一端，且栅极被输入信号LAT_S。进而，电压产生电路20连接在节点SRCGND。

选通部SB包含低耐压的nMOS晶体管52～56。nMOS晶体管53一端接地，且栅极连接在节点SEN。nMOS晶体管54一端连接在nMOS晶体管53的另一端，另一端连接在总线LBUS，且栅极被输入控制信号STB。

nMOS晶体管52一端连接在节点SEN，另一端连接在总线LBUS，且栅极被输入控制信号BLQ。nMOS晶体管56一端接地，且栅极连接在总线LBUS。nMOS晶体管55一端连接在nMOS晶体管56的另一端，另一端连接在节点SEN，且栅极被输入控制信号LSL。

电容器元件51的一个电极连接在节点SEN，且另一电极被输入时脉CLK。

接着，参照图3对锁存电路SDL进行说明。如图所示，锁存电路SDL具备低耐压的nMOS晶体管60～63、及低耐压的pMOS晶体管64～67。

nMOS晶体管60一端连接在总线LBUS，另一端连接在节点LAT_S，且栅极被输入控制信号STL。nMOS晶体管61一端连接在总线LBUS，另一端连接在节点INV_S，且栅极被输入控制信号STI。nMOS晶体管62一端接地，另一端连接在节点LAT_S，且栅极连接在节点INV_S。nMOS晶体管63一端接地，另一端连接在节点INV_S，且栅极连接在节点LAT_S。pMOS晶体管64一端连接在节点LAT_S，且栅极连接在节点INV_S。pMOS晶体管65一端连接在节点INV_S，且栅极连接在节点LAT_S。pMOS晶体管66一端连接在pMOS晶体管64的另一端，另一端被施加电源电压VDDSA，且栅极被输入控制信号SLL。pMOS晶体管67一端连接在pMOS晶体管65的另一端，另一端被施加电源电压VDDSA，且栅极被输入控制信号SLI。

在锁存电路SDL中，由nMOS晶体管62与pMOS晶体管64构成第一逆变器，由nMOS晶体管63与pMOS晶体管65构成第二逆变器。而且，第一逆变器的输出及第二逆变器的输入(节点LAT_S)是经由数据传送用nMOS晶体管60而连接在总线LBUS。第一逆变器的输入及第二逆变器的输出(节点INV_S)经由数据传送用nMOS晶体管61而连接在总线LBUS。锁存电路SDL利用节点LAT_S来保持数据，且利用节点INV_S来保持其反转数据。

锁存电路LDL及UDL具有与锁存电路SDL相同的构成，因此省略说明，但如图3所示，各晶体管的参照编号及控制信号名与锁存电路SDL的各晶体管的参照编号及控制信号名区分。

预充电电路30对总线LBUS进行预充电。预充电电路30例如包含低耐压的nMOS晶体管31，一端连接在总线LBUS，且栅极被赋予控制信号LPC。

总线开关32通过将总线DBUS与总线LBUS连接，而将感测放大器单元SAU连接在锁存电路XDL。即，总线开关32例如包含低耐压的nMOS晶体管33，一端连接在总线DBUS，另一端连接在总线LBUS，且栅极被赋予控制信号DSW。

2.数据的读出动作

接着，对第一实施方式中的数据的读出动作进行说明。读出动作例如通过由控制电路14对各种控制信号进行控制，而由感测放大器部SA进行。

各存储单元可存储2比特以上的数据。在存储2比特的数据的情况下，如图4所示，存储单元具有四个阈值电压(也称为阈值电平)中的任一个。四个阈值电平以阈值电平从低到高依次称为E电平、A电平、B电平、C电平。通过对四个电平分别分配固有的值，而在一个存储单元中可保持2比特的数据。各存储单元可在下位与上位的各比特位中，存储“1”(低阈值)数据与“0”(高阈值)数据。但，实际上，由于存储单元相互间的特性偏差，因此即便意图具有相同阈值电压的多个存储单元，阈值电压也会产生偏差。结果为，如图4所示，阈值电压具有分布。

具有四个阈值电压中的任一个的存储单元(以下称四值单元)的读出包含下位比特位的读出、及其后的上位比特位的读出。在下位比特位的读出中，判别存储单元具有E电平或A电平，或是具有B电平或C电平。为此，对选择字线WL施加电压VB。电压VB位于A电平的分布的上端与B电平的分布的下端之间。具有电压VB以下的阈值电平的存储单元被判断为具有E电平或A电平。具有大于电压VB的阈值电平的存储单元被判断为具有B电平或C电平。

在上位比特位的读出中，进行A电平读出与C电平读出。在A电平读出中，对选择字线施加电压VA，来判别存储单元具有E电平或是具有A电平。电压VA位于E电平的分布的上端与A电平的分布的下端之间。具有电压VA以下的阈值电平的存储单元被判别为具有E电平的阈值电平，具有大于电压VA的阈值电平的存储单元被判别为具有A电平的阈值电平。

在C电平读出中，施加电压VC到选择字线，来判别存储单元具有B电平或是具有C电平。电压VC位于B电平的分布的上端与C电平的分布的下端之间。具有电压VC以下的阈值电平的存储单元被判断为具有B电平，具有大于电压VC的阈值电平的存储单元被判断为具有C电平。

例如A电平读出包含通过两次读出进行的方式(以下称两次读出方式)、与通过一次读出进行的方式(以下称一次读出方式)。在两次读出方式中，阈值电平为E电平或A电平是通过两次读出判别，在一次读出方式中是通过一次读出判别。C电平读出也同样地包含两次读出方式与一次读出方式。

电压Vread具有大于C电平的分布的上端的值。存储单元当接收到电压Vread时，与阈值电平的值无关地导通。

2.1 两次读出方式

使用图5，对针对四值单元的上位比特位的读出中应用两次读出方式的情况进行说明。

控制电路14首先使用两次读出进行A电平读出。具体来说，控制电路14首先进行用于A电平读出的第一次数据读出。该读出是对在下位比特位的读出时导通的存储单元所有位线BL一次进行。在该读出中，首先，控制电路14对选择字线WL施加电压VA，对非选择的字线WL施加电压Vread。另外，控制电路14将位线BL的电压设定为预充电电压BLPR。通过感测的开始，存储单元根据其阈值电平导通或维持断开。在存储单元导通的位线BL中，单元电流从位线BL流入源极线SL，而位线BL的电压大幅下降。另一方面，在存储单元维持断开的位线BL中未流入单元电流。感测放大器模块11通过是否流入单元电流，来判别存储单元的阈值电平为E电平或是A电平。但，实际上，由于电流的泄漏，从存储单元维持断开的位线BL也会流出单元电流，而导致位线BL的电压略微下降，控制电路14基于位线BL的电压的下降的程度进行阈值电平的判别。

接着，控制电路14进行用于A电平的第二次读出。具体来说，控制电路14将在第一次读出中存储单元维持断开的(未流入单元电流的)位线BL的电压再次设定为预充电电压BLPR。另外，控制电路14将第一次读出时存储单元导通的(流入单元电流的)位线BL的电压维持为电压SRCGND。电压SRCGND具有预充电电压BLPR与源极线SL的电压SRC(例如，0V)之间的大小，例如具有电压BLPR与电压SRC的中间的大小，是利用电压产生电路20产生的。通过感测的开始，在存储单元导通的位线BL中，单元电流从位线BL流入源极线SL。感测放大器模块11通过是否流入单元电流，来判别存储单元的阈值电平为E电平或是A电平。

接着，控制电路14进行用于C电平的第一次、第二次读出。C电平读出使用电压VC代替A电平读出中的电压VA。C电平读出的其他方面与A电平读出中的对应方面相同。C电平的第一次读出是对在下位比特位的读出时维持断开的存储单元的所有位线BL一次进行。在该读出中，如上所述使用电压VC，在存储单元导通的位线BL中，单元电流从位线BL流入源极线SL，在存储单元维持断开的位线BL中，未流入单元电流。接着，控制电路14在用于C电平的第二次读出中，也将在第一次读出时存储单元导通的(流入单元电流的)位线BL的电压维持为电压SRCGND。继续通过感测，感测放大器模块11通过是否流入单元电流，来判别存储单元的阈值电平为B电平或是C电平。

2.2 一次读出方式

使用图6，对在针对四值单元的上位比特位的读出中应用一次读出方式的情况进行说明。

控制电路14首先使用一次读出进行A电平读出。该读出是对下位比特位的读出时导通的存储单元的所有位线BL一次进行。在该读出中，首先，控制电路14对选择字线WL施加电压VA，对非选择的字线WL施加电压Vread。另外，控制电路14将位线BL的电压设定为预充电电压BLPR。通过感测的开始，存储单元根据其阈值电平导通或维持断开。在存储单元导通的位线BL中，单元电流从位线BL流入源极线SL，位线BL的电压大幅下降。另一方面，存储单元维持断开的位线BL中未流入单元电流。感测放大器模块11通过是否流入单元电流，来判别存储单元的阈值电平为E电平或是A电平。

接着，控制电路14进行C电平读出。控制电路14首先将在A电平读出中存储单元导通的位线BL的电压再次设定为预充电电压BLPR。另一方面，控制电路14将在第一次读出中存储单元维持断开的位线BL维持为电压SRCGND。其后，控制电路14对选择字线WL施加电压VC。继续通过感测，感测放大器模块11通过是否流入单元电流，来判别存储单元的阈值电平为B电平或是C电平。

2.3 变化例

接着，使用图7，对图5所示的读出动作的变化例进行说明。在图5所示的例子中，控制电路14在A电平读出与C电平读出中，将存储单元导通的位线的电压设定为相同电压。另一方面，在变化例中，控制电路14在A电平读出与C电平读出中，将存储单元导通的位线BL的电压设定为不同电压。

即，如图7所示，控制电路14在A电平读出中，将在第一次读出时存储单元导通的位线BL的电压维持为电压SRCGND1。电压SRCGND1具有预充电电压BLPR与源极线电压SRC之间的大小，是利用感测放大器部SA内的电压产生电路产生的。

另外，控制电路14在C电平读出中，将在第一次读出时存储单元导通的位线BL的电压维持为电压SRCGND2。电压SRCGND2具有与电压SRCGND1不同的大小，例如具有电压SRC与电压SRCGND1之间的大小，是利用感测放大器部SA内的电压产生电路产生的。

对存储单元导通的位线BL施加的电压也可以为三种以上。例如，在NAND型闪速存储器1可在一个存储单元中保持超过4的数量的值(例如8值)的情况下，利用三种以上的电压SRCGND。即，在4值的情况下为了进行A电平读出及C电平读出而使用电压SRCGND1、SRCGND2，同样地，为了进行更多的电平的读出而使用更多的电压SRCGND。

2.4 感测放大器部

接着，使用图8，对读出动作中的感测放大器部SA的动作进行说明。此外，在图8中表示一次读出时的时序图。感测放大器部SA例如是根据来自控制电路14的各种控制信号进行动作。

如图8中的时刻t2以前所示，首先，为了进行读出而对位线BL进行预充电。信号BLS、BLC、LAT、BLX成为“H”电平，另外，节点INV_S为初始状态而成为“L”电平，由此经由pMOS晶体管44、nMOS晶体管40～43而将位线BL预充电为例如0.5V。

这时，信号HLL也成为“H”电平，由此对电容器元件51进行充电，而节点SEN的电压上升至例如2.5V左右。

接着，在时刻t2下，信号HLL成为“L”电平，而进行数据的感测。如图8所示，信号HLL成为“L”电平，另一方面信号XXL成为“H”电平，信号INV_S成为“L”电平，信号LAT_S成为“H”电平，因此充电至电容器元件51的电荷根据流入位线BL中的单元电流而放电。

结果为，节点SEN的电压从2.5V下降至某一电压V1。如果存储单元所保持的数据为“1”数据，那么充分大的单元电流从位线BL流入源极线SL。因此，电压V1也充分变低。另一方面，如果所保持的数据为“0”数据，那么从位线BL流入源极线SL的电流小。因此，电压V1比所述情况高。

如图所示，在时刻t3下，信号XXL成为“L”电平，晶体管46成为断开状态。结果为，感测到的数据被保持在节点SEN中。其后，由锁存SDL取得节点SEN中保持的数据。通过以上，数据感测结束。

接着，使用图9对电压产生电路20进行说明。将电压产生电路20的构成示于图9。电压产生电路20在读出动作中，在节点SRCGND中产生电压SRCGND。

如图9所示，电压产生电路20具有调节器21、驱动器22、及晶体管23。调节器21包含运算放大器OP1、OP2、晶体管24、及定电压电路25。

调节器21在节点VBLL中，与驱动器22的输入端子连接。节点VBLL经由晶体管23接地，另外，经由晶体管24而与电源电压的供给节点连接。驱动器22在节点VBLL中接收来自调节器21的电压，且在节点SRCGND中输出电压SRCGND。定电压电路25输出某一固定的电压。定电压为目标电压SRCGND。运算放大器OP1在非反转输入端子(+)中与节点VBLL连接，在反转输入端子(-)中接收参考电压VREF1，且在输出节点中与晶体管23的栅极连接。运算放大器OP2在非反转输入中与节点VBLL连接，在反转输入中接收参考电压VREF1，且在输出节点中与晶体管24的栅极连接。

当节点VBLL的电压变为高于电压SRCGND时，运算放大器OP1使晶体管23导通，而使节点VBLL的电压下降。另一方面，当节点VBLL的电压变为低于电压SRCGND时，运算放大器OP2使晶体管24断开，而使节点VBLL的电压上升。这样一来，调节器21输出固定的电压SRCGND。

为了产生两个以上不同的电压SRCGND(例如SRCGND1、SRCGND2)，而设置用来各自产生电压的调节器21。各调节器21使用定电压电路25，产生对应的电压SRCGND。

3.第一实施方式的效果

以下，与比较例的说明共同对所述第一实施方式的效果进行说明。

在NAND型闪速存储器中的电流感测方式的感测放大器中，存在所选择的位线BL的电压及单元电流的变动停止前的等待时间。图5～图7中的“BL developing”表示位线的电压及单元电流的变动停止前的等待时间。

例如，存在考虑到所述等待时间、源极线的电压的上升等而进行称为锁定或非锁定的位线的控制的情况。锁定是指存储单元导通的位线BL为固定为一电压。所固定的电压为源极线电压SRC。两次读出方式是用来在A电平读出或C电平读出中进行锁定。另外，锁定在A电平读出后的C电平读出期间也可以进行。另一方面，非锁定相当于一次读出，在非锁定中，在A电平读出及C电平读出期间均不进行锁定。

通过计算出在第一次读出中导通的存储单元，并将与这些连接的位线锁定，而可使存储单元阵列内的总电流的总和降低，并且对于电流不易流入的位线也可以高精度地读出数据。另外，通过在C电平读出中也继续进行在A电平读出中进行的锁定，而可抑制存储单元阵列内的电流的消耗。然而，在锁定时，存储单元导通的位线的电压从预充电电压变动为源极线电压。因此，邻接于非选择位线的位线与不进行锁定的情况相比受到更大的耦合噪声。因此，需要直到该耦合噪声停止而选择位线的电流及电压稳定为止的等待时间。所以读出时间较长。

另一方面，在使用非锁定的读出动作中，A电平读出及C电平读出分别在一次读出中完成，另外，在C电平读出开始时也不进行锁定。因此，存储单元导通的位线BL的电压变动与锁定情况相比较小。然而，由于在C电平读出开始时对所有位线进行预充电，因此消耗电流较大。

这样一来，使用锁定或非锁定的任一种读出动作均各有利弊，视情况而适当使用。

与此相对，在第一实施方式中，在两次读出方式中的第二次读出期间、及A电平读出后的C电平读出期间，存储单元导通的位线BL被维持为电压SRCGND。因此，与锁定同样地可实现消耗电流的抑制及读出精度的提升。进而，在第一实施方式中，电压SRCGND高于比较例中的源极电压。因此，与锁定情况相比存储单元导通的位线的电压的变动的振幅较小，从而位线的电压及单元电流稳定前的时间较短。另一方面，在C电平读出开始时，存储单元导通的位线BL的电压SRCGND与预充电电压BLPR的差小于非锁定时的位线的电压与预充电电压的差。因此，与非锁定情况相比预充电所需的电流较少。这样一来，根据第一实施方式，能够实现以比非锁定的情况更少的电流、且以比锁定的情况更快的速度进行读出。

将第一实施方式与比较例的读出动作中的读出速度与消耗电流的不同示于图10。在图10中，将第一实施方式的读出动作表述为高速锁定。

如图所示，使用锁定的读出动作读出速度较慢，但消耗电流较小。另外，使用非锁定的读出动作读出速度较快，但消耗电流较大。与这些相比，第一实施方式的读出速度具有与非锁定的动作大致同等的速度。消耗电流虽然大于锁定的动作，但可比非锁定的动作小。

[第二实施方式]

接着，对第二实施方式的半导体存储装置进行说明。在第一实施方式中，存储单元导通的位线BL的电位代替对电压SRC的节点的连接，而通过对固定电压SRCGND的节点的连接而固定。另一方面，在第二实施方式中，通过电流的限制，而将存储单元导通的位线BL的电压设定为高于电压SRC的值。除了以下所述的构成及动作以外，第二实施方式的半导体存储装置的构成及动作与第一实施方式相同。

1.感测放大器的电流限制电路

首先，对感测放大器部SA的电流限制电路进行说明。如图11所示，感测放大器部SA代替图9中的调节器21及nMOS晶体管23，而具有电流限制电路70。电流限制电路70限制在驱动器22中流通的电流，通过该限制，而限制从节点SRC经由感测放大器部SA及位线BL而流入源极线SL的电流的量。电流限制电路70例如具备电流镜电路。电流镜电路具有nMOS晶体管57、58、及定电流源59。定电流源59及晶体管57串联连接在电源电压VDDSA的供给节点与接地节点之间。定电流源59供给参考电流Iref。晶体管58连接在驱动器22的输入端与接地节点之间。晶体管57的栅极与定电流源59和晶体管57之间的连接节点、及晶体管58的栅极连接。利用电流镜电路，而经由晶体管58流入电流Ia。

通过适当地设定参考电流Iref、与晶体管57、58的信道宽度W，而获得所需的电流Ia。利用电流Ia，而使从驱动器22流入节点SRCGND的电流的量变动，限制经由感测放大器部SA及位线BL流入源极线SL的电流的量。电压SRCGND最终成为与电流Ia平衡的大小。以此种方式获得的电压SRCGND代替电压SRC而施加至存储单元导通的位线BL。

2.数据读出动作

使用图12及图13，对在针对四值单元的上位比特位的读出中应用两次读出方式的情况进行说明。以下说明的读出动作是通过例如由控制电路14控制各种控制信号，而由感测放大器部SA进行。

如图12及图13所示，控制电路14在第二次读出期间、及A电平读出后的C电平读出期间，将存储单元导通的位线BL电连接在节点SRCGND。图12及图13分别表示节点SRCGND的电压分别为电压SRCGND3、SRCGND4的情况。电压SRCGND3、SRCGND4均具有源极线电压SRC与预充电电压BLPR之间的大小，且SRCGND4低于SRCGND3。

感测开始后的位线BL的电压的变动是基于选择字线的页的数据的模式决定的。例如在一数据模式下，存储单元断开的位线BL的电压从预充电电压BLPR的下降较少。另一方面，在另一数据模式下，存储单元断开的位线BL的电压从电压BLPR的下降较大。图12表示位线BL的电压的下降较小的实例，图13表示位线BL的电压的下降较大的实例。基于这种存储单元导通的位线BL的电压下降的大小不同，在图12的实例中，节点SRCGND的电压较大，例如为电压SRCGND3，图13的实例中，节点SRCGND的电压较小，例如为电压SRCGND4。

包含读出本身在内，其他方面与第一实施方式相同。

在位线BL的电压的下降较小的实例中，位线BL的电压稳定前的时间短。原因在于存储单元导通的位线BL的电压的变动较大。另一方面，在位线BL的电压的下降较大的实例中，位线BL的电压稳定前的时间长。即，基于位线BL的电压下降的大小，而所必需的等待时间不同。另一方面，如上所述，基于位线BL的电压下降的大小，而节点SRCGND的大小不同。即，所必需的等待时间的长度与节点SRCGND的电压的大小具有相关关系。利用该相关关系，控制电路14监视节点SRCGND的电压的大小，基于节点SRCGND的大小，而可变更位线BL稳定前的等待时间。通过利用等待时间的变更的优化，而可实现高速的读出动作。

3.第二实施方式的效果

在第二实施方式中，也与第一实施方式同样地，在第二次读出期间、及A电平读出后的C电平读出期间，将位线BL的电压设定为电压BLPR与电压SRC之间的大小。因此，可获得与第一实施方式相同的效果。

进而，根据第二实施方式，电压SRCGND的大小反映位线BL的电压稳定前所必需的时间，监视电压SRCGDN的大小而变更位线BL的电压稳定前的等待时间。由此，可设定最佳的等待时间，从而可实现读出动作的高速化。

[其他变化例等]

以下，对所述第一、第二实施方式的进一步的变化例等进行说明。

1.第一变化例

对第一、第二实施方式的变化例进行说明。以下，对A电平的读出进行叙述，关于C电平的读出也相同。

在图5、图6、图7、图12、图13所示的读出动作中，存储单元导通的位线BL的电压从预充电电压BLPR开始下降后，下降至电压SRCGND。另一方面，在第一变化例中，如图14所示，存储单元导通的位线BL的电压首先下降至源极线电压SRC，其后，上升至电压SRCGND。

首先，参照图15，对第一变化例的电压产生电路20进行说明。如图15所示，电压产生电路20具有箝位部26、驱动器22、及nMOS晶体管50。箝位部26包含运算放大器OP3及nMOS晶体管27，输出电压VSRCGND。电压VSRCGND供给至驱动器22。电压VSRCGND相当于目标位线的电压SRCGND。

nMOS晶体管27连接在驱动器22与节点VDDSA之间，且具有阈值电压Vth。对运算放大器OP3的非反转输入端子输入电压VREF2，运算放大器OP3的输出端子连接在反转输入端子与nMOS晶体管27的栅极。电压VREF2具有电压VSRCGND与阈值电压Vth相加的值。

利用这种要素的连接及电压，而运算放大器OP3以使输出端子中的电压维持电压VREF2的方式发挥作用。由此，对nMOS晶体管27的栅极，供给电压VREF2(＝电压VSRCGND+电压Vth)，结果为箝位部26输出电压VSRCGND。

如图14所示，在第一次读出后，在期间P1中nMOS晶体管50导通，将源极线电压SRC供给至存储单元导通的位线BL。期间P1后，nMOS晶体管50断开。因此，在期间P2中从箝位部26输出的电压VSRCGND经由驱动器22而供给至位线BL。由此，如图14所示，可使位线BL的电压SRCGND暂时降低至电压SRC，其后，上升至预充电电压BLPR与源极线的电压SRC之间的中间电压。

存储单元导通的位线BL的电压从源极线电压SRC上升至电压SRCGND的情况与从预充电电压BLPR下降至电压SRCGND的情况相比，存在更快稳定的情况。在这种情况下，通过使用第一变化例，而可使存储单元导通的位线BL的电压更快稳定。另外，根据第一变化例，可获得与所应用的第一或第二实施方式相同的效果。

2.第二变化例

也可将第一、第二实施方式应用于写入验证。验证是指用来检验是否正确地进行写入的读出动作。

使用图16，对A电平的写入验证的动作进行说明。A电平的写入验证时，无须对具有E电平的阈值电压的存储单元进行验证。因此，连接在具有E电平的存储单元的位线BL无须进行预充电。因此，控制电路14将这种位线BL的电压设定为电压SRCGND。同样地，B电平的写入验证时，将连接在具有E电平及A电平的存储单元的位线BL设定为电压SRCGND。关于其他电平也相同。

根据第二变化例，可获得与所应用的第一或第二实施方式相同的效果，另外，在写入验证的读出中，也可获得第一或第二实施方式的效果。

实施方式列举应用于可存储2比特的数据的存储单元的情况为例进行说明，但也可应用于可存储1比特或n比特(n为3以上的自然数)的数据的存储单元。

另外，本实施方式并不限定于三维积层型NAND型闪速存储器，可应用于所有其他NAND型闪速存储器。另外，各实施方式可以分别单独实施，也可以组合能够组合的多个实施方式来实施。

此外，在各实施方式及变化例中，

(1)在读出动作中，

对A电平的读出动作中所选择的字线施加的电压例如为0V～0.55V之间。并不限定于此，也可以设为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V，0.5V～0.55V中的任一种之间。

对B电平的读出动作中所选择的字线施加的电压例如为1.5V～2.3V之间。并不限定于此，也可以设为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V中的任一种之间。

对C电平的读出动作中所选择的字线施加的电压例如为3.0V～4.0V之间。并不限定于此，也可以设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V中的任一种之间。

作为读出动作的时间(tR)，例如也可以设为25μs～38μs、38μs～70μs、70μs～80μs之间。

(2)写入动作包含编程动作与验证动作。在写入动作中，对编程动作时所选择的字线最初施加的电压例如为13.7V～14.3V之间。并不限定于此，例如也可以设为13.7V～14.0V、14.0V～14.6V中的任一种之间。也可以改变对写入第奇数根字线时所选择的字线最初施加的电压、与对写入第偶数根字线时所选择的字线最初施加的电压。

当将编程动作设为ISPP方式(Incremental Step Pulse Program，增量步幅脉冲编程)时，作为升压的电压，例如可列举0.5V左右。

作为对非选择的字线施加的电压，例如也可以设为6.0V～7.3V之间。并不限定于该情况，例如可以设为7.3V～8.4V之间，也可以设为6.0V以下。

也可以根据非选择的字线为第奇数根字线或为第偶数根字线，来改变施加的通道电压。

作为写入动作的时间(tProg)，例如也可以设为1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

(3)在抹除动作中，

对形成在半导体衬底上部、且上方配置着所述存储单元的井最初施加的电压例如为12V～13.6V之间。并不限定于该情况，例如也可以是13.6V～14.8V、14.8V～19.0V、19.0～19.8V、19.8V～21V之间。

作为抹除动作的时间(tErase)，例如也可以设为3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。

(4)存储单元的构造为

在半导体衬底(硅衬底)上具有经由膜厚为4～10nm的隧道绝缘膜而配置的电荷储存层。该电荷储存层可以设为膜厚为2～3nm的SiN、或SiON等绝缘膜与膜厚为3～8nm的多晶硅的积层构造。另外，多晶硅中也可以添加Ru等金属。在电荷储存层上具有绝缘膜。该绝缘膜例如具有夹在膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜中的膜厚为4～10nm的氧化硅膜。High-k膜可列举HfO等。另外，氧化硅膜的膜厚可厚于High-k膜的膜厚。在绝缘膜上经由膜厚为3～10nm的功函数调整材料而形成着膜厚为30nm～70nm的控制电极。此处功函数调整用材料可使用TaO等金属氧化膜、TaN等金属氮化膜。控制电极可使用W等。

另外，可以在存储单元间形成气隙。

对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意在限定发明的范围。这些实施方式能够以其他各种形态实施，在不脱离发明的主旨的范围内，可进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围或主旨中，同样包含在权利要求所记载的发明及其均等的范围内。

[符号的说明]

1 NAND型闪速存储器

10 存储单元阵列

11 感测放大器模块

12 列选择器

13 输入输出电路

14 控制电路

15 NAND串

20 电压产生电路

30 预充电电路

32 总线开关

BC 位线控制部

SA 感测放大器部

SB 选通部

SDL、UDL、LDL 锁存电路

Claims (8)

1.一种半导体存储装置，其特征在于具备：

多个存储串，包含存储单元；

多个位线，电连接在所述多个存储串的各个的一端；

源极线，共通地电连接在所述多个存储串；以及

感测放大器，电连接在所述多个位线；并且

所述感测放大器从所述存储单元读出第一数据时，连续地进行第一读出与第二读出；

在所述第一读出中，所述多个位线的电压设定为预充电电压；在所述第二读出中，将与在所述第一读出中导通的所述存储单元连接的所述位线的电压设定为正的第一电压，所述正的第一电压高于对所述源极线施加的电压且低于所述预充电电压，并将与在所述第一读出中维持断开的所述存储单元连接的所述位线的电压设定为所述预充电电压。

2.根据权利要求1所述的半导体存储装置，其特征在于：所述感测放大器在进行所述第二读出后，从可存储第二数据的所述存储单元读出所述第二数据时，连续地进行第三读出与第四读出；并且

在所述第三读出中，将所述位线的电压设定为所述预充电电压；

在所述第四读出中，将与在所述第三读出中导通的所述存储单元连接的所述位线的电压设定为正的第二电压，所述正的第二电压高于对所述源极线施加的电压且低于所述预充电电压，并将与在所述第三读出中维持断开的所述存储单元连接的所述位线的电压设定为所述预充电电压。

3.根据权利要求2所述的半导体存储装置，其特征在于：所述第二电压与所述第一电压相同。

4.根据权利要求2所述的半导体存储装置，其特征在于：所述第二电压低于所述第一电压。

5.根据权利要求1所述的半导体存储装置，其特征在于：所述感测放大器在所述第二读出时，使所述位线的电压先下降至接地电压，其后上升至所述第一电压。

6.根据权利要求1所述的半导体存储装置，其特征在于：所述感测放大器具有电压产生电路，所述电压产生电路对所述位线供给所述第一电压。

7.根据权利要求1所述的半导体存储装置，其特征在于：所述感测放大器具有电流限制电路，所述电流限制电路通过限制流入所述位线的电流，而设定所述第一电压。

8.根据权利要求1所述的半导体存储装置，其特征在于：所述第一、第二读出是在写入所述第一数据后，检验所述第一数据是否已写入所述存储单元中的验证。