JP2005063640A

JP2005063640A - ビットラインのプリチャージレベルを一定に維持する不揮発性半導体メモリ装置

Info

Publication number: JP2005063640A
Application number: JP2004183965A
Authority: JP
Inventors: Kyeong-Han Lee; 景翰李; Lee Sung-Soo; 城秀李
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-08-13
Filing date: 2004-06-22
Publication date: 2005-03-10
Also published as: US20050036369A1; US7257028B2; KR20050017475A; KR100515060B1

Abstract

【課題】温度の変化によるビットラインのプリチャージレベルの変化を補償する不揮発性半導体メモリ装置を提供する。
【解決手段】複数本のワードラインおよび複数本のビットラインに連結され、電気的にプログラムが可能なメモリセルアレイと、前記ビットラインにビットライン電圧を供給するビットライン電圧供給回路と、前記メモリセルアレイと前記ビットライン電圧供給回路との間に連結されて、これらを電気的に絶縁または接続するシャットオフ回路と、前記シャットオフ回路を制御するシャットオフ制御回路とを含み、前記シャットオフ制御回路は温度の変化による前記ビットラインのプリチャージレベルの変化を補償するように構成される。
【選択図】図１

Description

本発明は不揮発性半導体メモリ装置に関するものであって、さらに詳細には、温度の変化によるビットラインのプリチャージレベルの変化を補償する不揮発性半導体メモリ装置に関するものである。

不揮発性半導体メモリ装置は、データを貯蔵しておいて、必要時に読み出すことができる装置である。この不揮発性半導体メモリ装置は、ワードラインとビットラインがマトリックス形態であり、これらの交点にはメモリセルが位置する。ロウアドレスによりワードラインが、カラムアドレスによりビットラインが選択され、選択された位置にあるメモリセルのデータが入出力回路を通じて増幅して外部に読み出される。

不揮発性半導体メモリ装置には、複数個のメモリセルがビットラインに直列に連結されるストリングと、複数個のストリングが一つのコンタクトを共有するブロックを基本の構造とするＮＡＮＤフラッシュメモリ装置がある。

不揮発性半導体メモリ装置はメモリセルアレイ、ページバッファなどを含んで構成される。前記メモリセルアレイは複数個のストリングを基本の単位とするブロックで構成される。ストリングは直列連結された複数個のメモリセルを含む。前記メモリセルは各々フローティングゲートと制御ゲートとを含み、前記フローティングゲートに電子を蓄積するか、蓄積された電子を放出するかによって、電気的に消去動作およびプログラム動作を実行する。フローティングゲートに電子が蓄積されたメモリセルをプログラムされたセルといい、フローティングゲートから電子が放出されたメモリセルを消去されたセルという。

不揮発性半導体メモリ装置のプログラム動作および消去動作はＦ−Ｎトンネリング現象を利用する。フローティングゲートに電子を注入するか、フローティングゲートから電子を放出すれば、セルトランジスタのスレッショルド電圧が変わる。消去されたセルは電子がフローティングゲートからバルクやソース、またはドレインに放出されてネガティブスレッショルド電圧（ｎｅｇａｔｉｖｅｔｈｒｅｓｈｏｌｄｖｏｌｔａｇｅ、例えば、−３Ｖ）を有する。この時、消去されたセルをオンセル（ｏｎｃｅｌｌ）という。一方、プログラムされたセルはフローティングゲートに電子が注入されてポジティブスレッショルド電圧（ｐｏｓｉｔｉｖｅｔｈｒｅｓｈｏｌｄｖｏｌｔａｇｅ、例えば、＋１Ｖ内外の電圧）を有する。この時、プログラムされたセルをオフセル（ｏｆｆｃｅｌｌ）という。

メモリセルがプログラムされたセルであるか、消去されたセルであるかを確認するために非選択のワードラインにＶｒｅａｄ（例えば、＋４．５Ｖ）を印加し、選択されたワードラインに０Ｖを印加する。これを読み出し動作（ＲｅａｄｉｎｇＯｐｅｒａｔｉｏｎ）という。この読み出し動作を実行する前に、ビットラインをプリチャージする過程を経る。ビットラインをプリチャージすれば、前記ビットラインは特定プリチャージレベルを有する。ビットラインをプリチャージした後、非選択のワードラインにＶｒｅａｄ（例えば、＋４．５Ｖ）を印加し、選択されたワードラインに０Ｖを印加する。この時、選択されたワードラインに連結されたメモリセルが消去されたセルであれば、ビットラインのプリチャージレベルは低下する。しかし、メモリセルがプログラムされたセルであれば、ビットラインのプリチャージレベルはそのまま維持される。このような読み出し動作を通じてメモリセルが消去されたセルであるか、プログラムされたセルであるかを判断する。

前記ビットラインをプリチャージする時は、トランジスタのシャットオフ（ｓｈｕｔｏｆｆ）特性を利用する。ドレインＤ、ソースＳ、ゲートＧで構成されたＮＭＯＳトランジスタにおいて、ドレインＤに電源電圧Ｖｃｃｇが印加され、ゲート−ソース電圧をＶＧＳとすれば、ソースＳにプリチャージされる電圧はＶＧＳ−ＶＴＨになる。ＶＧＳ＞ＶＴＨである時、前記ＮＭＯＳトランジスタがターンオンされて前記ソースＳにプリチャージされるが、ソースＳのレベルがＶＧＳ−ＶＴＨ以上になれば、前記ＮＭＯＳトランジスタはターンオフされる。このようなＮＭＯＳトランジスタの動作の特性をシャットオフという。したがって、トランジスタのシャットオフ特性により前記ビットラインＶＧＳ−ＶＴＨのプリチャージレベルを有する。

前記ビットラインのプリチャージレベルＶＧＳ−ＶＴＨはシャットオフ特性によりトランジスタのスレッショルド電圧の影響を受ける。すなわち、スレッショルド電圧が上がると、ビットラインのプリチャージレベルは低下し、スレッショルド電圧が下がると、ビットラインのプリチャージレベルは上がる。一方、トランジスタのスレッショルド電圧は温度によって、その値が変わる特性を有する。一般的に、スレッショルド電圧は温度が１℃上がるたびに約２ｍＶずつ減少する。したがって、温度が変わると、前記ビットラインのプリチャージレベルも変わるようになる。温度が上がってスレッショルド電圧が減少すると、前記ビットラインのプリチャージレベルは低下し、温度が下がってスレッショルド電圧が増加すると、前記ビットラインのプリチャージレベルは上がる。これは高温で、オンセルと感知されたセルが、低温ではオフセルと感知される問題点をもたらす。

本発明は、上述の問題点を解決するために提案されたものであって、その目的は、温度の変化によってビットラインのプリチャージレベルが変わることを補償する不揮発性半導体メモリ装置を提供することにある。

上述の技術的課題を達成するために本発明による不揮発性半導体メモリ装置は、複数本のワードラインおよび複数本のビットラインに連結され、電気的にプログラムが可能なメモリセルアレイと、前記ビットラインにビットライン電圧を供給するビットライン電圧供給回路と、前記メモリセルアレイと前記ビットライン電圧供給回路との間に連結されて、これらを電気的に絶縁または接続するシャットオフ回路と、前記シャットオフ回路を制御するシャットオフ制御回路とを含む。ここで、前記シャットオフ制御回路は温度の変化による前記ビットラインのプリチャージレベルの変化を補償するように構成されることを特徴とする。

具体的形態において、前記シャットオフ回路はＮＭＯＳトランジスタであることを特徴とする。ここで、ＮＭＯＳトランジスタのゲート端子は前記シャットオフ制御回路に、ドレイン端子は前記ビットライン電圧供給回路に、ソース端子は前記ビットラインに連結される。

具体的形態において、前記シャットオフ制御回路は温度が上がると、前記ゲート端子に入力される電圧が低くなり、温度が下がると、前記ゲート端子に入力される電圧が高くなることを特徴とする。

具体的形態において、前記シャットオフ制御回路は電源電圧を発生する電源発生器と、前記電源発生器で発生された電圧を配分する電圧分配器とを含む。ここで、前記電圧分配器は固定抵抗と、温度によって可変される可変抵抗とを含むことを特徴とする。

具体的形態において、前記可変抵抗は前記ＮＭＯＳトランジスタと同一の縦横比Ｗ／Ｌを有するＮＭＯＳトランジスタであることを特徴とする。

本発明によると、温度の変化によるビットラインのプリチャージレベルの変化を補償して、読み出し動作の時、感知誤差を減らすことができる。

以下、添付の図面を参照して本発明の望ましい実施の形態を詳細に説明する。

図１は本発明による不揮発性半導体メモリ装置を示したブロック図である。本発明は温度の変化によってビットラインのプリチャージレベルが変わることを補償する。このために、本発明による不揮発性半導体メモリ装置は、メモリセルアレイ１００と、シャットオフ回路２００と、シャットオフ制御回路３００と、ビットライン電圧供給回路４００とを含む。

前記メモリセルアレイ１００はデータを貯蔵するメモリセルと、該メモリセルを選択して活性化するワードラインと、前記メモリセルのデータを入出力することができるビットラインで構成される。

前記ビットライン電圧供給回路４００は前記ビットラインにビットライン電圧を供給する回路である。前記ビットライン電圧はプログラム動作、または消去動作などによって供給する電圧を異なるようにする。

前記シャットオフ回路２００は前記メモリセルアレイ１００と前記ビットライン電圧供給回路４００との間に連結されて、これらを電気的に絶縁または接続する回路である。例として、前記シャットオフ回路２００はＮＭＯＳトランジスタで構成される。ＮＭＯＳトランジスタはドレインＤ、ソースＳ、ゲートＧからなる。ドレインは前記ビットライン電圧供給回路４００に連結され、ソースは前記メモリセルアレイ１００に連結され、ゲートはシャットオフ制御回路３００に連結される。

ドレインＤに電源電圧Ｖｃｃが印加され、ソースＳがプリチャージされる場合に、ゲート−ソース電圧をＶＧＳとすれば、ソースＳ端子にプリチャージされる電圧すなわち、ビットラインにプリチャージされる電圧はＶＧＳ−ＶＴＨになる。なぜなら、ＶＧＳ＞ＶＴＨである時、前記ＮＭＯＳトランジスタはターンオンされて前記ビットラインにプリチャージされる。この時、前記ビットラインのプリチャージレベルがＶＧＳ−ＶＴＨ以上になれば、前記ＮＭＯＳトランジスタはシャットオフ（ｓｈｕｔｏｆｆ）される。したがって、前記シャットオフ回路２００はシャットオフ動作の特性によって前記ビットラインに最高ＶＧＳ−ＶＴＨのプリチャージレベルを有するようにする。

一方、トランジスタのスレッショルド電圧は温度によって変わる特性を有する。一般的に、トランジスタのスレッショルド電圧は１℃増加するたびに約２ｍＶずつ減少する。これによって、温度が変わると、ビットラインのプリチャージレベルも変わるようになる。すなわち、温度が上がると、スレッショルド電圧が減少してビットラインのプリチャージレベルは上がり、温度が下がると、スレッショルド電圧が増加してビットラインのプリチャージレベルは下がる。本発明はこのような問題点を解決するものであって、温度の変化によって前記ゲート−ソース電圧ＶＧＳも変わるようにして、ビットラインのプリチャージレベルが変わることを防止する。

前記シャットオフ制御回路３００は前記シャットオフ回路２００のゲート電圧を制御して温度の変化によって前記ビットラインのプリチャージレベルが変わることを補償する。シャットオフ制御回路３００の実施の形態は図２を参照して詳細に説明する。

図２は本発明による不揮発性半導体メモリ装置の実施の形態を示す回路図である。本発明の実施の形態による不揮発性半導体メモリ装置はメモリセルアレイ１００と、シャットオフトランジスタ２００と、シャットオフ制御回路３００と、ページバッファ４００と、を含む。

前記メモリセルアレイ１００は複数本のワードラインおよび複数本のビットラインがマトリックス形態に配列された構造である。前記メモリセルアレイ１００はストリング選択トランジスタＭ１００と接地選択トランジスタＭ１０５、およびこれらの間に直列連結されたメモリセルＭ１０１〜Ｍ１０４を基本の構造とする。これをストリングとする。前記メモリセルのゲートはワードラインに連結される。同一のワードラインに共通に連結されたメモリセルの集合をページという。各々のビットラインに連結された複数個のストリングが共通ソースラインＣＳＬに並列に連結されてブロックを構成する。

図２でメモリセルＭ１０４に対して読み出し動作を実行したら、ワードラインＷＬ０にはＯＶが印加され、ワードラインＷＬ１〜ＷＬ１５およびストリング選択ラインＳＳＬ、接地選択ラインＧＳＬにはＶｒｅａｄ（約４．５Ｖ）が印加される。ビットラインがプリチャージされた状態で、前記のようなワードライン電圧がかけられた時、前記メモリセルＭ１０４が消去されたセルであれば、前記ビットラインのプリチャージレベルは低下するようになり、前記メモリセルＭ１０４がプログラムされたセルであれば、前記ビットラインのプリチャージレベルはそのまま維持される。このように、メモリセルの状態によってビットラインのプリチャージレベルに差が発生し、これをビットラインディベロップ（ＢＬｄｅｖｅｌｏｐ）という。

シャットオフトランジスタＴ１００はビットラインＢＬ０と感知ノードＮ１との間に連結され、これらを電気的に絶縁または接続させる役割を果たす。前記シャットオフトランジスタＴ１００はＮＭＯＳトランジスタである。このＮＭＯＳトランジスタのドレイン端子は感知ノードＮ１に連結され、ソース端子はビットラインＢＬ０に連結され、ゲート端子はシャットオフ制御回路３００に連結される。

前記ビットラインＢＬ０のプリチャージレベルは前記シャットオフトランジスタＴ１００のシャットオフ特性によりゲート電圧ＢＬＳＨＦと、スレッショルド電圧ＶＴＨにより決められる。前記シャットオフトランジスタＴ１００のゲート端子にシャットオフ電圧ＢＬＳＨＦが印加され、ドレイン端子Ｎ１に電源電圧Ｖｃｃが印加されれば、前記ビットラインＢＬ０は前記シャットオフトランジスタＴ１００がシャットオフされるまでプリチャージされる。前記シャットオフトランジスタＴ１００がシャットオフされた時、前記ビットラインのプリチャージレベルはＢＬＳＨＦ−ＶＴＨになる。

上述のように、トランジスタのスレッショルド電圧は温度によって変わる特性を有する。温度が上がると、トランジスタのスレッショルド電圧は低くなり、温度が下がると、トランジスタのスレッショルド電圧は高くなる。これは前記ビットラインＢＬ０のプリチャージレベルが温度によって変わることを意味する。

前記シャットオフ制御回路３００は前記シャットオフトランジスタＴ１００のゲート電圧ＢＬＳＨＦを制御して温度が変化しても前記ビットラインＢＬ０のプリチャージレベルが一定に維持されるように補償する回路である。

図２で、前記シャットオフ制御回路３００は電源電圧を発生する電源発生器と、この電源発生器で発生された電圧を配分する電圧分配器とを含む。前記電圧分配器は固定抵抗Ｒと温度によって可変される可変抵抗Ｒｔを含んで構成される。可変抵抗は前記シャットオフトランジスタＴ１００と同一の縦横比Ｗ／Ｌを有するＮＭＯＳトランジスタＭ１で構成される。このようなシャットオフ制御回路３００の出力電圧であるＢＬＳＨＦは前記ＮＭＯＳトランジスタＭ１の抵抗成分Ｒｔと前記抵抗Ｒの比で決められる。

電圧分配法則によると、数１から数２になる。上の数式で前記ＮＭＯＳトランジスタＭ１の抵抗成分Ｒｔはスレッショルド電圧ＶＴＨに比例する。すなわち、温度の変化によって前記ＮＭＯＳトランジスタＭ１のスレッショルド電圧ＶＴＨが変わると、抵抗成分Ｒｔもこれに相応して変わる。温度が上がると、スレッショルド電圧が減少して抵抗成分Ｒｔの値も下がり、温度が下がると、スレッショルド電圧が増加して抵抗成分Ｒｔの値も上がる。したがって、前記シャットオフ制御回路３００の出力電圧であるＢＬＳＨＦも温度によって変わる。すなわち、温度が上がると、ＢＬＳＨＦの値は低くなり、温度が下がると、ＢＬＳＨＦの値は高くなる。

したがって、前記ビットラインのプリチャージレベルＢＬＳＨＦ−ＶＴＨは温度が上がって前記シャットオフトランジスタ２００のスレッショルド電圧ＶＴＨが低くなれば、これと比例してＢＬＳＨＦの値も低くなるので、前記ビットラインのプリチャージレベルは一定に維持される。

前記ページバッファ４００は前記感知ノードＮ１に電源電圧Ｖｃｃまたは接地電圧ＧＮＤなどを供給する回路である。このページバッファ４００に対する構成原理および動作説明は従来の技術と類似であり、この技術の分野で通常の知識を有する者において自明な事実である。

図３（Ａ）は本発明の実施の形態による不揮発性半導体メモリ装置の読み出し動作を説明するタイミング図であり、図３（Ｂ）は読み出し動作の時、選択または非選択ワードラインおよびストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、共通ソースラインＣＳＬに印加される電圧を示す。

前記シャットオフ制御回路３００の出力電圧ＢＬＳＨＦは温度によって変わる特性を有する。図３（Ａ）で、説明の便宜上、一定の値(例えば、１．５Ｖ)に図示したが、これは温度によって変わる値である。ＰＬＯＡＤは前記感知ノードＮ１に電源電圧Ｖｃｃを供給する回路である。前記ビットラインをプリチャージする段階で、前記ＰＬＯＡＤに０Ｖが印加されてＰＭＯＳトランジスタＴ１０１がターンオンされれば、前記感知ノードＮ１に電源電圧Ｖｃｃが供給される。この時、前記シャットオフトランジスタＴ１００のゲートには温度によって可変されるＢＬＳＨＦ電圧が印加される。前記ビットラインのプリチャージレベルは前記シャットオフトランジスタＴ１００がシャットオフされるまで上がり、最終的にＢＬＳＨＦ−ＶＴＨになる。

この時、選択されたメモリセルがオンセルであれば、ビットラインのプリチャージレベルは低下する。しかし、選択されたメモリセルがオフセルであれば、ビットラインのプリチャージレベルはそのまま維持される。このような読み出し動作を通じて、メモリセルが消去されたセルであるか、プログラムされたセルであるかが感知される。

図４はビットラインのプリチャージレベルによりメモリセルに流れる電流（以下‘セル電流’という）を示すグラフである。図４を参照すると、前記セル電流は前記ビットラインのプリチャージレベルが低くなると減少する特性を有する。これは、特に、前記選択されたメモリセルがオンセルである時、感知利得に影響を与える。すなわち、高温でオンセルと感知されたセルが、低温ではオフセルと感知されることを意味する。温度の変化によって前記ビットラインの電圧レベルが変わる時、このような現象を引き起こすことになる。したがって、本発明は温度の変化によってビットラインのプリチャージレベルが変化することを防止する。

図５（Ａ）は温度の変化によるトランジスタのスレッショルド電圧の変化を示したグラフである。一般的にトランジスタのスレッショルド電圧は温度が１℃上がることによって、約２ｍＶずつ下がる。これは前記ビットラインのプリチャージレベルが温度によって変わる原因になる。すなわち、前記ビットラインのプリチャージレベルはＢＬＳＨＦ−ＶＴＨになり、ここで、ＶＴＨが温度によって変わるので、前記ビットラインのプリチャージレベルも変わるようになる。

図５（Ｂ）はシャットオフトランジスタ２００のゲート電圧が一定の場合の、温度の変化によるビットラインのプリチャージレベルを示したグラフである。図５（Ｂ）によると、前記ビットラインのプリチャージレベルＢＬＳＨＦ−ＶＴＨは温度が上がることによって増加する。図５（Ａ）に示したように、温度が上がることによって、スレッショルド電圧ＶＴＨが一定に減少するためである。

図５（Ｃ）はシャットオフトランジスタ２００のゲート電圧が変わる場合の、温度の変化によるビットラインのプリチャージレベルを示したグラフである。温度が増加しても、前記シャットオフトランジスタ２００のスレッショルド電圧が減少した分だけ前記シャットオフトランジスタ２００のゲート電圧が減少するので、前記ビットラインのプリチャージレベルは一定に維持される。図５（Ｃ）は本発明によるビットラインのプリチャージレベルを示したものである。

図６はスレッショルド電圧の変化によるメモリセルの分布図である。スレッショルド電圧は温度が上がると減少し、温度が下がると増加する。したがって、温度の変化によってメモリセルの分布も変わるようになる。これは高温ではオンセルに感知されたセルが低温ではオフセルに感知される原因になる。本発明は前記シャットオフトランジスタ２００のスレッショルド電圧が図６のように温度によって変わる問題点を改善している。

以上、本発明による不揮発性半導体メモリ装置の構成および動作を説明したが、これは例をあげて説明しただけに過ぎず、これに限定されず、本発明は、本発明の技術的思想および範囲を逸脱しない範囲内で多様な変化および変更が可能であることはもちろんである。

本発明による不揮発性半導体メモリ装置を示したブロック図である。本発明の実施の形態による不揮発性半導体メモリ装置を示した回路図である。本発明の実施の形態による不揮発性半導体メモリ装置の読み出し動作を説明するタイミング図である。図３（Ａ）の読み出し動作の時、ワードラインに印加される電圧を示す図である。ビットラインのプリチャージレベルによるセル電流の変化を示した図である。温度によるスレッショルド電圧の変化を示した図である。温度によるビットラインレベルを示した図である。本発明による温度の変化によるビットラインのプリチャージレベルの変化を示した図である。温度の変化によるメモリセルの分布図である。

符号の説明

１００メモリセルアレイ
２００セットオフ回路
３００シャットオフ制御回路
４００ビットライン電圧供給回路
４０１，４０２ページバッファ

Claims

複数本のワードラインおよび複数本のビットラインに連結され、電気的にプログラムが可能なメモリセルアレイと、
前記ビットラインにビットライン電圧を供給するビットライン電圧供給回路と、
前記メモリセルアレイと前記ビットライン電圧供給回路との間に連結されて、これらを電気的に絶縁または接続するシャットオフ回路と、
前記シャットオフ回路を制御するシャットオフ制御回路とを含み、
前記シャットオフ制御回路は温度の変化による前記ビットラインのプリチャージレベルの変化を補償するように構成されることを特徴とする不揮発性半導体メモリ装置。
前記シャットオフ回路はＮＭＯＳトランジスタであり、それのゲート端子は前記シャットオフ制御回路に、ドレイン端子は前記ビットライン電圧供給回路に、ソース端子は前記ビットラインに連結されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
前記シャットオフ制御回路は、温度が上がると、前記ゲート端子に入力される電圧が低くなり、温度が下がると、前記ゲート端子に入力される電圧が高くなることを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
前記シャットオフ制御回路は、電源電圧を発生する電源発生器と、
前記電源発生器で発生された電圧を配分する電圧分配器とを含み、
前記電圧分配器は固定抵抗と温度に応じて可変される可変抵抗とを含んで構成されることを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
前記可変抵抗は、前記ＮＭＯＳトランジスタと同一の縦横比を有するＮＭＯＳトランジスタであることを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
前記シャットオフ回路と前記シャットオフ制御回路はマッチングされる温度の特性を有するトランジスタで構成されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
不揮発性半導体メモリ装置の動作方法において、
ａ）ゲート電圧に応答してビットラインを感知ノードに連結する段階と、
ｂ）前記ゲート電圧を温度補償する段階とを含むことを特徴とする方法。
前記ａ）段階は、前記ゲート電圧によって制御される第１トランジスタを通じてビットラインを感知ノードに連結する段階を含むことを特徴とする請求項７に記載の方法。
前記ｂ）段階は、前記第１トランジスタの温度の特性とマッチされる温度の特性を有する第２トランジスタに応答して前記ゲート電圧を発生する段階を含むことを特徴とする請求項８に記載の方法。
前記第２トランジスタは電圧分配器内に含まれていることを特徴とする請求項９に記載の方法。