JP5303985B2 - 半導体記憶装置、半導体記憶装置の動作方法およびメモリシステム - Google Patents

半導体記憶装置、半導体記憶装置の動作方法およびメモリシステム Download PDF

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Description

本発明は、ビット線に読み出されたデータの信号量を増幅するセンスアンプを有する半導体記憶装置に関する。
半導体の素子構造の微細化により、ビット線の配線ピッチは狭くなり、カップリング容量は増加している。例えば、読み出し動作において、ビット線上の読み出しデータ信号が、隣接するビット線のカップリングノイズにより変化すると、データ信号が破壊されるおそれがある。特に、センスアンプが動作するまで、ビット線上の読み出しデータ信号の電荷量は僅かである。このため、ビット線の電圧は、センスアンプが動作するときの電源ノイズ等の影響を受けやすい。そこで、センスアンプが動作を開始するときに、センスアンプとビット線とを接続するスイッチを一時的にオフすることで、ビット線にノイズが発生することを防止する手法が提案されている（例えば、特許文献１参照）。
一方、ワード線の活性化からセンスアンプの活性化までの時間を、温度に依存して変更する半導体記憶装置が提案されている（例えば、特許文献２参照）。また、ビット線のプリチャージ電圧を温度に依存して変更する半導体記憶装置が提案されている（例えば、特許文献３参照）。
特開２００２−３１３０９９号公報 特開平２−１４６１７８号公報 国際公開２００５−１２４７８６号公報
しかしながら、読み出し動作において、センスアンプとビット線とを接続するスイッチを一時的にオフすると、センスアンプによるビット線上のデータ信号の増幅タイミングは遅れ、アクセス時間は長くなる。
本発明の目的は、アクセス時間に影響を与えることなく、センスアンプの動作に伴うビット線のノイズの発生を防止することである。
半導体記憶装置は、データ読み出し時において半導体記憶装置内の温度が第１の温度であるときに、センスアンプとビット線との切り離し動作を行う。半導体記憶装置は、半導体記憶装置内の温度が第２の温度であるときに切り離し動作を禁止する。例えば、半導体記憶装置内の温度は、半導体記憶装置の外部または内部に設けられる温度検出回路により検出される。
半導体記憶装置の温度に応じて切り離し動作の実行／禁止を制御することで、センスアンプの動作に伴うビット線のノイズの発生を防止でき、かつアクセス時間に影響することを防止できる。
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”が付く信号は、正論理を示している。先頭に”／”の付く信号および末尾に”X"が付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
図１は、一実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリＭＥＭは、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）である。メモリＭＥＭは、パッケージに封入された半導体記憶装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。この例のメモリＭＥＭは、クロック非同期タイプであるが、クロック同期タイプに適用されてもよい。
メモリＭＥＭは、コマンド入力回路１０、コマンドデコーダ１２、コア制御回路１４、電圧生成回路１６、アドレス入力回路１８、データ入出力回路２０およびメモリコアＣＯＲＥを有している。特に図示していないが、ＤＲＡＭは、セルフリフレッシュモード中にリフレッシュ動作を周期的に実行するために、内部リフレッシュ要求を周期的に生成するリフレッシュ要求生成回路、およびリフレッシュするメモリセルを示すリフレッシュアドレス信号を生成するリフレッシュアドレスカウンタ等を有している。
コマンド入力回路１０は、コマンド信号ＣＭＤを受け、受けたコマンド信号ＣＭＤを内部コマンド信号ＩＣＭＤとして出力する。例えば、コマンド信号ＣＭＤは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥである。
コマンドデコーダ１２は、コマンド信号ＩＣＭＤをデコードし、メモリコアＣＯＲＥのアクセス動作を実行するためにアクティブコマンド信号ＡＣＴＺ（アクティブコマンド）、読み出しコマンド信号ＲＤＺ（読み出しコマンド）、書き込みコマンド信号ＷＲＺ（書き込みコマンド）、リフレッシュコマンド信号ＲＥＦＺ（リフレッシュコマンド）またはプリチャージコマンド信号ＰＲＥＺ（プリチャージコマンド）を出力する。
コア制御回路１４は、アクティブコマンド信号ＡＣＴＺ、読み出しコマンド信号ＲＤＺ、書き込みコマンド信号ＷＲＺ、リフレッシュコマンド信号ＲＥＦＺまたはプリチャージコマンド信号ＰＲＥＺに応答して、メモリコアＣＯＲＥのアクセス動作（読み出し動作、書き込み動作またはリフレッシュ動作）を制御する制御信号ＣＮＴを出力する。制御信号ＣＮＴは、ビット線ＢＬ、／ＢＬをプリチャージするためのプリチャージ制御信号ＢＲＳＺ、接続スイッチＢＴ（切り離し回路）を制御するためのビット制御信号ＭＣＬＫ、ワード線ＷＬを活性化するためのワード制御信号ＷＬＺ、センスアンプＳＡを活性化するためのセンスアンプ制御信号ＬＥＺ、コラムスイッチＣＳＷをオンするためのコラム制御信号ＣＬＺ、リードアンプＲＡを活性化するためのリードアンプ制御信号ＲＡＥＺおよびライトアンプＷＡを活性化するためのライトアンプ制御信号ＷＡＥＺ等を含む。
制御信号ＢＲＳＺ、ＭＣＬＫ、ＷＬＺ、ＬＥＺは、アクティブコマンド信号ＡＣＴＺに同期して順次に活性化され、プリチャージコマンド信号ＰＲＥＺに同期して非活化される。コラム制御信号ＣＬＺは、読み出しコマンド信号ＲＤＺ、書き込みコマンド信号ＷＲＺおよびリフレッシュコマンド信号ＲＥＦＺに同期して所定の期間活性化される。リードアンプ制御信号ＲＡＥＺは、読み出しコマンド信号ＲＤＺに同期して所定の期間活性化される。ライトアンプ制御信号ＷＡＥＺは、書き込みコマンド信号ＷＲＺに同期して所定の期間活性化される。
アクティブコマンドにより、ロウアドレス信号ＲＡＤにより選択されるワード線ＷＬが活性化される。読み出しコマンドにより、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤにより選択されるメモリセルＭＣからデータが読み出される。書き込みコマンドにより、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤにより選択されるメモリセルＭＣにデータが書き込まれる。リフレッシュコマンドにより、リフレッシュアドレス信号により選択されるワード線ＷＬに接続されたメモリセルＭＣがリフレッシュされる。
電圧生成回路１６は、電源電圧ＶＤＤ（例えば、１．８Ｖ）を受け、内部電源電圧ＶＰＰ、ＶＯＯ、ＶＩＩ、ＶＰＲ、ＶＭＵＸ、ＶＮＮを生成する。内部電源電圧ＶＰＰ、ＶＯＯ、ＶＩＩ、ＶＰＲ、ＶＭＵＸ、ＶＮＮは、電源電圧ＶＤＤの変動に依存しない一定電圧である。
電圧ＶＰＰ（例えば、２．８Ｖ；昇圧電圧）は、ワード線ＷＬの高レベル電圧および図２に示す接続スイッチＢＴを制御するスイッチ制御信号ＭＵＸ（切り離し制御信号）の第１高レベル電圧である。電圧ＶＯＯ（例えば、２．２Ｖ）は、スイッチ制御信号ＭＵＸの第2高レベル電圧である。第1高レベル電圧（ＶＰＰ）は、メモリセルＭＣがアクセスされるときに接続スイッチＢＴをオンするための電圧である。第２高レベル電圧（ＶＯＯ）は、メモリセルＭＣがアクセスされないときに接続スイッチＢＴをオンするための電圧である。
電圧ＶＩＩ（例えば、１．６Ｖ）は、内部電源電圧として、内部回路に供給される。例えば、内部回路は、コマンドデコーダ１２、コア制御回路１４およびメモリコアＣＯＲＥである。電圧ＶＰＲ（例えば、０．８Ｖ）は、ビット線ＢＬ、／ＢＬプリチャージ電圧である。電圧ＶＭＵＸ（例えば、０．７Ｖ）は、メモリセルＭＣがアクセスされるときに接続スイッチＢＴを一時的にオフするためのスイッチ制御信号ＭＵＸの低レベル電圧である。電圧ＶＮＮ（例えば、−０．３Ｖ；負電圧）は、ワード線ＷＬの低レベル電圧である。
アドレス入力回路１８は、アクセスするメモリセルＭＣを選択するためにアドレス端子ＡＤに供給されるロウアドレス信号ＲＡＤとコラムアドレス信号ＣＡＤを時分割で受ける。ロウアドレス信号ＲＡＤは、ワード線ＷＬを選択するためにロウアドレスストローブ信号／ＲＡＳに同期して供給される。コラムアドレス信号ＣＡＤは、ビット線対ＢＬ、／ＢＬを選択するためにコラムアドレスストローブ信号／ＣＡＳに同期して供給される。
データ入出力回路２０は、読み出し動作時に、メモリセルＭＣから読み出される読み出しデータを相補のデータバスＤＢを介して受信し、受信した読み出しデータをデータ端子ＤＱ（例えば、１６ビット）に出力する。データ入出力回路２０は、書き込み動作時に、データ端子ＤＱに供給される書き込みデータ信号を受信し、受信したデータ信号をデータバスＤＢに出力する。
メモリコアＣＯＲＥは、複数のメモリブロックＲＢＬＫ、各メモリブロックＲＢＬＫに対応するロウデコーダＲＤＥＣ、メモリブロックＲＢＬＫの間に配置されたセンスアンプ領域ＳＡＡ、ロウデコーダＲＤＥＣの間に配置されたスイッチ制御部ＳＣＮＴ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。
各メモリブロックＲＢＬＫは、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列に接続された複数のビット線対ＢＬ、／ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。
センスアンプ領域ＳＡＡは、各メモリブロックＲＢＬＫに対応するプリチャージ回路ＰＲＥおよび接続スイッチＢＴと、メモリブロックＲＢＬＫに共有されるセンスアンプＳＡおよびコラムスイッチＣＳＷとを有している。接続スイッチＢＴは、各メモリブロックＲＢＬＫのビット線対ＢＬ、／ＢＬをセンスアンプＳＡに選択的に接続するために設けられる。
スイッチ制御部ＳＣＮＴは、制御信号ＣＮＴに応答して、プリチャージ回路ＰＲＥ、接続スイッチＢＴ、センスアンプＳＡおよびコラムスイッチＣＳＷの動作を制御するための制御信号を生成する。スイッチ制御部ＳＣＮＴの接続制御回路ＣＣＮＴは、外部端子を介して供給される温度信号ＴＥＭＰを受けて動作する。温度信号ＴＥＭＰは、メモリＭＥＭ内の温度が高いときに（例えば、６０℃以上）、低レベルに設定される。温度信号ＴＥＭＰは、メモリＭＥＭ内の温度が低いときに（例えば、６０℃未満）、高レベルに設定される。接続制御回路ＣＣＮＴの詳細は、図４に示す。温度信号ＴＥＭＰを生成する温度検出回路ＴＳＥＮＳ１の詳細は、図６および図７に示す。
ロウデコーダＲＤＥＣは、ワード線ＷＬの何れかを選択するために、ロウアドレス信号ＲＡＤをデコードする。コラムデコーダＣＤＥＣは、データ端子ＤＱのビット数に対応する数のビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードする。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
図２は、図１に示したメモリコアＣＯＲＥの概要を示している。この例では、メモリＭＥＭは、４つのメモリブロックＲＢＬＫ０−３を有している。スイッチ制御部ＳＣＮＴは、センスアンプ領域ＳＡＡの各接続スイッチＢＴのブロックに対応する接続制御回路ＣＣＮＴ（ＣＣＮＴ０Ｌ、ＣＣＮＴ０Ｒ、ＣＣＮＴ１Ｌ、ＣＣＮＴ１Ｒ、ＣＣＮＴ２Ｌ、ＣＣＮＴ２Ｒ、ＣＣＮＴ３Ｌ、ＣＣＮＴ３Ｒ）を有している。接続制御回路ＣＣＮＴの数字は、対応するメモリブロックＲＢＬＫの番号を示す。接続制御回路ＣＣＮＴの”Ｌ”、”Ｒ”は、対応するメモリブロックＲＢＬＫに対する位置（左または右）を示す。
接続制御回路ＣＣＮＴは、メモリブロックＲＢＬＫ０−３を選択するためのロウアドレス信号ＲＡＤの２ビット（ブロック選択アドレス）を用いて生成されたアドレスデコード信号ＡＤＺ（ＡＤ０Ｚ−ＡＤ３Ｚ）により選択される。アドレスデコード信号ＡＤ０Ｚ−ＡＤ３Ｚは、接続制御回路ＣＣＮＴ内で生成されてもよく、ロウデコーダＲＤＥＣ内で生成されてもよい。選択された接続制御回路ＣＣＮＴは、ビット制御信号ＭＣＬＫの高レベル期間に、温度信号ＴＥＭＰの論理レベルに応じてスイッチ制御信号ＭＵＸ（ＭＵＸ０−３；切り離し制御信号）を出力する。スイッチ制御信号ＭＵＸの波形は、図８および図９に示す。同じ数字を有する一対の接続制御回路ＣＣＮＴの動作は、互いに同じである。このため、信号線の負荷が許容できれば、１つの接続制御回路ＣＣＮＴから出力されるスイッチ制御信号ＭＵＸを、１つのメモリブロックＲＢＬＫに対応する一対の接続スイッチＢＴに供給してもよい。接続制御回路ＣＣＮＴは、読み出し動作時において、メモリＭＥＭの温度に応じてセンスアンプＳＡとビット線ＢＬ、／ＢＬとの接続を解除する切り離し動作を実行または禁止する切り離し制御回路として動作する。
センスアンプ領域ＳＡＡにおいて、プリチャージ回路ＰＲＥ、接続スイッチＢＴ、コラムスイッチＣＳＷおよびセンスアンプＳＡは、例えば、各メモリブロックＲＢＬＫ０−３の両側に配置されている。すなわち、互いに隣接する一対のメモリブロックＲＢＬＫ（例えば、ＲＢＬＫ０−１）の間に配置されるセンスアンプＳＡは、一対のメモリブロックＲＢＬＫに共有される（共有センスアンプ方式）。
各センスアンプＳＡは、センスアンプ活性化信号ＰＳＡ、ＮＳＡ（ＰＳＡ０−４、ＮＳＡ０−４）に同期して動作する。センスアンプ活性化信号ＰＳＡ、ＮＳＡは、図１に示したコア制御回路１４から出力されるセンスアンプ制御信号ＬＥＺに同期する信号である。センスアンプ活性化信号ＰＳＡ、ＮＳＡの信号線は、センスアンプＳＡのブロック毎に配線される。各コラムスイッチＣＳＷは、コラムスイッチ信号ＣＬ（ＣＬ０−ＣＬ４）に同期してセンスアンプＳＡの相補の出力をデータ線ＤＴ、／ＤＴに接続する。コラムスイッチ信号ＣＬは、コラム制御信号ＣＬＺに同期する信号である。コラムスイッチ信号ＣＬの信号線は、データ端子ＤＱのビット数に対応するコラムスイッチＣＳＷのグループ毎に配線される。データ線ＤＴ、／ＤＴは、図示しないスイッチ回路を介してデータバスＤＢに接続される。
接続スイッチＢＴの各ブロックは、スイッチ制御信号ＭＵＸ（ＭＵＸ０−３）に同期して動作する。スイッチ制御信号ＭＵＸ０−３の各信号線は、接続スイッチＢＴのブロック毎に配線されている。スイッチ制御信号ＭＵＸは、ビット制御信号ＭＣＬＫに同期する信号である。各プリチャージ回路ＰＲＥは、プリチャージ制御信号ＢＲＳ（ＢＲＳ０Ｌ−ＢＲＳ３Ｌ、ＢＲＳ０Ｒ−ＢＲＳ３Ｒ）に同期してビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続する。プリチャージ制御信号ＢＲＳの信号線は、プリチャージ回路ＰＲＥのブロック毎に配線されている。プリチャージ制御信号ＢＲＳは、プリチャージ制御信号ＢＲＳＺに同期する信号である。
図３は、メモリブロックＲＢＬＫ１−２の間に配置されるセンスアンプ領域ＳＡＡの詳細を示している。例えば、図は、１つのデータ端子ＤＱに対応するセンスアンプ領域ＳＡＡの一部を示している。メモリＭＥＭが１６ビットのデータ端子ＤＱを有するとき、データ端子ＤＱ毎に図３の回路が形成される。
プリチャージ制御信号線ＢＲＳ１Ｒ（またはＢＲＳ２Ｌ）は、センスアンプ領域ＳＡＡのプリチャージ回路ＰＲＥに共通に接続される。スイッチ制御信号線ＭＵＸ１（またはＭＵＸ２）は、センスアンプ領域ＳＡＡの接続スイッチＢＴに共通に接続される。接続スイッチＢＴ（切り離し回路）は、ｎＭＯＳトランジスタを含み、ビット線ＢＬ（／ＢＬ）とセンスアンプＳＡのビット線ＳＢＬ（／ＳＢＬ）とを接続する接続動作を実行し、あるいは、ビット線ＢＬ（／ＢＬ）とセンスアンプＳＡのビット線ＳＢＬ（／ＳＢＬ）との接続を解除する切り離し動作を実行する。ビット線ＢＬ、ＳＢＬ（または／ＢＬ、／ＳＢＬ）の接続の強度（接続スイッチＢＴのオン抵抗）は、接続スイッチＢＴのゲートに供給されるスイッチ制御信号ＭＵＸ（ＭＵＸ１、ＭＵＸ２）の電圧に依存して変化する。センスアンプ活性化信号線ＰＳＡ２、ＮＳＡ２は、センスアンプ領域ＳＡＡのセンスアンプＳＡに共通に接続される。コラムスイッチ信号線ＣＬ２０−２２は、コラムスイッチＣＳＷにそれぞれ接続される。センスアンプ領域ＳＡＡは、一般的なＤＲＡＭと同じ構成のため、詳細な説明は省略する。
図４は、図２に示した接続制御回路ＣＣＮＴの例を示している。図２に示した接続制御回路ＣＣＮＴ０Ｌ−３Ｌ、０Ｒ−３Ｒは、互いに同じ回路であるため、ここでは、メモリブロックＲＢＬＫ２に対応する接続制御回路ＣＣＮＴ２Ｌ（またはＣＣＮＴ２Ｒ）について説明する。
接続制御回路ＣＣＮＴは、スイッチ制御信号線ＭＵＸを第１高レベル電圧ＶＰＰに設定するためのｐＭＯＳトランジスタＰＭ１、スイッチ制御信号線ＭＵＸを第２高レベル電圧ＶＯＯに設定するためのｐＭＯＳトランジスタＰＭ２、スイッチ制御信号線ＭＵＸを低レベル電圧ＶＭＵＸに設定するためのｎＭＯＳトランジスタＮＭ１−２、スイッチ制御信号線ＭＵＸを接地電圧ＶＳＳに設定するためのｎＭＯＳトランジスタＮＭ３を有している。
ｐＭＯＳトランジスタＰＭ１は、メモリブロックＲＢＬＫ２がアクセスされるときに（ＡＤ２Ｚ＝高レベル）、ビット制御信号ＭＣＬＫの立ち上がりエッジから遅延回路ＤＬＹ１の遅延時間後にオンし、ビット制御信号ＭＣＬＫの立ち下がりエッジに同期してオフする。ｐＭＯＳトランジスタＰＭ２は、ビット制御信号ＭＣＬＫの低レベル期間に、スイッチＳＷ１またはＳＷ２を介して伝達される低レベルと、低レベルの非選択信号ＵＮＳＥＬＺに応じてオンする。また、ｐＭＯＳトランジスタＰＭ２は、温度信号ＴＥＭＰが低レベルのときに（高温状態、スイッチＳＷ１がオン）、ビット制御信号ＭＣＬＫの立ち上がりエッジから遅延時間ＤＬＹ１だけオンする。スイッチＳＷ１−２は、例えば、ＣＭＯＳトランスミッションゲートである。
ｎＭＯＳトランジスタＮＭ１は、温度信号ＴＥＭＰが高レベルのときに（低温状態）、ビット制御信号ＭＣＬＫの立ち上がりエッジから遅延時間ＤＬＹ１だけオンする。ｎＭＯＳトランジスタＮＭ２は、温度信号ＴＥＭＰが高レベルのときにオンする。ｎＭＯＳトランジスタＮＭ３は、メモリブロックＲＢＬＫ２がアクセスされないときに（ＡＤ２Ｚ＝低レベル）、ビット制御信号ＭＣＬＫの高レベル期間にオンする。
図５は、図１に示したメモリＭＥＭが搭載されるシステム（メモリシステム）の例を示している。システムＳＹＳは、例えば、携帯電話等の携帯機器の一部を構成する。なお、後述する実施形態においても、温度検出回路ＴＳＥＮＳ１を除き、図５と同じシステムが構成される。システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。
ＳｉＰは、図１に示したメモリＭＥＭ、メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＦＣＮＴ、システム全体を制御するＣＰＵ（コントローラ）、および温度検出回路ＴＳＥＮＳ１を有している。ＣＰＵおよびメモリコントローラＰＳＣＮＴ、ＭＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳｉＰは、外部バスＳＣＮＴを介して上位のシステムに接続される。ＣＰＵは、メモリＭＥＭの読み出し動作を行うためにコマンド信号およびアドレス信号（アドレス情報）を出力し、読み出しデータ信号をメモリＭＥＭから受信し、メモリＭＥＭの書き込み動作を行うために、コマンド信号、アドレス信号および書き込みデータ信号を出力する。また、ＣＰＵは、ＦＬＡＳＨのアクセス動作（読み出し動作、プログラム動作または消去動作）を行うために、コマンド信号、アドレス信号および書き込みデータ信号をＦＬＡＳＨに出力し、あるいはＦＬＡＳＨから読み出しデータ信号を受信する。
メモリコントローラＭＣＮＴは、ＣＰＵからのコマンド信号、アドレス信号および書き込みデータ信号に基づいて、メモリＭＥＭにコマンド信号ＣＭＤ、アドレス信号ＡＤ（アドレス情報）および書き込みデータ信号ＤＱを出力し、メモリＭＥＭからの読み出しデータ信号ＤＱをＣＰＵに出力する。メモリコントローラＦＣＮＴも同様である。なお、システムＳＹＳにメモリコントローラＭＣＮＴを設けることなく、メモリＭＥＭの読み出し動作および書き込み動作を行うためのコマンド信号ＣＭＤおよびアドレス信号ＡＤを、ＣＰＵからメモリＭＥＭに直接出力してもよい。
温度検出回路ＴＳＥＮＳ１は、システムＳＹＳ内（＝メモリＭＥＭ内）の温度を検出し、検出した温度に応じて温度信号ＴＥＭＰを出力する。上述したように、温度信号ＴＥＭＰは、メモリＭＥＭ内の温度が高いときに（例えば、６０℃以上；第２の温度）、低レベルに設定され、メモリＭＥＭ内の温度が低いときに（例えば、６０℃未満；第１の温度）、高レベルに設定される。すなわち、温度検出回路ＴＳＥＮＳ１は、６０℃を検出する。
図６は、図５に示した温度検出回路ＴＳＥＮＳ１の例を示している。温度検出回路ＴＳＥＮＳ１は、電源線ＶＤＤと接地線ＶＳＳの間に直列に配置された抵抗Ｒ１、Ｒ２と、電源線ＶＤＤと接地線ＶＳＳの間に直列に配置された抵抗Ｒ３、ＮＰＮトランジスタＴＲ１、およびノードＶＲ０、ＶＲ１の電圧を比較するコンパレータＣＭＰを有している。ノードＶＲ０の電圧は、温度の上昇とともに上昇する。ノードＶＲ１の電圧は、温度の上昇とともに減少する。
図７は、図５に示した温度検出回路ＴＳＥＮＳ１の動作を示している。図６に示したコンパレータＣＭＰは、ノードＶＲ０の電圧がノードＶＲ１の電圧より低いときに（低温状態ＬＴ）、高レベルの温度信号ＴＥＭＰを出力する。コンパレータＣＭＰは、ノードＶＲ０の電圧がノードＶＲ１の電圧より高いときに（高温状態ＨＴ）、低レベルの温度信号ＴＥＭＰを出力する。低温状態ＬＴと高温状態ＨＴの境界は、例えば、６０℃である。
図８は、選択されたメモリブロックＲＢＬＫに対応する接続制御回路ＣＣＮＴの動作を示している。メモリＭＥＭの温度が高いとき（ＴＥＭＰ＝低レベルＬ）、スイッチ制御信号ＭＵＸは、ビット制御信号ＭＣＬＫが活性化された後も第２高レベル電圧ＶＯＯに保持される。これにより、接続スイッチＢＴは、アクセス動作が開始されるときにオンし続ける（切り離し動作の禁止）。スイッチ制御信号ＭＵＸは、遅延時間ＤＬＹ１の後に第1高レベル電圧ＶＰＰに変化し、ビット制御信号ＭＣＬＫの非活性化に応答して第２高レベル電圧ＶＯＯに変化する。
メモリＭＥＭの温度が低いとき（ＴＥＭＰ＝高レベルＨ）、スイッチ制御信号ＭＵＸは、遅延時間ＤＬＹ１の間、低レベル電圧ＶＭＵＸに設定される。これにより、接続スイッチＢＴは、アクセス動作が開始されるときに一時的にオフする（切り離し動作の実行）。その後、ビット制御信号ＭＣＬＫが高レベルの間、スイッチ制御信号ＭＵＸは、第１高レベル電圧ＶＰＰに維持される。
図９は、非選択のメモリブロックＲＢＬＫに対応する接続制御回路ＣＣＮＴの動作を示している。非選択のメモリブロックＲＢＬＫでは、メモリＭＥＭの温度に関係なく、スイッチ制御信号ＭＵＸは、ビット制御信号ＭＣＬＫの活性化中に接地電圧ＶＳＳに設定される。これにより、アクセスされないメモリブロックＲＢＬＫのビット線ＢＬ、／ＢＬとセンスアンプＳＡとの接続が遮断される。
図１０は、図１に示したメモリＭＥＭの読み出し動作時のシミュレーション波形を示している。図では、メモリブロックＲＢＬＫ２がアクセスされ、ビット線ＢＬに接続されたメモリセルＭＣから低レベルが読み出される例を示している。ビット線／ＢＬは、参照電圧線として作用する。上側の波形は、スイッチ制御信号ＭＵＸ２が高レベルＶＯＯまたはＶＰＰに維持されるときを示す（切り離し動作の禁止）。下側の波形は、スイッチ制御信号ＭＵＸ２が一時的に低レベルに変化するときを示す（切り離し動作の実行）。ワード線ＷＬ、センスアンプ活性化信号ＰＳＡ２−３、ＮＳＡ２−３の波形は、図の上側と下側で互いに同じである。
図の上側では、読み出しコマンドに応答して、メモリブロックＲＢＬＫ２に対応するスイッチ制御信号ＭＵＸ２が電圧ＶＯＯから電圧ＶＰＰに変化する（図１０（ａ））。これにより、接続スイッチＢＴのオン抵抗が下がるため、メモリセルＭＣからビット線ＢＬに読み出される電荷は、センスアンプＳＡのビット線ＳＢＬに確実に伝達される。
スイッチ制御信号ＭＵＸが電圧ＶＰＰに変化した後、ワード線ＷＬが活性化される（図１０（ｂ））。ワード線ＷＬの活性化により、メモリセルＭＣからビット線ＢＬに電荷が読み出され、ビット線ＢＬの電圧が下がる（図１０（ｃ））。そして、ビット線ＢＬと、参照電圧線として作用するビット線／ＢＬとの電圧差が生じる。メモリセルＭＣ内の記憶ノードＳＴＲの電圧は、電荷の読み出しとともに上昇する（図１０（ｄ））。ここで、記憶ノードＳＴＲは、メモリセルＭＣ内のトランスファトランジスタとキャパシタの接続ノードである。
ワード線ＷＬの活性化から所定の時間後、センスアンプ活性化信号ＰＳＡ２−３、ＮＳＡ２−３が活性化され、センスアンプＳＡが増幅動作を開始する（図１０（ｅ））。センスアンプＳＡのビット線ＳＢＬ、／ＳＢＬの電圧差は増幅される（図１０（ｆ））。接続スイッチＢＴがオンしているため、ビット線ＳＢＬ、／ＳＢＬの電圧変化に追従して、ビット線ＢＬ、／ＢＬの電圧が変化する（図１０（ｇ））。記憶ノードＳＴＲの電圧は、ビット線ＢＬの電圧に追従して接地電圧ＶＳＳまで変化する（図１０（ｈ））。ビット線ＳＢＬ、／ＳＢＬが、接地電圧ＶＳＳおよび内部電源電圧ＶＩＩまでそれぞれ変化した後、図示しないコラム選択信号ＣＬが活性化され、ビット線ＳＢＬ、／ＳＢＬ上の読み出しデータ信号がリードアンプＲＡおよびデータ入出力回路２０を介してメモリＭＥＭの外部に出力される。
一方、図の下側では、スイッチ制御信号ＭＵＸ２は、センスアンプＳＡが活性化する直前に、一時的に低レベル（ＶＭＵＸ＝０．７Ｖ）に変化する（図１０（ｉ））。スイッチ制御信号ＭＵＸ２は、センスアンプＳＡが増幅動作を開始した後に電圧ＶＰＰまで上昇する（図１０（ｊ））。
スイッチ制御信号ＭＵＸが低レベルのため、センスアンプＳＡが増幅動作を開始するときに、センスアンプＳＡとビット線ＢＬ、／ＢＬとの接続は一時的に遮断される（切り離し動作の実行）。具体的には、接続スイッチＢＴは、センスアンプＳＡが活性化される直前にオフし、センスアンプＳＡの活性化後にオンする。ここで、接続スイッチＢＴのオフは、接続スイッチＢＴのオン抵抗が高くなることを示す。接続スイッチＢＴがオフの間、センスアンプＳＡで増幅される信号は、ビット線ＢＬ、／ＢＬに伝達されない。したがって、センスアンプＳＡの活性化により発生するビット線ＢＬ、／ＢＬのカップリングノイズを防止でき、メモリＭＥＭの誤動作を防止できる。
センスアンプＳＡのビット線ＳＢＬ、／ＳＢＬは、配線容量が小さいため、接地電圧ＶＳＳおよび内部電源電圧ＶＩＩまで急速に変化する。ビット線ＢＬ、／ＢＬの電圧は、スイッチ制御信号ＭＵＸの高レベルへの変化に応答して、ビット線ＳＢＬ、／ＳＢＬに追従して変化する（図１０（ｋ））。
スイッチ制御信号ＭＵＸが低レベルの間、接続スイッチＢＴのオン抵抗が高くなるため、センスアンプＳＡによるビット線ＢＬ、／ＢＬの駆動は遅れる。例えば、図に丸印で示したように、ビット線／ＢＬの電圧が電圧ＶＩＩの９０％になるまでの時間は、スイッチ制御信号ＭＵＸが高レベルＶＯＯ、ＶＰＰに維持されるときに比べて遅くなる。ビット線ＳＢＬ、／ＳＢＬの電圧変化も、ビット線ＢＬ、／ＢＬの電圧変化と同様である。換言すれば、スイッチ制御信号ＭＵＸが一時的に低レベルに変化するとき、読み出しアクセス時間は長くなる。読み出しアクセス時間が長くなることで、読み出しサイクル時間も長くなる。読み出しアクセス時間は、読み出しコマンドが供給されてから読み出しデータ信号がデータ端子ＤＱに出力されるまでの時間である。読み出しサイクル時間は、読み出しコマンドの最小供給間隔である。
図１１は、図１に示したメモリＭＥＭの読み出し動作を示している。この例においても、メモリブロックＲＢＬＫ２がアクセスされ、ビット線ＢＬに接続されたメモリセルＭＣから低レベルが読み出される。なお、後述する実施形態の読み出し動作でも、メモリブロックＲＢＬＫ２がアクセスされ、ビット線ＢＬに接続されたメモリセルＭＣから低レベルが読み出される例について説明する。
図の中央に示すように、メモリＭＥＭの温度が低いとき（ＴＥＭＰ＝Ｈ、低温状態ＬＴ）、切り離し動作を実行するために、スイッチ制御信号ＭＵＸ２が一時的に低レベルに変化する（図１１（ａ））。これにより、図１０に示したように、ビット線ＢＬ、／ＢＬの増幅開始タイミングは遅くなる（図１１（ｂ））。しかし、チップ温度が低いとき、トランジスタの動作速度は高くなり、配線を流れる電流量は増加する。このため、ビット線ＢＬ、／ＢＬが電圧ＶＳＳ、ＶＩＩまで変化する時間は、メモリＭＥＭの温度が高いとき（ＴＥＭＰ＝Ｌ、高温状態ＨＴ）とほぼ同じになる（図１１（ｃ））。
したがって、図に丸印で示したように、コラムスイッチＣＳＷのオンタイミングは、低温状態ＬＴと高温状態ＨＴとで同じにできる（図１１（ｄ））。換言すれば、センスアンプＳＡの活性化期間ＳＡ−ＯＮを低温状態ＬＴと高温状態ＨＴで同じにでき、コラムスイッチＣＳＷのオン期間ＣＬ−ＯＮを低温状態ＬＴと高温状態ＨＴで同じにできる。なお、例えば、活性化期間ＳＡ−ＯＮおよびオン期間ＣＬ−ＯＮは、図１２に示す書き込み動作に基づいて設計され、読み出し動作と書き込み動作で同じ期間である。
一方、図の下側に示す本実施形態の適用前では、メモリＭＥＭの温度に関わりなく、スイッチ制御信号ＭＵＸは、常に一時的に低レベルに変化する（図１１（ｅ））。例えば、高温状態ＨＴでは、ビット線ＢＬ、／ＢＬの増幅開始タイミングは遅くなる（図１１（ｆ））。これにより、図に丸印で示したように、コラムスイッチＣＳＷのオンタイミングは、本実施形態に比べて遅くなり（図１１（ｇ））、活性化期間ＳＡ−ＯＮおよびオン期間ＣＬ−ＯＮは、本実施形態に比べて長くなる。この結果、読み出しアクセス時間および読み出しサイクル時間は長くなる。
図１２は、図１に示したメモリＭＥＭの書き込み動作を示している。この例では、メモリブロックＲＢＬＫ２がアクセスされ、ビット線ＢＬに接続され、低レベルを保持しているメモリセルＭＣに高レベルが書き込まれる。書き込み動作においても、読み出し動作と同様に、メモリＭＥＭの温度が低いときに（低温状態ＬＴ）、切り離し動作を実行する。このため、スイッチ制御信号ＭＵＸは一時的に低レベルに変化する（図１２（ａ））。しかし、ビット線ＢＬ、／ＢＬが電圧ＶＳＳ、ＶＩＩまで変化する時間は、図１１と同様に、メモリＭＥＭの温度が高いとき（高温状態ＨＴ）とほぼ同じになる（図１２（ｂ））。
したがって、図に丸印で示したように、コラムスイッチＣＳＷのオフタイミングは、低温状態ＬＴと高温状態ＨＴで同じにできる（図１２（ｃ））。換言すれば、センスアンプＳＡの活性化期間ＳＡ−ＯＮを低温状態ＬＴと高温状態ＨＴで同じにでき、コラムスイッチＣＳＷのオン期間ＣＬ−ＯＮを低温状態ＬＴと高温状態ＨＴで同じにできる。この結果、書き込みアクセス時間および書き込みサイクル時間は長くなる。
一方、本実施形態の適用前では、スイッチ制御信号ＭＵＸは、常に一時的に低レベルに変化する（図１２（ｄ））。このため、高温状態ＨＴでは、ビット線ＢＬ、／ＢＬの増幅開始タイミングは遅くなる（図１２（ｅ））。これにより、図に丸印で示したように、コラムスイッチＣＳＷのオフタイミングは、本実施形態に比べて遅くなり（図１２（ｆ））、活性化期間ＳＡ−ＯＮおよびオン期間ＣＬ−ＯＮは、本実施形態に比べて長くなる。この結果、書き込みアクセス時間および書き込みサイクル時間は長くなる。
以上、この実施形態では、半導体メモリＭＥＭの温度に応じてセンスアンプＳＡとビット線ＢＬ（または／ＢＬ）とを接続する接続スイッチＢＴの切り離し動作の実行／禁止を制御することで、センスアンプＳＡの動作に伴うビット線ＢＬ、／ＢＬのノイズの発生を防止でき、アクセス時間に影響することを防止できる。具体的には、回路の動作速度が速く、かつノイズが発生しやすい低温時のみに切り離し動作を実行し、回路の動作速度が遅く、かつノイズが発生しにくい高温時に切り離し動作を禁止することで、誤動作を防止してアクセス時間およびサイクル時間を短縮できる。
図１３は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図６に示した温度検出回路ＴＳＥＮＳ１がメモリチップＭＥＭ内に形成されている。すなわち、スイッチ制御部ＳＣＮＴ内の図示しない接続制御回路ＣＣＮＴ（切り離し制御回路）は、データの読み出し動作時において、メモリＭＥＭ内の温度検出回路ＴＳＥＮＳ１から出力される温度信号ＴＥＭＰに応じてセンスアンプＳＡとビット線ＢＬ、／ＢＬとの切り離し動作を実行または禁止する。その他の構成は、図１と同じである。メモリＭＥＭを搭載するシステムＳＹＳは、ＳｉＰ（または、ＭＣＰ、ＳｏＣ、ＣｏＣ、ＰｏＰ）上に温度検出回路ＴＳＥＮＳ１を有していないことを除き、図５と同じである。半導体メモリＭＥＭは、図１と同様に、ＤＲＡＭである。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、温度検出回路ＴＳＥＮＳ１がメモリチップＭＥＭ内に形成されるため、メモリＭＥＭ内の温度を正確に検出できる。
図１４は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、コマンドデコーダ１２Ａ、モードレジスタ２２Ａおよび温度検出回路ＴＳＥＮＳ２を有している。その他の構成は、図１３と同じである。半導体メモリＭＥＭは、図１と同様に、ＤＲＡＭである。
コマンドデコーダ１２Ａは、図１に示したコマンドデコーダ１２の機能に加えて、モードレジスタ２２Ａを設定するためのモードレジスタ設定コマンド信号ＭＲＳＺを出力する機能を有している。モードレジスタ設定コマンド信号ＭＲＳＺは、通常のアクセス動作では使用しない組み合わせのコマンド信号ＣＭＤ（制御信号）を受けたときに出力される。例えば、コマンドデコーダ１２Ａは、低レベルの／ＲＡＳ信号と低レベルの／ＣＡＳ信号が同時に受けたときに、モードレジスタ設定コマンド信号ＭＲＳＺを活性化する。
モードレジスタ２２Ａは、モードレジスタ設定コマンド信号ＭＲＳＺに同期して、例えば、ロウアドレス信号ＲＡＤの値に応じて設定される複数のレジスタを有している。なお、モードレジスタ２２Ａは、コラムアドレス信号ＣＡＤまたはデータ信号ＤＱにより設定されてもよい。なお、モードレジスタ２２Ａは、コンフィギュレーションレジスタとも称される。
モードレジスタ２２Ａは、レジスタに設定された値に応じたモード信号を出力する。コア制御回路１４、データ入出力回路２０およびメモリコアＣＯＲＥの少なくともいずれかと、温度検出回路ＴＳＥＮＳ２は、モード信号に応じた動作モードで動作する。例えば、メモリＭＥＭがクロック同期タイプのとき、モードレジスタ２２Ａにリードレイテンシやバースト長が設定される。リードレイテンシは、リードコマンドを受けてからリードデータの出力が開始されるまでのクロック数である。バースト長は、１回のリードコマンドに応答してデータ端子ＤＱから出力されるデータ信号の出力回数、および１回のライトコマンドに応答してデータ端子ＤＱで受けるデータ信号の入力回数である。
例えば、温度検出回路ＴＳＥＮＳ２は、モード信号ＭＤ０−１（制御信号）に応じて温度信号ＴＥＭＰを高レベルに固定するプルアップ回路およびモード信号ＭＤ０−１に応じて温度信号ＴＥＭＰを低レベルに固定するプルダウン回路を有している。その他の構成は、図６に示した温度検出回路ＴＳＥＮＳ１と同じである。例えば、温度検出回路ＴＳＥＮＳ２は、論理”００”のモード信号ＭＤ０−１を受けたときに、図７と同じ動作を実行する。これにより、接続制御回路ＣＣＮＴは、温度信号ＴＥＭＰに応じて、切り離し動作を実行あるいは禁止する。温度検出回路ＴＳＥＮＳ２は、論理”０１”のモード信号ＭＤ０−１を受けたときに、温度に関わりなく温度信号ＴＥＭＰを常に高レベルに設定する。これにより、図８に示したように、接続制御回路ＣＣＮＴは、常に低温状態ＬＴで動作し、アクセスされるメモリブロックＲＢＬＫに対応するスイッチ制御信号ＭＵＸを一時的に低レベルＶＭＵＸに変化する。すなわち、切り離し動作は常に実行される。
一方、温度検出回路ＴＳＥＮＳ２は、論理”１０”のモード信号ＭＤ０−１を受けたときに、温度に関わりなく温度信号ＴＥＭＰを常に低レベルに設定する。これにより、図８に示したように、接続制御回路ＣＣＮＴは、常に高温状態ＨＴで動作し、アクセスされるメモリブロックＲＢＬＫに対応するスイッチ制御信号ＭＵＸを常に高レベルＶＯＯまたはＶＰＰに維持する。すなわち、切り離し動作は常に禁止される。
このように、モード信号ＭＤ０−１が論理”００”のとき、温度検出回路ＴＳＥＮＳ２は、メモリＭＥＭ内の温度に基づく切り離し動作の制御を行う。制御信号ＭＤ０−１が論理”０１”または”１０”のとき、温度検出回路ＴＳＥＮＳ２は、メモリＭＥＭ内の温度に基づく切り離し動作の制御を行わず、温度信号ＴＥＭＰを高レベルまたは低レベルに固定する。モードレジスタ２２Ａは、メモリＭＥＭの外部から供給されるコマンド信号ＣＭＤに基づいて、メモリＭＥＭ内の温度に基づく切り離し動作の制御を行うか否かを設定する制御許可回路として動作する。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、モードレジスタ２２Ａの設定値に応じて、センスアンプＳＡとビット線ＢＬ、／ＢＬとの切り離し動作の実行／禁止を設定できる。したがって、切り離し動作の仕様が異なる複数種のメモリＭＥＭを１つのチップで実現できる。
図１５は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、ヒューズ回路２４Ｂ（プログラム回路）および温度検出回路ＴＳＥＮＳ３を有している。その他の構成は、図１４と同じである。半導体メモリＭＥＭは、図１と同様に、ＤＲＡＭである。
ヒューズ回路２４Ｂは、例えば、内蔵するヒューズのプログラム状態（ヒューズ切断情報）に応じて論理”００”、”０１”、”１０”のいずれかを有するヒューズモード信号ＦＭＤ０−１（制御信号）を出力する。ヒューズ回路２４Ｂは、ヒューズがプログラムされていないとき、論理”１１”のヒューズモード信号ＦＭＤ０−１を出力する。ヒューズモード信号ＦＭＤ０−１の論理の意味は、図１４に示したモード信号ＭＤ０−１の論理の意味と同じである。
温度検出回路ＴＳＥＮＳ３は、ヒューズモード信号ＦＭＤ０−１を受ける回路を有している。その他の構成は、図１４に示した温度検出回路ＴＳＥＮＳ２と同じである。温度検出回路ＴＳＥＮＳ３は、ヒューズモード信号ＦＭＤ０−１が論理”１１”のとき、図１４と同様に、モードレジスタ２２Ａからのモード信号ＭＤ０−１の論理に応じて温度信号ＴＥＭＰを出力する。温度検出回路ＴＳＥＮＳ３は、ヒューズモード信号ＦＭＤ０−１の論理が”１１”以外のとき、モード信号ＭＤ０−１の値に関わらず、ヒューズモード信号ＦＭＤ０−１の論理に応じて温度信号ＴＥＭＰを出力する。そして、接続制御回路ＣＣＮＴ（切り離し制御回路）は、外部からの制御信号ＭＤ０−１およびヒューズ回路２４Ｂからの制御信号ＦＭＤ０−１の少なくともいずれかに基づいて、切り離し動作の制御を行うか否かを決定する。
具体的には、ヒューズモード信号ＦＭＤ０−１の論理が”００”のとき、図７に示したように、温度信号ＴＥＭＰはメモリＭＥＭの温度に応じて出力される。すなわち、温度が低いときに、接続スイッチＢＴが一時的にオフする切り離し動作が実行される。ヒューズモード信号ＦＭＤ０−１の論理が”０１”のとき、温度信号ＴＥＭＰのレベルは高レベルに固定される。このとき、温度に関わらず、切り離し動作が常に実行される。ヒューズモード信号ＦＭＤ０−１の論理が”１０”のとき、温度信号ＴＥＭＰのレベルは低レベルに固定される。このとき、温度に関わらず、切り離し動作が常に禁止される。
この実施形態のメモリＭＥＭは、例えば、不良を救済するための冗長回路（冗長ワード線、冗長ビット線および冗長メモリセル等）と、不良アドレスおよび冗長回路の使用を指示するための冗長ヒューズ回路を有している。そして、不良の救済工程（冗長ヒューズ回路のプログラム工程）において、ヒューズ回路２４Ｂがプログラムされる。プログラムにより、３種類の動作仕様を有するメモリＭＥＭが製造される。動作仕様は、温度に応じて切り離し動作を実行または禁止、切り離し動作を常に禁止、または切り離し動作を常に実行のいずれかである。なお、救済工程の前のテスト工程において、モードレジスタ２２Ａを用いてモード信号ＭＤ０−１のレベルを切り換えることによりメモリＭＥＭを評価し、評価結果に応じてヒューズ回路２４Ｂがプログラムされてもよい。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、１種類の設計データで３種類の動作仕様を有するメモリＭＥＭを製造できる。さらに、モードレジスタ２２Ａを用いて、３種類の動作仕様のメモリＭＥＭを、ヒューズ回路２４Ｂをプログラムする前に評価できる。
図１６は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、図１５のヒューズ回路２４Ｂの代わりにヒューズモード信号ＦＭＤ０−１を受ける外部端子を有している。その他の構成は、図１５と同じである。半導体メモリＭＥＭは、図１と同様に、ＤＲＡＭである。
外部端子ＦＭＤ０−１は、メモリＭＥＭの組み立て工程において、例えばボンディングワイヤにより、電源線ＶＤＤまたは接地線ＶＳＳに接続される。これにより、組み立て工程の実施により、上述した３種類の仕様を有するメモリＭＥＭが製造される。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ヒューズモード端子ＦＭＤ０−１を電源線ＶＤＤ、ＶＳＳに直接接続することで、図１５に示したヒューズ回路２４Ｂを用いることなく、３種類の動作仕様のメモリＭＥＭを製造できる。
図１７は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、ヒューズ回路２４Ｃ（プログラム回路）および温度検出回路ＴＳＥＮＳ４を有している。その他の構成は、図１と同じである。半導体メモリＭＥＭは、図１と同様に、ＤＲＡＭである。
ヒューズ回路２４Ｃは、例えば、内蔵するヒューズのプログラム状態に応じてトリミング信号ＦＴＲＩＭ０−２のいずれかを高レベルに設定する。温度検出回路ＴＳＥＮＳ４は、トリミング信号ＦＴＲＩＭ０−２に応じて、検出する温度を調整する。例えば、トリミング信号ＦＴＲＩＭ０が高レベルのとき、検出される温度は相対的に低くなる。トリミング信号ＦＴＲＩＭ２が高レベルのとき、検出される温度は相対的に高くなる。トリミング信号ＦＴＲＩＭ１が高レベルのとき、検出される温度は図７と同じである。例えば、ヒューズ回路２４Ｃは、図１５と同様に、不良の救済工程（冗長ヒューズ回路のプログラム工程）においてプログラムされる。
図１８は、図１７に示した温度検出回路ＴＳＥＮＳ４の例を示している。温度検出回路ＴＳＥＮＳ４は、図６に示した温度検出回路ＴＳＥＮＳ１の抵抗Ｒ２の代わりに、並列に接続された抵抗Ｒ２０−Ｒ２２を有している。抵抗Ｒ２０は、相対的に高い抵抗値を有する。抵抗Ｒ２１は、図６に示した抵抗Ｒ２と同じ抵抗値を有する。抵抗Ｒ２２は、相対的に低い抵抗値を有する。抵抗Ｒ２０−Ｒ２２は、ｎＭＯＳトランジスタＮＭ２０−２２を介して抵抗Ｒ１に接続されている。トランジスタＮＭ２０−２２のゲートは、トリミング信号ＦＴＲＩＭ０−２をそれぞれ受けている。
図１９は、図１８に示した温度検出回路ＴＳＥＮＳ４の動作を示している。ノードＶＲ０の電圧は、使用される抵抗（Ｒ２０−Ｒ２２のいずれか）により異なる。例えば、高レベルのトリミング信号ＦＴＲＩＭ０が出力され、抵抗Ｒ２０が使用されるとき、電圧ＶＲ０は相対的に高くなり、検出温度は下がる（例えば、５５℃）。高レベルのトリミング信号ＦＴＲＩＭ２が出力され、抵抗Ｒ２２が使用されるとき、電圧ＶＲ０は相対的に低くなり、検出温度は上がる（例えば、６５℃）。
本実施形態では、トリミング信号ＦＴＲＩＭ０−２により、温度信号ＴＥＭＰのレベルが変化する温度を調整できる。トリミング信号ＦＴＲＩＭ０が高レベルのとき、センスアンプＳＡとビット線ＢＬ、／ＢＬとの切り離し動作を実行する温度は低くなる。トリミング信号ＦＴＲＩＭ２が高レベルのとき、センスアンプＳＡとビット線ＢＬ、／ＢＬとの切り離し動作を実行する温度は高くなる。このように、温度検出回路ＴＳＥＮＳ４の抵抗Ｒ２０−Ｒ２２およびトランジスタＮＭ２０−２２は、検出する温度を調整するトリミング回路として動作する。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、切り離し動作の制御を行うか否かを判断する温度をヒューズ回路２４Ｃのプログラム状態に応じて変更できる。製造されたメモリＭＥＭの電気的特性に応じてヒューズ回路２４Ｃをプログラムすることで、切り離し動作を実行／禁止する温度の境界を最適に設定できる。
図２０は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、コマンドデコーダ１２Ａ、モードレジスタ２２Ｃおよび温度検出回路ＴＳＥＮＳ５を有している。その他の構成は、図１７と同じである。半導体メモリＭＥＭは、図１と同様に、ＤＲＡＭである。
モードレジスタ２２Ｃは、モード信号ＭＤ０−１の代わりにトリミング信号ＴＲＩＭ０−２を出力することを除き、図１４に示したモードレジスタ２２Ａと同じである。各トリミング信号ＴＲＩＭ０−２の論理の意味は、図１７に示した各トリミング信号ＦＴＲＩＭ０−２の論理の意味と同じである。
温度検出回路ＴＳＥＮＳ５は、図１８に示したｎＭＯＳトランジスタＮＭ２０−２２のゲートに接続される新たな論理回路（図示せず）を有している。温度検出回路ＴＳＥＮＳ５のその他の構成は、図１８に示した温度検出回路ＴＳＥＮＳ４と同じである。論理回路は、トリミング信号ＦＴＲＩＭ０−２、ＴＲＩＭ０−２を受けて動作する。
温度検出回路ＴＳＥＮＳ５は、トリミング信号ＦＴＲＩＭ０、ＴＲＩＭ０のいずれかが高レベルのときに、ｎＭＯＳトランジスタＮＭ２０をオンする。温度検出回路ＴＳＥＮＳ５は、トリミング信号ＦＴＲＩＭ１、ＴＲＩＭ１のいずれかが高レベルのときに、ｎＭＯＳトランジスタＮＭ２１をオンする。温度検出回路ＴＳＥＮＳ５は、トリミング信号ＦＴＲＩＭ２、ＴＲＩＭ２のいずれかが高レベルのときに、ｎＭＯＳトランジスタＮＭ２２をオンする。温度検出回路ＴＳＥＮＳ５は、トリミング信号ＦＴＲＩＭ０−２のいずれかが高レベルのとき、トリミング信号ＴＲＩＭ０−２の受け付けを禁止し、トリミング信号ＦＴＲＩＭ０−２に応じて動作する。
この実施形態では、メモリＭＥＭのテスト工程（製造工程）において、モードレジスタ２２Ｃを用いて、温度検出回路ＴＳＥＮＳ５による検出温度が変更され、検出温度の最適値が評価される。このように、モードレジスタ２２Ｃは、外部からの制御信号ＣＭＤ、ＡＤに基づいて温度検出回路ＴＳＥＮＳ５（トリミング回路Ｒ２０−２２、ＮＭ２０−２２）を調整するトリミング制御回路として動作する。そして、評価結果に基づいて、ヒューズ回路２４Ｃがプログラムされ、温度検出回路ＴＳＥＮＳ５の検出温度がトリミングされる。ヒューズ回路２４Ｃは、上述したように、不良の救済工程でプログラムされる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、モードレジスタ２２Ｃを用いて、温度検出回路ＴＳＥＮＳ５の検出温度を、ヒューズ回路２４Ｃをプログラムする前に調整し、評価できる。
図２１は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、電圧生成回路１６Ｄおよび温度検出回路ＴＳＥＮＳ６を有している。その他の構成は、図１３と同じである。半導体メモリＭＥＭは、図１と同様に、ＤＲＡＭである。
温度検出回路ＴＳＥＮＳ６は、メモリＭＥＭの温度に応じて変化する検出電圧ＶＴＥＭＰ１を生成する。例えば、検出電圧ＶＴＥＭＰ１は、図７に示した電圧ＶＲ０に追従して変化する。温度検出回路ＴＳＥＮＳ６のその他の機能は、図６に示した温度検出回路ＴＳＥＮＳ１と同じである。電圧生成回路１６Ｄは、検出電圧ＶＴＥＭＰ１に応じて低レベル電圧ＶＭＵＸを変化する機能を有している。例えば、低レベル電圧ＶＭＵＸは、検出電圧ＶＴＥＭＰ１が低いほど低くなる。電圧生成回路１６Ｄのその他の機能は、図１に示した電圧生成回路１６と同じである。
図２２は、図２１に示したメモリＭＥＭの低温状態ＬＴでの読み出し動作を示している。例えば、図の上側の波形、中央の波形および下側の波形は、メモリＭＥＭの温度がそれぞれ０℃、２０℃、４０℃のときを示している。このように、スイッチ制御信号ＭＵＸ（パルス信号）の波形は、メモリＭＥＭの温度に応じて変化する。メモリＭＥＭの温度が６０℃以上のときの波形は、図１１の高温状態ＨＴの波形と同じである。
この実施形態では、低温状態ＬＴのとき、温度が低いほど（図の上側ほど）、スイッチ制御信号ＭＵＸの低レベル電圧ＶＭＵＸは低くなり、切り離し動作中の接続スイッチＢＴのオン抵抗は高くなる。ノイズが発生しやすい低温ほど接続スイッチＢＴを確実にオフできるため、ノイズによる誤動作を防止できる。回路の動作速度は、温度が低いときほど速くなる。このため、切り離し動作の実行によるアクセス時間の増加は、回路の動作速度の向上により相殺される。これにより、接続スイッチＢＴのオフ時間によりアクセス時間が長くなることを防止できる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、温度に応じてスイッチ制御信号ＭＵＸの低レベル電圧ＶＭＵＸを変更することで、切り離し動作が実行されるときに読み出し動作のタイミングマージンが低下することを防止できる。
図２３は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭでは、接続制御回路ＣＣＮＴ２は、温度信号ＴＥＭＰを受けずに動作する。このため、温度検出回路ＴＳＥＮＳ６は、温度信号ＴＥＭＰを出力せず、検出電圧ＶＴＥＭＰ２のみを出力する。その他の構成は、図２１と同じである。半導体メモリＭＥＭは、図１と同様に、ＤＲＡＭである。
図２４は、図２３に示した接続制御回路ＣＣＮＴ２の例を示している。接続制御回路ＣＣＮＴ２は、温度信号ＴＥＭＰを受ける端子を電源線ＶＩＩに接続している。その他の構成は、図４と同じである。接続制御回路ＣＣＮＴ２は、ビット線ＢＬ（／ＢＬ）とセンスアンプＳＡのビット線ＳＢＬ（／ＳＢＬ）との接続を解除する切り離し動作を、アクセス動作（読み出し動作、書き込み動作およびリフレッシュ動作）毎に常に実行する。すなわち、接続スイッチＢＴは、センスアンプＳＡが活性化する毎に一時的にオフする。また、接続制御回路ＣＣＮＴは、メモリＭＥＭの温度に応じて変化する低レベル電圧ＶＭＵＸを受ける。
図２５は、図２３に示したメモリＭＥＭの読み出し動作を示している。図の上側の波形、中央の波形および下側の波形におけるメモリＭＥＭの温度は、それぞれ低温（例えば、０℃）、常温（例えば、２５℃）および高温（例えば、７０℃）である。メモリＭＥＭの温度が低いほど（図の上側ほど）、スイッチ制御信号ＭＵＸの低レベル電圧ＶＭＵＸは低くなり、接続スイッチＢＴのオン抵抗は高くなる。温度が低いほど（図の上側ほど）、低レベル電圧ＶＭＵＸは高くなり、切り離し動作中の接続スイッチＢＴのオン抵抗は低くなる。このため、図２２の動作と同様の効果を得ることができる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリＭＥＭの温度に応じてスイッチ制御信号ＭＵＸの低レベル電圧ＶＭＵＸを変更することで、温度信号ＴＥＭＰを受けることなく、切り離し動作の実行／禁止を徐々に切り換えることができる。換言すれば、接続スイッチＢＴのオン抵抗を徐々に変えることで、切り離し動作の実行／禁止を切り換えることができる。
図２６は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭでは、温度検出回路ＴＳＥＮＳ７は、温度信号ＴＥＭＰおよび検出電圧ＶＴＥＭＰ３を出力する。例えば、検出電圧ＶＴＥＭＰ３は、図７に示した電圧ＶＲ０に追従して変化する。温度検出回路ＴＳＥＮＳ７は、検出電圧ＶＴＥＭＰ３が検出電圧ＶＴＥＭＰ１と異なることを除き、図２１に示した温度検出回路ＴＳＥＮＳ６と同じである。接続制御回路ＣＣＮＴ３は、温度信号ＴＥＭＰおよび検出電圧ＶＴＥＭＰ３を受けて動作する。メモリＭＥＭのその他の構成は、図１と同じである。半導体メモリＭＥＭは、図１と同様に、ＤＲＡＭである。
図２７は、図２６に示した接続制御回路ＣＣＮＴ３の例を示している。接続制御回路ＣＣＮＴ３は、遅延回路ＤＬＹ１の電源線に検出電圧ＶＴＥＭＰ３が供給されることを除き、図４に示した接続制御回路ＣＣＮＴと同じである。遅延回路ＤＬＹ１の遅延時間は、検出電圧ＶＴＥＭＰ３が低いときに長くなり、検出電圧ＶＴＥＭＰ３が高いときに短くなる。遅延回路ＤＬＹ１の遅延時間は、切り離し動作を実行するときのスイッチ制御信号ＭＵＸの低レベル期間を示す。すなわち、遅延回路ＤＬＹ１の遅延時間は、接続スイッチＢＴのオフ期間（オン抵抗）を示す。
図２８は、図２６に示したメモリＭＥＭの低温状態ＬＴでの読み出し動作を示している。例えば、図の上側の波形、中央の波形および下側の波形の温度は、メモリＭＥＭの温度がそれぞれ０℃、２０℃、４０℃のときである。メモリＭＥＭの温度が６０℃以上のときの波形は、図１１の高温状態ＨＴの波形と同じである。温度が低いほど、接続スイッチＢＴのオフ期間は長くなり、オン抵抗は高くなる。温度に依存して遅延時間ＤＬＹ１の遅延時間を調整することで、接続スイッチＢＴのオフ期間（切り離し動作のタイミング）を変えることができるため、図２２の動作と同様の効果を得ることができる。
なお、接続制御回路ＣＣＮＴ内に遅延回路ＤＬＹ１の代わりに複数種の遅延時間を有する複数の遅延回路を形成してもよい。そして、メモリＭＥＭの温度に応じて、使用する遅延回路を切り換えても、図２８と同様に、切り離し動作のタイミングを変えることができる。複数の遅延回路の１つは、例えば、検出電圧ＶＴＥＭＰ３をデジタル値に変換し（Ａ／Ｄ変換）、デジタル値に用いることで選択できる。また、図２３と同様に、温度信号ＴＥＭＰを接続制御回路ＣＣＮＴ３に出力せず、接続制御回路ＣＣＮＴ３の温度信号端子ＴＥＭＰを電源線ＶＩＩに接続してもよい。このとき、図２５の動作と同様に、スイッチ制御信号ＭＵＸ（パルス信号）の波形を温度に応じて変更できる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、温度に応じてスイッチ制御信号ＭＵＸのパルスのタイミングを変更することで、切り離し動作が実行されるときに読み出し動作のタイミングマージンが低下することを防止できる。
図２９は、別の実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリＭＥＭは、擬似ＳＲＡＭタイプのＦＣＲＡＭ（Ｆａｓｔ Ｃｙｃｌｅ ＲＡＭ）である。擬似ＳＲＡＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有する。メモリＭＥＭは、パッケージに封入された半導体メモリ装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。この例のメモリＭＥＭは、クロック非同期タイプであるが、クロック同期タイプに適用されてもよい。
メモリＭＥＭは、図１のコマンド入力回路１０、コマンドデコーダ１２、コア制御回路１４およびアドレス入力回路１８の代わりにコマンド入力回路１０Ｅ、コマンドデコーダ１２Ｅ、コア制御回路１４Ｅおよびアドレス入力回路１８Ｅを有している。また、メモリＭＥＭは、リフレッシュ要求生成回路２６Ｅ、リフレッシュアドレス生成回路２８Ｅおよびアドレスセレクタ３０Ｅを新たに有している。その他の構成は、接続制御回路ＣＣＮＴ４が接続制御回路ＣＣＮＴと異なることを除き、図１と同じである。
コマンド入力回路１０Ｅは、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥを、コマンド信号ＣＭＤとして受ける。コマンドデコーダ１２Ｅは、内部コマンド信号ＩＣＭＤの論理レベルに応じて、メモリコアＣＯＲＥの読み出し動作および書き込み動作を実行するための読み出しコマンド信号ＲＤＰおよび書き込みコマンド信号ＷＲＰを出力する。
コア制御回路１４Ｅは、読み出しコマンド信号ＲＤＰ、書き込みコマンド信号ＷＲＰおよびリフレッシュ要求信号ＲＲＥＱＺ（内部リフレッシュコマンド）に応じてアクセス動作（読み出し動作、書き込み動作またはリフレッシュ動作）を実行するための制御信号ＣＮＴをメモリコアＣＯＲＥに出力する。また、コア制御回路１４Ｅは、外部アクセスコマンド（読み出しコマンド信号ＲＤＰまたは書き込みコマンド信号ＷＲＰ）と内部リフレッシュコマンドＲＥＦＰＺが競合したときに、優先順を決めるアービタＡＲＢを有している。コア制御回路１４Ｅは、読み出し動作を実行するときに読み出し信号ＲＤＺを活性化し、書き込み動作を実行するときに書き込み信号ＷＲＺを活性化し、リフレッシュ動作を実行するときにリフレッシュ信号ＲＥＦ１Ｚを活性化する。さらに、コア制御回路１４Ｅは、アクセスサイクル中にリフレッシュ動作が挿入されるとき、リフレッシュサイクル信号ＲＥＦＳＺを出力する。
アドレス入力回路１８Ｅは、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤを異なるアドレス端子ＡＤで同時に受ける。すなわち、この実施形態のメモリＭＥＭは、アドレスノンマルチプレクス方式を採用している。なお、温度検出回路ＴＳＥＮＳ１をメモリＭＥＭの外部に形成し、図１と同様に、外部端子を介して温度信号ＴＥＭＰを受けてもよい。
リフレッシュ要求生成回路２６Ｅは、リフレッシュ要求信号ＲＲＥＱＺを周期的に生成する。リフレッシュアドレス生成回路２８Ｅは、リフレッシュ制御信号ＲＥＦＰＺに同期してリフレッシュアドレス信号ＲＦＡを順次に生成する。アドレスセレクタ３０Ｅは、リフレッシュ信号ＲＥＦ１Ｚが高レベルのときにリフレッシュアドレス信号ＲＦＡを内部ロウアドレス信号ＩＲＡＤとして出力し、リフレッシュ信号ＲＥＦ１Ｚが低レベルのときに外部ロウアドレス信号ＲＡＤを内部ロウアドレス信号ＩＲＡＤとして出力する。
図３０は、図２９に示した接続制御回路ＣＣＮＴ４の例を示している。接続制御回路ＣＣＮＴ４は、図４の温度信号端子ＴＥＭＰにリフレッシュサイクル信号ＲＥＦＳＺを受ける論理回路ＬＧＣを有している。その他の構成は、図４と同じである。
論理回路ＬＧＣは、リフレッシュサイクル信号ＲＥＦＳＺの反転論理と温度信号ＴＥＭＰとを受けるＡＮＤ回路（負論理のＯＲ回路）を有している。スイッチ制御信号ＭＵＸを低レベル電圧ＶＭＵＸに設定するための温度信号ＴＥＭＰＸは、温度信号ＴＥＭＰが高レベルで、かつリフレッシュサイクル信号ＲＥＦＳＺが低レベルのときのみ活性化される。この実施形態では、センスアンプＳＡとビット線ＢＬ、／ＢＬとの切り離し動作は、低温時にリフレッシュ動作が挿入されないアクセスサイクル中に実行される。換言すれば、リフレッシュ動作が挿入されるアクセスサイクルでは、メモリＭＥＭの温度が低いときにも切り離し動作が禁止される。アービタＡＲＢおよび論理回路ＬＧＣは、データ読み出し要求とリフレッシュ要求とが競合するときに、メモリＭＥＭの温度に関わりなく切り離し動作を禁止する切り離し禁止回路として動作する。
図３１は、図２９に示したメモリＭＥＭの低温状態ＬＴでの読み出し動作を示している。図の上側の波形は、リフレッシュ動作ＲＥＦが挿入されるときを示している。図の下側の波形は、リフレッシュ動作ＲＥＦが挿入されないときを示している。読み出しコマンドＲＤ（データ読み出し要求）とリフレッシュ要求とが競合し、アクセスサイクルｔＲＣ中にリフレッシュ動作ＲＥＦが挿入されるとき、メモリＭＥＭは、アクセスサイクルｔＲＣ中にワード線ＷＬを２回活性化して、リフレッシュ動作ＲＥＦと読み出し動作ＲＤを実行する必要がある。実際には、リフレッシュ動作ＲＥＦを実行するワード線ＷＬと、読み出し動作ＲＤを実行するワード線ＷＬとは、互いに異なる確率が非常に高い。このため、内部回路のタイミングマージンは、リフレッシュ動作ＲＥＦが挿入されないときに比べて大幅に小さい。タイミングマージンの小さいときに、切り離し動作を禁止することで、アクセスサイクルｔＲＣが長くなることを防止できる。また、読み出しアクセス時間を短くできる。特に図示していないが、書き込み動作でも同様に、アクセスサイクルｔＲＣが長くなることを防止でき、書き込みアクセス時間を短くできる。
なお、この実施形態では、リフレッシュ動作ＲＥＦが挿入されるときに、リフレッシュ動作ＲＥＦと読み出し動作ＲＤの両方で、切り離し動作を禁止する。しかし、リフレッシュ動作ＲＥＦのみで切り離し動作を禁止してもよい。これは、リードアンプＲＡおよびデータ入出力回路２０が動作しないリフレッシュ動作ＲＥＦでは、電源ノイズ等が相対的に小さく、ビット線ＢＬ、／ＢＬの電圧変動が小さいためである。フレッシュ動作ＲＥＦのみで切り離し動作を禁止するとき、図３０に示した論理回路ＬＧＣに、リフレッシュサイクル信号ＲＥＦＳＺの代わりにリフレッシュ信号ＲＥＦ１Ｚを供給すればよい。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、内部回路のタイミングマージンがリフレッシュ動作の挿入により小さくなるとき、切り離し動作を禁止することで、アクセスサイクルｔＲＣが長くなることを防止でき、読み出しアクセス時間および書き込みアクセス時間を短くできる。
図３２は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭでは、図２９のメモリＭＥＭから温度検出回路ＴＳＥＮＳ１を削除している。その他の構成は、接続制御回路ＣＣＮＴ５が、接続制御回路ＣＣＮＴ４と異なることを除き、図２９と同じである。半導体メモリＭＥＭは、図２９と同様に、擬似ＳＲＡＭタイプのＦＣＲＡＭである。
図３３は、図３２に示した接続制御回路ＣＣＮＴ５の例を示している。接続制御回路ＣＣＮＴ５は、度信号ＴＥＭＰの代わりにリフレッシュサイクル信号ＲＥＦＳＺを受けることを除き、図４の接続制御回路ＣＣＮＴと同じである。
この実施形態では、リフレッシュ動作ＲＥＦが挿入されるアクセスサイクルでは、メモリＭＥＭの温度に関わりなく切り離し動作が禁止される。さらに、リフレッシュ動作ＲＥＦが挿入されないアクセスサイクルでは、メモリＭＥＭの温度が高いときにも切り離し動作が実行される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
なお、上述した実施形態は、ＤＲＡＭおよび擬似ＳＲＡＭタイプのＦＣＲＡＭに適用する例について述べた。しかし、例えば、上述した実施形態は、いわゆる共有センスアンプ方式を採用する他の半導体メモリ（ＳＲＡＭあるいは強誘電体メモリ等）に適用してもよい。
図１から図２８に示した実施形態は、コマンド入力回路、コマンドデコーダ、コア制御回路およびアドレス入力回路を変更し、リフレッシュ要求生成回路２６Ｅ、リフレッシュアドレス生成回路２８Ｅおよびアドレスセレクタ３０Ｅを新たにメモリＭＥＭに形成することで、擬似ＳＲＡＭタイプのＦＣＲＡＭにも適用できる。
図１から図３３に示した実施形態に関して、さらに以下の付記を開示する。
（付記１）
データ読み出し時においてセンスアンプとビット線との切り離しを行う半導体記憶装置において、
前記半導体記憶装置内の温度が第１の温度である場合には前記切り離し動作を行い、
前記半導体記憶装置内の温度が第２の温度である場合には前記切り離し動作を行わないこと
を特徴とする半導体記憶装置。
（付記２）
制御信号に基づいて、
前記半導体記憶装置内の温度に基づく前記切り離し制御を行うか否かを設定できること
を特徴とする付記１に記載の半導体記憶装置。
（付記３）
前記制御信号は、外部から供給されること
を特徴とする付記２に記載の半導体記憶装置。
（付記４）
前記制御信号は、ヒューズ切断情報に基づいて供給されること
を特徴とする付記２に記載の半導体記憶装置。
（付記５）
前記第１の温度は前記第２の温度よりも低いこと
を特徴とする付記１に記載の半導体記憶装置。
（付記６）
データ読み出し時においてセンスアンプとビット線との切り離し動作を行う切り離し回路と、
温度を検出する温度検出回路と、
検出された温度に基づいて前記切り離し回路による前記切り離し動作の実行／禁止を制御する切り離し制御回路と
を備えることを特徴とする半導体記憶装置。
（付記７）
前記切り離し制御回路は、外部からの制御信号およびプログラム回路からの制御信号の少なくともいずれかに基づいて、前記切り離し動作の制御を行うか否かを決定すること
を特徴とする付記６に記載の半導体記憶装置。
（付記８）
前記切り離し回路は、前記切り離し制御回路からの切り離し制御信号に基づいて制御されるトランジスタを含むこと
を特徴とする付記６に記載の半導体記憶装置。
（付記９）
データ読み出し要求とリフレッシュ要求とが競合するときに、検出された温度に関わらず前記切り離し動作を禁止する切り離し禁止回路を備えていること
を特徴とする付記６に記載の半導体記憶装置。
（付記１０）
前記温度検出回路は、検出する温度を調整するトリミング回路を備えていること
を特徴とする付記６に記載の半導体記憶装置。
（付記１１）
前記トリミング回路を外部制御に基づいて調整するトリミング制御回路を備えていること
を特徴とする付記１０に記載の半導体記憶装置。
（付記１２）
前記切り離し制御回路は、
検出された温度が所定の温度以下のときに前記切り離し動作を実行し、
検出された温度が前記所定の温度を超えているときに前記切り離し動作を禁止すること
を特徴とする付記６に記載の半導体記憶装置。
（付記１３）
前記切り離し制御回路は前記切り離し回路の動作を制御するためのパルス信号を出力し、
検出された温度に基づいて、前記パルス信号の波形を変化させること
を特徴とする付記６に記載の半導体記憶装置。
（付記１４）
ワード線を活性化し、
半導体記憶装置内の温度が第１の温度であるときに、センスアンプとビット線の切り離しを指示する切り離し制御信号を活性化し、
半導体記憶装置内の温度が第２の温度であるときに、センスアンプとビット線の切り離しを指示する前記切り離し制御の活性化を禁止すること
を特徴とする半導体記憶装置の動作方法。
（付記１５）
前記第１の温度又は前記第２の温度を検出すること
を特徴とする付記１４に記載の半導体記憶装置の動作方法。
（付記１６）
前記第１の温度は前記第２の温度よりも低いこと
を特徴とする付記１４に記載の半導体記憶装置の動作方法。
（付記１７）
前記第１の温度又は前記第２の温度に基づいて、
前記切り離しのタイミングを調整すること
を特徴とする付記１４に記載の半導体記憶装置の動作方法。
（付記１８）
前記ワード線の活性化を要求するアクセス要求とリフレッシュ要求とが競合するときに、温度に関わらず前記切り離しを禁止すること
を特徴とする付記１４に記載の半導体記憶装置の動作方法。
（付記１９）
ＣＰＵと、
前記ＣＰＵからの指示に基づくデータ読み出し時においてセンスアンプとビット線との切り離しを行う半導体記憶装置と、
を備え、
前記半導体記憶装置は、
前記半導体記憶装置内の温度が第１の温度である場合には前記切り離し動作を行い、
前記半導体記憶装置内の温度が第２の温度である場合には前記切り離し動作を行わないこと
を特徴とするメモリシステム。
（付記２０）
ＣＰＵと、
前記ＣＰＵからのアドレス情報に基づいてビット線の選択を行う半導体記憶装置と、
を備え、
前記半導体記憶装置は、
データ読み出し時においてセンスアンプとビット線との切り離し動作を行う切り離し回路と、
温度を検出する温度検出回路と、
検出された温度に基づいて前記切り離し回路による前記切り離し動作の実行／禁止を制御する切り離し制御回路と
を備えることを特徴とするメモリシステム。
（付記２１）
データ読み出し時においてセンスアンプとビット線との切り離し動作を行う半導体記憶装置において、
アクセス要求とリフレッシュ要求とが競合するときに、前記切り離し動作を禁止する切り離し禁止回路を備えていること
を特徴とする半導体記憶装置。
（付記２２）
温度を検出する温度検出回路と、
検出された温度に基づいて前記切り離し動作の実行／禁止を制御する切り離し制御回路と
を備えることを特徴とする付記２１に記載の半導体記憶装置。
（付記２３）
データ読み出し時においてセンスアンプとビット線との切り離し動作を行う切り離し回路と、
前記切り離し回路の動作を制御するためのパルス信号を出力し、前記半導体記憶装置内の温度に基づいて前記パルス信号の波形を変化させる切り離し制御回路と
を備えることを特徴とする半導体記憶装置。
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
一実施形態における半導体メモリを示している。 図１に示したメモリコアの概要を示している。 メモリブロックの間に配置されるセンスアンプ領域の詳細を示している。 図２に示した接続制御回路の例を示している。 図１に示したメモリが搭載されるシステム（メモリシステム）の例を示している。 図５に示した温度検出回路の例を示している。 図５に示した温度検出回路の動作を示している。 選択されたメモリブロックに対応する接続制御回路の動作を示している。 非選択のメモリブロックに対応する接続制御回路の動作を示している。 図１に示したメモリの読み出し動作時のシミュレーション波形を示している。 図１に示したメモリの読み出し動作を示している。 図１に示したメモリの書き込み動作を示している。 別の実施形態における半導体メモリを示している。 別の実施形態における半導体メモリを示している。 別の実施形態における半導体メモリを示している。 別の実施形態における半導体メモリを示している。 別の実施形態における半導体メモリを示している。 図１７に示した温度検出回路の例を示している。 図１８に示した温度検出回路の動作を示している。 別の実施形態における半導体メモリを示している。 別の実施形態における半導体メモリを示している。 図２１に示したメモリの低温状態での読み出し動作を示している。 別の実施形態における半導体メモリを示している。 図２３に示した接続制御回路の例を示している。 図２３に示したメモリの読み出し動作を示している。 別の実施形態における半導体メモリを示している。 図２６に示した接続制御回路の例を示している。 図２６に示したメモリの低温状態での読み出し動作を示している。 別の実施形態における半導体メモリを示している。 図２９に示した接続制御回路の例を示している。 図２９に示したメモリの低温状態での読み出し動作を示している。 別の実施形態における半導体メモリを示している。 図３２に示した接続制御回路の例を示している。
符号の説明
１０、１０Ｅ‥コマンド入力回路；１２、１２Ａ、１２Ｅ‥コマンドデコーダ；１４、１４Ｅ‥コア制御回路；１６、１６Ｄ‥電圧生成回路；１８、１８Ｅ‥アドレス入力回路；２０‥データ入出力回路；２２Ａ、２２Ｃ‥モードレジスタ；２４Ｂ、２４Ｃ‥ヒューズ回路２６Ｅ‥リフレッシュ要求生成回路；２８Ｅ‥リフレッシュアドレス生成回路；３０Ｅ‥アドレスセレクタ；ＢＬ、／ＢＬ‥ビット線；ＢＴ‥接続スイッチ；ＣＣＮＴ、ＣＣＮＴ２−５‥接続制御回路；ＣＯＲＥ‥メモリコア；ＣＳＷ‥コラムスイッチ；ＰＲＥ‥プリチャージ回路；ＲＢＬＫ‥メモリブロック；ＳＡ‥センスアンプ；ＳＣＮＴ‥スイッチ制御部；ＴＳＥＮＳ１−７‥温度検出回路

Claims (9)

  1. センスアンプとビット線とを有する半導体記憶装置において、
    前記半導体記憶装置内の温度が第１の温度である場合には、データ読み出し時において前記センスアンプの活性化前に前記センスアンプと前記ビット線とを切り離す切り離し動作を開始し、
    前記半導体記憶装置内の温度が前記第１の温度より高い第２の温度である場合には前記切り離し動作を行わないこと
    を特徴とする半導体記憶装置。
  2. 制御信号に基づいて、
    前記半導体記憶装置内の温度に基づく前記切り離し動作の制御を行うか否かを設定できること
    を特徴とする請求項１に記載の半導体記憶装置。
  3. 前記切り離し動作を行う切り離し回路と、
    温度を検出する温度検出回路と、
    検出された温度に基づいて前記切り離し回路による前記切り離し動作の実行／禁止を制御する切り離し制御回路と
    を備えることを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記切り離し制御回路は、外部からの制御信号およびプログラム回路からの制御信号の少なくともいずれかに基づいて、前記切り離し動作の制御を行うか否かを決定すること
    を特徴とする請求項３に記載の半導体記憶装置。
  5. センスアンプとビット線とを有する半導体記憶装置の動作方法であって、
    ワード線を活性化し、
    前記半導体記憶装置内の温度が第１の温度である場合には、データ読み出し時において前記センスアンプの活性化前に前記センスアンプと前記ビット線とを切り離す切り離し動作を開始し、
    前記半導体記憶装置内の温度が前記第１の温度より高い第２の温度である場合には前記切り離し動作を行わないこと
    を特徴とする半導体記憶装置の動作方法。
  6. ＣＰＵと、
    前記ＣＰＵからの指示に基づいて動作し、センスアンプとビット線とを有する半導体記憶装置と、
    を備え、
    前記半導体記憶装置は、
    前記半導体記憶装置内の温度が第１の温度である場合には、データ読み出し時において前記センスアンプの活性化前に前記センスアンプと前記ビット線とを切り離す切り離し動作を開始し、
    前記半導体記憶装置内の温度が前記第１の温度より高い第２の温度である場合には前記切り離し動作を行わないこと
    を特徴とするメモリシステム。
  7. 前記半導体記憶装置は、
    前記切り離し動作を行う切り離し回路と、
    温度を検出する温度検出回路と、
    検出された温度に基づいて前記切り離し回路による前記切り離し動作の実行／禁止を制御する切り離し制御回路と
    を備えることを特徴とする請求項６に記載のメモリシステム。
  8. アクセス要求とリフレッシュ要求とが競合するときに、前記切り離し動作を禁止する切り離し禁止回路を備えていること
    を特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体記憶装置。
  9. 前記切り離し制御回路は、前記切り離し回路の動作を制御するためのパルス信号を出力し、前記半導体記憶装置内の温度に基づいて前記パルス信号のピーク電圧を変化させること
    を特徴とする請求項３に記載の半導体記憶装置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7441949B2 (en) * 2005-12-16 2008-10-28 Micron Technology, Inc. System and method for providing temperature data from a memory device having a temperature sensor
JP2011180848A (ja) * 2010-03-01 2011-09-15 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム、並びに、半導体装置を制御するコントローラ
KR101161966B1 (ko) 2010-07-09 2012-07-04 에스케이하이닉스 주식회사 칩 어드레스 회로를 포함하는 멀티 칩 패키지 장치
JP2020035501A (ja) * 2018-08-28 2020-03-05 キオクシア株式会社 メモリシステム及びストレージシステム
JP6894459B2 (ja) * 2019-02-25 2021-06-30 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 疑似スタティックランダムアクセスメモリとその動作方法
CN114121096B (zh) 2020-08-27 2024-03-26 长鑫存储技术有限公司 存储器的调节方法、调节系统以及半导体器件
CN114121072B (zh) 2020-08-27 2023-12-12 长鑫存储技术有限公司 存储器的调节方法、调节系统以及半导体器件
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Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4994926C1 (en) * 1988-09-22 2001-07-03 Audiofax Ip L L C Facsimile telecommunications system and method
JPH0758591B2 (ja) 1988-11-28 1995-06-21 日本電気株式会社 半導体集積回路
US4991204A (en) * 1988-12-05 1991-02-05 Nippon Telegraph And Telephone Corporation Adaptive routing control method
US5065426A (en) * 1989-07-18 1991-11-12 Hecon Corporation Facsimile/telephone controller
US5237428A (en) * 1990-02-14 1993-08-17 Matsushita Graphic Communication Systems, Inc. Facsimile store and multi-address transmission system
JP3454855B2 (ja) * 1993-02-01 2003-10-06 株式会社日立製作所 ファクシミリサーバシステム
US5398277A (en) * 1992-02-06 1995-03-14 Security Information Network, Inc. Flexible multiprocessor alarm data processing system
JP2755359B2 (ja) * 1992-10-20 1998-05-20 三田工業株式会社 端末装置管理システム
JP2827888B2 (ja) * 1994-02-28 1998-11-25 富士ゼロックス株式会社 ファクシミリ装置
JP3267066B2 (ja) * 1994-09-30 2002-03-18 富士ゼロックス株式会社 ワークフロー支援システム
CA2139081C (en) * 1994-12-23 1999-02-02 Alastair Gordon Unified messaging system and method
GB9521831D0 (en) * 1995-10-25 1996-01-03 Newbridge Networks Corp Crankback and loop detection in ATM SVC routing
US6747761B1 (en) * 1996-10-29 2004-06-08 Captaris, Inc. Delivery expert system and method
US20020176117A1 (en) * 1996-10-29 2002-11-28 Douglas J. Randalli Delivery expert system and method
US5782687A (en) * 1997-01-15 1998-07-21 Sniegocki; James Security cover for fax machine
US5790639A (en) * 1997-02-10 1998-08-04 Unifi Communications, Inc. Method and apparatus for automatically sending and receiving modifiable action reports via e-mail
JP4771610B2 (ja) 2001-04-13 2011-09-14 富士通セミコンダクター株式会社 メモリ回路及びその試験方法
JP2003189053A (ja) * 2001-12-20 2003-07-04 Murata Mach Ltd ファクシミリ装置
KR20040005076A (ko) * 2002-07-08 2004-01-16 주식회사 하이닉스반도체 데이터 센싱 회로
KR100515060B1 (ko) * 2003-08-13 2005-09-14 삼성전자주식회사 비트 라인의 프리차지 레벨을 일정하게 유지하는 불휘발성반도체 메모리 장치
JP4477429B2 (ja) * 2003-11-05 2010-06-09 富士通マイクロエレクトロニクス株式会社 半導体集積回路
JP4157528B2 (ja) * 2004-03-08 2008-10-01 富士通株式会社 半導体メモリ
CN1954389B (zh) * 2004-06-22 2012-10-03 富士通半导体股份有限公司 半导体存储器
US7265625B2 (en) * 2005-10-04 2007-09-04 Analog Devices, Inc. Amplifier systems with low-noise, constant-transconductance bias generators
US7417448B2 (en) * 2006-06-28 2008-08-26 Intel Corporation System to calibrate on-die temperature sensor
US7499347B2 (en) * 2006-08-09 2009-03-03 Qualcomm Incorporated Self-timing circuit with programmable delay and programmable accelerator circuits
JP2008077805A (ja) * 2006-09-25 2008-04-03 Fujitsu Ltd 半導体記憶装置及びタイミング制御方法
JP2008108404A (ja) * 2006-10-27 2008-05-08 Toshiba Microelectronics Corp 半導体集積回路装置

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