JP2009238324A - 半導体記憶装置、半導体記憶装置の動作方法およびメモリシステム - Google Patents
半導体記憶装置、半導体記憶装置の動作方法およびメモリシステム Download PDFInfo
- Publication number
- JP2009238324A JP2009238324A JP2008084089A JP2008084089A JP2009238324A JP 2009238324 A JP2009238324 A JP 2009238324A JP 2008084089 A JP2008084089 A JP 2008084089A JP 2008084089 A JP2008084089 A JP 2008084089A JP 2009238324 A JP2009238324 A JP 2009238324A
- Authority
- JP
- Japan
- Prior art keywords
- temperature
- semiconductor memory
- memory device
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40626—Temperature related aspects of refresh operations
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/08—Control thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
Abstract
【解決手段】 半導体記憶装置MEMは、データ読み出し時において半導体記憶装置MEM内の温度が第1の温度であるときに、センスアンプSAとビット線BL、/BLとの切り離し動作を行う。半導体記憶装置MEMは、半導体記憶装置MEM内の温度が第2の温度であるときに切り離し動作を禁止する。半導体記憶装置MEMの温度に応じて切り離し動作の実行/禁止を制御することで、センスアンプSAの動作に伴うビット線BL、/BLのノイズの発生を防止でき、かつアクセス時間に影響することを防止できる。
【選択図】 図11
Description
(付記1)
データ読み出し時においてセンスアンプとビット線との切り離しを行う半導体記憶装置において、
前記半導体記憶装置内の温度が第1の温度である場合には前記切り離し動作を行い、
前記半導体記憶装置内の温度が第2の温度である場合には前記切り離し動作を行わないこと
を特徴とする半導体記憶装置。
(付記2)
制御信号に基づいて、
前記半導体記憶装置内の温度に基づく前記切り離し制御を行うか否かを設定できること
を特徴とする付記1に記載の半導体記憶装置。
(付記3)
前記制御信号は、外部から供給されること
を特徴とする付記2に記載の半導体記憶装置。
(付記4)
前記制御信号は、ヒューズ切断情報に基づいて供給されること
を特徴とする付記2に記載の半導体記憶装置。
(付記5)
前記第1の温度は前記第2の温度よりも低いこと
を特徴とする付記1に記載の半導体記憶装置。
(付記6)
データ読み出し時においてセンスアンプとビット線との切り離し動作を行う切り離し回路と、
温度を検出する温度検出回路と、
検出された温度に基づいて前記切り離し回路による前記切り離し動作の実行/禁止を制御する切り離し制御回路と
を備えることを特徴とする半導体記憶装置。
(付記7)
前記切り離し制御回路は、外部からの制御信号およびプログラム回路からの制御信号の少なくともいずれかに基づいて、前記切り離し動作の制御を行うか否かを決定すること
を特徴とする付記6に記載の半導体記憶装置。
(付記8)
前記切り離し回路は、前記切り離し制御回路からの切り離し制御信号に基づいて制御されるトランジスタを含むこと
を特徴とする付記6に記載の半導体記憶装置。
(付記9)
データ読み出し要求とリフレッシュ要求とが競合するときに、検出された温度に関わらず前記切り離し動作を禁止する切り離し禁止回路を備えていること
を特徴とする付記6に記載の半導体記憶装置。
(付記10)
前記温度検出回路は、検出する温度を調整するトリミング回路を備えていること
を特徴とする付記6に記載の半導体記憶装置。
(付記11)
前記トリミング回路を外部制御に基づいて調整するトリミング制御回路を備えていること
を特徴とする付記10に記載の半導体記憶装置。
(付記12)
前記切り離し制御回路は、
検出された温度が所定の温度以下のときに前記切り離し動作を実行し、
検出された温度が前記所定の温度を超えているときに前記切り離し動作を禁止すること
を特徴とする付記6に記載の半導体記憶装置。
(付記13)
前記切り離し制御回路は前記切り離し回路の動作を制御するためのパルス信号を出力し、
検出された温度に基づいて、前記パルス信号の波形を変化させること
を特徴とする付記6に記載の半導体記憶装置。
(付記14)
ワード線を活性化し、
半導体記憶装置内の温度が第1の温度であるときに、センスアンプとビット線の切り離しを指示する切り離し制御信号を活性化し、
半導体記憶装置内の温度が第2の温度であるときに、センスアンプとビット線の切り離しを指示する前記切り離し制御の活性化を禁止すること
を特徴とする半導体記憶装置の動作方法。
(付記15)
前記第1の温度又は前記第2の温度を検出すること
を特徴とする付記14に記載の半導体記憶装置の動作方法。
(付記16)
前記第1の温度は前記第2の温度よりも低いこと
を特徴とする付記14に記載の半導体記憶装置の動作方法。
(付記17)
前記第1の温度又は前記第2の温度に基づいて、
前記切り離しのタイミングを調整すること
を特徴とする付記14に記載の半導体記憶装置の動作方法。
(付記18)
前記ワード線の活性化を要求するアクセス要求とリフレッシュ要求とが競合するときに、温度に関わらず前記切り離しを禁止すること
を特徴とする付記14に記載の半導体記憶装置の動作方法。
(付記19)
CPUと、
前記CPUからの指示に基づくデータ読み出し時においてセンスアンプとビット線との切り離しを行う半導体記憶装置と、
を備え、
前記半導体記憶装置は、
前記半導体記憶装置内の温度が第1の温度である場合には前記切り離し動作を行い、
前記半導体記憶装置内の温度が第2の温度である場合には前記切り離し動作を行わないこと
を特徴とするメモリシステム。
(付記20)
CPUと、
前記CPUからのアドレス情報に基づいてビット線の選択を行う半導体記憶装置と、
を備え、
前記半導体記憶装置は、
データ読み出し時においてセンスアンプとビット線との切り離し動作を行う切り離し回路と、
温度を検出する温度検出回路と、
検出された温度に基づいて前記切り離し回路による前記切り離し動作の実行/禁止を制御する切り離し制御回路と
を備えることを特徴とするメモリシステム。
(付記21)
データ読み出し時においてセンスアンプとビット線との切り離し動作を行う半導体記憶装置において、
アクセス要求とリフレッシュ要求とが競合するときに、前記切り離し動作を禁止する切り離し禁止回路を備えていること
を特徴とする半導体記憶装置。
(付記22)
温度を検出する温度検出回路と、
検出された温度に基づいて前記切り離し動作の実行/禁止を制御する切り離し制御回路と
を備えることを特徴とする付記21に記載の半導体記憶装置。
(付記23)
データ読み出し時においてセンスアンプとビット線との切り離し動作を行う切り離し回路と、
前記切り離し回路の動作を制御するためのパルス信号を出力し、前記半導体記憶装置内の温度に基づいて前記パルス信号の波形を変化させる切り離し制御回路と
を備えることを特徴とする半導体記憶装置。
Claims (10)
- データ読み出し時においてセンスアンプとビット線との切り離しを行う半導体記憶装置において、
前記半導体記憶装置内の温度が第1の温度である場合には前記切り離し動作を行い、
前記半導体記憶装置内の温度が第2の温度である場合には前記切り離し動作を行わないこと
を特徴とする半導体記憶装置。 - 制御信号に基づいて、
前記半導体記憶装置内の温度に基づく前記切り離し制御を行うか否かを設定できること
を特徴とする請求項1に記載の半導体記憶装置。 - 前記第1の温度は前記第2の温度よりも低いこと
を特徴とする請求項1に記載の半導体記憶装置。 - データ読み出し時においてセンスアンプとビット線との切り離し動作を行う切り離し回路と、
温度を検出する温度検出回路と、
検出された温度に基づいて前記切り離し回路による前記切り離し動作の実行/禁止を制御する切り離し制御回路と
を備えることを特徴とする半導体記憶装置。 - 前記切り離し制御回路は、外部からの制御信号およびプログラム回路からの制御信号の少なくともいずれかに基づいて、前記切り離し動作の制御を行うか否かを決定すること
を特徴とする請求項4に記載の半導体記憶装置。 - ワード線を活性化し、
半導体記憶装置内の温度が第1の温度であるときに、センスアンプとビット線の切り離しを指示する切り離し制御信号を活性化し、
半導体記憶装置内の温度が第2の温度であるときに、センスアンプとビット線の切り離しを指示する前記切り離し制御の活性化を禁止すること
を特徴とする半導体記憶装置の動作方法。 - CPUと、
前記CPUからの指示に基づくデータ読み出し時においてセンスアンプとビット線との切り離しを行う半導体記憶装置と、
を備え、
前記半導体記憶装置は、
前記半導体記憶装置内の温度が第1の温度である場合には前記切り離し動作を行い、
前記半導体記憶装置内の温度が第2の温度である場合には前記切り離し動作を行わないこと
を特徴とするメモリシステム。 - CPUと、
前記CPUからのアドレス情報に基づいてビット線の選択を行う半導体記憶装置と、
を備え、
前記半導体記憶装置は、
データ読み出し時においてセンスアンプとビット線との切り離し動作を行う切り離し回路と、
温度を検出する温度検出回路と、
検出された温度に基づいて前記切り離し回路による前記切り離し動作の実行/禁止を制御する切り離し制御回路と
を備えることを特徴とするメモリシステム。 - データ読み出し時においてセンスアンプとビット線との切り離し動作を行う半導体記憶装置において、
アクセス要求とリフレッシュ要求とが競合するときに、前記切り離し動作を禁止する切り離し禁止回路を備えていること
を特徴とする半導体記憶装置。 - データ読み出し時においてセンスアンプとビット線との切り離し動作を行う切り離し回路と、
前記切り離し回路の動作を制御するためのパルス信号を出力し、前記半導体記憶装置内の温度に基づいて前記パルス信号の波形を変化させる切り離し制御回路と
を備えることを特徴とする半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008084089A JP5303985B2 (ja) | 2008-03-27 | 2008-03-27 | 半導体記憶装置、半導体記憶装置の動作方法およびメモリシステム |
KR1020090025538A KR101046668B1 (ko) | 2008-03-27 | 2009-03-25 | 반도체 기억 장치, 반도체 기억 장치의 동작 방법 및 메모리 시스템 |
US12/410,940 US7995414B2 (en) | 2008-03-27 | 2009-03-25 | Semiconductor memory device, method of operating semiconductor memory device, and memory system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008084089A JP5303985B2 (ja) | 2008-03-27 | 2008-03-27 | 半導体記憶装置、半導体記憶装置の動作方法およびメモリシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009238324A true JP2009238324A (ja) | 2009-10-15 |
JP5303985B2 JP5303985B2 (ja) | 2013-10-02 |
Family
ID=41116990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008084089A Expired - Fee Related JP5303985B2 (ja) | 2008-03-27 | 2008-03-27 | 半導体記憶装置、半導体記憶装置の動作方法およびメモリシステム |
Country Status (3)
Country | Link |
---|---|
US (1) | US7995414B2 (ja) |
JP (1) | JP5303985B2 (ja) |
KR (1) | KR101046668B1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7441949B2 (en) * | 2005-12-16 | 2008-10-28 | Micron Technology, Inc. | System and method for providing temperature data from a memory device having a temperature sensor |
JP2011180848A (ja) * | 2010-03-01 | 2011-09-15 | Elpida Memory Inc | 半導体装置及びこれを備える情報処理システム、並びに、半導体装置を制御するコントローラ |
KR101161966B1 (ko) | 2010-07-09 | 2012-07-04 | 에스케이하이닉스 주식회사 | 칩 어드레스 회로를 포함하는 멀티 칩 패키지 장치 |
JP2020035501A (ja) * | 2018-08-28 | 2020-03-05 | キオクシア株式会社 | メモリシステム及びストレージシステム |
JP6894459B2 (ja) * | 2019-02-25 | 2021-06-30 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | 疑似スタティックランダムアクセスメモリとその動作方法 |
CN114121072B (zh) | 2020-08-27 | 2023-12-12 | 长鑫存储技术有限公司 | 存储器的调节方法、调节系统以及半导体器件 |
CN114121096B (zh) | 2020-08-27 | 2024-03-26 | 长鑫存储技术有限公司 | 存储器的调节方法、调节系统以及半导体器件 |
CN114121073B (zh) * | 2020-08-27 | 2023-09-12 | 长鑫存储技术有限公司 | 存储器的调节方法、调节系统以及半导体器件 |
CN114121058B (zh) | 2020-08-27 | 2023-08-29 | 长鑫存储技术有限公司 | 存储器的调节方法、调节系统以及半导体器件 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005158222A (ja) * | 2003-11-05 | 2005-06-16 | Fujitsu Ltd | 半導体集積回路 |
WO2005124786A1 (ja) * | 2004-06-22 | 2005-12-29 | Fujitsu Limited | 半導体メモリ |
EP1903578A1 (en) * | 2006-09-25 | 2008-03-26 | Fujitsu Limited | Semiconductor memory device and method of controlling timing |
JP2008108404A (ja) * | 2006-10-27 | 2008-05-08 | Toshiba Microelectronics Corp | 半導体集積回路装置 |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4994926C1 (en) * | 1988-09-22 | 2001-07-03 | Audiofax Ip L L C | Facsimile telecommunications system and method |
JPH0758591B2 (ja) | 1988-11-28 | 1995-06-21 | 日本電気株式会社 | 半導体集積回路 |
CA2002613C (en) * | 1988-12-05 | 1996-02-27 | Hisao Yamamoto | Adaptive routing control method |
US5065426A (en) * | 1989-07-18 | 1991-11-12 | Hecon Corporation | Facsimile/telephone controller |
US5237428A (en) * | 1990-02-14 | 1993-08-17 | Matsushita Graphic Communication Systems, Inc. | Facsimile store and multi-address transmission system |
JP3454855B2 (ja) * | 1993-02-01 | 2003-10-06 | 株式会社日立製作所 | ファクシミリサーバシステム |
US5398277A (en) * | 1992-02-06 | 1995-03-14 | Security Information Network, Inc. | Flexible multiprocessor alarm data processing system |
JP2755359B2 (ja) * | 1992-10-20 | 1998-05-20 | 三田工業株式会社 | 端末装置管理システム |
JP2827888B2 (ja) * | 1994-02-28 | 1998-11-25 | 富士ゼロックス株式会社 | ファクシミリ装置 |
JP3267066B2 (ja) * | 1994-09-30 | 2002-03-18 | 富士ゼロックス株式会社 | ワークフロー支援システム |
CA2139081C (en) * | 1994-12-23 | 1999-02-02 | Alastair Gordon | Unified messaging system and method |
GB9521831D0 (en) * | 1995-10-25 | 1996-01-03 | Newbridge Networks Corp | Crankback and loop detection in ATM SVC routing |
US20020176117A1 (en) * | 1996-10-29 | 2002-11-28 | Douglas J. Randalli | Delivery expert system and method |
US6747761B1 (en) * | 1996-10-29 | 2004-06-08 | Captaris, Inc. | Delivery expert system and method |
US5782687A (en) * | 1997-01-15 | 1998-07-21 | Sniegocki; James | Security cover for fax machine |
US5790639A (en) * | 1997-02-10 | 1998-08-04 | Unifi Communications, Inc. | Method and apparatus for automatically sending and receiving modifiable action reports via e-mail |
JP4771610B2 (ja) | 2001-04-13 | 2011-09-14 | 富士通セミコンダクター株式会社 | メモリ回路及びその試験方法 |
JP2003189053A (ja) * | 2001-12-20 | 2003-07-04 | Murata Mach Ltd | ファクシミリ装置 |
KR20040005076A (ko) * | 2002-07-08 | 2004-01-16 | 주식회사 하이닉스반도체 | 데이터 센싱 회로 |
KR100515060B1 (ko) * | 2003-08-13 | 2005-09-14 | 삼성전자주식회사 | 비트 라인의 프리차지 레벨을 일정하게 유지하는 불휘발성반도체 메모리 장치 |
JP4157528B2 (ja) * | 2004-03-08 | 2008-10-01 | 富士通株式会社 | 半導体メモリ |
US7265625B2 (en) * | 2005-10-04 | 2007-09-04 | Analog Devices, Inc. | Amplifier systems with low-noise, constant-transconductance bias generators |
US7417448B2 (en) * | 2006-06-28 | 2008-08-26 | Intel Corporation | System to calibrate on-die temperature sensor |
US7499347B2 (en) * | 2006-08-09 | 2009-03-03 | Qualcomm Incorporated | Self-timing circuit with programmable delay and programmable accelerator circuits |
-
2008
- 2008-03-27 JP JP2008084089A patent/JP5303985B2/ja not_active Expired - Fee Related
-
2009
- 2009-03-25 US US12/410,940 patent/US7995414B2/en not_active Expired - Fee Related
- 2009-03-25 KR KR1020090025538A patent/KR101046668B1/ko active IP Right Grant
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005158222A (ja) * | 2003-11-05 | 2005-06-16 | Fujitsu Ltd | 半導体集積回路 |
WO2005124786A1 (ja) * | 2004-06-22 | 2005-12-29 | Fujitsu Limited | 半導体メモリ |
EP1903578A1 (en) * | 2006-09-25 | 2008-03-26 | Fujitsu Limited | Semiconductor memory device and method of controlling timing |
JP2008108404A (ja) * | 2006-10-27 | 2008-05-08 | Toshiba Microelectronics Corp | 半導体集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
KR101046668B1 (ko) | 2011-07-06 |
JP5303985B2 (ja) | 2013-10-02 |
US20090245003A1 (en) | 2009-10-01 |
US7995414B2 (en) | 2011-08-09 |
KR20090103774A (ko) | 2009-10-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5303985B2 (ja) | 半導体記憶装置、半導体記憶装置の動作方法およびメモリシステム | |
JP5742508B2 (ja) | 半導体メモリ、システムおよび半導体メモリの動作方法 | |
JP5034379B2 (ja) | 半導体メモリおよびシステム | |
JP5131348B2 (ja) | 半導体メモリ、システム、半導体メモリの動作方法および半導体メモリの製造方法 | |
US8630138B2 (en) | Memory system including semicondutor memory for decoupling bad memory block from sense amplifier in standby period | |
US7200059B2 (en) | Semiconductor memory and burn-in test method of semiconductor memory | |
US7672181B2 (en) | Semiconductor memory, test method of semiconductor memory and system | |
JP5119795B2 (ja) | 半導体メモリ、半導体メモリのテスト方法およびシステム | |
KR100957065B1 (ko) | 반도체 메모리, 반도체 메모리의 테스트 방법 및 시스템 | |
JP4899751B2 (ja) | 半導体メモリおよび半導体メモリの試験方法 | |
JP2010055676A (ja) | 半導体メモリおよびメモリチップの製造方法 | |
JP5157584B2 (ja) | 半導体記憶装置、半導体記憶装置の製造方法およびシステム | |
US20090190418A1 (en) | Semiconductor memory, method of controlling the semiconductor memory, and memory system | |
JP5304505B2 (ja) | 半導体集積回路 | |
JP2009289305A (ja) | 半導体メモリ、半導体メモリのデータ読み出し方法およびメモリ制御システム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101119 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120720 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120814 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121012 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130528 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130610 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5303985 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |